CN113113408A - 半导体装置 - Google Patents

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epitaxial
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epitaxial layer
fin
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刘威民
吕惟皓
郭建亿
杨育佳
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Abstract

本公开提供一种半导体装置。半导体装置包括鳍片、栅极堆叠、栅极间隔物、外延源极/漏极区及接触插塞。鳍片延伸自基板；栅极堆叠位于鳍片的侧壁上且沿着鳍片的侧壁；栅极间隔物，沿着栅极堆叠的侧壁；外延源极/漏极区位于鳍片中且邻近栅极间隔物，外延源极/漏极区包括第一外延层、第二外延层。第一外延层位于鳍片上，第一外延层包括硅及砷；第二外延层位于第一外延层上，第二外延层包括硅及磷，第一外延层将第二外延层与鳍片分隔；接触插塞位于第二外延层上。

Description

半导体装置
技术领域
本公开涉及半导体装置，尤其涉及一种包含鳍片的半导体装置。
背景技术
半导体装置是用于各种电子应用，例如，举例而言，个人电脑、手机、数字相机及其他电子设备。半导体装置的制造通常通过：依序沉积绝缘或介电层、导电层及半导体层的材料于半导体基板上；以及在其上方利用光刻图案化各种材料层以形成电路组件及元件。
半导体产业持续通过不断的缩小最小部件尺寸以改良各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，允许更多组件集成至给定的区域。
发明内容
本公开的目的在于提供一种半导体装置，以解决上述至少一个问题。
一种半导体装置，包括：鳍片，延伸自基板；栅极堆叠，位于鳍片的侧壁上且沿着鳍片的侧壁；栅极间隔物，沿着栅极堆叠的侧壁；外延源极/漏极区，位于鳍片中且邻近栅极间隔物，外延源极/漏极区包括：第一外延层，位于鳍片上，第一外延层包括硅及砷；以及第二外延层，位于第一外延层上，第二外延层包括硅及磷，第一外延层将第二外延层与鳍片分隔；以及接触插塞，位于第二外延层上。
一种半导体装置，包括：鳍片，位于半导体基板上，鳍片包括通道区；隔离区，包围鳍片；栅极结构，在鳍片的通道区上以及沿着鳍片的侧壁延伸；以及源极/漏极区，邻近通道区，源极/漏极区包括：第一外延区，邻近通道区，其中第一外延区是以第一n型掺质掺杂；以及第二外延区，位于第一外延区上，其中第二外延区是以不同于第一n型掺质的第二n型掺质掺杂。
一种半导体装置的制造方法，包括：在鳍片的侧壁上且沿着鳍片的侧壁沉积虚置栅极，鳍片从基板往上延伸；沿着虚置栅极的侧壁形成栅极间隔物；在邻近栅极间隔物的鳍片中形成凹槽；以及在凹槽中形成源极/漏极区，源极/漏极区的形成包括：外延成长第一掺杂硅层，第一掺杂硅层衬于凹槽，其中第一掺杂硅层是以砷掺杂；以及外延成长第二掺杂硅层于第一掺杂硅层上，其中第二掺杂硅层是以磷掺杂。
附图说明
以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1根据一些实施例以三维视图示出了鳍式场效应晶体管(FinFET)的范例。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10、图11及图12为根据一些实施例的FinFET的制造中的中间阶段的剖面图。
图13为根据一些实施例的鳍式场效应晶体管的外延源极/漏极区的掺质轮廓(dopant profile)的图示。
图14为根据一些实施例的鳍式场效应晶体管的外延源极/漏极区的范例掺质轮廓的图示。
图15为根据一些实施例的鳍式场效应晶体管的外延源极/漏极区的电阻的图示。
图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图21A、图21B、图22A及图22B为根据一些实施例的鳍式场效应晶体管的制造中的中间阶段的剖面图。
附图标记如下：
50:基板
51:分界符号
50N:n型区
50P:p型区
52:鳍片
54:绝缘材料
56:浅沟槽隔离区(STI区)
58:通道区
60:虚置介电层
62:虚置栅极层
64:掩模层
72:虚置栅极
74:掩模
80:栅极密封间隔物
81,90:凹槽
82,84:外延源极/漏极区
82A:第一外延层
82B:第二外延层
86:栅极间隔物
87:接触蚀刻停止层(CESL)
88:第一层间电介质(第一ILD)
89:区域
92:栅极介电层
94:栅极电极
94A:衬层
94B:功函数调整层
94C:填充材料
96:栅极掩模
108:第二ILD
110:栅极接触件
112:源极/漏极接触件
114:硅化物
A-A,B-B,C-C:剖面
H1:垂直深度
H2:距离
L-As,L-P:掺杂过渡长度
T1:侧壁厚度
T2:底厚度
T3:顶厚度
W1,W2:宽度
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
在此，在特定的脉络下讨论各种实施例，也就是，形成外延源极/漏极区于n型FinFET晶体管中。然而，各种实施例可以用于其他半导体装置/工艺，例如平面(planar)晶体管或纳米结构晶体管。在一些实施例中，在此描述的外延源极/漏极区包括以砷掺杂的底层。砷在底层中的存在能够阻挡其他掺质(例如，磷)扩散至FinFET的其他区域中。砷掺杂底层也能够在外延源极/漏极区允许更多陡接面(abrupt junction)，由此能够减少不良的效应，例如漏极引发势垒降低(drain-induced barrier lowering，DIBL)。通过减少砷掺杂底层的厚度，能够降低外延源极/漏极区的电阻。
图1根据一些实施例以三维视图示出了FinFET的范例。FinFET包括位于基板50(例如，半导体基板)上的鳍片52。隔离区56设置于基板50中，且鳍片52从相邻的隔离区56之间往上突出。虽然隔离区56被描述/示出为与基板50分隔，此处所使用的用语“基板”可以用于指半导体基板本身或包含隔离区的半导体基板。此外，虽然鳍片52和基板50一样是示出为单一、连续的材料，鳍片52及/或基板50可以包括单一的材料或多个材料。在本文中，鳍片52是指延伸于相邻的隔离区56之间的部分。
栅极介电层92是沿着鳍片52的侧壁且位于鳍片52的顶表面上，且栅极电极94位于栅极介电层92上。源极/漏极区82相对于栅极介电层92及栅极电极94设置于鳍片52的相对侧。图1更示出了用于后面的附图中的参考剖面。剖面A-A是沿着栅极电极94的纵轴且是在例如与FinFET的源极/漏极区82之间的电流方向垂直的方向上。剖面B-B与剖面A-A垂直且沿着鳍片52的纵轴，并且是在例如FinFET的源极/漏极区82之间的电流的方向上。剖面C-C与剖面A-A平行且延伸穿过FinFET的源极/漏极区。为了清楚起见，后续附图参照这些参考剖面。
在此讨论的一些实施例是在利用栅极后制(gate-last)工艺形成的FinFET的脉络下讨论。在其他的实施例中，也可以使用栅极先制(gate-first)工艺。此外，一些实施例考虑了用在平面装置中的面向，例如平面FETs、纳米结构(例如，纳米片、纳米线、全绕式栅极(gate-all-around)等)场效晶体管(nanostructure field effect transistors，NSFETs)等。
图2至图12为根据一些实施例的FinFET的制造中的中间阶段的剖面图。图2至图7示出了于图1中的参考剖面A-A，差别仅在于多个鳍片/FinFET。图8A、图9A、图17A、图18A、图19A、图20A、图21A及图22A是沿着示出于图1中的参考剖面A-A来示出，且图8B、图9B、图10、图11、图12、图17B、图18B、图19B、20B、图20C、图21B及图22B是沿着示出于图1中的类似的剖面B-B来示出，差别仅在于多个鳍片/FinFET。图16A及图16B是沿着示出于图1中的参考剖面C-C来示出，差别仅在于多个鳍片/FinFET。
在图2中，提供了基板50。基板50可以是半导体基板，例如块体半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板等，其可以是(例如，以p型或n型掺质)掺杂的或未掺杂的。基板50可以是晶片，例如硅晶片。一般来说，SOI基板为形成于绝缘层上的半导体材料。绝缘层可以是，举例而言，埋入式氧化物(buried oxide，BOX)层、氧化硅层等。绝缘层提供于基板上，通常是硅或玻璃基板。也可以使用其他基板，例如多层或渐变(gradient)基板。在一些实施例中，基板50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗(silicon-germanium)、砷化镓磷化物(gallium arsenide phosphide)、砷化铝铟(aluminum indiumarsenide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indiumarsenide)、磷化铟镓(gallium indium phosphide)及/或砷化镓铟磷化物(galliumindium arsenic phosphide)；或前述的组合。
基板50具有n型区50N及p型区50P。n型区50N可以用于形成n型装置，例如NMOS晶体管，例如，n型FinFET。p型区50P可以用于形成p型装置，例如PMOS晶体管，例如，p型FinFET。n型区50N可以与p型区50P物理(physically)分离(如分界符号(divider)51所示出)，且可以在n型区50N与p型区50P之间设置任何数目的装置部件(例如，其他有源元件、掺杂区、隔离结构等)。
在图3中，在基板50中形成鳍片52。鳍片52为半导体条(strips)。在一些实施例中，可以通过在基板50中蚀刻沟槽以形成鳍片52于基板50中。蚀刻可以是任何可接受的蚀刻工艺，例如反应性离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)等或前述的组合。蚀刻可以是各向异性的。
可以通过任何适合的方法以图案化鳍片。举例而言，鳍片52可以利用一或多个光刻工艺来图案化，包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物作为掩模以图案化鳍片。在一些实施例中，掩模(或其他膜层)可以留在鳍片52上。
在图4中，绝缘材料52形成于基板50上以及相邻的鳍片52之间。绝缘材料54可以是氧化物，例如氧化硅；氮化物等或前述的组合，且可以通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、流动式CVD(flowableCVD，FCVD)(例如，例如在远程(remote)等离子体系统中利用化学气相沉积所沉积(CVD-based)的材料，并进行后固化(post curing)使其转换成如氧化物的另一材料)等或前述的组合。也可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示出的实施例中，绝缘材料54为通过FCVD工艺形成的氧化硅。一旦形成了绝缘材料，可以进行退火工艺。在一个实施例中，形成绝缘材料54，使得过量的绝缘材料54覆盖鳍片52。虽然绝缘材料54是示出为单一膜层，一些实施例可以使用多个膜层。举例而言，在一些实施例中，可以先沿着基板50及鳍片52的表面形成衬层(未显示)。之后，可以将例如以上所讨论的填充材料形成于衬层上。
在图5中，对绝缘材料54施加移除处理以移除过量的鳍片52上的绝缘材料54。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(chemical mechanical polish，CMP)、回蚀(etch-back)工艺、前述的组合或类似工艺。平坦化工艺露出鳍片52，使得鳍片52与绝缘材料54的顶表面在平坦化工艺完成后等高。在掩模留在鳍片52上的实施例中，平坦化工艺可以露出掩模或移除掩模，分别使得掩模或鳍片52的顶表面与绝缘材料54在平坦化工艺完成后等高。
在图6中，凹蚀绝缘材料54以形成浅沟槽隔离(Shallow Trench Isolation，STI)区56。凹蚀绝缘材料54，使得在n型区50N及p型区50P中的鳍片52的上部从相邻的STI区56之间突出。进一步，STI区56的顶表面可以具有如图所示的平坦表面、凸(convex)面、凹(concave)面(例如凹陷(dishing))或前述的组合。STI区56的顶表面可以通过适当的蚀刻形成为平坦的、凸的及/或凹的。STI区56可以利用可接受的蚀刻工艺来凹蚀，例如对绝缘材料54的材料有选择性的蚀刻工艺(例如，以比蚀刻鳍片52的材料更快的蚀刻速率蚀刻绝缘材料54的材料)。举例而言，可以使用例如稀氢氟(dilute hydrofluoric，dHF)酸来移除氧化物。
关于图2至图6所述的工艺仅为可以如何形成鳍片52的一个范例。在一些实施例中，可以通过外延成长工艺形成鳍片。举例而言，可以在基板50的顶表面上形成介电层，且沟槽可以被蚀刻穿过介电层以露出下方的基板50。可以在凹槽中外延成长同质外延(homoepitaxial)结构，且可以凹蚀介电层，使得同质外延结构从介电层突出以形成鳍片。此外，在一些实施例中，可以将同质外延结构用于鳍片52。举例而言，可以凹蚀在图5中的鳍片52，且可以在凹蚀的鳍片52上外延成长不同于鳍片52的材料。在这样的实施例中，鳍片52包括凹蚀的材料，也包括外延成长的材料，其设置于凹蚀的材料上。在更进一步的实施例中，介电层可以形成于基板50的顶表面上，且沟槽可以被蚀刻穿过介电层。接着可以利用与基板50不同的材料外延成长异质外延(heteroepitaxial)结构于沟槽中，且可以凹蚀介电层，使得异质外延结构从介电层突出以形成鳍片52。在外延成长了同质外延或异质外延结构的一些实施例中，可以在成长时原位(in situ)掺杂外延成长的材料，其可以省去先前及后续的注入，尽管也可以并用原位掺杂以及注入(implantation)掺杂。
更进一步，在n型区50N(例如，NMOS区)外延成长与在p型区50P(例如，PMOS区)不同的材料是有利的。在各种实施例中，鳍片52的上部可以是由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯锗或实质上纯的锗、三五族化合物半导体、二六族化合物半导体等材料所形成。举例而言，可以用于形成三五族化合物半导体的材料包括，但不限于，砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓(indium gallium arsenide)、砷化铟铝(indiumaluminum arsenide)、锑化镓、锑化铝、磷化铝、磷化镓等。
进一步在图6中，可以在鳍片52及/或基板50中形成适当的井(未显示)。在一些实施例中，P井可以形成于n型区50N中，且N井可以形成于p型区50P中。在一些实施例中，P井或N井形成于n型区50N中以及p型区50P中两者。
在有不同井类型的实施例中，可以利用光刻胶及/或其他掩模(未显示)达到用于n型区50N及p型区50P的不同的注入步骤。举例而言，可以在n型区50N中的鳍片52及STI区56上形成光刻胶。图案化光刻胶以露出基板50的p型区50P。光刻胶可以通过利用旋转涂布(spin-on)技术来形成且可以利用可接受的光刻技术来图案化。一旦图案化了光刻胶，在p型区50P中进行n型杂质注入，且光刻胶可以作为掩模以实质上防止n型杂质被注入至n型区50N中。n型杂质可以是磷、砷、锑等，其在区域中被注入至等于或小于1018cm-3的浓度，例如约1016cm-3及约1018cm-3之间的浓度。在注入后，例如通过可接受的灰化(ashing)工艺以移除光刻胶。
在p型区50P的注入后，在p型区50P中的鳍片52及STI区56上形成光刻胶。图案化光刻胶以露出基板50的p型区50N。光刻胶可以通过利用旋转涂布技术来形成且可以利用可接受的光刻技术来图案化。一旦图案化了光刻胶，在n型区50N中进行p型杂质注入，且光刻胶可以作为掩模以实质上防止p型杂质被注入至p型区50P中。p型杂质可以是硼、氟化硼、铟等，其在区域中被注入至等于或小于1018cm-3的浓度，例如约1016cm-3及约1018cm-3之间的浓度。在注入后，例如通过可接受的灰化工艺以移除光刻胶。
在n型区50N及p型区50P的注入后，可以进行退火以修复注入损伤并活化所注入的p型及/或n型杂质。在一些实施例中，外延鳍片的成长材料可以在成长时被原位掺杂，其可以省去先前及后续的注入，尽管也可以并用原位掺杂以及注入掺杂。
在图7中，在鳍片52上形成虚置介电层60。虚置介电层60可以是例如氧化硅、氮化硅、前述的组合等，且可以根据可接受的技术沉积或热成长虚置介电层60。在虚置介电层60上形成虚置栅极层62，且在虚置栅极层62上形成掩模层64。可以在虚置介电层60上沉积虚置栅极层62，接着将其通过例如CMP来平坦化。可以在虚置栅极层62上沉积掩模层64。虚置栅极层62可以是导电或不导电的材料，且可以是选自包括非晶硅、多晶硅(polycrystalline-silicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物及金属的组合的材料。虚置栅极层62可以是通过物理气相沉积(physical vapordeposition，PVD)、CVD、溅镀沉积或其他用于沉积所选择的材料的技术来沉积。虚置栅极层62可以由与隔离区(例如STI区56及/或虚置介电层60)的蚀刻相比具有高蚀刻选择性的其他材料所形成。掩模层64可以包括一或多个膜层，上述膜层为例如氮化硅、氮氧化硅等。在这个范例中，单一的虚置栅极层62及单一的掩模层64被形成为横跨n型区50N及p型区50P。应当注意的是，虚置介电层60仅是为了说明的目的而显示为只覆盖鳍片52。在一些实施例中，可以将虚置介电层60沉积为使得虚置介电层60覆盖STI区56，且延伸于STI区上以及虚置栅极层62与STI区56之间。
图8A至图16B示出了在实施例装置的制造中的各种额外的步骤。图8A至图16B示出了在n型区50N及p型区50P的任一个中的部件。举例而言，图8A至图16B中示出的结构可以应用于n型区50N及p型区50P两者。在n型区50N及p型区50P的结构中的差异(如果有)描述于各个附图伴随的内文中。
在图8A及图8B中，可以利用可接受的光刻及蚀刻技术将掩模层64(参见图7)图案化以形成掩模74。掩模74的图案可以接着被转移至虚置栅极层62。在一些实施例(未示出)中，也可以通过可接受的蚀刻技术将掩模74的图案转移至虚置介电层60以形成虚置栅极72。虚置栅极72覆盖各个鳍片52的通道区58。掩模74的图案可以用于将各个虚置栅极72与邻近的虚置栅极物理分隔。虚置栅极72也可以具有与各个外延鳍片52的纵向实质上平行的纵向。
进一步在图8A及图8B中，可以在虚置栅极72、掩模74及/或鳍片52的露出的表面上形成栅极密封间隔物(gate seal spacers)80。在热氧化或沉积或进行各向异性蚀刻可以形成栅极密封间隔物80。栅极密封间隔物80可以是由氧化硅、氮化硅、氮氧化硅等所形成。
在形成栅极密封间隔物80后，可以进行用于轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区(未明确示出)的注入。在有不同的装置类型的实施例中，与以上图6中所讨论的注入类似，可以将例如光刻胶的掩模形成于n型区50N上，同时露出p型区50P，且可以将适当类型(例如，p型)的杂质注入进p型区50P中的露出的鳍片52中。接着可以移除掩模。接着，可以将例如光刻胶的掩模形成于p型区50P上，同时露出n型区50N，且可以将适当类型(例如，n型)的杂质注入进n型区50N中的露出的鳍片52中。接着可以移除掩模。n型杂质可以是以上讨论的任何n型杂质，且p型杂质可以是以上讨论的任何p型杂质。轻掺杂源极/漏极区可以具有约1015cm-3至约1019cm-3的杂质浓度。退火可以用于修复注入损伤并活化所注入的杂质。
在图9A及图9B中，沿着虚置栅极72及掩模74的侧壁在栅极密封间隔物80上且形成栅极间隔物86。栅极间隔物86可以通过顺应性地沉积绝缘材料且接着各向异性地蚀刻绝缘材料来形成。栅极间隔物86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、氮碳化硅(silicon carbonitride)、前述的组合等。
应当注意的是，以上公开大致描述了形成间隔物及LDD区的工艺。可以使用其他工艺及顺序。举例而言，可以使用较少的或额外的间隔物，可以使用不同顺序的步骤(例如，栅极密封间隔物80可以在形成栅极间隔物86之前不被蚀刻，产生“L形”栅极密封间隔物；间隔物可以被形成或移除；及/或类似顺序的步骤)。此外，n型及p型装置可以利用不同的结构及步骤来形成。举例而言，用于n型装置的LDD区可以在形成栅极密封间隔物80之前形成，而用于p型装置的LDD可以在形成栅极密封间隔物80之后形成。
在图10至图12中，根据一些实施例，在鳍片52中形成外延源极/漏极区。图10～图12是沿着参考剖面B-B示出，且显示了在n型区50N的鳍片52中的外延源极/漏极区82的形成(参见图12)。外延源极/漏极区82形成于鳍片52中，使得各个虚置栅极72设置于外延源极/漏极区82的各个相邻的对之间。在一些实施例中，外延源极/漏极区82可以延伸至鳍片52中，且也可以穿透鳍片52。在一些实施例中，栅极间隔物86是用于以适当的横向距离将外延源极/漏极区82与虚置栅极72分隔，使得外延源极/漏极区82不会使后续形成的所形成的FinFET的栅极短路(short out)。可以选择外延源极/漏极区82的材料以施加应力于各个通道区58中，由此改良效能。
可以遮蔽p型区50P且蚀刻在n型区50N中的鳍片52的源极/漏极区以形成凹槽81于鳍片52中，由此在n型区50N中形成外延源极/漏极区82。接着，在n型区50N中的外延源极/漏极区82外延成长于凹槽81中，如以下图11～图12所述。外延源极/漏极区82可以包括任何可接受的材料，例如对n型FinFET而言适当的材料。举例而言，如果鳍片52为硅，n型区50N中的外延源极/漏极区82可以包括在通道区58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂碳化硅、磷化硅等。
在一些实施例中，外延源极/漏极区82是由多个外延层所形成。举例而言，示出于图11～图12中的外延源极/漏极区82包括第一外延层82A及第二外延层82B，在此，其可以合称为外延源极/漏极区82。在一些实施例中，外延源极/漏极区82的不同外延层可以具有不同的半导体材料的成分、不同的掺质或掺质组合或具有不同浓度的一或多个掺质。外延源极/漏极区82的不同外延层之间的成分过渡可以是突变的(abrupt)或渐变的。在一些实施例中，可以在形成外延源极/漏极区82后进行退火工艺。在一些实施例中，退火工艺可以在形成外延源极/漏极区82时进行，举例而言，在成长外延源极/漏极区82的一外延层后进行。外延源极/漏极区82在附图中为具有实质上平坦的表面，但是外延源极/漏极区82可以被形成为具有从鳍片52的各个表面升起的表面，并且可以具有小面(facets)。
首先参照图10，对鳍片52进行图案化工艺以形成凹槽81于鳍片52的源极/漏极区中。可以以使凹槽81形成于相邻的虚置栅极72之间(例如，在鳍片52的内部区域)或隔离区56与邻近的虚置栅极72之间(例如，在鳍片52的端(end)区域)的方式进行图案化工艺。在一些实施例中，图案化工艺可以包括适合的各向异性干蚀刻工艺，同时使用虚置栅极72、栅极间隔物86及/或隔离区56作为合并的掩模。适合的各向异性干蚀刻工艺可以包括反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等或前述的组合。在将RIE用于图案化工艺中的一些实施例中，可以选择例如，举例而言，工艺气体混合物、偏压及RF功率的工艺参数，使得蚀刻主要是利用物理蚀刻而不是化学蚀刻来进行，物理蚀刻为例如离子轰击(ion bombardment)，化学蚀刻为例如通过化学反应进行的自由基蚀刻(radical etching)。在一些实施例中，可以增加偏压以增加用于离子轰击工艺中的梨子的能量，且因此增加物理蚀刻的速率。在一些实施例中，各向异性蚀刻工艺可以是利用包括CH3F、CH4、HBr、O2、Ar等或前述的组合的工艺气体混合物来进行。在一些实施例中，图案化工艺形成具有U形或圆底表面的凹槽81，例如图10所示的凹槽81。在一些实施例中，凹槽81可以形成为具有从鳍片52的顶表面起算的介于约20nm及约100nm之间的垂直深度H1。
参见图11，根据一些实施例形成了外延源极/漏极区82的第一外延层82A，在一些实施例中，第一外延层82A为硅，且可以包括其他半导体材料，例如锗。第一外延层82A可以包括掺质，例如砷或磷、其他n型掺质、其他掺质等或前述的组合。举例而言，第一外延层82A可以是硅，其掺杂了1E20cm-3及约2E21-3之间的原子浓度的砷，尽管也可以掺杂其他浓度的砷或其他掺质。在一些情况中，在没有明确包含第二外延层82B的掺质物种(dopantspecies)的情况下成长第一外延层82A，尽管上述掺质物种可以后续扩散至第一外延层82A中。
第一外延层82A可以利用适合的工艺来成长，例如化学气相沉积(CVD)等。举例而言，包括砷掺杂的硅的第一外延层82A可以利用CVD工艺来形成，上述CVD工艺具有三氯硅烷(tricholorosilane，SiHCl3)、二氯硅烷(dicholorosilane，SiH2Cl2)、硅烷(silane，SiH4)、Si2H6、Si3H8等或前述的组合以作为硅前驱物；具有三级丁基胂(tertiarybutylarsin，C4H11As)、AsH3等或前述的组合以作为砷前驱物；或具有HCl、Cl2等或前述的组合以作为蚀刻剂前驱物。这些仅是范例，且也可以使用其他前驱物。在一些实施例中，前驱物可以在约10sccm及约2000sccm之间的流速下流进沉积腔体。在一些实施例中，第一外延层82A可以用约600℃及约800℃之间的工艺温度来形成，或可以用约5Torr及约300Torr之间的工艺压力来形成。也可以使用其他工艺条件。
第一外延层82A可以成长为(例如，顺应性地)覆盖凹槽81的表面的膜层。第一外延层82A的表面可以是小面化的(faceted)或圆的(round)，如图11所示。如此一来，第一外延层82A的底部可以从鳍片52的顶表面起具有距离H2，距离H2介于约20nm及约100nm之间，尽管距离H2也可以是其他距离。距离H2可以约与凹槽81的垂直深度H1相同。在一些实施例中，尽管也可以使用其他厚度，第一外延层82A具有侧壁厚度T1，其介于约1nm及约6nm之间。如图11所示，侧壁厚度T1可以是在鳍片52的顶表面下方的距离H2的一半处(例如，在距离H2的中点)或附近的距离测量。尽管也可以使用其他厚度，第一外延层82A可以具有约1nm及约12nm之间的底厚度T2或约1nm及约6nm之间的顶厚度T3。在一些情况中，较小的厚度(例如，较小的T1)可以降低所形成的外延源极/漏极区82的电阻，能够改良装置效能。
参见图12，根据一些实施例，将外延源极/漏极区82的第二外延层82B形成于第一外延层81A上。在一些实施例中，第二外延层82B为硅，且可以包括其他半导体材料，例如锗。第一外延层82B可以包括掺质，例如砷或磷、其他n型掺质、其他掺质等或前述的组合。举例而言，第一外延层82B可以是硅，其掺杂了1E20cm-3及约5E21-3之间的原子浓度的磷，尽管也可以掺杂其他浓度的磷或其他掺质。在一些实施例中，第二外延层82B是以与第一外延层82A不同的掺质物种来掺杂。举例而言，在一些实施例中，尽管也可以使用其他掺质或掺质的组合，第一外延层82A为砷掺杂的硅，且第二外延层82B为磷掺杂的硅。在一些情况中，在没有明确包含第一外延层82A的掺质物种的情况下成长第二外延层82B，尽管上述掺质物种可以后续扩散至第二外延层82B中。
第二外延层82B可以利用适合的工艺来成长，例如化学气相沉积(CVD)等。第二外延层82B可以在与第一外延层82A分开的工艺中成长，或可以在也形成第一外延层82A的连续工艺中成长。举例而言，包括磷掺杂的硅的第二外延层82B可以利用CVD工艺来形成，上述CVD工艺具有三氯硅烷、二氯硅烷、硅烷、Si2H6、Si3H8等或前述的组合以作为硅前驱物；具有P2H6、PCl3等或前述的组合以作为磷前驱物；或具有HCl、Cl2等或前述的组合以作为蚀刻剂前驱物。这些仅是范例，且也可以使用其他前驱物。在一些实施例中，前驱物可以在约10sccm及约2000sccm之间的流速下流进沉积腔体。在一些实施例中，第二外延层82B可以用约500℃及约800℃之间的工艺温度来形成，或可以用约5Torr及约300Torr之间的工艺压力来形成。也可以使用其他工艺条件。在一些实施例中，可以在外延源极/漏极区82形成后进行退火。
图13为根据一些实施例的外延源极/漏极区82的掺质浓度轮廓的图示。图13在Y轴上显示了在硅外延源极/漏极区82中的磷浓度及砷浓度(对数尺度，任意单位)，且在X轴上显示了往外延源极/漏极区82内的深度(任意单位)。对应第一外延层82A以及第二外延层82B的深度也标记于图13中，尽管第一外延层82A、第二外延层82B的标记是近似的且旨在例示说明。在其他实施例中，第一外延层82A、第二外延层82B可以是在不同的深度或具有不同的相对尺寸。在一些实施例中，掺质可以具有与所示不同的浓度或不同的浓度轮廓，或者可以存在与磷及砷不同的掺质。
因为砷原子具有比磷原子大的尺寸，砷原子具有比磷原子小的扩散系系数，且以砷掺杂的区域能够阻挡磷原子的扩散。在一些情况中，从外延源极/漏极区82扩散至通道区58中的掺质(例如，磷)可以降低装置效能，例如增加漏极引发势垒降低(DIBL)、增加不理想的短通道效应(short-channel effects)或增加寄生电容(parasitic capacitance)。通过作为扩散的阻挡，砷掺杂的第一外延层82A能够减少从磷掺杂的第二外延层82B至通道区58的磷原子的扩散，且因此改良装置效能。在一些情况中，具有较大的厚度T1的砷掺杂的第一外延层82A能够更有效地阻挡来自第二外延层82B的扩散。
在一些情况中，因为砷具有小于磷的扩散系数，使用砷掺杂的第一外延层82A能够在外延源极/漏极区82与通道区58之间允许改良的接面控制。举例而言，砷的减少的扩散系数可以允许在砷掺杂区的掺杂过渡(doping transition)比在磷掺杂区的掺杂过渡更陡。换句话说，在砷掺杂区的边缘的砷的浓度梯度可以比在磷掺杂区的边缘的磷的浓度梯度更短。以这种方式，在外延源极/漏极区82与鳍片52之间的界面使用砷掺杂的第一外延层82A可以在外延源极/漏极区82与通道区58之间允许更陡的掺杂过渡。此外，因为砷能够阻挡磷的扩散，外延源极/漏极区82与通道区58之间的界面的陡度(abruptness)可以主要通过控制砷掺杂的第一外延层82A的掺杂特性来控制。在一些情况中，在外延源极/漏极区82与通道区58之间的较短的掺杂过渡能够减少DIBL的效应，且因此能够改良装置效能。
作为说明性的范例，图14显示了在外延源极/漏极区82与通道区58之间的界面的整个n型掺杂浓度(例如，磷及砷两者)。图14示出了具有砷掺杂的第一外延层82A的外延源极/漏极区82的浓度、以及具有磷掺杂的第一外延层82A的外延源极/漏极区82的浓度。Y轴为整个n型掺杂浓度(对数尺度，任意单位)，且X轴为距离(任意单位)。在两个范例中，第二外延层82B为磷掺杂的。如图14所示，有砷掺杂的第一外延层82A的外延源极/漏极区82具有掺杂过渡长度(L-As)，有磷掺杂的第一外延层82A的外延源极/漏极区82具有掺杂过渡长度(L-P)，其中L-As比L-P短。图14中所示的浓度及距离为近似的且旨在例示说明。在一些实施例中，有砷掺杂的第一外延层82A的外延源极/漏极区82的掺杂过渡长度可以介于约7nm及约15nm之间，其中掺杂过渡长度是定义为从外延源极/漏极区82与通道区之间的界面到总掺质浓度低于1x1018原子/cm3的位置的距离。在一些情况中，有砷掺杂的第一外延层82A的外延源极/漏极区82的掺杂过渡长度可以是没有砷掺杂的第一外延层82A的外延源极/漏极区82的掺杂过渡长度的约30％及约80％之间。
因为砷的移动率(mobility)小于磷的移动率，砷掺杂层(例如，第一外延层82A)的电阻可以大于磷掺杂层(例如，第二外延层82B)的电阻。因此，具有较厚的砷掺杂的第一外延层82A的外延源极/漏极区82可以具有较大的电阻(例如，“Repi”)。作为说明性的范例，图15显示了不同值的厚度T1的外延源极/漏极区82的电阻。如图15中所示，有较小的厚度T1的砷掺杂的第一外延层82A能够降低外延源极/漏极区82的电阻。以这种方法，可以将特定的厚度T1用于特定的应用以控制外延源极/漏极区82的理想的电阻、掺杂过渡长度及掺杂浓度。较薄的砷掺杂的第一外延层82A能够因此允许减少的DIBL效应而不显著增加外延源极/漏极区82的电阻。
可以遮蔽n型区50N，且在p型区50P中蚀刻鳍片52的源极/漏极区以形成凹槽于鳍片52中，由此形成在p型区50P中的外延源极/漏极区84(显示于图16A～图16B中)。接着，在p型区50P中将外延源极/漏极区84外延成长于凹槽中。外延源极/漏极区84可以包括任何可接受的材料，例如对于p型FinFET而言适当的材料。举例而言，如果鳍片52为硅，在p型区50P中的外延源极/漏极区84可以包括在通道区58中施加压缩应变的材料，例如硅锗、硼掺杂硅锗、锗、锗锡(germanium tin)等。在p型区50P中的外延源极/漏极区84可以具有从鳍片52的各个表面升起的表面，且可以具有小面。
外延源极/漏极区84及/或鳍片52可以以掺质注入以形成源极/漏极区，与用于形成轻掺杂源极/漏极区的前述工艺类似，接着退火。源极/漏极区可以具有约1019cm-3及约1021cm-3之间的杂质浓度。用于源极/漏极区的n型及/或p型杂质可以是前述的任何杂质。在一些实施例中，外延源极/漏极区84可以在成长时被原位掺杂。
在用于将外延源极/漏极区82形成于n型区50N中且将外延源极/漏极区84形成于p型区50P中的外延工艺后，外延源极/漏极区的上表面具有小面，其水平往外扩展至超过鳍片52的侧壁。在一些实施例中，这些小面造成同一个FinFET的邻近的外延源极/漏极区82/84合并，如图16A所示出。在其他实施例中，邻近的源极/漏极区82/84在外延工艺完成后维持分隔，如图16B所示出。在图16A及图16B所示出的实施例中，栅极间隔物86被形成为覆盖鳍片52的侧壁的一部分，且在STI区56上方延伸，由此阻挡外延成长。在一些其他的实施例中，用于形成栅极间隔物86的间隔物蚀刻可以被调整为移除间隔物材料以允许外延成长区延伸至STI区56的表面。
在图17A及图17B中，在图12中所示出的结构上沉积第一层间电介质(interlayerdielectric，ILD)88。第一ILD88可以由介电材料形成，且可以通过任何适合的方法来沉积，例如CVD、等离子体辅助CVD(plasma-enhanced CVD，PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphor-silicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)等。也可以使用通过任何可接受的工艺所形成的其他绝缘材料。在一些实施例中，将接触蚀刻停止层(contact etch stop layer，CESL)87沉积于第一ILD88与外延源极/漏极区82、掩模74及栅极间隔物86之间。CESL87可以包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，其具有比上方的第一ILD88的材料更低的蚀刻速率。
在图18A及图18B中，可以进行例如CMP的平坦化工艺以使第一ILD88的顶表面与虚置栅极72或掩模74的顶表面等高。平坦化工艺也可以移除在虚置栅极72上的掩模74、以及沿着掩模74的侧壁的部分的栅极密封间隔物80和栅极间隔物86。在平坦化工艺后，虚置栅极72、栅极密封间隔物80、栅极间隔物86及第一ILD88的顶表面等高。因此，虚置栅极72的顶表面通过第一ILD88露出。在一些实施例中，掩模74可以留下，在此情况下平坦化工艺使第一ILD88的顶表面与掩模74的顶表面等高。
在图19A及图19B中，虚置栅极72及掩模74(如果存在)在蚀刻步骤中被移除，使凹槽90形成。在凹槽90中的部分的虚置介电层60也可以被移除。在一些实施例中，只有虚置栅极72被移除，且虚置介电层60留下并由凹槽90露出。在一些实施例中，虚置介电层60在裸片的第一区域中(例如，在核心逻辑区(core logic region))被从凹槽90移除，且在裸片的第二区域中(例如，输入/输出区)留在凹槽90中。在一些实施例中，虚置栅极72是通过各向异性干蚀刻工艺来移除。举例而言，蚀刻工艺可以包括干蚀刻工艺，其利用选择性蚀刻虚置栅极72且没有或几乎没有蚀刻第一ILD88或栅极间隔物86的反应气体。各个凹槽90露出及/或上覆(overlie)各个鳍片52的通道区58。各个通道区58设置于相邻的对的外延源极/漏极区82之间。在移除时，虚置栅极层60可以在虚置栅极72被移除时用作蚀刻停止层。在虚置栅极72的移除后，虚置介电层60可以接着被可选地移除。
在图20A及图20B中，形成用于替换栅极(replacement gates)的栅极介电层92及栅极电极94。图20C示出了图20B的区域89的详细视图。栅极介电层92为沉积于凹槽90中的一或多个膜层，例如沉积于鳍片52的顶表面及侧壁上以及栅极密封间隔物80/栅极间隔物86的侧壁上。栅极介电层92也可以形成于第一ILD88的顶表面上。在一些实施例中，栅极介电层92包括一或多个介电层，例如一或多个膜层的氧化硅、氮化硅、金属氧化物、金属硅酸盐等。举例而言，在一些实施例中，栅极介电层92包括由热氧化或化学氧化所形成的氧化硅的界面层，且包括上方的高k介电材料，例如铪、铝、锆、镧、锰、钡、钛、铅及前述的组合的金属氧化物或硅酸盐。栅极介电层92可以包括具有大于约7.0的k值的介电层。栅极介电层92的形成方法可以包括分子束沉积(Molecular-Beam Deposition，MBE)、ALD、PECVD等。在部分的虚置栅极电介质60留在凹槽90中的实施例中，栅极介电层92包括虚置栅极电介质60(例如，SiO2)。
栅极电极94分别沉积于栅极介电层92上，且填充剩下的部分的凹槽90。栅极电极94可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述的组合或前述的多层。举例而言，虽然在图20B中示出了单一膜层的栅极电极94，如图20C所示出，栅极电极94可以包括任何数目的衬层94A、任何数目的功函数调整层94B及填充材料94C。在填充凹槽90后，可以进行例如CMP的平坦化工艺以移除过量的部分的栅极介电层92以及栅极电极94的材料，其中过量的部分位于第一ILD88的顶表面上。留下的部分的材料的栅极电极94和栅极介电层92因此形成所得的FinFET的替换栅极。栅极电极94及栅极介电层92可以被合称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍片52的通道区58的侧壁延伸。
栅极介电层92在n型区50N中以及在p型区50P中的形成可以同时发生，使得在各个区域中的栅极介电层92是由相同的材料所形成，且栅极电极94的形成可以同时发生，使得在各个区域中的栅极电极94是由相同的材料所形成。在一些实施例中，在各个区域中的栅极介电层92可以由不同的工艺所形成，使得栅极介电层92可以是不同的材料，及/或在各个区域中的栅极电极94可以由不同的工艺所形成，使得栅极电极94可以是不同的材料。可以使用各种遮蔽步骤以在利用不同的工艺时遮蔽并露出适当的区域。
在图21A及图21B中，栅极掩模96形成于栅极堆叠(包括栅极介电层92及对应的栅极电极94)上，且栅极掩模可以被设置于栅极间隔物86的相对的部分之间。在一些实施例中，形成栅极掩模96包括凹蚀栅极堆叠，使得凹槽直接形成于栅极堆叠上以及栅极间隔物86的相对的部分之间。包括一或多层的介电材料，例如氮化硅、氮氧化硅等的栅极掩模96填充于凹槽中，接着进行平坦化工艺以移除延伸于第一ILD88上的过量的部分的介电材料。
也示出于图21A及图21B中，第二ILD108沉积于第一ILD88上。在一些实施例中，第二ILD108是通过流动式CVD方法形成的流动式(flowable)薄膜。在一些实施例中，第二ILD108是由介电材料所形成，例如PSG、BSG、BPSG、USG等，且可以是通过任何适合的方法所沉积，例如CVD及PECVD。后续形成的栅极接数件110(图22A及图22B)穿透第二ILD108和栅极掩模96以接触凹蚀的栅极电极94的顶表面。
在图22A及图22B中，根据一些实施例，栅极接触件110和源极/漏极接触件(接触插塞)112是形成为穿过第二ILD108及第一ILD88。用于源极/漏极接触件112的开口是形成为穿过第一ILD88及第二ILD108，且用于栅极接触件110的开口是形成为穿过第二ILD108及栅极掩模96。可以利用可接受的光刻及蚀刻技术形成开口。可以将例如扩散阻挡层、粘着层等的衬层(未显示)以及导电材料形成于开口中。衬层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以进行例如CMP的平坦化工艺以从第二ILD108的表面移除过量的材料。留下的衬层及导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以进行退火工艺以在外延源极/漏极区82/84与源极/漏极接触件112之间的界面形成硅化物114。源极/漏极接触件112物理且电性耦合至外延源极/漏极区82/84，且栅极接触件110物理且电性耦合至栅极电极94。在一些实施例中，源极/漏极接触件112可以延伸至外延源极/漏极区82/84中，如图22B所示。源极/漏极接触件112和栅极接触件110可以在不同的工艺中形成，或可以在相同的工艺中形成。虽然是在相同的剖面中形成，应当理解的是，各个源极/漏极接触件112和栅极接触件110可以形成于不同的剖面中，其可以避免接触件的短路。
如以上所讨论，磷掺杂的第二外延层82B可以具有比砷掺杂的第一外延层82A的更小的电阻。因此，形成只物理且电性耦合至第二外延层82B的源极/漏极接触件112能够降低源极/漏极接触件112与外延源极/漏极区82之间的接面的电阻。举例而言，在一些实施例中，源极/漏极接触件112可以被形成为具有宽度W2，其中宽度W2约等于或小于第二外延层82B的上宽度W1。在一些实施例中，第二外延层82B可以具有约15nm及约50nm之间的上宽度W1，或源极/漏极接触件112可以具有约6nm及约40nm之间的宽度W2。在一些实施例中，源极/漏极接触件112可以具有宽度W2，其为第二外延层82B的上宽度W1的约40％及约100％之间。这些仅为范例，也可以使用其他宽度。
在此讨论的各种实施例具有优势。通过在n型FinFET中形成有砷掺杂外延层的外延源极/漏极区，能够降低掺质往通道区的扩散。砷掺杂外延层也能够在外延源极/漏极区与通道区之间允许较短的掺杂过渡，由此能够减少DIBL且改良效能。此外，薄的砷掺杂外延层能够提供这些优势而不显著增加外延源极/漏极区的电阻。
根据一个实施例，一种半导体装置包括：鳍片，延伸自基板；栅极堆叠，位于鳍片的侧壁上且沿着鳍片的侧壁；栅极间隔物，沿着栅极堆叠的侧壁；外延源极/漏极区，位于鳍片中且邻近栅极间隔物，外延源极/漏极区包括：第一外延层，位于鳍片上，第一外延层包括硅及砷；以及第二外延层，位于第一外延层上，第二外延层包括硅及磷，第一外延层将第二外延层与鳍片分隔；以及接触插塞，位于第二外延层上。在一个实施例中，第一外延层沿着第二外延层的侧壁延伸。在一个实施例中，鳍片的顶表面与第二外延层的底表面之间的垂直距离在20nm至100nm的范围内。在一个实施例中，第二外延层的侧壁上的第一外延层的厚度在1nm至6nm的范围内。在一个实施例中，第一外延层的厚度是在鳍片的顶表面与第二外延层的底表面之间的中点测量。在一个实施例中，第二外延层具有第一横向宽度，且其中接触插塞具有小于第一横向宽度的第二横向宽度。在一个实施例中，接触插塞与第一外延层横向分隔。在一个实施例中，半导体装置包括硅化物，其位于接触插塞与第二外延层之间。在一个实施例中，第一外延层中的砷的浓度小于第二外延层中的磷的浓度。
根据一个实施例，一种半导体装置包括：鳍片，位于半导体基板上，鳍片包括通道区；隔离区，包围鳍片；栅极结构，在鳍片的通道区上以及沿着鳍片的侧壁延伸；以及源极/漏极区，邻近通道区，源极/漏极区包括：第一外延区，邻近通道区，其中第一外延区是以第一n型掺质掺杂；以及第二外延区，位于第一外延区上，其中第二外延区是以不同于第一n型掺质的第二n型掺质掺杂。在一个实施例中，第一外延区具有小于6nm的厚度。在一个实施例中，第一n型掺质为砷，且其中第一n型掺质的浓度在1E20cm-3至2E21cm-3的范围内。在一个实施例中，第二n型掺质为磷，且其中第二n型掺质的浓度在5E20cm-3至5E21cm-3的范围内。在一个实施例中，源极/漏极区具有在7nm与15nm之间的掺杂过渡长度，其中掺杂过渡长度是定义为从源极/漏极区与通道区之间的界面到总掺质浓度低于1E1018原子/cm3的位置的距离。在一个实施例中，第一外延区具有大于第二外延区的电阻。在一个实施例中，部分的第一外延区没有第二n型掺质。
根据一个实施例，一种半导体装置的制造方法包括：在鳍片的侧壁上且沿着鳍片的侧壁沉积虚置栅极，鳍片从基板往上延伸；沿着虚置栅极的侧壁形成栅极间隔物；在邻近栅极间隔物的鳍片中形成凹槽；以及在凹槽中形成源极/漏极区，源极/漏极区的形成包括：外延成长第一掺杂硅层，第一掺杂硅层衬于凹槽，其中第一掺杂硅层是以砷掺杂；以及外延成长第二掺杂硅层于第一掺杂硅层上，其中第二掺杂硅层是以磷掺杂。在一个实施例中，外延成长第一掺杂硅层包括利用第一化学气相沉积(CVD)工艺，且其中外延成长第二掺杂硅层包括利用第二CVD工艺。在一个实施例中，第一掺杂硅层外延成长至1nm到6nm的厚度。在一个实施例中，半导体装置的制造方法包括形成导电部件于第二掺杂硅层上，且其中部分的第二掺杂硅层没有砷。
所公开的FinFET实施例也可以应用于纳米结构装置，例如纳米结构(例如，纳米片、纳米线、全绕式栅极等)场效晶体管(NSFETs)。在一个NSFET的实施例中，鳍片是用以图案化通道层与牺牲层的交替的膜层堆叠形成的纳米结构来替换。虚置栅极堆叠及源极/漏极区是以与上述实施例类似的方式所形成。在移除虚置栅极堆叠后，牺牲层可以自通道区中被部分或完全移除。替换栅极结构是以与上述实施例类似的方式所形成，替换栅极结构可以部分或完全填充移除牺牲层所留下的开口，且替换栅极结构可以在NSFET装置的通道区中部分或完全包围通道层。连接至替换栅极结构和源极/漏极区的ILD和接触件可以以与上述实施例类似的方式来形成。纳米结构装置可以形成为如美国专利申请号No.2016/0365414所公开，上述专利整体通过引用包含于此。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背随附的权利要求的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置，包括：
一鳍片，延伸自一基板；
一栅极堆叠，位于该鳍片的侧壁上且沿着该鳍片的侧壁；
一栅极间隔物，沿着该栅极堆叠的侧壁；
一外延源极/漏极区，位于该鳍片中且邻近该栅极间隔物，该外延源极/漏极区包括：
一第一外延层，位于该鳍片上，该第一外延层包括硅及砷；以及
一第二外延层，位于该第一外延层上，该第二外延层包括硅及磷，该第一外延层将该第二外延层与该鳍片分隔；以及
一接触插塞，位于该第二外延层上。
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EP4203072A1 (en) * 2021-12-22 2023-06-28 Intel Corporation Transistors with epitaxial source/drain liner for improved contact resistance

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