CN114975277A - 半导体装置及其制造方法 - Google Patents

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CN114975277A
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layer
inner spacer
semiconductor
layers
stack
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刘又荣
林文凯
张哲豪
徐志安
卢永诚
游莉琪
薛森鸿
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置的制造方法，包括：形成由第一半导体材料构成的多个第一层与由第二半导体材料构成的多个第二层交替排列而成的一多层堆叠于一半导体基底上；形成一第一凹槽，穿过多层堆叠；以及横向凹入多层堆叠的第二层的侧壁。上述侧壁与第一凹槽相邻。上述方法还包括：形成具有各自的缝隙的多个内间隔层与多层堆叠的凹入的第二层相邻；以及对内隔层进行一退火处理，以封闭各自的缝隙。

Description

半导体装置及其制造方法
技术领域
本发明实施例涉及一种半导体技术，且特别为关于一种半导体装置及其制造方法。
背景技术
半导体装置用于各种电子应用，例如，个人电脑、手机、数码相机及其他电子设备。半导体装置通常是通过依序沉积绝缘层或介电层、导电层及半导体材料层于半导体基底上，并利用微影(光刻)技术对各种材料层进行图案化，以形成位于半导体基底上的电路部件及元件。
半导体产业持续通过不断减少最小特征部件尺寸来改善各种电子部件(例如，晶体管、二极管、电阻、电容等)的集积密度，使得更多的部件可以整合至一给定的区域。然而，随着最小特征部件尺寸的缩小，又产生了一些应予解决的问题。
发明内容
在一些实施例中，一种半导体装置包括：一半导体基底；一通道区域，位于半导体基底上，通道区域包括一第一半导体层；一栅极堆叠，位于通道区域上，栅极堆叠包括一栅极电极及一栅极介电层；一第一外延源极/漏极区域，相邻于通道区域；以及第一内间隔物，位于第一半导体层与第一外延源极/漏极区之间，第一内间隔物包括SiOCN，第一内间隔物具有氧化层，深度在1nm至5mm的范围，氧化层具有从接触外延源极/漏极区的第一内间隔物的一第一侧壁至第一内间隔物内所测得的氧原子百分比梯度，其在30％至60％之间。
在一些实施例中，一种半导体装置的制造方法包括：形成一多层堆叠于一半导体基底上，多层堆叠包括交替的多个第一层及多个第二层，第一层为第一半导体材料，第二层为第二半导体材料；形成一第一凹槽，穿过多层堆叠；横向凹陷多层堆叠的第二层的侧壁，上述侧壁相邻于第一凹槽；形成一内间隔层于多层堆叠上，内间隔层具有多个缝隙；对内间隔层进行一退火处理，退火处理包括一湿式退火及一干式退火，退火处理封闭内间隔层的缝隙；去除内间隔层的一外部部分，以形成多个内间隔物相邻于凹陷的多层堆叠的第二层；以及去除多层堆叠的第二层。
在一些实施例中，一种半导体装置的制造方法包括：沉积由第一半导体材料及第二半导体材料构成的多个交替层于一半导体基底上；在交替层上形成一第一虚置栅极及一第二虚置栅极，第一虚置栅极位于一第一通道区域，第二虚置栅极位于一第二通道区域；使用第一虚置栅极及第二虚置栅极作为罩幕(掩膜)，蚀刻出一第一凹槽穿过交替层；移除由第一半导体材料构成的交替层的外部部分，移除外部部分形成多个第二凹槽；沉积一内间隔层于第一半导体材料及第二半导体材料所构成的交替层上；对内间隔层进行一蒸汽退火；对内间隔层进行一干式退火；蚀刻内间隔层，以在第二凹槽内形成对应的内间隔物；以及移除由第一半导体材料构成的交替层。
附图说明
图1示出根据一些实施例的纳米结构场效晶体管(nanostructure field-effecttransistor,nano-FET)的一示例的三维示意图。
图2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、10C、11A、11B、11C、12、13A、13B、14A、14B、14C、15A、15B、15C、15D、16A、16B、16C、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、21C、22A、22B、22C、23A、23B及23C示出根据一些实施例的纳米结构场效晶体管(nano-FET)的中间制造阶段的剖面示意图。
附图标记说明：
50：基底
50N：n型区域
50P：p型区域
51：反击穿(APT)区域
52,52A,52B,52C：第一半导体层
53：分隔板
54,54A,54B,54C：第二半导体层
55：纳米结构
64：多层堆叠
66：鳍部/纳米结构
68：浅沟隔离(STI)区域
70：虚置介电层
71：虚置栅极介电层
72：虚置栅极层
74：罩幕层
76：虚置栅极
78：罩幕
80：第一间隔层
81：第一间隔物
82：第二间隔层
83：第二间隔物
84：缝隙
86：第一凹槽
88：侧壁凹槽
89：内间隔层
90：第一内间隔物
92：外延源极/漏极区域
92A：第一半导体材料层
92B：第二半导体材料层
92C：第三半导体材料层
94：接触蚀刻停止层(CESL)
96：第一层间介电(ILD)层
98：第二凹槽
100：栅极介电层
102：栅极电极
104：栅极罩幕
106：第二层间介电(ILD)层
108：第三凹槽
110：硅化物区域
112：接点
189：液滴
200：湿式退火
300：干式退火
500,550：区域
D1：最大水平距离
D2,D3：距离
θ：接触角
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本发明。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开于各个不同范例中会重复标号及/或文字。重复为为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
再者，再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“之上”、“上方”等等于此处用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
诸如本文所讨论的实施例可以将纳米结构场效晶体管(nano-FET)的内间隔层的缝隙减少。退火处理，例如，具有湿式蒸汽退火及干式N2退火的炉管热工艺，可以改善内隔层的碟化轮廓并缩小内间隔层的缝隙。退火处理可以通过促进Si-O-Si的键结形成疏水表面，其有助于抗湿式蚀刻，以维持内隔层的厚度。可有利地降低内隔层材料的介电常数k。缝隙的减少有助于通过减少后续蚀刻的脆弱点及防止缝隙处电性短路而实现装置整合。此可能导致纳米结构场效晶体管(nano-FET)装置的有效栅极电容(Ceff)的降低，而增加装置的交流电(AC)效能。
图1示出根据一些实施例的纳米结构场效晶体管(nano-FET)(例如，纳米线、纳米片或相似物)的示例的三维示意图。纳米结构场效晶体管(nano-FET)包括p型纳米结构52及n型纳米结构54(统称为纳米结构55)位于一基底50(例如，半导体基底)的鳍部66上，其中纳米结构55作为纳米结构场效晶体管(nano-FET)的通道区。隔离区68设置于相邻的鳍部66之间，鳍部66突出于相邻的隔离区68之间上方。尽管所述/所示出的隔离区68与基底50分开，但如本文所用，用语“基底”可单独指半导体基底或半导体基底及隔离区的组合。另外，尽管鳍部66的底部部分示出为与基底50是单层连续的材料，但鳍部66及/或基底50的底部部分可以包括单一材料或多种材料。在本文中，鳍部66指的是位于相邻的隔离区域68之间的延伸部分。
栅极介电层96位于鳍部66的上表面上，且顺沿着p型纳米结构52及n型纳米结构54的上表面、侧壁及下表面。栅极电极102位于栅极介电层96上方。外延源极/漏极区域90设置于栅极介电层96及栅极电极102的两相对侧的鳍部66上。
图1更示出使用于后续附图的对照剖面。剖面A-A’为沿着栅极电极98的纵轴及一方向(例如，垂直于纳米结构场效晶体管(nano-FET)的外延源极/漏极区域90之间的电流方向)。剖面B-B’垂直于剖面A-A’，并沿着纳米结构场效晶体管(nano-FET)的PMOS区域中的鳍部66的纵轴及一方向(例如，纳米场效应晶体管的外延源极/漏极区域90之间的电流方向)。剖面C-C’与剖面A-A’平行，并延伸穿过过纳米结构场效晶体管(nano-FET)的外延源极/漏极区域。为了清楚起见，后续附图对照于这些对照剖面。
本文的一些实施例是在使用后栅极(gate-last)工艺形成的纳米结构场效晶体管(nano-FET)的背景下进行讨论的。在其他实施例中，也可以使用先栅极(gate-first)工艺。此外，一些实施例也考虑了用于平面装置的形态，例如平面式场效晶体管(FET)或鳍部场效应晶体管(fin field-effect transistor,FinFET)。
图2至23C示出根据一些实施例的纳米结构场效晶体管(nano-FET)的中间制造阶段的剖面示意图。图2至5、6A、16A、17A、18A、19A、20A、21A、22A及23A示出图1所示出的对照剖面A-A’。图6B、7B、8B、9B、10B、10C、11B、11C、12、13A、13B、14B、14C、15B、15D、16B、17B、18B、19B、20B、21B、22B及23B示出图1所示出的对照剖面B-B’。图7A、8A、9A、10A、11A、14A、15A、15C、16C、21C、22C及23C示出图1所示出的对照剖面C-C’。
在图2中，提供了一基底50。基底50可以为半导体基底，例如块材半导体、绝缘体上覆半导体(semiconductor-on-insulator,SOI)基底或相似物，其可以为掺杂的(例如，使用p型或n型掺杂物)或未掺杂的。基底50可以为一晶圆，例如硅晶圆。一般来说，绝缘体上覆半导体(SOI)基底为形成于绝缘体层上的一半导体材料层。绝缘层可以为，例如，埋入式氧化(buried oxide,BOX)层、氧化硅层或相似物。绝缘层提供于一基底上，通常为硅或玻璃基底。也可以使用其他基底，例如多层或渐变式基底。在一些实施例中，基底50的半导体材料可以包括硅；锗；化合物半导体(包括：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)；合金半导体(包括：硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化镓铟、磷化镓铟及/或磷化镓铟砷；或其组合。
基底50具有n型区域50N及p型区域50P。n型区域50N可用于形成n型装置，例如NMOS晶体管(例如，n型纳米结构场效晶体管(nano-FET))，而p型区域50P可用于形成p型装置，例如PMOS晶体管(例如，p型纳米结构场效晶体管(nano-FET))。n型区域50N可以物理性隔开p型区域50P(例如，如分隔板53所示)，并且任何数量的装置特征部件(例如，其他主动装置、掺杂区域、隔离结构等)可以设置于n型区域50N与p型区域50P之间。尽管示出一个n型区域50N及一个p型区域50P，但可以提供任何数量的n型区域50N及p型区域50P。
基底50可以用p型或n型杂质进行轻掺杂。可以于基底50的上部进行反击穿(anti-punch-through,APT)布植(注入)，以形成反击穿(APT)区域51。在反击穿(APT)布植期间，掺杂物可以植入n型区域50N及p型区域50P。掺杂物的导电型会与待形成于n型区域50N及p型区域50P内的源极/漏极区域的导电型相反。反击穿(APT)区域51可延伸于后续所形成于纳米结构场效晶体管(nano-FET)内的源极/漏极区域(其将形成于后续的工艺中)下方。反击穿(APT)区域51可用于减少从源极/漏极区域到基底50的漏电流。在一些实施例中，反击穿(APT)区域51的掺杂浓度可约在1x1018atoms/cm3至1x1019atoms/cm3。为了简化及易于识别，在后续的附图中并未示出明反击穿(APT)区域51。
进一步在图2中，形成一多层堆叠64于基底50上。多层堆叠64包括第一半导体层52A-C(统称为第一半导体层52)及第二半导体层54A-C(统称为第二半导体层54)的交替层。为了说明性目的以及如以下更详细讨论，将移除第二半导体层54，且将图案化第一半导体层52，以在p型区域50P中形成纳米结构场效晶体管(nano-FET)的通道区；而将移除第一半导体层52，且将图案化第二半导体层54，以在n型区域50N中形成纳米结构场效晶体管(nano-FET)的通道区。尽管如此，在一些实施例中，可能移除第一半导体层52且图案化第二半导体层54，以在n型区域50N中形成纳米结构场效晶体管(nano-FET)的通道区，而将移除第二半导体层54且图案化第一半导体层52，以在p型区域50P中形成纳米结构场效晶体管(nano-FET)的通道区。
为了说明性目的，多层堆叠64示出为第一半导体层52及第二半导体层54中各自包括三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层52及第二半导体层54，例如，2至4层的第一半导体层52及第二半导体层54。多层堆叠64的各个层可以使用化学气相沉积(chemical vapor deposition,CVD)、原子层沉积(atomic layer deposition,ALD)、气相外延(vapor phase epitaxy,VPE)、分子束外延(molecular beam epitaxy,MBE)或相似的工艺生长至厚度约在3nm至12nm之间。在各种实施例中，第一半导体层52可以由适合于p型纳米结构场效晶体管(nano-FET)的第一半导体材料形成，诸如，硅锗(例如，SixGe1-x，其中x可以在0至1的范围，例如，自0.2至0.35)、纯的或实质上纯的锗、III-V族化合物半导体、II-VI族化合物半导体，或相似的材料，而第二半导体层54可以由适合n型纳米结构场效晶体管(nano-FET)的第二半导体材料形成，诸如，硅、碳化硅、III-V族化合物半导体，II-VI族化合物半导体或相似的材料。为了说明性目的，多层堆叠64示出为具有适用于p型纳米结构场效晶体管(nano-FET)的最底层半导体层。在一些实施例中，多层堆叠64可以形成为使最底层是适合n型纳米结构场效晶体管(nano-FET)的半导体层。
第一半导体材料及第二半导体材料可以对彼此具有高蚀刻选择性的材料。因此，可以移除构成第一半导体层52的第一半导体材料，而未大幅度移除n型区域50N中构成第二半导体层54的第二半导体材料，借此容许图案化第二半导体层54，而形成n型纳米结构场效晶体管(nano-FET)的通道区。同样地，可以移除构成第二半导体层54的第二半导体材料，而未大幅度移除p型区域50P中构成第一半导体层52的第一半导体材料，借此容许图案化第一半导体层52，而形成p型纳米结构场效晶体管(nano-FET)的通道区。
多层堆叠64的各个膜层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)或相似的工艺生长至一小厚度(例如，约在5nm至30nm范围)。在一些实施例中，形成一组膜层(例如，第二半导体层54)薄于另一组膜层(例如，第一半导体层52)。举例来说，在一些实施例中，第二半导体层54用于形成通道区，而第一半导体层52则为牺牲层(或虚置层)，第一半导体层52可以形成为第一厚度T1，而第二半导体层54可以形成为第二厚度T2，第二厚度T2小于第一厚度T1的约30％至60％。第二半导体层54形成为较小的厚度可容许形成较大密度的通道区。
现在请参照图3，根据一些实施例，形成鳍部66于多层堆叠64及基底50内。在一些实施例中，鳍部66可以通过在多层堆叠64及基底50内蚀刻出沟槽而形成于多层堆叠64及基底50内。上述蚀刻可以为任何可接受的蚀刻工艺，例如反应性离子蚀刻(reactive ionetch,RIE)、中性束蚀刻(neutral beam etch,NBE)、相似工艺或其组合。上述蚀刻可以为异向性的。
鳍部66可以通过任何合适的方法进行图案化。举例来说，鳍部66可使用一或多道光学微影工艺，包括双重图案化工艺或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光学微影与自对准工艺，容许待形成的图案具有间距小于使用单一、直接的光学微影工艺可获得的间距。举例来说，在一实施例中，形成一牺牲层于基底上，并使用光学微影工艺进行图案化。使用自对准的工艺，形成间隔层于图案化的牺牲层旁侧。然后去除牺牲层，余留的间隔层可用于图案化出鳍部66。
鳍部66的宽度可约在5nm至25nm之间的范围。为了说明性目的，图3示出n型区域50N及p型区域50P中的鳍部66具有实质上相等的宽度。在一些实施例中，n型区域50N中的鳍部66的宽度可以大于或薄于p型区域50P中鳍部66的宽度。
在图4中，形成浅沟隔离(STI)区域68与鳍部66相邻。浅沟隔离(STI)区域68可通过沉积一绝缘材料于基底50及鳍部66上以及相邻的鳍部66之间而形成。绝缘材料可以为氧化物(例如，氧化硅)、氮化物、相似物或其组合，并可通过高密度等离子体化学气相沉积(high-density plasma CVD,HDP-CVD)、流动式化学气相沉积(flowable CVD,FCVD)、相似方法或其组合形成。也可以使用由任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料由流动式化学气相沉积(FCVD)工艺形成的氧化硅。一旦形成绝缘材料，就可以进行一退火处理。在一实施例中，绝缘材料的制作使多余的绝缘材料覆盖鳍部66。虽然绝缘材料示出为单层，但在一些实施例中可以使用多层。举例来说，在一些实施例中，可以沿着基底50及鳍部66的表面形成一衬层(未个别示出)。之后，可以在衬层上形成填充材料，如以上所述那些。
然后对绝缘材料进行一去除工艺，以移除鳍部66上多余的绝缘材料。在一些实施例中，可以使用诸如化学机械研磨(chemical mechanical polish,CMP)、回蚀刻工艺、其组合或相似工艺的平坦化工艺。平坦化工艺露出了鳍部66，使鳍部66及绝缘材料的上表面在完成平坦化工艺后维持齐平。
然后凹陷绝缘材料，以形成浅沟隔离(STI)区域68。凹陷绝缘材料，使得n型区域50N及p型区域50P中的鳍部66的上部突出于相邻的浅沟隔离(STI)区域68之间。举例来说，在一些实施例中，凹陷绝缘材料，露出位于第一半导体层52A的最底层下方的一部分的基底。再者，浅沟隔离(STI)区域68的上表面可以具有平坦表面(如图所示)、凸面、凹面(例如，碟化)或其组合。浅沟隔离(STI)区域68的上表面可以通过适当的蚀刻而形成为平坦的、凸起的及/或凹陷的。浅沟隔离(STI)区域68可以使用可接受的蚀刻工艺进行凹陷，例如对绝缘材料的材料具有选择性的蚀刻(例如，以快于对鳍部66的材料的速率对绝缘材料的材料进行蚀刻)。举例来说，可以使用例如稀释氢氟(dilute hydrofluoric,dHF)酸来去除氧化物。
以上关于图2至4所述的工艺仅为如何形成鳍部66的一示例。在一些实施例中，可使用罩幕及外延生长工艺来形成鳍部66。举例来说，介电层可以形成在基底50的上表面上，并且可以蚀刻出穿过介电层沟槽，以露出下方的基底50。外延结构可以生长于沟槽内，且可以凹陷介电层，使外延结构自介电层突出而形成鳍部66。外延结构可以包括前述的交替的半导体材料，诸如第一半导体材料及第二半导体材料。在一些外延结构为外延生长的实施例中，外延生长的材料可以在生长期间进行原位掺杂，此可无须进行先前及/或后续的布植，然而原位及布植掺杂也可以一起使用。
另外，仅用于说明性目的，此处所示出所说明的第一半导体层52及第二半导体层54在p型区域50P及n型区域50N中包括相同的材料。因此，在一些实施例中，第一半导体层52及第二半导体层54中的一或两个可以具有不同的材料或以不同的顺序形成于p型区域50P及n型区域50N。
进一步于图4中，可在鳍部66及/或基底50中形成适当的井区(未个别示出)。在具有不同井区类型的实施例中，可以使用光阻(光刻胶)或其他罩幕(未个别示出)实现n型区域50N及p型区域50P的不同布植步骤。举例来说，光阻可以形成于n型区50N及p型区50P的鳍部66及浅沟隔离(STI)区域68上。图案化光阻是为了露出基底50的p型区域50P。光阻可以通过使用旋涂技术形成，也可以使用可接受的光学微影技术进行图案化。一旦图案化光阻后，在p型区50P中进行n型杂质布植，光阻可以作为罩幕，实质上防止n型杂质植入n型区50N中。n型杂质可以为布植此区域的磷、砷、锑或相似物，其浓度范围约在1013atoms/cm3至1014atoms/cm3的范围。进行布植之后，去除光，例如通过可接受的灰化工艺。
在布植p型区域50P之后，在p型区域50P及n型区域50N的鳍部66及浅沟隔离(STI)区域68上形成光阻或其他罩幕(未个别示出)。图案化光阻是为了露出基底50的n型区域50N。光阻可以通过使用旋涂技术形成，也可以使用可接受的光学微影技术进行图案化。一旦图案化光阻之后，可在n型区域50N中进行p型杂质植入，光阻可以作为一罩幕，实质上防止p型杂质植入p型区域50P。p型杂质可以是布植入此区域的硼、氟化硼、铟或相似物，其浓度约在1013atoms/cm3至1014atoms/cm3的范围。进行布植之后，去除光，例如通过可接受的灰化工艺。
在布植n型区域50N及p型区域50P之后，可以进行退火，以修复布植造成的损伤，并活化植入p型及/或n型杂质。在一些实施例中，外延鳍部的生长材料可以在生长期间进行原位掺杂，此可无须进行先前及/或后续的布植，然而原位及布植掺杂也可以一起使用。
在图5中，形成一虚置介电层70于鳍部66上。虚置介电层70可以为，例如，氧化硅、氮化硅、其组合或相似物，并且可以根据可接受的技术进行沉积或热生长。形成一虚置栅极层72于虚置介电层70之上，且形成一罩幕层74于虚置栅极层72之上。虚置栅极层72可以沉积于虚置介电层70上，然后加以平坦化，例如通过化学机械研磨(CMP)。罩幕层74可以沉积于虚置栅极层72上。虚置栅极层72可以为导电或非导电材料，且可选自一族群，包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物及金属。虚置栅极层72可以通过物理气相沉积(physical vapor deposition PVD)、化学气相沉积(CVD)、溅镀沉积或其他技术来沉积所选的材料。虚置栅极层72可以由其他材料制成，这些材料对于蚀刻隔离区具有很高的选择性。举例来说，罩幕层74可以包括氮化硅、氮氧化硅或相似材料。在此示例中，在n型区50N及p型区50P之间形成单层的虚置栅极层72及单层的罩幕层74。需要注意的是，仅为说明性目的，虚置介电层70示出为仅覆盖鳍部66。在一些实施例中，可以沉积虚置介电层70，使虚置介电层70覆盖浅沟隔离(STI)区域68，延伸于虚置栅极层72与浅沟隔离(STI)区域68之间。
在图6A及6B中，可以使用可接受的光学微影及蚀刻技术来图案化罩幕层74(请参照图5)，以形成罩幕78。然后罩幕78的图案可以转移至虚置栅极层72，以形成虚置栅极76，并转移到虚置介电层70，以形成虚置栅极介电层71。虚置栅极76覆盖鳍部66的对应的通道区。罩幕78的图案可用于将各个虚置栅极76与相邻的虚置栅极76进行物理性隔离。虚置栅极76也可以具有一纵向，其实质上垂直于对应的鳍部66的纵向。在一些实施例中，虚置栅极76的长度约在14.5nm至17nm的范围。
在图7A及7B中，形成一第一间隔层80及一第二间隔层82于图6A及6B所示出的结构上。后续将图案化第一间隔层80及第二间隔层82，以作为形成自对准源极/漏极区域的间隔物。在图7A及7B中，第一间隔层80形成于浅沟隔离(STI)区域68的上表面、纳米结构66及罩幕78的上表面与侧壁、以及基底50、虚置栅极76及虚置栅极介电层71的侧壁。第二间隔层82沉积于第一间隔层80上。第一间隔层80可由氧化硅、氮化硅、氮氧化硅或相似物形成，使用热氧化或通过化学气相沉积(CVD)、原子层沉积(ALD)或相似技术进行沉积。第二间隔层82可由具有不同于第一间隔层80的材料的蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅或相似物，并且可以通过化学气相沉积(CVD)、原子层沉积(ALD)或相似技术进行沉积。
在第一间隔层80形成后及在第二间隔层82形成前，可进行浅掺杂源极/漏极(lightly doped source/drain,LDD)区域的布植(未个别示出)。在具有不同装置类型的实施例中，相似于以上图4中所述的布植物，可以形成一罩幕(例如，光阻)于n型区域50N上，同时露出p型区域50P，且可植入适当的类型(例如，p型)杂质于p型区50P中露出的纳米结构66及基底50。随后可以移除罩幕。之后，可形成一罩幕(例如，光阻)于p型区域50P上，同时露出n型区域50N，且可植入适当的类型(例如，n型)杂质于n型区50N中露出的纳米结构55及基底50。然后，可以移除罩幕。n型杂质可以为先前所述的任何n型杂质，而p型杂质可以为先前所述的任何p型杂质。浅掺杂源极/漏极区域的杂质浓度可约在1x1015atoms/cm3至1x1019atoms/cm3的范围。退火可用于修复布植损坏并活化植入的杂质。
在图8A及8B中，蚀刻第一间隔层80及第二间隔层82，以形成第一间隔物81及第二间隔物83。如下文将有更详细的说明，第一间隔物81及第二间隔物83的作用是自对准后续形成的源极漏极区，以及在后续的工艺中保护纳米结构66的侧壁。第一间隔层80及第二间隔层82可以使用适当的蚀刻工艺，例如等向性蚀刻工艺(例如，湿式蚀刻工艺)、异向性蚀刻工艺(例如，干式蚀刻工艺)或相似工艺。在一些实施例中，第二间隔层82的材料与第一间隔层80的材料具有不同的蚀刻速率，使在对第二间隔层82进行图案化时，第一间隔层80可作为蚀刻停止层，而在对第一间隔层80进行图案化时，第二间隔层82可作为罩幕。举例来说，第二间隔层82可以使用异向性蚀刻工艺进行蚀刻，其中第一间隔层80作为蚀刻停止层，其中第二间隔层82的余留部分形成第二间隔物83，如图8A所示。之后，第二间隔物83作为罩幕，同时蚀刻第一间隔层80的露出部分，进而形成第一间隔物81，如图8A所示。在一些实施例中，第一间隔物81的宽度约在3.5nm至5.0nm之间的范围。第一间隔物81的k值可约在4.1至5.5的范围。
如图8A所示，第一间隔物81及第二间隔物83设置于纳米结构66及基底50的侧壁上。如图8B所示，第二间隔层82可以从邻近罩幕78、虚置栅极76及虚置栅极介电层71的第一间隔层80上移除，并且第一间隔物81设置于罩幕78、虚置栅极76及虚置栅极介电层71的侧壁上。
需要注意的是，上述公开内容说明浅掺杂源极/漏极(间隔物及浅掺杂源极/漏极(LDD)区域的工艺。也可以使用其他的工艺及顺序。举例来说，可利用少量或额外的间隔物、可利用不同的步骤顺序(例如，第一间隔物81可在形成第二间隔物83之前形成)、可形成及移除额外的间隔物等等。再者，n型及p型装置可以使用不同的结构及步骤形成。
在图9A及9B中，根据一些实施例，形成第一凹槽86于纳米结构66及基底50内。随后将形成外延源极/漏极区域于第一凹槽86内。第一凹槽86可以延伸穿过第一半导体层52及第二半导体层54，并进入基底50。如图9A所示，浅沟隔离(STI)区域68的上表面可与基底50的上表面齐平。在各种实施例中，第一凹槽86可以延伸至基底50的上表面而未蚀刻基底50；可以蚀刻基底50，使第一凹槽86的下表面位于浅沟隔离(STI)区域68的上表面下方；或相似情况。第一凹槽86可以通过使用异向性蚀刻工艺(例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)或相似工艺)来蚀刻纳米结构55及基底50而形成。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔物81、第二间隔物83及罩幕78遮盖局部的纳米结构66及局部的基底50。单一蚀刻工艺或多道蚀刻工艺可用于蚀刻纳米结构66的每一层。可使用定时蚀刻工艺，在达到第一凹槽86所需深度之后，停止第一凹槽86的蚀刻。
在图10A及10B中，蚀刻由第一半导体材料构成的多层堆叠64的膜层(例如，第一半导体层52)的局部侧壁，以在n型区域50N及p型区域50P中形成侧壁凹槽88。侧壁凹槽88可以在水平x方向上具有一水平宽度，约在4nm至20nm的范围，而在垂直y方向上具有一垂直高度，约在10nm至18nm的范围，且高度与宽度的高宽比约在2至4.5范围。图10C示出如图10B所示的区域500的详细示意图。尽管侧壁凹槽88中第一半导体层52的侧壁在图10B及10C示出为内凹的，然而此侧壁可以为笔直的或外凸的。侧壁凹槽88的内侧壁可以具有一最大水平距离D1，其沿着一水平x方向(其位于内侧壁与沿垂直y方向穿过侧壁的顶部及底部的顶点的垂直线之间)，且约在1.0nm至2.0nm的范围。
上述侧壁可以使用等向性蚀刻工艺进行蚀刻，例如湿式蚀刻或相似工艺。在第一半导体层52包括SiGe及第二半导体层54包括Si或SiC的实施例中，可以使用四甲基氢氧化铵(tetramethylammonium hydroxide,TMAH)、氢氧化铵(NH4OH)或相似的干式蚀刻工艺来蚀刻第一半导体层52的侧壁。
在图11A-11C中，形成一内间隔层89于图10A-10C所示出的结构上，内间隔层89随后将用于形成第一内间隔物90，其可作为随后形成的源极/漏极区域与栅极结构之间的隔离特征部件。可以沉积内间隔层89于多个纳米结构或纳米片上，例如由第一半导体层52及第二半导体层54构成的一对多层堆叠64。以下将有更详细的说明，源极/漏极区域将形成凹槽86内，而第一半导体层52将取代为对应的栅极结构。
内隔层层89可以通过顺应性沉积工艺进行沉积，例如化学气相沉积(CVD)、原子层沉积(ALD)或相似的方法。内间隔层层89可包括一材料，诸如氮化硅、氮氧化硅、化硅(SiCN)或氮碳氧化硅(SiOCN)，然而也可使用任何合适的材料，例如低介电常数(低k值)材料，具有小于约6.0的k值。
在一些实施例中，其中内间隔层89包括SiOCN膜层，H2SiCl2、C3H6、O2及NH3可用作SiOCN膜层的前驱物。SiOCN膜层可以在批次设备中，且约在600℃至650℃的温度范围，使用热原子层沉积(ALD)来形成。当凹槽88的高度与宽度的高宽比大于约20时，内间隔层89在凹槽88的上表面、下表面及侧壁上的一致性可大于或等于约95％。SiOCN膜层可以为低k值的薄膜，其k值约在4.5至6.0之间的范围。SiOCN膜层中氧的原子百分比可约在25％至55％的范围，氧的百分比越接近露出于第一凹槽86的SiOCN膜层的侧壁越大。SiOCN膜层的密度可约在2.5g/cm3至2.9g/cm3的范围。
图11C示出如图11B所示的区域500的详细示意图。内间隔层89可以沉积至约在3nm至7nm的范围的一厚度。内间隔层层89可能有缝隙84形成，这是因为内间隔层层89沿着凹槽88的侧壁顺应性沉积。缝隙84可能成为后续蚀刻工艺(例如，进行蚀刻以形成第一间隔层90，如以下关于图14A-14C的说明)的脆弱点。缝隙84也可能会导致通道区与源极/漏极区域之间发生电性短路。内间隔层89的外侧壁(包括形成缝隙84而面向彼此的侧壁)可能具有Si-NH-Si键，此可能导致内间隔层89的外表面为亲水性的，可能会不利于在后续蚀刻形成第一内间隔物90期间的抗湿蚀刻性。以下参照图12-13B公开减少或缩小缝隙84及/或将第一内隔层的外表面从亲水性转为疏水性的方法实施例。
在图12中，对内间隔层89进行一湿式退火200。湿式退火200可以封闭缝隙84，如此可以减少后续蚀刻工艺及/或电性短路的脆弱点。可以通过减少后续产生的纳米结构场效晶体管(nano-FET)装置的有效栅极电容(Ceff)来改善装置功能。在一些实施例中，湿式退火200是在炉管内进行的蒸汽(H2O)退火工艺，压力可约在0.95atm至1atm的范围，温度可约在200℃至600℃的范围。湿式退火200可以减少残留的胺，如图11C中所示的Si-NH-Si键中的NH，将Si-NH-Si键转换为Si-OH-Si键。湿式退火200可以使内间隔层89的厚度增加约10％。
在一些实施例中，内间隔层89包括SiOCN，SiOCN膜层具有变化的C、N、O及Si的原子百分比的梯度。所测得的C的原子百分比可以从邻近第一凹槽86的内间隔层89的表面附近的约2％变化至邻近第一半导体层52的内间隔层89的更深处的约10％。所测得的N的原子百分比可从邻近第一凹槽86的内间隔层89表面附近的约5％变化至邻近第一半导体层52的内间隔层89的更深处的约20％。所测得的O的原子百分比可从邻近第一凹槽86的内间隔层89表面附近的约60％变化至邻近第一半导体层52的内间隔层89的更深处的约30％。所测得的Si的原子百分比可从邻近第一凹槽86的内间隔层89表面附近的约35％变化至邻近第一半导体层52的内间隔层89的更深处的约45％。SiOCN膜层中的氧化梯度层的深度可约在
Figure BDA0003538242390000161
至
Figure BDA0003538242390000162
的范围。进行湿式退火200之后，内间隔层89的k值可约在4.4至5.3的范围，例如4.5至5.1。
在图13A中，对内间隔层89进行一干式退火300。干式退火300可以通过降低极化及终止Si-OH键来进一步封闭缝隙84。这可以将Si-OH-Si键转换为Si-O-Si键，这可能有助于通过键交联作用及产生疏水性表面来封闭缝隙84。在一些实施例中，使用N2来进行干式退火300，温度约在600℃至700℃之间的范围。在进行湿式退火200及干式退火300之后，Si-O-Si键的强度或键结强度可以增加至一波长范围，由FTIR测得约在1070cm-1至1200cm-1的范围。
图13B示出图13A所示的区域550的详细示意图，在缝隙84的表面上具有液滴189(例如，H2O)。可以在平行于基底50上表面的一水平线与液滴189的表面之间测得一接触角θ。由于残留的胺，如图11C所示的Si-NH-Si键中的NH，在进行湿式退火200及/或干式退火300之前，内间隔层89的外表面可能是亲水性的，这可能会导致接触角θ约在20°至35°之间的范围，如约在25°至30°。这可能是不利的，因为会使抗湿式蚀刻能力下降，导致较大的碟化发生于后续形成的第一内间隔物90。在进行湿式退火200及/或干式退火300之后，Si-NH-Si键可转变为Si-O-Si键，进而形成疏水性表面，接触角θ扩大至约30°至45°的范围，例如约33°至40°。这可能是有利的，因为会使抗湿蚀刻能力增加，导致较小的碟化发生于后续形成的第一内间隔物90。
接下来，在图14A及14B中，蚀刻内间隔层89，以形成第一内间隔物90。图14C示出如图14B中所示的区域500的详细示意图。在一些实施例中，上述蚀刻是采用湿式蚀刻工艺进行的，诸如使用HF、H2O2+H2O+HCl、H2O2+H2O+NH3、高温过氧化硫混合物(H2SO4+H2O2)、H2SO4+H2O2+H2O、相似物或其组合。湿式工艺可以于170℃左右的温度下进行，持续时间约在10分钟至20分钟的范围。尽管第一内间隔物90的外侧壁示出为与第二半导体层54的侧壁齐平，然而第一内间隔物90的外侧壁可以超出第二半导体层54的侧壁或从第二半导体层54的侧壁凹入。在一些实施例中，在第一内间隔物90的外侧壁与多层堆叠64的外侧壁之间所测得的第一内间隔物90的蚀刻损耗为一距离D2，其约为1nm。第一内间隔物90在x方向上的水平宽度可约在8nm至14nm的范围。
再者，尽管第一内间隔物90的外侧壁在图14B中示出为笔直的，然而第一内间隔物90的外侧壁可以为内凹的或外凸的。在一示例中，图14C示出一实施例，其中第一半导体层52B的侧壁为内凹的，第一内间隔物90的外侧壁为内凹的，并且第一内间隔物90自第二半导体层54的侧壁凹入。凹入的第一内间隔物90的外侧壁可以称为碟化。在一些实施例中，第一内间隔物90的碟化的距离D3小于3.2nm，例如小于约0.5nm。内间隔层可以通过异向性蚀刻制造程(例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)或相似工艺)来进行蚀刻。第一内间隔物90可用于防止后续形成的源极/漏极区域(例如，外延源极/漏极区域92，以下参照图15A-15C所进行的说明)因后续的蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺)所损坏。
在一些实施例中，在蚀刻内间隔层89以形成第一内间隔物90之后，第一内间隔物90具有变化的C、N、O及Si的原子百分比的梯度。所测得的C的原子百分比可以从邻近第一凹槽86的第一内间隔物90的表面附近的约7％变化至邻近第一半导体层52的第一内间隔物90的更深处的约9％。所测得的N的原子百分比可从邻近第一凹槽86的第一内间隔物90表面附近的约20％至邻近第一半导体层52的第一内间隔物90的更深处的约25％。所测得的O的原子百分比可从邻近第一凹槽86的第一内间隔物90表面附近的约35％至邻近第一半导体层52的第一内间隔物90的更深处的约30％。第一内间隔物90中的氧化梯度层的深度可约在1nm至5nm的范围。
在图15A-15C中，形成外延源极/漏极区域92于第一凹槽86内，以施加应力于纳米结构66的第二半导体层54，进而改善效能。如图15B所示，外延源极/漏极区域92形成于第一凹槽86内，使各个虚置栅极76设置于对应的相邻的外延源极/漏极区域92对之间。在一些实施例中，第一间隔物81用于将外延源极/漏极区域92与虚置栅极76分开适当的横向距离，使得外延源极/漏极区域92不会与后续形成的纳米结构场效晶体管(nano-FET)的栅极发生短路。
位于n型区域50N(例如，NMOS区域)的外延源极/漏极区域92的制作可以通过遮蔽p型区域50P(例如，PMOS区域)。然后，外延生长出外延源极/漏极区域92于n型区域50N的第一凹槽86内。外延源极/漏极区域92可以包括任何适合n型纳米结构场效晶体管(nano-FET)的可接受材料。举例来说，若第二半导体层54为硅，外延源极/漏极区域92可以包括对第二半导体层54施加拉伸应变的材料，诸如硅、碳化硅、掺磷碳化硅、磷化硅或相似物。外延源极/漏极区域92可具有从多层堆叠66的对应表面凸起的表面，并且可以具有刻面(facet)。
位于p型区域50P(例如，PMOS区域)的外延源极/漏极区域92的制作可以通过遮蔽n型区域50N(例如，NMOS区域)。然后，外延生长出外延源极/漏极区域92于p型区域50P的第一凹槽86内。外延源极/漏极区域92可以包括任何适合于p型纳米结构场效晶体管(nano-FET)的可接受材料。举例来说，若第二半导体层54为硅，外延源极/漏极区域92可以包括对第二半导体层54施加拉伸应变的材料，诸如硅、碳化硅、掺硼碳化硅或相似物。外延源极/漏极区域92可具有从多层堆叠66的对应表面凸起的表面，并且可以具有刻面。
可以布植掺杂物于外延源极/漏极区域92、第一半导体层52、第二半导体层54及/或基底50内，以形成源极/漏极区域，相似于先前所说明的形成浅掺杂的源极/漏极区域的工艺，接着再进行退火。源极/漏极区的杂质浓度可约在1x1019atoms/cm3至1x1021atoms/cm3之间。源极/漏极区的n型及/或p型杂质可以为先前所述的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间进行原位掺杂。
因用于形成外延源极/漏极区域92于n型区域50N及p型区域50P内的外延工艺的结果，使外延源极/漏极区域92的上表面具有刻面横向向外扩展超过纳米结构66的侧壁。在一些实施例中，这些刻面导致同一纳米结构场效晶体管(nano-FET)的相邻外延源极/漏极区域92合并在一起，如图15A所示。在其他实施例中，相邻的外延源极/漏极区域92在外延工艺完成后维持分离，如图15C所示。后续的附图示出图15A的实施例，然而其中所述的工艺及结构也适用于图15C的实施例。在图15A及15C所示出的实施例中，形成的第一间隔物81可以覆盖纳米结构66及基底50的一部分的侧壁，此部分延伸至浅沟隔离(STI)区域68上，借此阻止外延生长。在其他一些实施例中，用于形成第一间隔物81的间隔物蚀刻可以调整为去除间隔物材料，以容许外延生长的区域延伸至浅沟隔离(STI)区域68的表面。
外延源极/漏极区域92可以包括一或多个半导体材料层。举例来说，外延源极/漏极区域92可包括第一半导体材料层92A、第二半导体材料层92B及第三半导体材料层92C。外延源极/漏极区域92可以使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B及第三半导体材料层92C中各个可以由不同的半导体材料形成，且可以掺杂至不同的掺杂物浓度。在一些实施例中，第一半导体材料层92A的掺杂物浓度可以小于第二半导体材料层92B，且大于第三半导体材料层92C。在外延源极/漏极区域92包括三个半导体材料层的一些实施例中，可沉积第一半导体材料层92A，可沉积第二半导体材料层92B于第一半导体材料层92A上，且可沉积第三半导体材料层92C于第二半导体材料层92B上。
图15D示出一实施例，其中第一半导体层52的侧壁为内凹的，第一内间隔物90的外侧壁为内凹的，并且第一内间隔物90自第二半导体层54的侧壁凹陷。如图15D所示，外延源极/漏极区域92可与第一内间隔物90形成接触，并可延伸超过第二半导体层54的侧壁。
在图16A-16C中，沉积一第一层间介电(interlayer dielectric,ILD)层96分别于图6A、15B及15A(图7A-15D的工艺未改变图6A所示出的剖面)所示的结构上。第一层间介电(ILD)层96可由介电材料形成，并可通过任何合适的方法沉积，诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(plasma-enhanced CVD,PECVD)或流动式化学气相沉积(FCVD)。介电材料可包括磷硅酸盐玻璃(phospho-silicate glass,PSG)、硼硅酸盐玻璃(boro-silicate glass,BSG)、掺硼磷硅酸盐玻璃(boron-doped phospho-silicate glass,BPSG)、未掺硅酸盐玻璃(undoped silicate glass,USG)或相似材料。也可以使用其他由任何可接受的工艺所形成的绝缘材料。在一些实施例中，接触蚀刻停止层(contact etchstop layer,CESL)94设置于第一层间介电(ILD)层96与外延源极/漏极区域92、与罩幕74及与第一间隔物81之间。接触蚀刻停止层(CESL)94可包括介电材料，如氮化硅、氧化硅、氮氧化硅或相似物，且蚀刻速率不同于位于上方的第一层间介电(ILD)层96的材料。
在图17A及17B中，可以进行一平坦化工艺(例如，化学机械研磨(CMP))，以使第一层间介电(ILD)层96的上表面与虚置栅极76或罩幕78的上表面齐平。平坦化工艺也可以移除位于虚置栅极76上的罩幕78，以及沿罩幕78的侧壁的局部第一间隔物81。在进行平坦化工艺之后，虚置栅极76、第一间隔物81及第一层间介电(ILD)层96的上表面在工艺变异范围内算是齐平的。因此，虚置栅极76的上表面露出于第一层间介电(ILD)层96。在一些实施例中，可以保留罩幕78，在这种情况下，平坦化工艺使第一层间介电(ILD)层96的上表面与罩幕78及第一间隔物81的上表面齐平。
在图18A及18B中，在一或多道蚀刻步骤中移除虚置栅极76及罩幕78(若存在)，进而形成第二凹槽98。第二凹槽98内部分的虚置栅极介电层71也被移除。在一些实施例中，通过异向性的干式蚀刻工艺来去除虚置栅极76及虚置栅极介电层71。举例来说，蚀刻工艺可包括使用反应气体的干式蚀刻工艺，以快于第一层间介电(ILD)层96或第一间隔物81的速度选择性蚀刻虚置栅极76。各个第二凹槽98露出部分的多层堆叠66及/或位于其上方，这些部分在后续完成的纳米结构场效晶体管(nano-FET)中作为通道区。作为通道区的多层堆叠64部分设置于相邻的一对外延源极/漏极区域92之间。在移除期间，虚置栅极介电层71可以在蚀刻虚置栅极76时作为蚀刻停止层。虚置栅极介电层71可以在去除虚置栅极76后移除。
在图19A及19B中，移除第一半导体层52，延伸了第二凹槽98。第一半导体层52可通过使用蚀刻剂进行等向性蚀刻工艺(例如，湿式蚀刻或相似工艺)来移除，蚀刻剂对第一半导体层52的材料具有选择性，而相较于第一半导体层52，第二半导体层54、基底50、浅沟隔离(STI)区域68维持相对未蚀刻。在第一半导体层52包括SiGe且第二半导体层54A-54C包括Si或SiC的一些实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或相似物来去除第一半导体层52。
在图20A及20B中，形成栅极介电层100及栅极电极102，以取代栅极(也称为栅极堆叠)。栅极介电层100为顺应性沉积于第二凹槽98内。栅极介电层100可以形成于基底50的上表面及侧壁上以及形成于第二半导体层54的上表面、侧壁及下表面上。栅极介电层100也可以沉积于第一层间介电(ILD)层96、接触蚀刻停止层(CESL)94、第一间隔物81及浅沟隔离(STI)区域68的上表面上。
根据一些实施例，栅极介电层100包括一或多个介电层，例如氧化物、金属氧化物、相似物或其组合。举例来说，在一些实施例中，栅极介电层可以包括氧化硅层及位于氧化硅层上的金属氧化物层。在一些实施例中，栅极介电层100包括高k值介电材料，且在这些实施例中，栅极介电层100的k值可以大于约7.0，并且可以包括金属氧化物或由铪、铝、锆、镧、锰、钡、钛、铅及其组合的硅酸盐。栅极介电层100的结构在n型区50N及p型区50P可以为相同或不同的。栅极介电层100的形成方法可以包括分子束沉积(molecular-beam deposition,MBD)、原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)或相似法。
栅极电极102分别沉积于栅极介电层100上，并填充第二凹槽98的剩余部分。栅极电极102可包括含金属的材料，如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合，或其多层。举例来说，尽管在图20A及20B中示出单层栅极电极102，然而栅极电极102可以包括任何数量的衬层，任何数量的功函数调整层，以及一填充材料。可以沉积构成栅极电极102的任何组合的膜层于相邻的第二半导体层54之间以及于第二半导体层54A与基底50之间。
于n型区域50N及p型区域50P形成栅极介电层100可以同时发生，使位于各个区域的栅极介电层100由相同的材料形成，并且栅极电极102的形成也可以同时发生，使位于各个区域中的栅极电极102由相同的材料形成。在一些实施例中，位于各个区域的栅极介电层100可在不同的工艺形成，使得栅极介电层100可以为不同的材料及/或具有不同的层数及/或各个区域的栅极电极102可在不同的工艺形成，使得栅极电极102可以为不同的材料及/或具有不同的层数。当使用不同的工艺时，可以使用各种遮蔽步骤来遮蔽及露出适当的区域。
在填充第二凹槽98之后，可以进行一平坦化工艺(例如，化学机械研磨(CMP))，以去除栅极介电层100及栅极电极102的多余部分，此多余部分位于第一层间介电(ILD)层96的上表面。栅极电极102及栅极介电层100的余留材料部分因此形成了所得NSFET的取代栅极结构。栅极电极102及栅极介电层100可统称为“栅极结构”。在一些实施例中，栅极结构的长度约在13.0nm至16.0nm的范围。
在图21A-21C中，在第一层间介电(ILD)层96上沉积一第二层间介电(ILD)层106。在一些实施例中，第二层间介电(ILD)层106为通过流动式化学气相沉积(FCVD)形成的流动式薄膜。在一些实施例中，第二层间介电(ILD)层106由介电材料形成，诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺硅酸盐玻璃(USG)或相似物，并可通过任何合适的方法沉积，诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或相似方法。根据一些实施例，在形成第二层间介电(ILD)层106之前，凹陷栅极结构(包括栅极介电层100及对应于上方的栅极电极102)，使一凹槽形成于栅极结构正上方且位于两相对的第一间隔物81部分之间。填充一栅极罩幕104(包括一或多层介电材料，例如氮化硅、氮氧化硅或相似材料)于凹槽内，接着进行一平坦化工艺，以去除介电材料延伸至第一层间介电(ILD)层96上的多余部分。后续形成的栅极接点(例如，以下参照图23A及23B所述的接点112)穿透栅极罩幕104，以接触凹陷的栅极电极102的上表面。
在图22A-22C中，蚀刻第二层间介电(ILD)层106、第一层间介电(ILD)层96、接触蚀刻停止层(CESL)94及栅极罩幕104，以形成第三凹槽108，其露出外延源/漏极区域92及/或栅极结构的表面。第三凹槽108可以通过使用异向性蚀刻工艺(例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)或相似工艺)来形成。在一些实施例中，第三凹槽108可以使用第一蚀刻工艺蚀刻穿过第二层间介电(ILD)层106及第一层间介电(ILD)层96，然后可以使用第二蚀刻工艺蚀刻穿过接触蚀刻停止层(CESL)94。可以在第二层间介电(ILD)层106上形成并图案化一罩幕(例如，光阻)，以在第一蚀刻工艺及第二蚀刻工艺中遮蔽部分的第二层间介电(ILD)层106。在一些实施例中，蚀刻工艺可以发生过度蚀刻，第三凹槽108因而延伸至外延源极/漏极区域92内，并且第三凹槽108的底部可以切齐(例如，在相同的高度，或离基底具有相同的距离)或低于(例如，更接近基底)栅极结构的底部。
在形成第三凹槽108之后，在外延源极/漏极区域92上形成硅化物区域110。在一些实施例中，硅化物区域110的制作是通过先沉积能够与外延源极/漏极区域92下方的半导体材料(例如，硅、硅锗、锗)发生反应的一金属(未示出)，以形成硅化物或锗化物区域，例如沉积镍、钴、钛、钽、铂、钨、其他贵金属、其他耐火金属、稀土金属或其合金)于外延源极/漏极区域92的露出部分上，然后进行一热退火工艺，以形成硅化物区域110。然后，例如，通过蚀刻工艺移除未反应的沉积金属部分。尽管硅化物区域110称为硅化物区域，但硅化物区域110也可以是锗化物区域，或硅锗化物区域(例如，包括硅化物及锗化物的区域)。在一实施例中，硅化物区域110包括TiSi，并且其厚度约在2nm至10nm之间。
接下来，在图23A-23C中，形成接点112(也可称为接触插塞)于第三凹槽108内。接点112可包括一或多层，诸如阻障层、扩散层及填充材料。举例来说，在一些实施例中，接点112包括一阻障层及一导电材料，且电性耦接至位于下方的导电特征部件(例如，所示出实施例中的栅极结构102及/或硅化物区域110)。电性耦接至栅极结构102的接点112可称为栅极接点，而电性耦接至硅化物区域110的接点112可称为源极/漏极接点。阻障层可以包括钛、氮化钛、钽、氮化钽或相似材料。导电材料可以为铜、铜合金、银、金、钨、钴、铝、镍或相似材料。可以进行一平坦化工艺(例如，化学机械研磨(CMP))，以从第二层间介电(ILD)层106的表面去除多余的材料。
上述实施例可以获得诸多优势。举例来说，如上所述的实施例可改善纳米结构场效晶体管(nano-FET)的内间隔物的碟化轮廓，并可缩小内间隔物的缝隙。缝隙的缩小可以通过退火处理来实现，例如使用湿式蒸汽退火及干式N2退火的炉管热工艺。退火处理可有利地降低内隔物材料的介电常数k，并可通过促进Si-O-Si键结而形成疏水性表面。此有助于在后续的蚀刻工艺期间通过增加抗湿式蚀刻能力来维持内隔物的厚度。防止由缝隙产生的电性短路及通过减少缝隙来减少后续蚀刻的脆弱点，会有助于装置的整合，此可通过减少装置的有效栅极电容(Ceff)而增加纳米结构场效晶体管(nano-FET)装置的交流电(AC)效能。
根据一实施例，一种半导体装置包括：一半导体基底；一通道区域，位于半导体基底上，通道区域包括一第一半导体层；一栅极堆叠，位于通道区域上，栅极堆叠包括一栅极电极及一栅极介电层；一第一外延源极/漏极区域，相邻于通道区域；以及第一内间隔物，位于第一半导体层与第一外延源极/漏极区之间，第一内间隔物包括SiOCN，第一内间隔物具有氧化层，深度在1nm至5mm的范围，氧化层具有从接触外延源极/漏极区的第一内间隔物的一第一侧壁至第一内间隔物内所测得的氧原子百分比梯度，其在30％至60％之间。在一实施例中，通道区域还包括由多个半导体层构成的一多层堆叠，其中栅极电极的多个部分位于多层堆叠的半导体层之间。在一实施例中，第一内间隔物碟化至一距离，其小于0.5nm。在一实施例中，第一内间隔物具有一第二侧壁与栅极介电层接触，第二侧壁与穿过第二侧壁的顶部及底部的顶点的一垂直线之间测得的一最大水平距离在1nm至2nm的范围。在一实施例中，第一内间隔物的倾角在小于0.5纳米的范围内。在一实施例中，第一内间隔物的密度在2.5g/cm3至2.9g/cm3的范围。在一实施例中，第一内间隔物包括一碳原子百分比的梯度，其自接触外延源极/漏极区域的第一内间隔物的第一侧壁至第一内间隔物内所测得为7％至9％。在一实施例中，第一内间隔物包括一氮原子百分比的梯度，其自接触外延源极/漏极区域的第一内间隔物的第一侧壁至第一内间隔物内所测得为25％至20％。在一实施例中，第一内间隔物包括一硅原子百分比的梯度，其自接触外延源极/漏极区域的第一内间隔物的第一侧壁至第一内间隔物内所测得为35％至45％。
根据另一实施例，一种半导体装置的制造方法包括：形成一多层堆叠于一半导体基底上，多层堆叠包括交替的多个第一层及多个第二层，第一层为第一半导体材料，第二层为第二半导体材料；形成一第一凹槽，穿过多层堆叠；横向凹陷多层堆叠的第二层的侧壁，上述侧壁相邻于第一凹槽；形成一内间隔层于多层堆叠上，内间隔层具有多个缝隙；对内间隔层进行一退火处理，退火处理包括一湿式退火及一干式退火，退火处理封闭内间隔层的缝隙；去除内间隔层的一外部部分，以形成多个内间隔物相邻于凹陷的多层堆叠的第二层；以及去除多层堆叠的第二层。在一实施例中，在进行湿式退火时，封闭内间隔层的缝隙。在一实施例中，湿式退火将内间隔层中的Si-NH-Si键转换为Si-OH-Si键。在一实施例中，干式退火将内间隔层中的Si-OH-Si键转换为Si-O-Si键。
根据另一实施例，一种半导体装置的制造方法包括：沉积由第一半导体材料及第二半导体材料构成的多个交替层于一半导体基底上；在交替层上形成一第一虚置栅极及一第二虚置栅极，第一虚置栅极位于一第一通道区域，第二虚置栅极位于一第二通道区域；使用第一虚置栅极及第二虚置栅极作为罩幕，蚀刻出一第一凹槽穿过交替层；移除由第一半导体材料构成的交替层的外部部分，移除外部部分形成多个第二凹槽；沉积一内间隔层于第一半导体材料及第二半导体材料所构成的交替层上；对内间隔层进行一蒸汽退火；对内间隔层进行一干式退火；蚀刻内间隔层，以在第二凹槽内形成对应的内间隔物；以及移除由第一半导体材料构成的交替层。在一实施例中，沉积内间隔层包括使用H2SiCl2、C3H6、O2及NH3作为前驱物来形成SiOCN层。在一实施例中，蒸汽退火为在炉管内进行的H2O退火，温度在200℃至600℃的范围。在一实施例中，干式退火为在炉管内进行的N2退火，温度在600℃至700℃的范围。在一实施例中，在进行蒸汽退火之后，内间隔层膨胀了10％。在一实施例中，在进行蒸汽退火之前，内间隔层包括一接触角，其在25°至30°的范围。在一实施例中，在进行蒸汽退火后，内间隔层包括一接触角，其在33°至40°的范围。在一实施例中，内间隔层的蚀刻包括一湿式蚀刻工艺，包括使用HF、H2O2、H2O、HClNH3或H2SO4。
以上概略说明了本发明数个实施例的特征部件，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的构思及保护范围，且可于不脱离本公开的构思及范围，当可作变动、替代与润饰。

Claims (10)

1.一种半导体装置，包括：
一半导体基底；
一通道区域，位于该半导体基底上，该通道区域包括一第一半导体层；
一栅极堆叠，位于该通道区域上，该栅极堆叠包括一栅极电极及一栅极介电层；
一第一外延源极/漏极区域，相邻于该通道区域；以及
第一内间隔物，位于该第一半导体层与该第一外延源极/漏极区之间，该第一内间隔物包括SiOCN，该第一内间隔物具有氧化层，深度在1nm至5mm的范围，该氧化层具有从接触该外延源极/漏极区的该第一内间隔物的一第一侧壁至该第一内间隔物内所测得的氧原子百分比梯度，其在30％至60％之间。
2.如权利要求1所述的半导体装置，其中该通道区域还包括由多个半导体层构成的一多层堆叠，其中该栅极电极的多个部分位于该多层堆叠的该等半导体层之间。
3.如权利要求1所述的半导体装置，其中该第一内间隔物包括一碳原子百分比的梯度，其自接触该外延源极/漏极区域的该第一内间隔物的该第一侧壁至该第一内间隔物内所测得为7％至9％。
4.如权利要求1所述的半导体装置，其中该第一内间隔物包括一氮原子百分比的梯度，其自接触该外延源极/漏极区域的该第一内间隔物的该第一侧壁至该第一内间隔物内所测得为25％至20％。
5.如权利要求1所述的半导体装置，其中该第一内间隔物包括一硅原子百分比的梯度，其自接触该外延源极/漏极区域的该第一内间隔物的该第一侧壁至该第一内间隔物内所测得为35％至45％。
6.一种半导体装置的制造方法，包括：
形成一多层堆叠于一半导体基底上，该多层堆叠包括交替的多个第一层及多个第二层，该等第一层为第一半导体材料，该等第二层为第二半导体材料；
形成一第一凹槽，穿过该多层堆叠；
横向凹陷该多层堆叠的该等第二层的侧壁，该等侧壁相邻于该第一凹槽；
形成一内间隔层于该多层堆叠上，该内间隔层具有多个缝隙；
对该内间隔层进行一退火处理，该退火处理包括一湿式退火及一干式退火，该退火处理封闭该内间隔层的该等缝隙；
去除该内间隔层的一外部部分，以形成多个内间隔物相邻于凹陷的该多层堆叠的该等第二层；以及
去除该多层堆叠的该等第二层。
7.如权利要求6所述的半导体装置的制造方法，其中在进行该湿式退火时，封闭该内间隔层的该等缝隙。
8.一种半导体装置的制造方法，包括：
沉积由一第一半导体材料及一第二半导体材料构成的多个交替层于一半导体基底上；
在该等交替层上形成一第一虚置栅极及一第二虚置栅极，该第一虚置栅极位于一第一通道区域，该第二虚置栅极位于一第二通道区域；
使用该第一虚置栅极及该第二虚置栅极作为罩幕，蚀刻出一第一凹槽穿过该等交替层；
移除由该第一半导体材料构成的该等交替层的外部部分，移除该等外部部分形成多个第二凹槽；
沉积一内间隔层于该第一半导体材料及该第二半导体材料所构成的该等交替层上；
对该内间隔层进行一蒸汽退火；
对该内间隔层进行一干式退火；
蚀刻该内间隔层，以在该等第二凹槽内形成对应的内间隔物；以及
移除由该第一半导体材料构成的该等交替层。
9.如权利要求8所述的半导体装置的制造方法，其中该蒸汽退火为在一炉管内进行的H2O退火，温度在200℃至600℃的范围。
10.如权利要求8所述的半导体装置的制造方法，其中该干式退火为在一炉管内进行的N2退火，温度在600℃至700℃的范围。
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