TW202240894A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202240894A
TW202240894A TW111108552A TW111108552A TW202240894A TW 202240894 A TW202240894 A TW 202240894A TW 111108552 A TW111108552 A TW 111108552A TW 111108552 A TW111108552 A TW 111108552A TW 202240894 A TW202240894 A TW 202240894A
Authority
TW
Taiwan
Prior art keywords
layer
inner spacer
semiconductor
semiconductor device
annealing
Prior art date
Application number
TW111108552A
Other languages
English (en)
Other versions
TWI805260B (zh
Inventor
劉又榮
林文凱
張哲豪
志安 徐
盧永誠
游莉琪
薛森鴻
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202240894A publication Critical patent/TW202240894A/zh
Application granted granted Critical
Publication of TWI805260B publication Critical patent/TWI805260B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種半導體裝置之製造方法，包括：形成由第一半導體材料構成的多個第一層與由第二半導體材料構成的多個第二層交替排列而成的一多層堆疊於一半導體基底上；形成一第一凹槽，穿過多層堆疊；以及橫向凹入多層堆疊的第二層的側壁。上述側壁與第一凹槽相鄰。上述方法更包括：形成具有各自的縫隙的多個內間隔層與多層堆疊的凹入的第二層相鄰；以及對內隔層進行一退火處理，以封閉各自的縫隙。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
半導體裝置用於各種電子應用，例如，個人電腦、手機、數位相機及其他電子設備。半導體裝置通常是透過依序沉積絕緣層或介電層、導電層及半導體材料層於半導體基底上，並利用微影技術對各種材料層進行圖案化，以形成位於半導體基底上的電路部件及元件。
半導體產業持續透過不斷減少最小特徵部件尺寸來改善各種電子部件(例如，電晶體、二極體、電阻、電容等)的集積密度，使得更多的部件可以整合至一給定的區域。然而，隨著最小特徵部件尺寸的縮小，又產生了一些應予解決的問題。
在一些實施例中，一種半導體裝置包括：一半導體基底；一通道區域，位於半導體基底上，通道區域包括一第一半導體層；一閘極堆疊，位於通道區域上，閘極堆疊包括一閘極電極及一閘極介電層；一第一磊晶源極/汲極區域，相鄰於通道區域；以及第一內間隔物，位於第一半導體層與第一磊晶源極/汲極區之間，第一內間隔物包括SiOCN，第一內間隔物具有氧化層，深度在1nm至5mm的範圍，氧化層具有從接觸磊晶源極/汲極區的第一內間隔物的一第一側壁至第一內間隔物內所測得的氧原子百分比梯度，其在30%至60%之間。
在一些實施例中，一種半導體裝置之製造方法包括：形成一多層堆疊於一半導體基底上，多層堆疊包括交替的複數個第一層及複數個第二層，第一層為第一半導體材料，第二層為第二半導體材料；形成一第一凹槽，穿過多層堆疊；橫向凹陷多層堆疊的第二層的側壁，上述側壁相鄰於第一凹槽；形成一內間隔層於多層堆疊上，內間隔層具有複數個縫隙；對內間隔層進行一退火處理，退火處理包括一濕式退火及一乾式退火，退火處理封閉內間隔層的縫隙；去除內間隔層的一外部部分，以形成複數個內間隔物相鄰於凹陷的多層堆疊的第二層；以及去除多層堆疊的第二層。
在一些實施例中，一種半導體裝置之製造方法包括：沉積由第一半導體材料及第二半導體材料構成的複數個交替層於一半導體基底上；在交替層上形成一第一虛置閘極及一第二虛置閘極，第一虛置閘極位於一第一通道區域，第二虛置閘極位於一第二通道區域；使用第一虛置閘極及第二虛置閘極作為罩幕，蝕刻出一第一凹槽穿過交替層；移除由第一半導體材料構成的交替層的外部部分，移除外部部分形成複數個第二凹槽；沉積一內間隔層於第一半導體材料及第二半導體材料所構成的交替層上；對內間隔層進行一蒸汽退火；對內間隔層進行一乾式退火；蝕刻內間隔層，以在第二凹槽內形成對應的內間隔物；以及移除由第一半導體材料構成的交替層。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，再者，於空間上的相關用語，例如“下方”、“之下”、“下”、 “之上” 、 “上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
諸如本文所討論的實施例可以將奈米結構場效電晶體(nano-FET)的內間隔層的縫隙減少。退火處理，例如，具有濕式蒸汽退火及乾式N 2退火的爐管熱製程，可以改善內隔層的碟化輪廓並縮小內間隔層的縫隙。退火處理可以透過促進Si-O-Si的鍵結形成疏水表面，其有助於抗濕式蝕刻，以維持內隔層的厚度。可有利地降低內隔層材料的介電常數k。縫隙的減少有助於透過減少後續蝕刻的脆弱點及防止縫隙處電性短路而實現裝置整合。此可能導致奈米結構場效電晶體(nano-FET)裝置的有效閘極電容(C eff)的降低，而增加裝置的交流電(AC)效能。
第1圖繪示出根據一些實施例之奈米結構場效電晶體(nano-FET)(例如，奈米線、奈米片或相似物)的示例的三維示意圖。奈米結構場效電晶體(nano-FET)包括p型奈米結構52及n型奈米結構54(統稱為奈米結構55)位於一基底50(例如，半導體基底)的鰭部66上，其中奈米結構55作為奈米結構場效電晶體(nano-FET)的通道區。隔離區68設置於相鄰的鰭部66之間，鰭部66突出於相鄰的隔離區68之間上方。儘管所述/所繪示的隔離區68與基底50分開，但如本文所用，用語“基底”可單獨指半導體基底或半導體基底及隔離區的組合。另外，儘管鰭部66的底部部分繪示為與基底50是單層連續的材料，但鰭部66及/或基底50的底部部分可以包括單一材料或多種材料。 在本文中，鰭部66指的是位於相鄰的隔離區域68之間的延伸部分。
閘極介電層96位於鰭部66的上表面上，且順沿著p型奈米結構52及n型奈米結構54的上表面、側壁及下表面。閘極電極102位於閘極介電層96上方。磊晶源極/汲極區域90設置於閘極介電層96及閘極電極102的兩相對側的鰭部66上。
第1圖更繪示出使用於後續圖式的對照剖面。剖面A-A’為沿著閘極電極98的縱軸及一方向(例如，垂直於奈米結構場效電晶體(nano-FET)的磊晶源極/汲極區域90之間的電流方向)。 剖面B-B’垂直於剖面A-A’，並沿著奈米結構場效電晶體(nano-FET)的PMOS區域中的鰭部66的縱軸及一方向(例如，奈米場效應電晶體的磊晶源極/汲極區域90之間的電流方向)。剖面C-C’與剖面A-A’平行，並延伸穿過過奈米結構場效電晶體(nano-FET)的磊晶源極/汲極區域。為了清楚起見，後續圖式對照於這些對照剖面。
本文的一些實施例是在使用後閘極(gate-last)製程形成的奈米結構場效電晶體(nano-FET)的背景下進行討論的。在其他實施例中，也可以使用先閘極(gate-first)製程。此外，一些實施例也考慮了用於平面裝置的型態，例如平面式場效電晶體(FET)或鰭部場效應電晶體(fin field-effect transistor, FinFET)。
第2至23C圖繪示出根據一些實施例之奈米結構場效電晶體(nano-FET)的中間製造階段的剖面示意圖。第2至5、6A、16A、17A、18A、19A、20A、21A、22A及23A圖繪示出第1圖所繪示的對照剖面A-A’。第6B、7B、8B、9B、10B、10C、11B、11C、12、13A、13B、14B、14C、15B、15D、16B、17B、18B、19B、20B、21B、22B及23B圖繪示出第1圖所繪示的對照剖面B-B’。第7A、8A、9A、10A、11A、14A、15A、15C、16C、21C、22C及23C圖繪示出第1圖所繪示的對照剖面C-C’。
在第2圖中，提供了一基底50。基底50可以為半導體基底，例如塊材半導體、絕緣體上覆半導體(semiconductor-on-insulator, SOI)基底或相似物，其可以為摻雜的(例如，使用p型或n型摻雜物)或未摻雜的。基底50可以為一晶圓，例如矽晶圓。 一般來說，絕緣體上覆半導體(SOI)基底為形成於絕緣體層上的一半導體材料層。絕緣層可以為，例如，埋入式氧化(buried oxide, BOX)層、氧化矽層或相似物。絕緣層提供於一基底上，通常為矽或玻璃基底。也可以使用其他基底，例如多層或漸變式基底。在一些實施例中，基底50的半導體材料可以包括矽；鍺；化合物半導體(包括：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(包括：矽鍺、磷化砷鎵、砷化銦鋁、砷化鎵鋁、砷化鎵銦、磷化鎵銦及/或磷化鎵銦砷；或其組合。
基底50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型裝置，例如NMOS電晶體(例如，n型奈米結構場效電晶體(nano-FET))，而p型區域50P可用於形成p型裝置，例如PMOS電晶體(例如，p型奈米結構場效電晶體(nano-FET))。n型區域50N可以物理性隔開p型區域50P (例如，如分隔板53所示)，並且任何數量的裝置特徵部件(例如，其他主動裝置、摻雜區域、隔離結構等)可以設置於n型區域50N與p型區域50P之間。儘管繪示出一個n型區域50N及一個p型區域50P，但可以提供任何數量的n型區域50N及p型區域50P。
基底50可以用p型或n型雜質進行輕摻雜。可以於基底50的上部進行反擊穿(anti-punch-through, APT)佈植，以形成反擊穿(APT)區域51。在反擊穿(APT)佈植期間，摻雜物可以植入n型區域50N及p型區域50P。摻雜物的導電型會與待形成於n型區域50N及p型區域50P內的源極/汲極區域的導電型相反。反擊穿(APT)區域51可延伸於後續所形成於奈米結構場效電晶體(nano-FET)內的源極/汲極區域(其將形成於後續的製程中)下方。反擊穿(APT)區域51可用於減少從源極/汲極區域到基底50的漏電流。在一些實施例中，反擊穿(APT)區域51的摻雜濃度可約在1x10 18atoms/cm 3至1x10 19atoms/cm 3。為了簡化及易於辨識，在後續的圖式中並未繪示出明反擊穿(APT)區域51。
進一步在第2圖中，形成一多層堆疊64於基底50上。多層堆疊64包括第一半導體層52A-C(統稱為第一半導體層52)及第二半導體層54A-C(統稱為第二半導體層54)的交替層。為了說明性目的以及如以下更詳細討論，將移除第二半導體層54，且將圖案化第一半導體層52，以在p型區域50P中形成奈米結構場效電晶體(nano-FET)的通道區；而將移除第一半導體層52，且將圖案化第二半導體層54，以在n型區域50N中形成奈米結構場效電晶體(nano-FET)的通道區。儘管如此，在一些實施例中，可能移除第一半導體層52且圖案化第二半導體層54，以在n型區域50N中形成奈米結構場效電晶體(nano-FET) 的通道區，而將移除第二半導體層54且圖案化第一半導體層52，以在p型區域50P中形成奈米結構場效電晶體(nano-FET) 的通道區。
為了說明性目的，多層堆疊64繪示為第一半導體層52及第二半導體層54中各自包括三層。在一些實施例中，多層堆疊64可以包括任何數量的第一半導體層52及第二半導體層54，例如，2至4層的第一半導體層52及第二半導體層54。多層堆疊64的各個層可以使用化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、氣相磊晶(vapor phase epitaxy, VPE)、分子束磊晶(molecular beam epitaxy, MBE)或相似的製程生長至厚度約在3nm至12nm之間。在各種實施例中，第一半導體層52可以由適合於p型奈米結構場效電晶體(nano-FET)的第一半導體材料形成，諸如，矽鍺(例如，Si xGe 1-x，其中x可以在0至1的範圍，例如，自0.2至0.35)、純的或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體，或相似的材料，而第二半導體層54可以由適合n型奈米結構場效電晶體(nano-FET)的第二半導體材料形成，諸如，矽、碳化矽、III-V族化合物半導體，II-VI族化合物半導體或相似的材料。為了說明性目的，多層堆疊64繪示為具有適用於p型奈米結構場效電晶體(nano-FET)的最底層半導體層。在一些實施例中，多層堆疊64可以形成為使最底層是適合n型奈米結構場效電晶體(nano-FET)的半導體層。
第一半導體材料及第二半導體材料可以對彼此具有高蝕刻選擇性的材料。因此，可以移除構成第一半導體層52的第一半導體材料，而未大幅度移除n型區域50N中構成第二半導體層54的第二半導體材料，藉以容許圖案化第二半導體層54，而形成n型奈米結構場效電晶體(nano-FET)的通道區。同樣地，可以移除構成第二半導體層54的第二半導體材料，而未大幅度移除p型區域50P中構成第一半導體層52的第一半導體材料，藉以容許圖案化第一半導體層52，而形成p型奈米結構場效電晶體(nano-FET)的通道區。
多層堆疊64的各個膜層可以使用諸如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)或相似的製程生長至一小厚度(例如，約在5nm至30nm範圍)。在一些實施例中，形成一組膜層(例如，第二半導體層54)薄於另一組膜層(例如，第一半導體層52)。舉例來說，在一些實施例中，第二半導體層54用於形成通道區，而第一半導體層52則為犧牲層(或虛置層)，第一半導體層52可以形成為第一厚度T1，而第二半導體層54可以形成為第二厚度T2，第二厚度T2小於第一厚度T1的約30%至60%。第二半導體層54形成為較小的厚度可容許形成較大密度的通道區。
現在請參照第3圖，根據一些實施例，形成鰭部66於多層堆疊64及基底50內。在一些實施例中，鰭部66可以透過在多層堆疊64及基底50內蝕刻出溝槽而形成於多層堆疊64及基底50內。 上述蝕刻可以為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch, RIE)、中性束蝕刻(neutral beam etch, NBE)、相似製程或其組合。上述蝕刻可以為異向性的。
鰭部66可以透過任何合適的方法進行圖案化。舉例來說，鰭部66可使用一或多道光學微影製程，包括雙重圖案化製程或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了光學微影與自對準製程，容許待形成的圖案具有間距小於使用單一、直接的光學微影製程可獲得的間距。舉例來說，在一實施例中，形成一犧牲層於基底上，並使用光學微影製程進行圖案化。使用自對準的製程，形成間隔層於圖案化的犧牲層旁側。然後去除犧牲層，餘留的間隔層可用於圖案化出鰭部66。
鰭部66的寬度可約在5nm至25nm之間的範圍。為了說明性目的，第3圖繪示出n型區域50N及p型區域50P中的鰭部66具有實質上相等的寬度。在一些實施例中，n型區域50N中的鰭部66的寬度可以大於或薄於p型區域50P中鰭部66的寬度。
在第4圖中，形成淺溝隔離(STI)區域68與鰭部66相鄰。淺溝隔離(STI)區域68可透過沉積一絕緣材料於基底50及鰭部66上以及相鄰的鰭部66之間而形成。絕緣材料可以為氧化物(例如，氧化矽)、氮化物、相似物或其組合，並可透過高密度電漿化學氣相沉積 (high-density plasma CVD, HDP-CVD)、流動式化學氣相沉積 (flowable CVD, FCVD)、相似方法或其組合形成。也可以使用由任何可接受的製程形成的其他絕緣材料。在繪示的實施例中，絕緣材料由流動式化學氣相沉積 (FCVD)製程形成的氧化矽。 一旦形成絕緣材料，就可以進行一退火處理。在一實施例中，絕緣材料的製作使多餘的絕緣材料覆蓋鰭部66。 雖然絕緣材料繪示為單層，但在一些實施例中可以使用多層。舉例來說，在一些實施例中，可以沿著基底50及鰭部66的表面形成一襯層(未個別繪示出)。之後，可以在襯層上形成填充材料，如以上所述那些。
然後對絕緣材料進行一去除製程，以移除鰭部66上多餘的絕緣材料。在一些實施例中，可以使用諸如化學機械研磨(chemical mechanical polish, CMP)、回蝕刻製程、其組合或相似製程的平坦化製程。平坦化製程露出了鰭部66，使鰭部66及絕緣材料的上表面在完成平坦化製程後維持齊平。
然後凹陷絕緣材料，以形成淺溝隔離(STI)區域68。 凹陷絕緣材料，使得n型區域50N及p型區域50P中的鰭部66的上部突出於相鄰的淺溝隔離(STI)區域68之間。舉例來說，在一些實施例中，凹陷絕緣材料，露出位於第一半導體層52A的最底層下方的一部分的基底。再者，淺溝隔離(STI)區域68的上表面可以具有平坦表面(如圖所示)、凸面、凹面(例如，碟化)或其組合。淺溝隔離(STI)區域68的上表面可以透過適當的蝕刻而形成為平坦的、凸起的及/或凹陷的。 淺溝隔離(STI)區域68可以使用可接受的蝕刻製程進行凹陷，例如對絕緣材料的材料具有選擇性的蝕刻(例如，以快於對鰭部66的材料的速率對絕緣材料的材料進行蝕刻)。舉例來說，可以使用例如稀釋氫氟(dilute hydrofluoric, dHF)酸來去除氧化物。
以上關於第2至4圖所述的製程僅為如何形成鰭部66的一示例。在一些實施例中，可使用罩幕及磊晶生長製程來形成鰭部66。舉例來說，介電層可以形成在基底50的上表面上，並且可以蝕刻出穿過介電層溝槽，以露出下方的基底50。 磊晶結構可以生長於溝槽內，且可以凹陷介電層，使磊晶結構自介電層突出而形成鰭部66。 磊晶結構可以包括前述的交替的半導體材料，諸如第一半導體材料及第二半導體材料。在一些磊晶結構為磊晶生長的實施例中，磊晶生長的材料可以在生長期間進行原位摻雜，此可無須進行先前及/或後續的佈植，然而原位及佈植摻雜也可以一起使用。
另外，僅用於說明性目的，此處所繪示所說明的第一半導體層52及第二半導體層54在p型區域50P及n型區域50N中包括相同的材料。 因此，在一些實施例中，第一半導體層52及第二半導體層54中的一或兩個可以具有不同的材料或以不同的順序形成於p型區域50P及n型區域50N。
進一步於第4圖中，可在鰭部66及/或基底50中形成適當的井區(未個別繪示出)。 在具有不同井區類型的實施例中，可以使用光阻或其他罩幕(未個別繪示出)實現n型區域50N及p型區域50P的不同佈植步驟。舉例來說，光阻可以形成於n型區50N及p型區50P的鰭部66及淺溝隔離(STI)區域68上。圖案化光阻是為了露出基底50的p型區域50P。光阻可以透過使用旋塗技術形成，也可以使用可接受的光學微影技術進行圖案化。一旦圖案化光阻後，在p型區50P中進行n型雜質佈植，光阻可以作為罩幕，實質上防止n型雜質植入n型區50N中。n型雜質可以為佈植此區域的磷、砷、銻或相似物，其濃度範圍約在10 13atoms/cm 3至10 14atoms/cm 3的範圍。進行佈植之後，去除光，例如透過可接受的灰化製程。
在佈植p型區域50P之後，在p型區域50P及n型區域50N的鰭部66及淺溝隔離(STI)區域68上形成光阻或其他罩幕(未個別繪示出)。圖案化光阻是為了露出基底50的n型區域50N。光阻可以透過使用旋塗技術形成，也可以使用可接受的光學微影技術進行圖案化。 一旦圖案化光阻之後，可在n型區域50N中進行p型雜質植入，光阻可以作為一罩幕，實質上防止p型雜質植入p型區域50P。 p型雜質可以是佈植入此區域的硼、氟化硼、銦或相似物，其濃度約在10 13atoms/cm 3至10 14atoms/cm 3的範圍。進行佈植之後，去除光，例如透過可接受的灰化製程。
在佈植n型區域50N及p型區域50P之後，可以進行退火，以修復佈植造成的損傷，並活化植入p型及/或n型雜質。在一些實施例中，磊晶鰭部的生長材料可以在生長期間進行原位摻雜，此可無須進行先前及/或後續的佈植，然而原位及佈植摻雜也可以一起使用。
在第5圖中，形成一虛置介電層70於鰭部66上。虛置介電層70可以為，例如，氧化矽、氮化矽、其組合或相似物，並且可以根據可接受的技術進行沉積或熱生長。形成一虛置閘極層72於虛置介電層70之上，且形成一罩幕層74於虛置閘極層72之上。虛置閘極層72可以沉積於虛置介電層70上，然後加以平坦化，例如透過化學機械研磨(CMP)。罩幕層74可以沉積於虛置閘極層72上。虛置閘極層72可以為導電或非導電材料，且可選自一族群，包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。虛置閘極層72可以透過物理氣相沉積(physical vapor deposition PVD)、化學氣相沉積(CVD)、濺鍍沉積或其他技術來沉積所選的材料。虛置閘極層72可以由其他材料製成，這些材料對於蝕刻隔離區具有很高的選擇性。舉例來說，罩幕層74可以包括氮化矽、氮氧化矽或相似材料。在此示例中，在n型區50N及p型區50P之間形成單層的虛置閘極層72及單層的罩幕層74。需要注意的是，僅為說明性目的，虛置介電層70繪示為僅覆蓋鰭部66。在一些實施例中，可以沉積虛置介電層70，使虛置介電層70覆蓋淺溝隔離(STI)區域68，延伸於虛置閘極層72與淺溝隔離(STI)區域68之間。
在第6A及6B圖中，可以使用可接受的光學微影及蝕刻技術來圖案化罩幕層74(請參照第5圖)，以形成罩幕78。然後罩幕78的圖案可以轉移至虛置閘極層72，以形成虛置閘極76，並轉移到虛置介電層70，以形成虛置閘極介電層71。虛置閘極76覆蓋鰭部66的對應的通道區。罩幕78的圖案可用於將各個虛置閘極76與相鄰的虛置閘極76進行物理性隔離。虛置閘極76也可以具有一縱向，其實質上垂直於對應的鰭部66的縱向。在一些實施例中，虛置閘極76的長度約在14.5nm至17nm的範圍。
在第7A及7B圖中，形成一第一間隔層80及一第二間隔層82於第6A及6B圖所繪示的結構上。後續將圖案化第一間隔層80及第二間隔層82，以作為形成自對準源極/汲極區域的間隔物。 在第7A及7B圖中，第一間隔層80形成於淺溝隔離(STI)區域68的上表面、奈米結構66及罩幕78的上表面與側壁、以及基底50、虛置閘極76及虛置閘極介電層71的側壁。第二間隔層82沉積於第一間隔層80上。第一間隔層80可由氧化矽、氮化矽、氮氧化矽或相似物形成，使用熱氧化或透過化學氣相沉積(CVD)、原子層沉積(ALD)或相似技術進行沉積。第二間隔層82可由具有不同於第一間隔層80的材料的蝕刻速率的材料形成，例如氧化矽、氮化矽、氮氧化矽或相似物，並且可以透過化學氣相沉積(CVD)、原子層沉積(ALD)或相似技術進行沉積。
在第一間隔層80形成後及在第二間隔層82形成前，可進行淺摻雜源極/汲極(lightly doped source/drain, LDD)區域的佈植(未個別繪示出)。在具有不同裝置類型的實施例中，相似於以上第4圖中所述的佈植物，可以形成一罩幕(例如，光阻) 於n型區域50N上，同時露出p型區域50P，且可植入適當的類型(例如，p型)雜質於p型區50P中露出的奈米結構66及基底50。隨後可以移除罩幕。之後，可形成一罩幕(例如，光阻)於p型區域50P上，同時露出n型區域50N，且可植入適當的類型(例如，n型) 雜質於n型區50N中露出的奈米結構55及基底50。然後，可以移除罩幕。n型雜質可以為先前所述的任何n型雜質，而p型雜質可以為先前所述的任何p型雜質。淺摻雜源極/汲極區域的雜質濃度可約在1x10 15atoms/cm 3至1x10 19atoms/cm 3的範圍。退火可用於修復佈植損壞並活化植入的雜質。
在第8A及8B圖中，蝕刻第一間隔層80及第二間隔層82，以形成第一間隔物81及第二間隔物83。如下文將有更詳細的說明，第一間隔物81及第二間隔物83的作用是自對準後續形成的源極汲極區，以及在後續的製程中保護奈米結構66的側壁。第一間隔層80及第二間隔層82可以使用適當的蝕刻製程，例如等向性蝕刻製程(例如，濕式蝕刻製程)、異向性蝕刻製程(例如，乾式蝕刻製程)或相似製程。在一些實施例中，第二間隔層82的材料與第一間隔層80的材料具有不同的蝕刻速率，使在對第二間隔層82進行圖案化時，第一間隔層80可作為蝕刻停止層，而在對第一間隔層80進行圖案化時，第二間隔層82可作為罩幕。舉例來說，第二間隔層82可以使用異向性蝕刻製程進行蝕刻，其中第一間隔層80作為蝕刻停止層，其中第二間隔層82的餘留部分形成第二間隔物83，如第8A圖所示。 之後，第二間隔物83作為罩幕，同時蝕刻第一間隔層80的露出部分，進而形成第一間隔物81，如第8A圖所示。在一些實施例中，第一間隔物81的寬度約在3.5nm至5.0nm之間的範圍。第一間隔物81的k值可約在4.1至5.5的範圍。
如第8A圖所示，第一間隔物81及第二間隔物83設置於奈米結構66及基底50的側壁上。如第8B圖所示，第二間隔層82可以從鄰近罩幕78、虛置閘極76及虛置閘極介電層71的第一間隔層80上移除，並且第一間隔物81設置於罩幕78、虛置閘極76及虛置閘極介電層71的側壁上。
需要注意的是，上述揭露內容說明淺摻雜源極/汲極(間隔物及淺摻雜源極/汲極(LDD)區域的製程。也可以使用其他的製程及順序。舉例來說，可利用少量或額外的間隔物、可利用不同的步驟順序(例如，第一間隔物81可在形成第二間隔物83之前形成)、可形成及移除額外的間隔物等等。再者，n型及p型裝置可以使用不同的結構及步驟形成。
在第9A及9B圖中，根據一些實施例，形成第一凹槽86於奈米結構66及基底50內。隨後將形成磊晶源極/汲極區域於第一凹槽86內。第一凹槽86可以延伸穿過第一半導體層52及第二半導體層54，並進入基底50。如第9A圖所示，淺溝隔離(STI)區域68的上表面可與基底50的上表面齊平。在各種實施例中，第一凹槽86可以延伸至基底50的上表面而未蝕刻基底50；可以蝕刻基底50，使第一凹槽86的下表面位於淺溝隔離(STI)區域68的上表面下方；或相似情況。第一凹槽86可以透過使用異向性蝕刻製程(例如，反應性離子蝕刻(RIE)、中性束蝕刻(NBE)或相似製程)來蝕刻奈米結構55及基底50而形成。在用於形成第一凹槽86的蝕刻製程期間，第一間隔物81、第二間隔物83及罩幕78遮蓋局部的奈米結構66及局部的基底50。單一蝕刻製程或多道蝕刻製程可用於蝕刻奈米結構66的每一層。可使用定時蝕刻製程，在達到第一凹槽86所需深度之後，停止第一凹槽86的蝕刻。
在第10A及10B圖中，蝕刻由第一半導體材料構成的多層堆疊64的膜層(例如，第一半導體層52)的局部側壁，以在n型區域50N及p型區域50P中形成側壁凹槽88。側壁凹槽88可以在水平x方向上具有一水平寬度，約在4nm至20nm的範圍，而在垂直y方向上具有一垂直高度，約在10nm至18nm的範圍，且高度與寬度的高寬比約在2至4.5範圍。第10C圖繪示出如第10B圖所示的區域500的詳細示意圖。儘管側壁凹槽88中第一半導體層52的側壁在第10B及10C圖繪示為內凹的，然而此側壁可以為筆直的或外凸的。側壁凹槽88的內側壁可以具有一最大水平距離D1，其沿著一水平x方向(其位於內側壁與沿垂直y方向穿過側壁的頂部及底部的頂點的垂直線之間)，且約在1.0nm至2.0nm的範圍。
上述側壁可以使用等向性蝕刻製程進行蝕刻，例如濕式蝕刻或相似製程。在第一半導體層52包括SiGe及第二半導體層54包括Si或SiC的實施例中，可以使用四甲基氫氧化銨(tetramethylammonium hydroxide, TMAH)、氫氧化銨(NH 4OH)或相似的乾式蝕刻製程來蝕刻第一半導體層52的側壁。
在第11A-11C圖中，形成一內間隔層89於第10A-10C圖所繪示的結構上，內間隔層89隨後將用於形成第一內間隔物90，其可作為隨後形成的源極/汲極區域與閘極結構之間的隔離特徵部件。可以沉積內間隔層89於多個奈米結構或奈米片上，例如由第一半導體層52及第二半導體層54構成的一對多層堆疊64。以下將有更詳細的說明，源極/汲極區域將形成凹槽86內，而第一半導體層52將取代為對應的閘極結構。
內隔層層89可以透過順應性沉積製程進行沉積，例如化學氣相沉積(CVD)、原子層沉積(ALD)或相似的方法。內間隔層層89可包括一材料，諸如氮化矽、氮氧化矽、化矽(SiCN)或氮碳氧化矽(SiOCN)，然而也可使用任何合適的材料，例如低介電常數(低k值)材料，具有小於約6.0的k值。
在一些實施例中，其中內間隔層89包括SiOCN膜層，H 2SiCl 2、C 3H 6、O 2及NH 3可用作SiOCN膜層的前驅物。SiOCN膜層可以在批次設備中，且約在600℃至650℃的溫度範圍，使用熱原子層沉積(ALD)來形成。當凹槽88的高度與寬度的高寬比大於約20時，內間隔層89在凹槽88的上表面、下表面及側壁上的一致性可大於或等於約95%。SiOCN膜層可以為低k值的薄膜，其k值約在4.5至6.0之間的範圍。SiOCN膜層中氧的原子百分比可約在25%至55%的範圍，氧的百分比越接近露出於第一凹槽86的SiOCN膜層的側壁越大。SiOCN膜層的密度可約在2.5g/cm 3至2.9 g/cm 3的範圍。
第11C圖繪示出如第11B所示的區域500的詳細示意圖。內間隔層89可以沉積至約在3nm至7nm的範圍的一厚度。內間隔層層89可能有縫隙84形成，這是因為內間隔層層89沿著凹槽88的側壁順應性沉積。縫隙84可能成為後續蝕刻製程(例如，進行蝕刻以形成第一間隔層90，如以下關於第14A-14C圖的說明)的脆弱點。縫隙84也可能會導致通道區與源極/汲極區域之間發生電性短路。內間隔層89的外側壁(包括形成縫隙84而面向彼此的側壁)可能具有Si-NH-Si鍵，此可能導致內間隔層89的外表面為親水性的，可能會不利於在後續蝕刻形成第一內間隔物90期間的抗濕蝕刻性。以下參照第12-13B圖揭露減少或縮小縫隙84及/或將第一內隔層的外表面從親水性轉為疏水性的方法實施例。
在第12圖中，對內間隔層89進行一濕式退火200。濕式退火200可以封閉縫隙84，如此可以減少後續蝕刻製程及/或電性短路的脆弱點。可以透過減少後續產生的奈米結構場效電晶體(nano-FET)裝置的有效閘極電容(C eff)來改善裝置功能。在一些實施例中，濕式退火200是在爐管內進行的蒸汽(H 2O)退火製程，壓力可約在0.95 atm至1 atm的範圍，溫度可約在200℃至600℃的範圍。濕式退火200可以減少殘留的胺，如第11C圖中所示的Si-NH-Si鍵中的NH，將Si-NH-Si鍵轉換為Si-OH-Si鍵。濕式退火200可以使內間隔層89的厚度增加約10%。
在一些實施例中，內間隔層89包括SiOCN，SiOCN膜層具有變化的C、N、O及Si的原子百分比的梯度。所測得的C的原子百分比可以從鄰近第一凹槽86的內間隔層89的表面附近的約2%變化至鄰近第一半導體層52的內間隔層89的更深處的約10%。所測得的N的原子百分比可從鄰近第一凹槽86的內間隔層89表面附近的約5%變化至鄰近第一半導體層52的內間隔層89的更深處的約20%。所測得的O的原子百分比可從鄰近第一凹槽86的內間隔層89表面附近的約60%變化至鄰近第一半導體層52的內間隔層89的更深處的約30%。所測得的Si的原子百分比可從鄰近第一凹槽86的內間隔層89表面附近的約35%變化至鄰近第一半導體層52的內間隔層89的更深處的約45%。SiOCN膜層中的氧化梯度層的深度可約在60 Å至70 Å的範圍。進行濕式退火200之後，內間隔層89的k值可約在4.4至5.3的範圍，例如4.5至5.1。
在第13A圖中，對內間隔層89進行一乾式退火300。乾式退火300可以透過降低極化及終止Si-OH鍵來進一步封閉縫隙84。這可以將Si-OH-Si鍵轉換為Si-O-Si鍵，這可能有助於透過鍵交聯作用及產生疏水性表面來封閉縫隙84。在一些實施例中，使用N 2來進行乾式退火300，溫度約在600℃至700℃之間的範圍。在進行濕式退火200及乾式退火300之後，Si-O-Si鍵的強度或鍵結強度可以增加至一波長範圍，由FTIR測得約在1070cm -1至1200 cm -1的範圍。
第13B圖繪示出第13A圖所示的區域550的詳細示意圖，在縫隙84的表面上具有液滴189(例如，H 2O)。可以在平行於基底50上表面的一水平線與液滴189的表面之間測得一接觸角θ。由於殘留的胺，如第11C圖所示的Si-NH-Si鍵中的NH，在進行濕式退火200及/或乾式退火300之前，內間隔層89的外表面可能是親水性的，這可能會導致接觸角θ約在20°至35°之間的範圍，如約在25°至30°。這可能是不利的，因為會使抗濕式蝕刻能力下降，導致較大的碟化發生於後續形成的第一內間隔物90。在進行濕式退火200及/或乾式退火300之後，Si-NH-Si鍵可轉變為Si-O-Si鍵，進而形成疏水性表面，接觸角θ擴大至約30°至45°的範圍，例如約33°至40°。這可能是有利的，因為會使抗濕蝕刻能力增加，導致較小的碟化發生於後續形成的第一內間隔物90。
接下來，在第14A及14B圖中，蝕刻內間隔層89，以形成第一內間隔物90。第14C圖繪示出如第14B圖中所示的區域500的詳細示意圖。在一些實施例中，上述蝕刻是採用濕式蝕刻製程進行的，諸如使用HF、H 2O 2+H 2O+HCl、H 2O 2+H 2O+NH 3、高溫過氧化硫混合物(H 2SO 4+H 2O 2)、H 2SO 4+H 2O 2+H 2O、相似物或其組合。濕式製程可以於170℃左右的溫度下進行，持續時間約在10分鐘至20分鐘的範圍。儘管第一內間隔物90的外側壁繪示為與第二半導體層54的側壁齊平，然而第一內間隔物90的外側壁可以超出第二半導體層54的側壁或從第二半導體層54的側壁凹入。在一些實施例中，在第一內間隔物90的外側壁與多層堆疊64的外側壁之間所測得的第一內間隔物90的蝕刻損耗為一距離D2，其約為1nm。第一內間隔物90在x方向上的水平寬度可約在8nm至14nm的範圍。
再者，儘管第一內間隔物90的外側壁在第14B圖中繪示為筆直的，然而第一內間隔物90的外側壁可以為內凹的或外凸的。在一示例中，第14C圖繪示出一實施例，其中第一半導體層52B的側壁為內凹的，第一內間隔物90的外側壁為內凹的，並且第一內間隔物90自第二半導體層54的側壁凹入。凹入的第一內間隔物90的外側壁可以稱為碟化。在一些實施例中，第一內間隔物90的碟化的距離D3小於3.2nm，例如小於約0.5nm。內間隔層可以透過異向性蝕刻製造程(例如，反應性離子蝕刻(RIE)、中性束蝕刻(NBE)或相似製程)來進行蝕刻。第一內間隔物90可用於防止後續形成的源極/汲極區域(例如，磊晶源極/汲極區域92，以下參照第15A-15C圖所進行的說明)因後續的蝕刻製程(例如，用於形成閘極結構的蝕刻製程)所損壞。
在一些實施例中，在蝕刻內間隔層89以形成第一內間隔物90之後，第一內間隔物90具有變化的C、N、O及Si的原子百分比的梯度。所測得的C的原子百分比可以從鄰近第一凹槽86的第一內間隔物90的表面附近的約7%變化至鄰近第一半導體層52的第一內間隔物90的更深處的約9%。所測得的N的原子百分比可從鄰近第一凹槽86的第一內間隔物90表面附近的約20%至鄰近第一半導體層52的第一內間隔物90的更深處的約25%。所測得的O的原子百分比可從鄰近第一凹槽86的第一內間隔物90表面附近的約35%至鄰近第一半導體層52的第一內間隔物90的更深處的約30%。第一內間隔物90中的氧化梯度層的深度可約在1nm至5nm的範圍。
在第15A-15C圖中，形成磊晶源極/汲極區域92於第一凹槽86內，以施加應力於奈米結構66的第二半導體層54，進而改善效能。如第15B圖所示，磊晶源極/汲極區域92形成於第一凹槽86內，使各個虛置閘極76設置於對應的相鄰的磊晶源極/汲極區域92對之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區域92與虛置閘極76分開適當的橫向距離，使得磊晶源極/汲極區域92不會與後續形成的奈米結構場效電晶體(nano-FET)的閘極發生短路。
位於n型區域50N(例如，NMOS區域)的磊晶源極/汲極區域92的製作可以透過遮蔽p型區域50P(例如，PMOS區域)。 然後，磊晶生長出磊晶源極/汲極區域92於n型區域50N的第一凹槽86內。磊晶源極/汲極區域92可以包括任何適合n型奈米結構場效電晶體(nano-FET)的可接受材料。舉例來說，若第二半導體層54為矽，磊晶源極/汲極區域92可以包括對第二半導體層54施加拉伸應變的材料，諸如矽、碳化矽、摻磷碳化矽、磷化矽或相似物。磊晶源極/汲極區域92可具有從多層堆疊66的對應表面凸起的表面，並且可以具有刻面(facet)。
位於p型區域50P(例如，PMOS區域)的磊晶源極/汲極區域92的製作可以透過遮蔽n型區域50N(例如，NMOS區域)。 然後，磊晶生長出磊晶源極/汲極區域92於p型區域50P的第一凹槽86內。 磊晶源極/汲極區域92可以包括任何適合於p型奈米結構場效電晶體(nano-FET)的可接受材料。舉例來說，若第二半導體層54為矽，磊晶源極/汲極區域92可以包括對第二半導體層54施加拉伸應變的材料，諸如矽、碳化矽、摻硼碳化矽或相似物。磊晶源極/汲極區域92可具有從多層堆疊66的對應表面凸起的表面，並且可以具有刻面。
可以佈植摻雜物於磊晶源極/汲極區域92、第一半導體層52、第二半導體層54及/或基底50內，以形成源極/汲極區域，相似於先前所說明的形成淺摻雜的源極/汲極區域的製程，接著再進行退火。源極/汲極區的雜質濃度可約在1x10 19atoms/cm 3至1x10 21atoms/cm 3之間。源極/汲極區的n型及/或p型雜質可以為先前所述的任何雜質。在一些實施例中，磊晶源極/汲極區域92可以在生長期間進行原位摻雜。
因用於形成磊晶源極/汲極區域92於n型區域50N及p型區域50P內的磊晶製程的結果，使磊晶源極/汲極區域92的上表面具有刻面橫向向外擴展超過奈米結構66的側壁。在一些實施例中，這些刻面導致同一奈米結構場效電晶體(nano-FET)的相鄰磊晶源極/汲極區域92合併在一起，如第15A圖所示。在其他實施例中，相鄰的磊晶源極/汲極區域92在磊晶製程完成後維持分離，如第15C圖所示。後續的圖式繪示出第15A圖的實施例，然而其中所述的製程及結構也適用於第15C圖的實施例。在第15A及15C圖所繪示的實施例中，形成的第一間隔物81可以覆蓋奈米結構66及基底50的一部分的側壁，此部分延伸至淺溝隔離(STI)區域68上，藉以阻止磊晶生長。在其他一些實施例中，用於形成第一間隔物81的間隔物蝕刻可以調整為去除間隔物材料，以容許磊晶生長的區域延伸至淺溝隔離(STI)區域68的表面。
磊晶源極/汲極區域92可以包括一或多個半導體材料層。舉例來說，磊晶源極/汲極區域92可包括第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。磊晶源極/汲極區域92可以使用任何數量的半導體材料層。 第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C中各個可以由不同的半導體材料形成，且可以摻雜至不同的摻雜物濃度。在一些實施例中，第一半導體材料層92A的摻雜物濃度可以小於第二半導體材料層92B，且大於第三半導體材料層92C。在磊晶源極/汲極區域92包括三個半導體材料層的一些實施例中，可沉積第一半導體材料層92A，可沉積第二半導體材料層92B於第一半導體材料層92A上，且可沉積第三半導體材料層92C於第二半導體材料層92B上。
第15D圖繪示出一實施例，其中第一半導體層52的側壁為內凹的，第一內間隔物90的外側壁為內凹的，並且第一內間隔物90自第二半導體層54的側壁凹陷。如第15D圖所示，磊晶源極/汲極區域92可與第一內間隔物90形成接觸，並可延伸超過第二半導體層54的側壁。
在第16A-16C圖中，沉積一第一層間介電(interlayer dielectric, ILD)層96分別於第6A、15B及15A圖(第7A-15D圖的製程未改變第6A圖所繪示的剖面)所示的結構上。第一層間介電(ILD)層96可由介電材料形成，並可透過任何合適的方法沉積，諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積 (plasma-enhanced CVD, PECVD)或流動式化學氣相沉積 (FCVD)。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(boro-silicate glass, BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻矽酸鹽玻璃(undoped silicate glass, USG)或相似材料。也可以使用其他由任何可接受的製程所形成的絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer, CESL)94設置於第一層間介電(ILD)層96與磊晶源極/汲極區域92、與罩幕74及與第一間隔物81之間。接觸蝕刻停止層(CESL)94可包括介電材料，如氮化矽、氧化矽、氮氧化矽或相似物，且蝕刻速率不同於位於上方的第一層間介電(ILD)層96的材料。
在第17A及17B圖中，可以進行一平坦化製程(例如，化學機械研磨(CMP))，以使第一層間介電(ILD)層96的上表面與虛置閘極76或罩幕78的上表面齊平。平坦化製程也可以移除位於虛置閘極76上的罩幕78，以及沿罩幕78的側壁的局部第一間隔物81。在進行平坦化製程之後，虛置閘極76、第一間隔物81及第一層間介電(ILD)層96的上表面在製程變異範圍內算是齊平的。因此，虛置閘極76的上表面露出於第一層間介電(ILD)層96。在一些實施例中，可以保留罩幕78，在這種情況下，平坦化製程使第一層間介電(ILD)層96的上表面與罩幕78及第一間隔物81的上表面齊平。
在第18A及18B圖中，在一或多道蝕刻步驟中移除虛置閘極76及罩幕78(若存在)，進而形成第二凹槽98。第二凹槽98內部分的虛置閘極介電層71也被移除。在一些實施例中，透過異向性的乾式蝕刻製程來去除虛置閘極76及虛置閘極介電層71。舉例來說，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，以快於第一層間介電(ILD)層96或第一間隔物81的速度選擇性蝕刻虛置閘極76。各個第二凹槽98露出部分的多層堆疊66及/或位於其上方，這些部分在後續完成的奈米結構場效電晶體(nano-FET)中作為通道區。作為通道區的多層堆疊64部分設置於相鄰的一對磊晶源極/汲極區域92之間。在移除期間，虛置閘極介電層71可以在蝕刻虛置閘極76時作為蝕刻停止層。虛置閘極介電層71可以在去除虛置閘極76後移除。
在第19A及19B圖中，移除第一半導體層52，延伸了第二凹槽98。第一半導體層52可透過使用蝕刻劑進行等向性蝕刻製程(例如，濕式蝕刻或相似製程)來移除，蝕刻劑對第一半導體層52的材料具有選擇性，而相較於第一半導體層52，第二半導體層54、基底50、淺溝隔離(STI)區域68維持相對未蝕刻。在第一半導體層52包括SiGe且第二半導體層54A-54C包括Si或SiC的一些實施例中，可以使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH 4OH)或相似物來去除第一半導體層52。
在第20A及20B圖中，形成閘極介電層100及閘極電極102，以取代閘極(也稱為閘極堆疊)。閘極介電層100為順應性沉積於第二凹槽98內。閘極介電層100可以形成於基底50的上表面及側壁上以及形成於第二半導體層54的上表面、側壁及下表面上。閘極介電層100也可以沉積於第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94、第一間隔物81及淺溝隔離(STI)區域68的上表面上。
根據一些實施例，閘極介電層100包括一或多個介電層，例如氧化物、金屬氧化物、相似物或其組合。舉例來說，在一些實施例中，閘極介電層可以包括氧化矽層及位於氧化矽層上的金屬氧化物層。在一些實施例中，閘極介電層100包括高k值介電材料，且在這些實施例中，閘極介電層100的k值可以大於約7.0，並且可以包括金屬氧化物或由鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的矽酸鹽。閘極介電層100的結構在n型區50N及p型區50P可以為相同或不同的。閘極介電層100的形成方法可以包括分子束沉積(molecular-beam deposition, MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積 (PECVD)或相似法。
閘極電極102分別沉積於閘極介電層100上，並填充第二凹槽98的剩餘部分。 閘極電極102可包括含金屬的材料，如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合，或其多層。舉例來說，儘管在第20A及20B圖中繪示出單層閘極電極102，然而閘極電極102可以包括任何數量的襯層，任何數量的功函數調整層，以及一填充材料。可以沉積構成閘極電極102的任何組合的膜層於相鄰的第二半導體層54之間以及於第二半導體層54A與基底50之間。
於n型區域50N及p型區域50P形成閘極介電層100可以同時發生，使位於各個區域的閘極介電層100由相同的材料形成，並且閘極電極102的形成也可以同時發生，使位於各個區域中的閘極電極102由相同的材料形成。在一些實施例中，位於各個區域的閘極介電層100可在不同的製程形成，使得閘極介電層100可以為不同的材料及/或具有不同的層數及/或各個區域的閘極電極102可在不同的製程形成，使得閘極電極102可以為不同的材料及/或具有不同的層數。當使用不同的製程時，可以使用各種遮蔽步驟來遮蔽及露出適當的區域。
在填充第二凹槽98之後，可以進行一平坦化製程(例如，化學機械研磨(CMP))，以去除閘極介電層100及閘極電極102的多餘部分，此多餘部分位於第一層間介電(ILD)層96的上表面。 閘極電極102及閘極介電層100的餘留材料部分因此形成了所得NSFET的取代閘極結構。閘極電極102及閘極介電層100可統稱為“閘極結構”。在一些實施例中，閘極結構的長度約在13.0nm至16.0nm的範圍。
在第21A-21C圖中，在第一層間介電(ILD)層96上沉積一第二層間介電(ILD)層106。在一些實施例中，第二層間介電(ILD)層106為透過流動式化學氣相沉積 (FCVD)形成的流動式薄膜。在一些實施例中，第二層間介電(ILD)層106由介電材料形成，諸如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)、未摻矽酸鹽玻璃(USG)或相似物，並可透過任何合適的方法沉積，諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積 (PECVD)或相似方法。根據一些實施例，在形成第二層間介電(ILD)層106之前，凹陷閘極結構(包括閘極介電層100及對應於上方的閘極電極102)，使一凹槽形成於閘極結構正上方且位於兩相對的第一間隔物81部分之間。填充一閘極罩幕104(包括一或多層介電材料，例如氮化矽、氮氧化矽或相似材料)於凹槽內，接著進行一平坦化製程，以去除介電材料延伸至第一層間介電(ILD)層96上的多餘部分。後續形成的閘極接點(例如，以下參照第23A及23B圖所述的接點112)穿透閘極罩幕104，以接觸凹陷的閘極電極102的上表面。
在第22A-22C圖中，蝕刻第二層間介電(ILD)層106、第一層間介電(ILD)層96、接觸蝕刻停止層(CESL)94及閘極罩幕104，以形成第三凹槽108，其露出磊晶源/汲極區域92及/或閘極結構的表面。第三凹槽108可以透過使用異向性蝕刻製程(例如，反應性離子蝕刻(RIE)、中性束蝕刻(NBE)或相似製程)來形成。在一些實施例中，第三凹槽108可以使用第一蝕刻製程蝕刻穿過第二層間介電(ILD)層106及第一層間介電(ILD)層96，然後可以使用第二蝕刻製程蝕刻穿過接觸蝕刻停止層(CESL)94。可以在第二層間介電(ILD)層106上形成並圖案化一罩幕(例如，光阻)，以在第一蝕刻製程及第二蝕刻製程中遮蔽部分的第二層間介電(ILD)層106。在一些實施例中，蝕刻製程可以發生過度蝕刻，第三凹槽108因而延伸至磊晶源極/汲極區域92內，並且第三凹槽108的底部可以切齊(例如，在相同的高度，或離基底具有相同的距離)或低於(例如，更接近基底)閘極結構的底部。
在形成第三凹槽108之後，在磊晶源極/汲極區域92上形成矽化物區域110。在一些實施例中，矽化物區域110的製作是透過先沉積能夠與磊晶源極/汲極區域92下方的半導體材料(例如，矽、矽鍺、鍺)發生反應的一金屬(未繪示)，以形成矽化物或鍺化物區域，例如沉積鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金)於磊晶源極/汲極區域92的露出部分上，然後進行一熱退火製程，以形成矽化物區域110。然後，例如，透過蝕刻製程移除未反應的沉積金屬部分。儘管矽化物區域110稱為矽化物區域，但矽化物區域110也可以是鍺化物區域，或矽鍺化物區域(例如，包括矽化物及鍺化物的區域)。在一實施例中，矽化物區域110包括TiSi，並且其厚度約在2nm至10nm之間。
接下來，在第23A-23C圖中，形成接點112(也可稱為接觸插塞)於第三凹槽108內。接點112可包括一或多層，諸如阻障層、擴散層及填充材料。舉例來說，在一些實施例中，接點112包括一阻障層及一導電材料，且電性耦接至位於下方的導電特徵部件(例如，所繪示實施例中的閘極結構102及/或矽化物區域110)。電性耦接至閘極結構102的接點112可稱為閘極接點，而電性耦接至矽化物區域110的接點112可稱為源極/汲極接點。阻障層可以包括鈦、氮化鈦、鉭、氮化鉭或相似材料。 導電材料可以為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或相似材料。可以進行一平坦化製程(例如，化學機械研磨(CMP))，以從第二層間介電(ILD)層106的表面去除多餘的材料。
上述實施例可以獲得諸多優勢。舉例來說，如上所述的實施例可改善奈米結構場效電晶體(nano-FET)的內間隔物的碟化輪廓，並可縮小內間隔物的縫隙。縫隙的縮小可以透過退火處理來實現，例如使用濕式蒸汽退火及乾式N 2退火的爐管熱製程。退火處理可有利地降低內隔物材料的介電常數k，並可透過促進Si-O-Si鍵結而形成疏水性表面。此有助於在後續的蝕刻製程期間透過增加抗濕式蝕刻能力來維持內隔物的厚度。防止由縫隙產生的電性短路及透過減少縫隙來減少後續蝕刻的脆弱點，會有助於裝置的整合，此可透過減少裝置的有效閘極電容(C eff)而增加奈米結構場效電晶體(nano-FET)裝置的交流電(AC)效能。
根據一實施例，一種半導體裝置包括：一半導體基底；一通道區域，位於半導體基底上，通道區域包括一第一半導體層；一閘極堆疊，位於通道區域上，閘極堆疊包括一閘極電極及一閘極介電層；一第一磊晶源極/汲極區域，相鄰於通道區域；以及第一內間隔物，位於第一半導體層與第一磊晶源極/汲極區之間，第一內間隔物包括SiOCN，第一內間隔物具有氧化層，深度在1nm至5mm的範圍，氧化層具有從接觸磊晶源極/汲極區的第一內間隔物的一第一側壁至第一內間隔物內所測得的氧原子百分比梯度，其在30%至60%之間。在一實施例中，通道區域更包括由複數個半導體層構成的一多層堆疊，其中閘極電極的複數個部分位於多層堆疊的半導體層之間。在一實施例中，第一內間隔物碟化至一距離，其小於0.5nm。在一實施例中，第一內間隔物具有一第二側壁與閘極介電層接觸，第二側壁與穿過第二側壁的頂部及底部的頂點的一垂直線之間測得的一最大水平距離在1nm至2nm的範圍。在一實施例中，第一內間隔物的傾角在小於0.5奈米的範圍內。在一實施例中，第一內間隔物的密度在2.5g/cm 3至2.9g/cm 3的範圍。在一實施例中，第一內間隔物包括一碳原子百分比的梯度，其自接觸磊晶源極/汲極區域的第一內間隔物的第一側壁至第一內間隔物內所測得為7%至9%。在一實施例中，第一內間隔物包括一氮原子百分比的梯度，其自接觸磊晶源極/汲極區域的第一內間隔物的第一側壁至第一內間隔物內所測得為25%至20%。在一實施例中，第一內間隔物包括一矽原子百分比的梯度，其自接觸磊晶源極/汲極區域的第一內間隔物的第一側壁至第一內間隔物內所測得為35%至45%。
根據另一實施例，一種半導體裝置之製造方法包括：形成一多層堆疊於一半導體基底上，多層堆疊包括交替的複數個第一層及複數個第二層，第一層為第一半導體材料，第二層為第二半導體材料；形成一第一凹槽，穿過多層堆疊；橫向凹陷多層堆疊的第二層的側壁，上述側壁相鄰於第一凹槽；形成一內間隔層於多層堆疊上，內間隔層具有複數個縫隙；對內間隔層進行一退火處理，退火處理包括一濕式退火及一乾式退火，退火處理封閉內間隔層的縫隙；去除內間隔層的一外部部分，以形成複數個內間隔物相鄰於凹陷的多層堆疊的第二層；以及去除多層堆疊的第二層。在一實施例中，在進行濕式退火時，封閉內間隔層的縫隙。在一實施例中，濕式退火將內間隔層中的Si-NH-Si鍵轉換為Si-OH-Si鍵。在一實施例中，乾式退火將內間隔層中的Si-OH-Si鍵轉換為Si-O-Si鍵。
根據另一實施例，一種半導體裝置之製造方法包括：沉積由第一半導體材料及第二半導體材料構成的複數個交替層於一半導體基底上；在交替層上形成一第一虛置閘極及一第二虛置閘極，第一虛置閘極位於一第一通道區域，第二虛置閘極位於一第二通道區域；使用第一虛置閘極及第二虛置閘極作為罩幕，蝕刻出一第一凹槽穿過交替層；移除由第一半導體材料構成的交替層的外部部分，移除外部部分形成複數個第二凹槽；沉積一內間隔層於第一半導體材料及第二半導體材料所構成的交替層上；對內間隔層進行一蒸汽退火；對內間隔層進行一乾式退火；蝕刻內間隔層，以在第二凹槽內形成對應的內間隔物；以及移除由第一半導體材料構成的交替層。在一實施例中，沉積內間隔層包括使用H 2SiCl 2、C 3H 6、O 2及NH 3作為前驅物來形成SiOCN層。在一實施例中，蒸汽退火為在爐管內進行的H 2O退火，溫度在200℃至600℃的範圍。在一實施例中，乾式退火為在爐管內進行的N 2退火，溫度在600℃至700℃的範圍。在一實施例中，在進行蒸汽退火之後，內間隔層膨脹了10%。在一實施例中，在進行蒸汽退火之前，內間隔層包括一接觸角，其在25°至30°的範圍。在一實施例中，在進行蒸汽退火後，內間隔層包括一接觸角，其在33°至40°的範圍。在一實施例中，內間隔層的蝕刻包括一濕式蝕刻製程，包括使用HF、H 2O 2、H 2O、HClNH 3或H 2SO 4。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
50:基底 50N:n型區域 50P:p型區域 51:反擊穿(APT)區域 52,52A,52B,52C:第一半導體層 53:分隔板 54,54A,54B,54C:第二半導體層 55:奈米結構 64:多層堆疊 66:鰭部/奈米結構 68:淺溝隔離(STI)區域 70:虛置介電層 71:虛置閘極介電層 72:虛置閘極層 74:罩幕層 76:虛置閘極 78:罩幕 80:第一間隔層 81:第一間隔物 82:第二間隔層 83:第二間隔物 84:縫隙 86:第一凹槽 88:側壁凹槽 89:內間隔層 90:第一內間隔物 92:磊晶源極/汲極區域 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻停止層(CESL) 96:第一層間介電(ILD)層 98:第二凹槽 100:閘極介電層 102:閘極電極 104:閘極罩幕 106:第二層間介電(ILD)層 108:第三凹槽 110:矽化物區域 112:接點 189:液滴 200:濕式退火 300:乾式退火 500,550:區域 D1:最大水平距離 D2,D3:距離 θ:接觸角
第1圖繪示出根據一些實施例之奈米結構場效電晶體(nanostructure field-effect transistor, nano-FET)的一示例的三維示意圖。 第2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、10C、11A、11B、11C、12、13A、13B、14A、14B、14C、 15A、15B、15C、15D、16A、16B、16C、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、21C、22A、22B、22C、23A、23B及23C圖繪示出根據一些實施例之奈米結構場效電晶體(nano-FET)的中間製造階段的剖面示意圖。
無
50:基底
50N:n型區域
50P:p型區域
54A,54B,54C:第二半導體層
81:第一間隔物
90:第一內間隔物
92:磊晶源極/汲極區域
94:接觸蝕刻停止層(CESL)
96:第一層間介電(ILD)層
100:閘極介電層
102:閘極電極

Claims (20)

  1. 一種半導體裝置，包括： 一半導體基底； 一通道區域，位於該半導體基底上，該通道區域包括一第一半導體層； 一閘極堆疊，位於該通道區域上，該閘極堆疊包括一閘極電極及一閘極介電層； 一第一磊晶源極/汲極區域，相鄰於該通道區域；以及 第一內間隔物，位於該第一半導體層與該第一磊晶源極/汲極區之間，該第一內間隔物包括SiOCN，該第一內間隔物具有氧化層，深度在1nm至5mm的範圍，該氧化層具有從接觸該磊晶源極/汲極區的該第一內間隔物的一第一側壁至該第一內間隔物內所測得的氧原子百分比梯度，其在30%至60%之間。
  2. 如請求項1之半導體裝置，其中該通道區域更包括由複數個半導體層構成的一多層堆疊，其中該閘極電極的複數個部分位於該多層堆疊的該等半導體層之間。
  3. 如請求項1之半導體裝置，其中該第一內間隔物碟化至一距離，該距離小於0.5nm。
  4. 如請求項1之半導體裝置，其中該第一內間隔物具有一第二側壁與該閘極介電層接觸，該第二側壁與穿過該第二側壁的頂部及底部的頂點的一垂直線之間測得的一最大水平距離在1nm至2nm的範圍。
  5. 如請求項1之半導體裝置，其中該第一內間隔物的密度在2.5g/cm 3至2.9g/cm 3的範圍。
  6. 如請求項1之半導體裝置，其中該第一內間隔物包括一碳原子百分比的梯度，其自接觸該磊晶源極/汲極區域的該第一內間隔物的該第一側壁至該第一內間隔物內所測得為7%至9%。
  7. 如請求項1之半導體裝置，其中該第一內間隔物包括一氮原子百分比的梯度，其自接觸該磊晶源極/汲極區域的該第一內間隔物的該第一側壁至該第一內間隔物內所測得為25%至20%。
  8. 如請求項1之半導體裝置，其中該第一內間隔物包括一矽原子百分比的梯度，其自接觸該磊晶源極/汲極區域的該第一內間隔物的該第一側壁至該第一內間隔物內所測得為35%至45%。
  9. 一種半導體裝置之製造方法，包括： 形成一多層堆疊於一半導體基底上，該多層堆疊包括交替的複數個第一層及複數個第二層，該等第一層為第一半導體材料，該等第二層為第二半導體材料； 形成一第一凹槽，穿過該多層堆疊； 橫向凹陷該多層堆疊的該等第二層的側壁，該等側壁相鄰於該第一凹槽； 形成一內間隔層於該多層堆疊上，該內間隔層具有複數個縫隙； 對該內間隔層進行一退火處理，該退火處理包括一濕式退火及一乾式退火，該退火處理封閉該內間隔層的該等縫隙； 去除該內間隔層的一外部部分，以形成複數個內間隔物相鄰於凹陷的該多層堆疊的該等第二層；以及 去除該多層堆疊的該等第二層。
  10. 如請求項9之半導體裝置之製造方法，其中在進行該濕式退火時，封閉該內間隔層的該等縫隙。
  11. 如請求項10之半導體裝置之製造方法，其中該濕式退火將該內間隔層中的Si-NH-Si鍵轉換為Si-OH-Si鍵。
  12. 如請求項11之半導體裝置之製造方法，其中該乾式退火將該內間隔層中的Si-OH-Si鍵轉換為Si-O-Si鍵。
  13. 一種半導體裝置之製造方法，包括： 沉積由一第一半導體材料及一第二半導體材料構成的複數個交替層於一半導體基底上； 在該等交替層上形成一第一虛置閘極及一第二虛置閘極，該第一虛置閘極位於一第一通道區域，該第二虛置閘極位於一第二通道區域； 使用該第一虛置閘極及該第二虛置閘極作為罩幕，蝕刻出一第一凹槽穿過該等交替層； 移除由該第一半導體材料構成的該等交替層的外部部分，移除該等外部部分形成複數個第二凹槽； 沉積一內間隔層於該第一半導體材料及該第二半導體材料所構成的該等交替層上； 對該內間隔層進行一蒸汽退火； 對該內間隔層進行一乾式退火； 蝕刻該內間隔層，以在該等第二凹槽內形成對應的內間隔物；以及 移除由該第一半導體材料構成的該等交替層。
  14. 如請求項13之半導體裝置之製造方法，其中沉積該內間隔層包括使用H 2SiCl 2、C 3H 6、O 2及NH 3作為前驅物來形成SiOCN層。
  15. 如請求項13之半導體裝置之製造方法，其中該蒸汽退火為在一爐管內進行的H 2O退火，溫度在200℃至600℃的範圍。
  16. 如請求項13之半導體裝置之製造方法，其中該乾式退火為在一爐管內進行的N 2退火，溫度在600℃至700℃的範圍。
  17. 如請求項13之半導體裝置之製造方法，其中在進行該蒸汽退火之後，該內間隔層膨脹了10%。
  18. 如請求項13之半導體裝置之製造方法，其中在進行該蒸汽退火之前，該內間隔層包括一接觸角，其在25°至30°的範圍。
  19. 如請求項13之半導體裝置之製造方法，其中在進行該蒸汽退火之後，該內間隔層包括一接觸角，其在33°至40°的範圍。
  20. 如請求項13之半導體裝置之製造方法，其中該內間隔層的蝕刻包括一濕式蝕刻製程，包括使用HF、H 2O 2、H 2O、HClNH 3或H 2SO 4。
TW111108552A 2021-04-14 2022-03-09 半導體裝置及其製造方法 TWI805260B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/230,224 2021-04-14
US17/230,224 US11545559B2 (en) 2021-04-14 2021-04-14 Semiconductor device and method

Publications (2)

Publication Number Publication Date
TW202240894A true TW202240894A (zh) 2022-10-16
TWI805260B TWI805260B (zh) 2023-06-11

Family

ID=82976030

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111108552A TWI805260B (zh) 2021-04-14 2022-03-09 半導體裝置及其製造方法

Country Status (3)

Country Link
US (2) US11545559B2 (zh)
CN (1) CN114975277A (zh)
TW (1) TWI805260B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805524B (zh) * 2022-11-14 2023-06-11 世界先進積體電路股份有限公司 半導體裝置及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
US10312350B1 (en) * 2017-11-28 2019-06-04 International Business Machines Corporation Nanosheet with changing SiGe percentage for SiGe lateral recess
US11038043B2 (en) 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11145765B2 (en) 2019-09-26 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure with self substrate isolation and methods of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805524B (zh) * 2022-11-14 2023-06-11 世界先進積體電路股份有限公司 半導體裝置及其形成方法

Also Published As

Publication number Publication date
US11545559B2 (en) 2023-01-03
CN114975277A (zh) 2022-08-30
TWI805260B (zh) 2023-06-11
US20220336636A1 (en) 2022-10-20
US20230144899A1 (en) 2023-05-11
US11923432B2 (en) 2024-03-05

Similar Documents

Publication Publication Date Title
TWI748801B (zh) 半導體裝置及其形成方法
TW202046505A (zh) 半導體裝置
TWI828962B (zh) 半導體裝置及其形成方法
US20220149176A1 (en) Gate structures and methods of forming same
TW202133327A (zh) 半導體裝置
TW202232582A (zh) 半導體裝置及其製造方法
KR20220050019A (ko) 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법
TWI805260B (zh) 半導體裝置及其製造方法
US20220328319A1 (en) Transistor Gate Structure and Method of Forming
US20220238681A1 (en) Transistor Gates and Methods of Forming
KR20210141312A (ko) 반도체 디바이스 및 방법
TWI821698B (zh) 半導體元件及其製造方法
TWI807706B (zh) 半導體裝置及其製造方法
TWI795774B (zh) 填充結構及其製造方法
TWI760054B (zh) 電晶體及其形成方法
KR102454025B1 (ko) 게이트 전극 퇴적 및 게이트 전극 퇴적에 의해 형성되는 구조체
US20220392998A1 (en) Semiconductor gates and methods of forming the same
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
US20230138136A1 (en) NanoStructure Field-Effect Transistor Device and Methods of Forming
TW202324753A (zh) 半導體裝置及其製造方法
TW202230606A (zh) 半導體裝置
TW202310418A (zh) 半導體裝置
KR20220113232A (ko) 소스/드레인 영역들 및 그 형성 방법들
TW202109885A (zh) 半導體裝置
CN116779545A (zh) 外延下隔离结构