TW202046505A - 半導體裝置 - Google Patents

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林資敬
卓斌 吳
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包括從基板延伸的第一鰭片、在第一鰭片的側壁上方並沿著第一鰭片的側壁的第一閘極堆疊、沿著第一閘極堆疊的側壁設置的第一閘極間隔物、以及在第一鰭片中並相鄰於第一閘極間隔物的第一源極/汲極區。第一源極/汲極區包括在第一鰭片上的第一絕緣層和在第一絕緣層上的第一磊晶層。

Description

半導體裝置
本揭露係關於一種半導體裝置，特別是可以減小漏電流和減小電容的半導體裝置。
半導體裝置被用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。半導體裝置通常藉由依次在半導體基板上沉積材料的絕緣層或介電層、導電層以及半導體層，並且使用微影圖案化各種材料層以在其上形成電路部件和元件來製造。
半導體企業藉由不斷減小最小特徵尺寸來持續提高各種電子部件(例如：電晶體、二極體、電阻、電容等)的整合密度，這允許將更多的部件整合到給定區域中。但是，隨著最小特徵尺寸的減小，出現了應解決的其他問題。
本揭露提供一種半導體裝置。半導體裝置包括第一鰭片、第一閘極堆疊、第一閘極間隔物以及第一源極/汲極區。第一鰭片從基板延伸。第一閘極堆疊在第一鰭片的複數側壁上方，並且沿著第一鰭片的側壁設置。第一閘極間隔物沿著閘極堆疊的側壁設置。第一源極/汲極區在第一鰭片中，並且相鄰於第一閘極間隔物。第一源極/汲極區包括：在第一鰭片上的第一絕緣層和在第一絕緣層上的第一磊晶層。
本揭露提供一種半導體裝置之製造方法。半導體裝置之製造方法包括：在第一鰭片的複數側壁上方並沿著第一鰭片的側壁沉積第一冗餘閘極，第一鰭片從基板向上延伸；沿著第一冗餘閘極的側壁形成第一閘極間隔物；在陷相鄰於第一閘極間隔物的第一鰭片中形成第一凹陷；以及在第一凹陷中形成第一源極/汲極區。形成第一源極/汲極區的步驟包括：在第一凹陷中沉積第一絕緣層；以及在第一凹陷中磊晶成長第一層，第一層在第一絕緣層上方。
本揭露提供一種半導體裝置之製造方法。半導體裝置之製造方法包括：在第一鰭片的複數側壁上方並沿著第一鰭片的側壁形成第一冗餘閘極；沿著第一冗餘閘極的側壁形成第一閘極間隔物；在相鄰於第一閘極間隔物的第一鰭片中蝕刻第一凹陷；在第一凹陷中形成第一源極/汲極區，第一源極/汲極區包括第一絕緣層、第一磊晶層以及第二磊晶層，第一絕緣層沉積在第一凹陷中，其中在形成第一絕緣層之後，在第一凹陷的複數側壁暴露第一鰭片、從第一凹陷中暴露的第一鰭片成長第一磊晶層、以及從第一磊晶層成長第二磊晶層，其中在成長第二磊晶層之後，氣隙在第一絕緣層和第二磊晶層之間；以及以設置在第一鰭片的側壁上方並沿著第一鰭片的側壁的功能閘極堆疊替代第一冗餘閘極。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
根據各種實施例，提供了鰭式場效電晶體(FinFET)及其形成方法。顯示了形成FinFET的中間站點。此處討論的一些實施例是在使用閘極後(gate-last)(有時稱為替換閘極製程)製程形成的FinFET的背景下討論的。在其他實施例中，可以使用閘極前(gate-first)製程。討論了實施例的一些變化。而且，一些實施例考慮了在平面裝置(例如平面FET)中使用的方面。本技術領域中具有通常知識者將容易理解在其他實施例的範圍內可以想到的可以實現的其他修改。儘管以特定順序討論了方法實施例，但是可以以任何邏輯順序執行各種其他方法實施例，並且可包括此處所述的更少或更多的步驟。
在說明所示的實施例之前，將大體說明本揭露實施例的某些有利特徵和方面。一般而言，本揭露是一種半導體器件及其形成方法，以藉由減小漏電流和減小半導體裝置的電容來改善FinFET裝置的效能。在所揭露的實施例中，源極/汲極區包括在底部的絕緣層以減小漏電流，這可以導致裝置效能的改善。透過包括絕緣層，可以省略源極/汲極的習知較低摻雜層，這可進一步導致裝置效能的改善。另外，在源極/汲極區的底部的絕緣層可導致在絕緣體層與源極/汲極區的磊晶材料之間形成氣隙。此氣隙可以減小裝置的電容，這可以實現更高速度的裝置。所揭露的製程和結構可以改善FinFET裝置的效能和可靠度。
一些實施例考慮了在製程期間製造的N型裝置(例如N型FinFET)和P型裝置(例如P型FinFET)。因此，一些實施例考慮了互補裝置的形成。下面的圖式可顯示一個裝置，但是本技術領域中具有通常知識者將容易理解，可以在製程期間形成多個裝置，其中一些具有不同的裝置類型。下面討論互補裝置的形成的一些方面，儘管不一定在圖式中顯示這些方面。
第1圖根據一些實施例顯示FinFET的三維示意圖。FinFET包括在基板50(例如：半導體基板)上的鰭片52。隔離區56設置在基板50中，並且鰭片52從相鄰的隔離區56之間突出並突出於相鄰的隔離區56之上。儘管隔離區56被描述/顯示為與基板50分開，但是如此處所使用的術語“基板”可以用於僅指代半導體基板或包括隔離區的半導體基板。另外，儘管鰭片52顯示為與基板50一樣的單一、連續材料，但是鰭片52及/或基板50可包括單一材料或複數材料。在本文中，鰭片52指的是在相鄰隔離區56之間延伸的部分。
閘極介電層92沿著鰭片52的側壁並在鰭片52的頂表面上方設置，並且閘極電極94在閘極介電層92上方。源極/汲極區82相對於閘極介電層92和閘極電極94設置在鰭片52的相對側。第1圖進一步說明了在後面的圖式中使用的參考截面。截面A-A沿著閘極電極94的縱軸並且在垂直於FinFET的源極/汲極區82之間的電流流動方向的方向上。截面B-B垂直於截面A-A，並且沿著鰭片52的縱軸並且在FinFET的源極/汲極區82之間的電流流動的方向。截面C-C平行於截面A-A，並且延伸穿過FinFET的源極/汲極區82。為了清楚起見，後續圖式參考這些參考截面。
第2圖至第17B圖是根據一些實施例之FinFET的製造中的中間站點的剖面圖。第2圖至第7圖顯示了第1圖中所示的參考截面A-A，除了為多個鰭片/FinFET。第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖以及第17A圖沿著第1圖中所示的參考截面A-A顯示，並且第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第15C圖、第16B圖以及第17B圖沿著第1圖中所示的相似截面B-B顯示，除了為多個鰭片/FinFET。第11C圖和第11D圖沿著第1圖中所示的參考截面C-C顯示，除了為多個鰭片/FinFET。
在第2圖中，提供了基板50。基板50可以是半導體基板，例如塊體半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator；SOI)基板等，其可以是摻雜的(例如：具有P型或N型摻雜物)或未摻雜的。基板50可以是晶圓，例如矽晶圓。通常來說，SOI基板式形成在絕緣層上的半導體材料層。絕緣層可以是埋入氧化物(buried oxide；BOX)層、氧化矽層等。絕緣層設置在基板上，通常是矽基板或玻璃基板。也可以使用其他基板，例如多層基板或梯度基板(gradient substrate)。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(包括矽鍺、磷砷化鎵、砷化鋁銦)、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。
基板50具有區域50N和區域50P。區域50N可以用於形成N型裝置，例如NMOS電晶體(例如：N型FinFET)。區域50P可以用於形成P型裝置，例如PMOS電晶體(例如：P型FinFET)。區域50N可以與區域50P物理地分開(如分隔器51所示)，並且可以在區域50N和區域50P之間設置任何數量的裝置特徵(例如：其他主動裝置、摻雜區、隔離結構等)。
在第3圖中，鰭片52形成在基板50中。鰭片52是半導體條帶。在一些實施例中，可以藉由在基板50中蝕刻溝槽來在基板50中形成鰭片52。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)等或其組合。蝕刻可以是非等向性的。
鰭片可藉由任何合適方法來圖案化。舉例來說，可以使用一或多種微影製程來圖案化鰭片，包括雙重圖案化製程或多重圖案化製程。通常來說，雙重圖案化製程或多重圖案化製程將微影和自我對準製程結合，從而允許產生具有間距小於使用單一、直接的微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程將其圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且剩餘的間隔物可接著用來圖案化鰭片。在一些實施例中，罩幕(或其他層)可以保留在鰭片52上。
在第4圖中，絕緣材料54形成在基板50上方和相鄰的鰭片52之間。絕緣材料54可以是氧化物，例如氧化矽、氮化物等或其組合，並且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、流動式CVD(flowable CVD；FCVD)(例如：在遠程電漿系統中進行基於CVD的材料沉積，並且進行後固化(post curing)以使其轉變為另一種材料，例如氧化物)等或其組合來形成。可以使用藉由任何可接受的方法形成的其他絕緣材料。在所示的實施例中，絕緣材料54是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，絕緣材料54被形成，使得過量的絕緣材料54覆蓋鰭片52。儘管絕緣材料54被顯示為單層，但是一些實施例可以利用多層。舉例來說，在一些實施例中，可以先沿著基板50和鰭片52的表面形成襯墊(未顯示)。此後，可以在襯墊上形成如上述所討論的填充材料。
在第5圖中，對絕緣材料54施加移除製程，以移除鰭片52上方的多餘的絕緣材料54。在一些實施例中，可以利用平坦化製程，例如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程其組合等。平坦化製程暴露鰭片52，使得在平坦化製程完成之後，鰭片52和絕緣材料54的頂表面是齊平的。在罩幕保留在鰭片52上的實施例中，平坦化製程可以暴露罩幕或移除罩幕，使得在平坦化製程完成之後，罩幕或鰭片52與絕緣材料54的頂表面個別是齊平的。
在第6圖中，絕緣材料54被凹陷以形成淺溝槽隔離(Shallow Trench Isolation；STI)區56。絕緣材料54被凹陷，使得區域50N和區域50P中的鰭片52的上部從相鄰的STI區56之間突出。此外，STI區56的頂表面可具有如圖式所示的平坦表面、凸表面、凹表面(例如凹陷(dishing))或其組合。STI區56的頂表面可以藉由適當的蝕刻形成為平坦的、凸的(convex)及/或凹的(concave)。STI區56可使用可接受的蝕刻製程來凹陷，例如對絕緣材料54的材料具有選擇性的蝕刻製程(例如：以比鰭片52的材料更快的速率來蝕刻絕緣材料54的材料)。舉例來說，使用了稀釋氫氟酸(dHF)的氧化物移除可被使用。
參照第2圖至第6圖所述的製程僅是鰭片52如何形成的一個示例。在一些實施例中，鰭片可藉由磊晶成長製程形成。舉例來說，可以在基板50的頂表面上方形成介電層，並且溝槽可以蝕刻穿過介電層以暴露出下面的基板50。可以在溝槽中磊晶成長同質磊晶結構(homoepitaxial structure)，並且可以使介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭片。另外，在一些實施例中，異質磊晶結構可用於鰭片52。舉例來說，第5圖中的鰭片52可被凹陷，並且可以在凹陷的鰭片52上方磊晶成長與鰭片52不同的材料。在這樣的實施例中，鰭片52包括凹陷的材料以及設置在凹陷的材料上方的磊晶成長的材料。在另一個實施例中，可以在基板50的頂表面上方形成介電層，並且溝槽可被蝕刻穿過介電層。接著可以使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可以使介電層被凹陷，使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶成長同質磊晶或異質磊晶結構的一些實施例中，磊晶生長的材料可以在成長期間被原位(in situ)摻雜，其可以移除先前和後續的注入(儘管原位摻雜和注入摻雜可以一起使用)。
此外，在區域50N(例如：NMOS區)中磊晶成長與區域50P(例如：PMOS區)中的材料不同的材料是有利的。在各個實施例中，鰭片52的上部可以由矽鍺(Six Ge1-x ，其中x可以在0至1的範圍內)、碳化矽、純或大抵純的鍺、III-V族化合物半導體、II-VI化合物半導體等形成。舉例來說，用於形成III-V化合物半導體的可用材料包括(但不限於)砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
進一步在第6圖中，可以在鰭片52及/或基板50中形成適當的井(未顯示)。在一些實施例中，可以在區域50N中形成P井，並且可以在區域50P中形成N井。在一些實施例中，在區域50N和區域50P兩者中形成P井或N井。
在具有不同井類型的實施例中，可以使用光阻或其他罩幕(未顯示)來達到用於區域50N和區域50P的不同注入步驟。舉例來說，可以在區域50N中的鰭片52和STI區56上方形成光阻。圖案化光阻以暴露基板50的區域50P，例如PMOS區。可藉由使用旋塗技術來形成光阻，並且可以使用可接受的微影技術來圖案化光阻。一旦圖案化光阻，就在區域50P中執行N型雜質注入，並且光阻可以用作罩幕以大抵防止N型雜質被注入到區域50N(例如NMOS區)中。N型雜質可以是注入到區域中的磷、砷、銻等，其濃度等於或小於1018 cm-3 ，例如在約1016 cm-3 和約1018 cm-3 之間。注入之後，移除光阻，例如藉由可接受的灰化製程。
在注入區域50P之後，在區域50P中的鰭片52和STI區域56上方形成光阻。圖案化光阻以暴露基板50的區域50N，例如NMOS區。可藉由使用旋塗技術來形成光阻，並且可以使用可接受的微影技術來圖案化光阻。一旦圖案化光阻，就在區域50N中執行P型雜質注入，並且光阻可以用作罩幕以大抵防止P型雜質被注入到區域50P(例如PMOS區)中。P型雜質可以是注入到區域中的硼、氟化硼、銦等，其濃度等於或小於1018 cm-3 ，例如在約1016 cm-3 和約1018 cm-3 之間。注入之後，移除光阻，例如藉由可接受的灰化製程。
在區域50N和區域50P的注入之後，可以執行退火以修復注入損傷並激活注入的P型及/或N型雜質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，其可以移除注入(儘管原位摻雜和注入摻雜可以一起使用)。
在第7圖中，在鰭片52上形成冗餘介電層60。冗餘介電層60可以是氧化矽、氮化矽、其組合等，並且可以根據可接受的技術來沉積或熱成長。在冗餘介電層60上方形成冗餘閘極層62，並且在冗餘閘極層62上方形成罩幕層64。冗餘閘極層62可以沉積在冗餘介電層60上方，並接著被被平坦化(例如藉由CMP)。罩幕層64可以沉積在冗餘閘極層62上方。冗餘閘極層62可以是導電或非導電材料，並且可以選自非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物以及金屬。可以藉由物理氣相沉積(PVD)、CVD、濺鍍沉積或本技術領域中已知和已使用的用於沉積所選材料的其他技術來沉積冗餘閘極層62。冗餘閘極層62可由從隔離區的蝕刻具有高蝕刻選擇性的其他材料製成。罩幕層64可包括氮化矽、氮氧化矽等。在此示例中，在區域50N和區域50P上形成單一的冗餘閘極層62和單一的罩幕層64。值得注意的是，僅出於說明之目的，顯示的冗餘介電層60僅覆蓋鰭片52。在一些實施例中，可以沉積冗餘介電層60，使得冗餘介電層60覆蓋STI區56，其在冗餘閘極層62和STI區56之間延伸。
第8A圖至第17B圖顯示了實施例裝置的製造中的各種額外步驟。第8A圖至第16B圖顯示了區域50N和區域50P中的任一個中的特徵。舉例來說，第8A圖至第16B圖所示的結構可適用於區域50N和區域50P。在每個圖式所附的說明中描述了區域50N和區域50P的結構中的差異(如果有的話)。
在第8A圖和第8B圖中，可以使用可接受的微影和蝕刻技術來圖案化罩幕層64(參照第7圖)，以形成罩幕74。接著可以將罩幕74的圖案轉移到冗餘閘極層62。在一些實施例中(未顯示)，也可以藉由可接受的蝕刻技術將罩幕74的圖案轉移到冗餘介電層60，以形成冗餘閘極72。冗餘閘極72覆蓋鰭片52的個別通道區58。罩幕74的圖案可用於將每個冗餘閘極72與相鄰的冗餘閘極物理地分開。冗餘閘極72還可具有大抵垂直於個別的磊晶鰭片52的縱軸方向的縱軸方向。
進一步在第8A圖和第8B圖中，可以在冗餘閘極72、罩幕74及/或鰭片52的暴露表面上形成閘極封閉間隔物80。熱氧化或沉積後接著非等向性蝕刻可以形成閘極封閉間隔物80。閘極封閉間隔物80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極封閉間隔物80之後，可以執行用於輕摻雜源極/汲極(lightly doped drain；LDD)區(未明確顯示)的注入。在具有不同裝置類型的實施例中，與以上在第6圖中所討論的注入相似，可以在區域50N上方形成罩幕(例如光阻)，同時暴露區域50P，並且可以將適當類型(例如：P型)雜質注入到區域50P中的暴露的鰭片52中。接著可以移除罩幕。N型雜質可以是先前所討論的任何N型雜質，並且P型雜質可以是先前所討論的任何P型雜質。輕摻雜源極/汲極區可具有約1015 cm-3 至約1019 cm-3 的雜質濃度。退火可用於修復注入損傷並激活注入的雜質。
在第9A圖和第9B圖中，沿著冗餘閘極72和罩幕74的側壁在閘極封閉間隔物80上形成閘極間隔物86。可藉由順應性地沉積絕緣材料並且後續地非等向性蝕刻絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氧氮化矽、碳氮化矽、其組合等。
值得注意的是，上述揭露通常描述了形成間隔物和LDD區的製程。可以使用其他製程和順序。舉例來說，可利用更少或更多的間隔物、可利用不同的步驟順序(例如：在形成閘極間隔物86之前不蝕刻閘極封閉間隔物80、產生“L形”閘極封閉間隔物、可以形成和移除間隔物及/或等等)。此外，可以使用不同的結構和步驟來形成N型和P型裝置。舉例來說，可以在形成閘極封閉間隔物80之前形成用於N型裝置的LDD區，而可以在形成閘極封閉間隔物80之後形成用於P型裝置的LDD區。
在第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖以及第11D圖中，源極/汲極區82形成在鰭片52中，以在個別通道區58中施加應力，從而提高效能。源極/汲極區82形成在鰭片52中，使得每個冗餘閘極72被設置在個別相鄰的一對源極/汲極區82之間。在一些實施例中，源極/汲極區82可以延伸到鰭片52中，並且也可以穿透鰭片52。在一些實施例中，閘極間隔物86用於將源極/汲極區82與冗餘閘極72分開適當的橫向距離，使得源極/汲極區82不會使後續形成的所得FinFET的閘極短路。
源極/汲極區82的形成可藉由不同的製程形成，使得源極/汲極區82在每個區域中可以是不同的材料，並且可藉由不同的製程形成。當使用不同的製程時，可以使用各種罩幕步驟來遮蔽和暴露適當的區域。
首先參照第9A圖和第9B圖，在鰭片52上執行圖案化製程，以在鰭片52的源極/汲極區中形成凹陷85。可以用在相鄰的冗餘閘極堆疊72/74之間(在鰭片52的內部區中)，或者在隔離區56和相鄰的冗餘閘極堆疊72/74之間(在鰭片52的末端區中)形成凹陷85的方式執行圖案化製程。在一些實施例中，圖案化製程可包括合適的非等向性乾式蝕刻製程，同時使用冗餘閘極堆疊72/74、閘極間隔物86及/或隔離區56作為組合罩幕。合適的非等向性乾式蝕刻製程可包括反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)等或其組合。在第一圖案化製程中使用RIE的一些實施例中，可以選擇製程參數，例如製程氣體混合物、偏壓以及射頻(radio frequency；RF)功率，使得主要使用物理蝕刻來進行蝕刻(例如離子轟擊)，而不是化學蝕刻(例如透過化學反應的自由基蝕刻)。在一些實施例中，可以增加偏壓以增加在離子轟擊製程中使用的離子的能量，並因此增加物理蝕刻的速率。由於本質上物理蝕刻是非等向性的並且本質上化學蝕刻是等向性的，這種蝕刻製程在垂直方向上的蝕刻速率大於在橫向方向上的蝕刻速率。在一些實施例中，可以使用包括氟甲烷、甲烷、溴化氫、氧氣、氬氣、其組合等的製程氣體混合物來執行非等向性蝕刻製程。在一些實施例中，圖案化製程形成具有U形底表面的凹陷85。凹陷85也可被稱為U形凹陷，其示例性的凹陷85在第9B圖中顯示。在一些實施例中，凹陷85的深度在從鰭片52的頂表面開始測量的約35nm至約60nm的範圍內。
在第10A圖、第10B圖、第11A圖以及第11B圖中，源極/汲極區82形成在凹陷85中。在第10A圖和第10B圖中，絕緣層82A形成在凹陷85中。形成在凹陷85中的絕緣層82A可以減小漏電流並且可以減小半導體裝置的電容。絕緣層82A可以由介電材料形成，並且可藉由任何合適的方法來沉積，例如PVD、CVD、電漿輔助CVD(plasma-enhanced CVD；PECVD)或FCVD。絕緣層82A的介電材料可包括氧化矽、氮化矽、氧化鉿等或其組合。可以使用藉由任何可接受的方法形成的其他絕緣材料。在一些實施例中，絕緣層82A以非順應性的方式形成。舉例來說，絕緣層82A的頂表面可以是大抵平面的，並且底表面可以是非平面的或彎曲的。在一些實施例中，絕緣層82A可以在底部比在側面更厚。在一些實施例中，絕緣層82A的頂表面可以是非平面的，例如具有凸頂表面。
在第11A圖和第11B圖中，在凹陷85中成長源極/汲極區82的磊晶層82B。在區域50N(例如：NMOS區)中，磊晶層82B可包括任何可接受的材料，如適合用於N型FinFET的材料。舉例來說，如果鰭片52是矽，則區域50N中的磊晶層82B可包括在通道區58中施加拉伸應變(tensile strain)的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。區域50N中的磊晶層82B可具有從鰭片52的個別表面凸起的表面並且可具有刻面(facet)。
在區域50P(例如：PMOS區)中，磊晶層82B可包括任何可接受的材料，如適合用於P型FinFET的材料。舉例來說，如果鰭片52是矽，則區域50P中的磊晶層82B可包括在通道區58中施加壓縮應變(compressive strain)的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫等。區域50P中的磊晶層82B還可具有從鰭片52的個別表面凸起的表面並且可具有刻面。
由於磊晶層82B從鰭片52的表面成長而不是從絕緣層82A成長，因此可以在絕緣層82A和磊晶層82B之間形成氣隙82C。這些氣隙82C可以減小裝置的電容，這可以實現更高速度的裝置。在一些實施例中，氣隙82C的整個頂表面由磊晶層82B的底表面形成，並且氣隙82C的整個底表面由絕緣層82A的頂表面形成。
在一些實施例中，源極/汲極區82的覆蓋層(cap layer)(未顯示)可以形成在磊晶層82B上方。覆蓋層可包括磷化矽等。覆蓋層可在磊晶層82B上磊晶成長，並且可具有比磊晶層82B中的雜質濃度低的雜質濃度。
源極/汲極區82及/或鰭片52可被注入摻雜物以形成源極/汲極區，這與先前所討論的用於形成輕摻雜源極/汲極區並後續進行退火的製程相似。源極/汲極區的雜質濃度可以在約1019 cm-3 與約1021 cm-3 之間。用於源極/汲極區的N型及/或P型雜質可以是先前所討論的任何雜質。在一些實施例中，源極/汲極區82可以在成長期間被原位摻雜。
作為用於在區域50N和區域50P中形成源極/汲極區82的磊晶製程的結果，源極/汲極區82的上表面具有刻面，這些刻面橫向向外擴展超過鰭片52的側壁。在一些實施例中，這些刻面導致相同FinFET的源極/汲極區82的相鄰磊晶層82B合併，如第11C圖所示。在其他實施例中，如第11D圖所示，在磊晶製程完成之後，源極/漏極區域82的相鄰外延層82B保持分離。在其他實施例中，如第11D圖所示，在磊晶製程完成之後，源極/汲極區82的相鄰磊晶層82B保持分開。在第11C圖和第11D圖所示的實施例中，形成閘極隔離物86，其覆蓋鰭片52的側壁的一部分，在STI區56上方延伸，從而阻隔了磊晶生長。在一些其他實施例中，可以調整用於形成閘極間隔物86的間隔物蝕刻以移除間隔物材料，以允許磊晶成長的區域延伸到STI區56的表面。
在第12A圖和第12B圖中，第一層間介電質(interlayer dielectric；ILD)88沉積在第11A圖和第11B圖所示的結構上。第一ILD 88可由介電材料形成，並且可藉由任何合適的方法來沉積，例如CVD、電漿輔助CVD(PECVD)或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)等。可以使用藉由任何可接受的方法形成的其他絕緣材料。在一些實施例中，接點蝕刻停止層(contact etch stop layer；CESL)87設置在第一ILD 88和源極/汲極區82的磊晶層82B、罩幕74以及閘極間隔物86之間。CESL 87可包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其具有與上面的第一ILD 88的材料不同的蝕刻速率。
在第13A圖和第13B圖中，可以執行平坦化製程(例如CMP)以使第一ILD 88的頂表面與冗餘閘極72或罩幕74的頂表面齊平。平坦化製程還可以移除冗餘閘極72上的罩幕74，以及沿著罩幕74的側壁的閘極封閉間隔物80和閘極間隔物86的一部分。在平坦化製程之後，冗餘閘極72、閘極封閉間隔物80、閘極間隔物86以及第一ILD 88的頂表面是齊平的。因此，冗餘閘極72的頂表面透過第一ILD 88暴露。在一些實施例中，可以保留罩幕74，在這種情況下，平坦化製程使第一ILD 88的頂表面與罩幕74的頂表面齊平。
在第14A圖和第14B圖中，在一或多個蝕刻步驟中移除了冗餘閘極72和罩幕74(如果存在)，從而形成了凹陷90。冗餘介電層60在凹陷90中的部分也可以被移除。在一些實施例中，僅冗餘閘極72被移除並且冗餘介電層60保留且由凹部90暴露。在一些實施例中，冗餘介電層60從晶粒的第一區域(例如：核心邏輯區)中的凹陷90中移除，並且保留在晶粒的第二區域(例如：輸入/輸出區)中的凹陷90中。在一些實施例中，藉由非等向性乾式蝕刻製程移除冗餘閘極72。舉例來說，蝕刻製程課包括使用(複數)反應氣體的乾式蝕刻製程，其選擇性地蝕刻冗餘閘極72而不蝕刻第一ILD 88或閘極間隔物86。每個凹陷90暴露及/或覆蓋個別的鰭片52的通道區58。每個通道區58設置在相鄰的一對源極/汲極區82之間。在移除期間，當蝕刻冗餘閘極72時，可以將冗餘介電層60用作蝕刻停止層。接著可以在移除冗餘閘極72之後可選地移除冗餘介電層60。
在第15A圖和第15B圖中，形成閘極介電層92和閘極電極94以用於替換閘極。第15C圖顯示了第15B圖的區域89的詳細示意圖。閘極介電層92順應性地沉積在凹陷90中，例如在鰭片52的頂表面和側壁上以及在閘極封閉間隔物80/閘極間隔物86的側壁上。閘極介電層92也可以形成在第一ILD 88的頂表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層92包括高k介電材料，並且在這些實施例中，閘極介電層92可具有大於約7.0的k值，並且可包括鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可包括分子束沉積(molecular-beam deposition；MBD)、原子層沉積(Atomic Layer Deposition；ALD)、PECVD等。在冗餘介電層60的一部分保留在凹陷90中的實施例中，閘極介電層92包括冗餘介電層60的材料(例如：氧化矽)。
閘極電極94個別地沉積在閘極介電層92上方，並填充凹陷90的剩餘部分。閘極電極94可包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例來說，儘管在第15B圖中顯示了單一層的閘極電極94，但是閘極電極94可包括任何數量的襯墊層94A、任何數量的功函數調整層94B以及填充材料94C，如第15C圖所示。在填充凹陷90之後，可以執行平坦化製程(例如CMP)以移除閘極介電層92和閘極電極94的材料的多餘部分，其多餘部分在第一ILD 88的頂表面上方。閘極電極94的材料和閘極介電層92的剩餘部分因此形成所得FinFET的替換閘極。閘極電極94和閘極介電層92可被統稱為“閘極堆疊”。閘極和閘極堆疊可以沿著鰭片52的通道區58的側壁延伸。
區域50N和區域50P中的閘極介電層92的形成可以同時發生，使得每個區域中的閘極介電層92由相同的材料形成，並且閘極電極94的形成可以同時發生，使得每個區域中的閘極電極94由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可藉由不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每個區域中的閘極電極94可藉由不同的製程形成，使得閘極電極94可以是不同的材料。當使用不同的製程時，可以使用各種罩幕步驟來遮蔽和暴露適當的區域。
在第16A圖和第16B圖中，第二ILD 108沉積在第一ILD 88上方。在一些實施例中，第二ILD 108是藉由流動式CVD方法形成的可流動薄膜。在一些實施例中，第二ILD 108由介電材料形成，例如PSG、BSG、BPSG、USG等，並且可藉由任何合適的方法來沉積，例如CVD和PECVD。根據一些實施例，在形成第二ILD 108之前，閘極堆疊(包括閘極介電層92和對應的重疊閘極電極94)被凹陷，使得在閘極堆疊的正上方和在閘極間隔物86的相對部分之間形成一個凹陷，如第16A圖和第16B圖所示。在凹槽中填充包括一層或多層介電材料（例如氮化矽，氮氧化矽等）的柵極罩幕96，然後進行平坦化工藝以去除在第一ILD 88上延伸的介電材料的多餘部分 。在凹陷中填充包括一或多層介電材料(例如氮化矽、氮氧化矽等)的閘極罩幕96，後續進行平坦化製程以移除在第一ILD 88上方延伸的介電材料的多餘部分。後續形成的閘極接點110(第17A圖和第17B圖)穿過閘極罩幕96，以接觸凹陷的閘極電極94的頂表面。
在第17A圖和第17B圖中，根據一些實施例，形成穿過第二ILD 108和第一ILD 88的閘極接點110和源極/汲極接點112。用於源極/汲極接點112的開口被形成通過第一ILD 88和第二ILD 108，並且用於閘極接點110的開口被形成通過第二ILD 108和閘極罩幕96。可以使用可接受的微影和蝕刻技術來形成開口。在開口中形成襯墊(例如擴散阻擋層、黏合層等)和導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行平坦化製程(例如CMP)以從第二ILD 108的表面移除多餘的材料。剩餘的襯墊和導電材料在開口中形成源極/汲極接點112和閘極接點110。可以執行退火製程以在源極/汲極區82與源極/汲極接點112之間的界面形成矽化物。在一些實施例中，矽化物可以由矽化鈦等形成。源極/漏極接點112物理且電性地耦接到源極/汲極區82，並且閘極接點110物理且電性地耦接到閘極電極94。源極/汲極接點112和閘極接點110可以在不同的製程中形成，或者可以在相同的製程中形成。儘管顯示為在相同的剖面中形成，但是應理解源極/汲極接點112和閘極接點110中的每一個可以在不同的剖面中形成，這可以避免接點的短路。
第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖以及第21B圖顯示了根據一些實施例之源極/汲極區82的另一種配置。此實施例與第1圖至第17B圖的先前實施例相似，除了在該實施例中，在源極/汲極區82中的磊晶層82B之前，形成磊晶層82D。與先前所述的實施例相似的與此實施例相關的細節在此處將不再重複。
第18A圖、第19A圖、第20A圖以及第21A圖沿著第1圖所示的參考截面A-A顯示，並且第18B圖、第19B圖、第20B圖以及第21B圖沿著第1圖中所示的相似截面B-B顯示。除了為多個鰭片/FinFET。
第18A圖和第18B圖是與第10A圖和第10B圖等效的製程中間站點，在此不再重複描述。在第19A圖和第19B圖中，源極/汲極區82的磊晶層82D在凹陷85中成長。磊晶層82D可以在凹陷85的側壁上具有大抵均勻的厚度。如第19A圖和第19B圖所示，磊晶層82D可以僅從鰭片52的表面成長而不從絕緣層82A成長。
在區域50N(例如NMOS區)中，磊晶層82D可包括任何可接受的材料，例如適合用於N型FinFET的材料。舉例來說，如果鰭片52是矽，則區域50N中的磊晶層82D可包括在通道區58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。區域50N中的源極/汲極區82可具有從鰭片52的個別表面凸起的表面並且可具有刻面。
在區域50P(例如PMOS區)中，磊晶層82D可包括任何可接受的材料，例如適合用於P型FinFET的材料。舉例來說，如果鰭片52是矽，則區域50P中的磊晶層82D可包括在通道區58中施加壓縮應變的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫等。區域50N中的源極/汲極區82還可具有從鰭片52的個別表面凸起的表面並且可具有刻面。
在區域50N和區域50P中，磊晶層82D的雜質濃度可低於個別的磊晶層82B中的雜質濃度。
在第20A圖和第20B圖中，源極/汲極區82的磊晶層82B從磊晶層82D在凹陷85中生長。磊晶層82B可以從磊晶層82D的表面成長以完全覆蓋磊晶層82D。
在區域50N(例如：NMOS區)中，磊晶層82B可包括任何可接受的材料，如適合用於N型FinFET的材料。舉例來說，如果鰭片52是矽，則區域50N中的磊晶層82B可包括在通道區58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。區域50N中的磊晶層82B可具有從鰭片52的個別表面凸起的表面並且可具有刻面。
在區域50P(例如：PMOS區)中，磊晶層82B可包括任何可接受的材料，如適合用於P型FinFET的材料。舉例來說，如果鰭片52是矽，則區域50P中的磊晶層82B可包括在通道區58中施加壓縮應變的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫等。區域50P中的磊晶層82B還可具有從鰭片52的個別表面凸起的表面並且可具有刻面。
由於磊晶層82B從磊晶層82D的表面成長而不是從絕緣層82A成長，因此可以在絕緣層82A和磊晶層82B之間形成氣隙82C。這些氣隙82C可以減小裝置的電容，這可以實現更高速度的裝置。在一些實施例中，氣隙82C的整個頂表面由磊晶層82B的底表面形成，並且氣隙82C的整個底表面由絕緣層82A的頂表面形成。在一些實施例中，氣隙82C的頂表面由磊晶層82B和磊晶層82D兩者的底表面形成，並且氣隙82C的整個底表面由絕緣層82A的頂表面形成。
在一些實施例中，源極/汲極區82的覆蓋層(未顯示)可以形成在磊晶層82B上方。覆蓋層可包括磷化矽等。覆蓋層可在磊晶層82B上磊晶成長，並且可具有比磊晶層82B中的雜質濃度低的雜質濃度。
第21A圖和第21B圖顯示了對第20A圖和第20B圖的結構的進一步製程。這兩個圖之間的製程與上面參照第11A圖和第11B圖至第17A圖和第17B圖所示和所述的製程相似，其中第17A圖和第17B圖是與第21A圖和第21B圖等效的中間站點，在此不再重複描述。
實施例可以實現優點。所揭露的實施例藉由減小漏電流和減小半導體裝置的電容來改善FinFET裝置的效能。在所揭露的實施例中，源極/汲極區包括在底部的絕緣層以減小漏電流，這可以導致裝置效能的改善。透過包括絕緣層，可以省略源極/汲極的習知較低摻雜層，這可進一步導致裝置效能的改善。另外，在源極/汲極區的底部的絕緣層可導致在絕緣體層與源極/汲極區的磊晶材料之間形成氣隙。此氣隙可以減小裝置的電容，這可以實現更高速度的裝置。所揭露的製程和結構可以改善FinFET裝置的效能和可靠度。
一個實施例中，一種半導體裝置包括從基板延伸的第一鰭片，在第一鰭片的複數側壁上方，並且沿著第一鰭片的側壁設置的第一閘極堆疊，沿著第一閘極堆疊的側壁設置的第一閘極間隔物，以及在第一鰭片中並且相鄰於第一閘極間隔物的第一源極/汲極區，第一源極/汲極區包括在第一鰭片上的第一絕緣層，以及在第一絕緣層上的第一磊晶層。
實施例可包括以下特徵中的一或多個。在半導體裝置中，第一絕緣層在底部比在第一源極/汲極區的側面更厚。半導體裝置更包括在第一絕緣層和第一磊晶層之間的氣隙。在半導體裝置中，氣隙具有平坦底表面和非平坦頂表面。在半導體裝置中，第一磊晶層具有刻面頂表面。半導體裝置更包括在第一源極/汲極區上方並且在第一閘極間隔物的側壁上的蝕刻停止層，在蝕刻停止層上方的第一層間介電質，在第一層間介電質上方的第二層間介電質，以及延伸穿過第一層間介電質、第二層間介電質以及蝕刻停止層的第一導電接點，第一導電接點耦接至第一源極/汲極區。在半導體裝置中，第一磊晶層接觸第一閘極間隔物。在半導體裝置中，第一源極/汲極區更包括接觸第一磊晶層和第一鰭片，並且在第一磊晶層和第一鰭片之間的第二磊晶層，第二磊晶層接觸第一絕緣層。在半導體裝置中，第一絕緣層包括氧化矽、氮化矽、氧化鉿或其組合。
在一個實施例中，一種半導體裝置之製造方法包括在第一鰭片的複數側壁上方並沿著第一鰭片的側壁沉積第一冗餘閘極，第一鰭片從基板向上延伸；沿著第一冗餘閘極的側壁形成第一閘極間隔物；在相鄰於第一閘極間隔物的第一鰭片中形成第一凹陷；以及在第一凹陷中形成第一源極/汲極區，形成第一源極/汲極區的步驟包括：在第一凹陷中沉積第一絕緣層；以及在第一凹陷中磊晶成長第一層，第一層在第一絕緣層上方。
實施例可包括以下特徵中的一或多個。在半導體裝置之製造方法中，第一絕緣層在底部比在第一源極/汲極區的側面更厚。在半導體裝置之製造方法中，在第一凹陷中磊晶成長第一層的步驟更包括從第一凹陷的複數側壁磊晶成長第一層，其中在磊晶成長第一層之後，氣隙在第一絕緣層和第一層之間。在半導體裝置之製造方法中，更包括以設置在第一鰭片的側壁上方並沿著第一鰭片的側壁的功能閘極堆疊替代第一冗餘閘極。在半導體裝置之製造方法中，第一層具有在第一鰭片的上表面上方凸起的刻面頂表面。在半導體裝置之製造方法中，在第一凹陷中形成第一源極/汲極區的步驟更包括從第一凹陷中的第一鰭片磊晶成長第二層，其中第一層從第二層磊晶成長，第二層在第一層和第一鰭片之間並接觸第一層和第一鰭片，第二層接觸第一絕緣層。在半導體裝置之製造方法中，在磊晶成長第一層之後，氣隙在第一絕緣層和第一層之間。
在一個實施例中，一種半導體裝置之製造方法包括在第一鰭片的複數側壁上方並沿著第一鰭片的側壁形成第一冗餘閘極；沿著第一冗餘閘極的側壁形成第一閘極間隔物；在相鄰於第一閘極間隔物的第一鰭片中蝕刻第一凹陷；在第一凹陷中形成第一源極/汲極區，第一源極/汲極區包括第一絕緣層、第一磊晶層以及第二磊晶層，第一絕緣層沉積在第一凹陷中，其中在形成第一絕緣層之後，在第一凹陷的複數側壁暴露第一鰭片、從第一凹陷中暴露的第一鰭片成長第一磊晶層、以及從第一磊晶層成長第二磊晶層，其中在成長第二磊晶層之後，氣隙在第一絕緣層和第二磊晶層之間；以及以設置在第一鰭片的側壁上方並沿著第一鰭片的側壁的功能閘極堆疊替代第一冗餘閘極。
實施例可包括以下特徵中的一或多個。在半導體裝置之製造方法中，氣隙具有平坦底表面和非平坦頂表面。在半導體裝置之製造方法中，第二磊晶層具有刻面頂表面。在半導體裝置之製造方法中，更包括在第一源極/汲極區上方和第一閘極間隔物的側壁上形成蝕刻停止層；在蝕刻停止層上方形成第一層間介電質；在第一層間介電質上方形成第二層間介電質；蝕刻穿過第一層間介電質、第二層間介電質以及蝕刻停止層的孔洞；以及在孔洞中形成第一導電接點，第一導電接點耦接至第一源極/汲極區。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
50:基板 52:鰭片 56:隔離區/淺溝槽隔離區 82:源極/汲極區 92:閘極介電層 94:閘極電極 50N:區域 50P:區域 51:分隔器 54:絕緣材料 60:冗餘介電層 62:冗餘閘極層 64:罩幕層 72:冗餘閘極 74:罩幕 80:閘極封閉間隔物 58:通道區 85:凹陷 86:閘極間隔物 72/74:冗餘閘極堆疊 82A:絕緣層 82B:磊晶層 82C:氣隙 87:接點蝕刻停止層 88:第一層間介電質 90:凹陷 89:區域 94A:襯墊層 94B:功函數調整層 94C:填充材料 108:第二層間介電質 96:閘極罩幕 110:閘極接點 112:源極/汲極接點 82D:磊晶層
本揭露之觀點從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。 第1圖根據一些實施例顯示鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)的三維示意圖。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第17A圖以及第17B圖是根據一些實施例之FinFET的製造中的中間站點的剖面圖。 第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖以及第21B圖是根據一些實施例之FinFET的製造中的中間站點的剖面圖。
無
50:基板
52:鰭片
92:閘極介電層
94:閘極電極
60:冗餘介電層
80:閘極封閉間隔物
58:通道區
86:閘極間隔物
82A:絕緣層
82B:磊晶層
82C:氣隙
88:第一層間介電質
108:第二層間介電質
110:閘極接點
112:源極/汲極接點

Claims (1)

  1. 一種半導體裝置，包括： 一第一鰭片，從一基板延伸； 一第一閘極堆疊，在上述第一鰭片的複數側壁上方，並且沿著上述第一鰭片的上述側壁設置； 一第一閘極間隔物，沿著上述第一閘極堆疊的一側壁設置；以及 一第一源極/汲極區，在上述第一鰭片中，並且相鄰於上述第一閘極間隔物，上述第一源極/汲極區包括： 一第一絕緣層，在上述第一鰭片上；以及 一第一磊晶層，在上述第一絕緣層上。
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