TW202315122A - 半導體裝置及其形成方法 - Google Patents

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廖志騰
薛仁智
潘承緯
林侑立
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Abstract

實施例包含裝置與方法，其使用虛設閘極分析以提供在虛設閘極中變窄的虛設閘極的輪廓。變窄以形成虛設閘極中的頸部。在閘極取代製程中取代虛設閘極時，頸部提供回蝕刻製程的控制。在取代閘極與後續形成的自對準接觸件之間提供空間。

Description

半導體裝置及其形成方法
本發明實施例係關於半導體技術，且特別關於一種半導體裝置中的電晶體閘極結構及其形成方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置通常藉由在半導體基板上方依序沉積絕緣或介電層、導電層和半導體層之材料，並使用微影對各種材料層進行圖案化以在其上形成電路組件和元件來製造。
半導體工業界由不斷地減小最小部件尺寸來繼續提高各種電子元件（例如電晶體、二極體、電阻器、電容器等）的積體密度，這允許更多組件被整合到給定區域中。
本發明實施例提供了一種半導體裝置，包含：半導體鰭片，延伸於基板之上；閘極結構，設置於半導體鰭片上方，閘極結構垂直延伸於半導體鰭片，閘極結構包括：閘極介電層、一或多個功函數層、閘極電極、及設置於閘極電極上方的閘極遮罩，其中在閘極電極的頂部處的閘極結構的寬度比在與半導體鰭片的上表面的交界處的閘極結構的寬度窄；一對閘極間隔物，設置於閘極結構的相對側上；磊晶結構，設置於半導體鰭片中的該對閘極間隔物的一側上；接觸件，垂直延伸以物理接觸磊晶結構，接觸件更接觸該對閘極間隔物的第一閘極間隔物與閘極遮罩。
本發明實施例提供了一種半導體裝置的形成方法，包含：形成從基板延伸的鰭片；形成虛設閘極層於鰭片上方；蝕刻虛設閘極層的上部分，以藉由第一蝕刻製程形成虛設閘極結構的上部分；蝕刻虛設閘極層的中部分，以藉由第二蝕刻製成形成閘極結構的中部分；蝕刻虛設閘極層的下部分，以藉由第三蝕刻製程形成虛設閘極結構的下部分，其中虛設閘極結構的中部分的寬度與虛設閘極結構的下部分的寬度不同。
本發明實施例提供了一種半導體裝置的形成方法，包含：蝕刻虛設閘極層以於第一裝置區域中形成第一虛設閘極，第一虛設閘極設置於從基板突出的第一鰭片上方；蝕刻虛設閘極層以於第二裝置區域中形成第二虛設閘極，第二虛設閘極設置於從基板突出的第二鰭片上方；形成第一組多個閘極間隔物於第一虛設閘極的相對側上；形成第二組多個閘極間隔物於第二虛設閘極的相對側上；蝕刻第一虛設閘極與第二虛設閘極以去除第一虛設閘極與第二虛設閘極，以在第一組多個閘極間隔物之間形成第一開口，並在第二組多個閘極間隔物之間形成第二開口；沉積第一閘極結構於第一開口中，第一閘極結構包括第一組多個閘極調整層與第一閘極電極；沉積一第二閘極結構於第二開口中，第二閘極結構包括第二組多個閘極調整層與第二閘極電極，第二組多個閘極調整層具有與第一組多個閘極調整層不同的材料組成；以第一蝕刻速率凹蝕第一閘極結構；以第二蝕刻速率凹蝕第二閘極結構，第二蝕刻速率比第一蝕刻速率慢；以及當凹蝕第一閘極結構時，將第一蝕刻速率降低到比第二蝕刻速率小。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。
再者，此處可能使用空間上的相關用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語可用於此，以便描述本發明實施例中一部件與其他部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時（旋轉90度或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
對於在單個裝置基板上提供多個閾值電壓裝置區域，調整電晶體裝置的電壓閾值是期望的。可以藉由操控閘極堆疊的功函數層來調整閾值電壓。為了形成自對準接觸件，凹蝕閘極堆疊以在閘極堆疊和自對準蝕刻之間提供大的緩衝。然而，由於不同的裝置區域可能具有不同的功函數層，因此當蝕刻閘極堆疊時，蝕刻速率可能會發生很大變化，從而導致短路問題（蝕刻不足）或鰭片損壞（蝕刻過多）。實施例有利地改變虛設閘極輪廓，從而改變取代閘極輪廓以提供虛設閘極的頸部。當回蝕刻取代金屬閘極時，頸部會導致蝕刻速率減慢並提供更均勻的閘極高度，從而降低閘極電極與源極/汲極接觸件之間短路的風險，並降低當回蝕刻閘極堆疊時鰭片損壞的風險。
第1圖係根據一些實施例，繪示出在三維視圖中FinFET的一示例。 FinFET包含基板50（例如，半導體基板）上的鰭片52。隔離區域56設置在基板50中，並且鰭片52在相鄰隔離區域56之上並從相鄰隔離區域56之間突出。雖然隔離區域56被描述/繪示為與基板50分離，但如本文所用的術語「基板」可以用於僅指半導體基板或包含隔離區域的半導體基板。 此外，雖然鰭片52被繪示為與基板50一樣的單一連續材料，鰭片52及/或基板50可以包含單一材料或多種材料。在本文中，鰭片52是指在相鄰隔離區域56之間延伸的部分。
閘極介電層 92 沿著側壁並在鰭片52的頂表面上方，並且閘極電極 94 在閘極介電層 92上方。源極/汲極區域82 （例如，源極區域及/或汲極區域）相對於閘極介電層92與閘極電極94，設置在鰭片52的相對側中。第1圖進一步繪示出在後面的圖式中使用的參考剖面。剖面A-A沿著閘極電極94的縱軸並且在例如垂直於FinFET的源極/汲極區域82之間的電流方向的方向上。剖面B-B垂直於剖面A-A並且沿著鰭片52的縱軸並且在例如FinFET的源極/汲極區域82之間的電流流動的方向上。剖面 C-C平行於剖面 A-A 並延伸穿過 FinFET 的源極/汲極區域。為清楚起見，隨後的圖式參考了這些參考剖面。
本文討論的一些實施例是在使用後閘極製程形成的 FinFET 的內文中討論的。在其他實施例中，可以使用先閘極製程。此外，一些實施例考慮了使用在平面裝置中的方面，例如平面FET、奈米結構（例如，奈米片、奈米線、全繞式閘極（gate-all-around）等）場效電晶體（nanostructure field effect transistors，NSFET）等。
第2圖至第11B圖、第14A圖至第25B圖和第28A圖至第33B圖包含根據一些實施例，在製造FinFET中的中間階段的剖面圖。第2圖至第7A圖、第8A圖、第11A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第21A圖、第22A圖、第23A、第25A圖、第28A圖、第29A圖、第32A圖和第33A圖除了多個鰭片/FinFET，沿著第1圖所示的參考剖面A-A繪示。第8B圖、第9圖、第10圖、第11B圖、第13A圖、第13B圖、第13C圖、第13D圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20A圖、第20B圖、第20C圖、第21B圖、第22B圖、第23B圖、第25B圖、第28B圖、第29B圖、第30圖、第31圖、第32B圖、第33B圖除了多個鰭片/FinFET 之外，沿著與第1圖所示相似的剖面 B-B繪示。第16C圖和第16D圖除了多個鰭片/FinFET，沿著第1圖 中所示的參考剖面 C-C繪示。
在第2圖中，提供基板 50。基板50可以是半導體基板，例如塊體半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基板等，其可以被摻雜（例如，用p型或n型摻質）或未摻雜。基板50可以是晶圓，例如矽晶圓。通常，SOI基板是形成在絕緣層上的一層半導體材料。絕緣層可以是例如埋入氧化物（buried oxide，BOX）層、氧化矽層等。提供絕緣層於基板上，通常是矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。
基板50具有n型區域50N和p型區域50P。 n型區域50N可以用於形成n型裝置，例如NMOS電晶體，例如n型FinFET。 p型區域50P可以用於形成p型裝置，例如PMOS電晶體，例如p型FinFET。n型區域50N可以與p型區域50P物理分離（如分隔物51所示），並且可以設置任意數量的裝置部件（例如，其他主動裝置、摻雜區域、隔離結構等）在n型區域50N和p型區域50P之間。基板還可以具有裝置區域50A、50B、50C和50D，其可以是n型區域50N及/或p型區域50P的子集合（subset）。例如，n型區域50N可以包含一個或多個裝置區域50A、50B、50C或50D，而p型區域50P可以包含一個或多個裝置區域50A、50B、50C或50D。裝置區域50A、50B、50C和50D表示閘極被調整為具有獨特閾值電壓的區域，例如將討論關於第24A圖、第24B圖、第24C圖和第24D圖。
在第3圖中，鰭片 52 形成在基板 50 中。鰭片 52 是半導體條。在一些實施例中，鰭片52可以藉由在基板50中蝕刻溝槽來形成在基板50中。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）等，或其組合。蝕刻可以是非等向性。
鰭片可以藉由任何合適的方法來圖案化。例如，可以使用一個或多個光微影製程來圖案化鰭片52，包含雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光微影和自對準製程，從而允許創造具有例如比使用單一直接光微影製程可獲得的節距更小的節距的圖案。例如，在一個實施例中，犧牲層形成在基板上方並使用光微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物對鰭片進行圖案化。在一些實施例中，遮罩（或其他層）可以保留在鰭片52上。
在第4圖中，絕緣材料 54 形成在基板 50 上方和相鄰鰭片52之間。絕緣材料 54 可以是氧化物，例如氧化矽、氮化物等，或其組合，並且可以藉由高密度電漿化學氣相沉積 （high density plasma chemical vapor deposition，HDP-CVD）、可流動 CVD （flowable CVD，FCVD）（例如，在遠端電漿系統中沉積基於 CVD 的材料並進行後固化以使其轉化為另一種材料，例如氧化物）等或其組合。可以使用藉由任何可接受的製程形成其他絕緣材料。在所示實施例中，絕緣材料54是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，形成絕緣材料54使得多餘的絕緣材料54覆蓋鰭片52。雖然絕緣材料54繪示為單層，但一些實施例可以使用多層。例如，在一些實施例中，可以首先沿著基板50和鰭片52的表面形成襯層（未示出）。此後，可以在襯層上方形成如上述那些的填充材料。
在第5圖中，對絕緣材料 54施加去除製程以去除鰭片52上方的多餘絕緣材料 54。在一些實施例中，可以使用平坦化製程例如化學機械研磨 （chemical mechanical polish，CMP）、回蝕刻製程、或其組合等。平坦化製程暴露鰭片52，使得鰭片52的頂表面和絕緣材料54在平坦化製程完成後是齊平的。在鰭片52上保留遮罩的實施例中，平坦化製程可以暴露遮罩或去除遮罩，使得在平坦化製程完成後遮罩或鰭片52的頂表面分別與絕緣材料54是齊平的。
在第6圖中，凹蝕絕緣材料 54以形成淺溝槽隔離 （Shallow Trench Isolation，STI）區域 56。凹蝕絕緣材料 54使得在n型區域 50N和p型區域50P中的鰭片52的上部從從相鄰的STI區域56之間突出。此外，STI區域56的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如凹陷）或其組合。STI區域56的頂表面可以藉由適當的蝕刻形成為平坦的、凸的及/或凹的。可以使用可接受的蝕刻製程使 STI區域56凹陷，例如對絕緣材料54的材料有選擇性的蝕刻製程（例如，以比鰭片 52 的材料更快的速率蝕刻絕緣材料 54 的材料）。例如，可以使用例如稀氫氟酸（dilute hydrofluoric，dHF）去除氧化物。
關於第2圖至第6圖的製程只是描述可以如何形成鰭片52的一個例子。在一些實施例中，鰭片可以藉由磊晶生長製程來形成。例如，可以在基板50的頂表面上方形成介電層，並且可以通過介電層蝕刻溝槽以暴露下面的基板50。可以在溝槽中磊晶生長同質磊晶結構，並且可以使介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，可以將異質磊晶結構用於鰭片52。例如，第5圖中的鰭片52可以是經凹蝕的，並且不同於鰭片52的材料可以在積凹蝕的鰭片52上方磊晶生長。在這樣的實施例中，鰭片52包含經凹蝕的材料以及設置在經凹蝕的材料上方的磊晶生長材料。在更進一步的實施例中，可以在基板50的頂表面上方形成介電層，並且可以蝕刻穿過介電層的溝槽。然後可以使用不同於基板50的材料在溝槽中磊晶生長異質磊晶結構，並且可以凹蝕介電層，使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，磊晶生長的材料可以在生長期間進行原位摻雜，這可以避免之前和之後的佈植（儘管原位和佈植摻雜可以一起使用）。
更進一步，在n型區域50N（例如，NMOS區域）中磊晶生長與p型區域50P（例如，PMOS區域）中的材料不同的材料可能是有利的。在各種實施例中，鰭片52的上部可以由矽-鍺（Si xGe 1-x，其中x可以在0到1的範圍內）、碳化矽、純的或基本上純的鍺、III-V族化合物半導體、II-VI化合物半導體等來形成。例如，可用於形成III-V族化合物半導體的材料包含但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
此外，在第6圖中，可以在鰭片52及/或基板 50 中形成適當的井（未示出）。在一些實施例中，可以在 n 型區域 50N 中形成 P 井，並且可以在p型區域50P中形成N 井。在一些實施例中，P井或N井形成在n型區域50N和p型區域50P兩者中。
在具有不同井類型的實施例中，用於n型區域50N和p型區域50P的不同佈植步驟可以使用光阻及/或其他遮罩（未示出）來實現。例如，可以在n型區域50N中的鰭片52和STI區域56上方形成光阻。圖案化光阻以暴露基板50的p型區域50P。可以藉由使用旋塗技術形成光阻並且可以使用可接受的光微影技術圖案化光阻。一旦圖案化光阻，在p型區域50P中執行n型雜質佈植，並且光阻可以用作遮罩以基本上防止n型雜質佈植到n型區域50N中。 n型雜質可以是佈植於此區域中濃度等於或小於10 18cm -3，例如在約10 16cm -3和約10 18cm -3之間的磷、砷、銻等。在佈植之後，去除光阻，例如藉由可接受的灰化製程。
在佈植p型區域 50P 之後，在p型區域 50P中的鰭片52和STI 區域56上方形成光阻。圖案化光阻以暴露基板50的n型區域50N。可以藉由使用旋塗技術形成光阻並且可以使用可接受的光微影技術圖案化光阻。一旦圖案化光阻，可以在n型區域50N中執行p型雜質佈植，並且光阻可以用作遮罩以基本上防止p型雜質佈植到p型區域50P中。 p型雜質可以是佈植於此區域中濃度等於或小於10 18cm -3，例如在約10 16cm -3和約10 18cm -3之間的硼、氟化硼、銦等。在佈植之後，可以去除光阻，例如藉由可接受的灰化製程。
在n型區域50N和p型區域50P的佈植之後，可以執行退火以修復佈植損壞並活化佈植的p型及/或n型雜質。在一些實施例中，可以在生長期間原位摻雜磊晶鰭片的生長材料，這可以避免佈植（儘管原位和佈植摻雜可以一起使用）。
在第7A和7B圖中，在鰭片52 上形成虛設介電層 60。虛設介電層60可以是例如氧化矽、氮化矽、其組合等，並且可以根據可接受的技術沉積或熱生長。在虛設介電層60上方形成虛設閘極層62，並且在虛設閘極層62上方形成遮罩層64。可以在虛設介電層60上方沉積虛設閘極層62，然後平坦化，例如藉由CMP。可以在虛設閘極層62上方沉積遮罩層64。虛設閘極層62可以是導電或非導電材料並且可以選自包含非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物和金屬。可以藉由物理氣相沉積（PVD）、CVD、濺射沉積或用於沉積選定材料的其他技術來沉積虛設閘極層62。虛設閘極層62可以由對隔離區域（例如STI區56及/或虛設介電層60）的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層64可以包含一層或多層，例如，氮化矽、氮氧化矽等。在此示例中，跨越n型區域50N和p型區域50P形成單個虛設閘極層62和單個遮罩層64。應注意的是，僅為了說明的目的，顯示的虛設介電層60僅覆蓋鰭片52。在一些實施例中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56，在STI區域上方以及虛設閘極層62和STI區域56之間延伸。
在第7A圖和第7B圖所示的示例中，為了圖案化的目的，在遮罩層 64 上提供了幾個其他層。襯墊層65可以包含一層或多層，例如氧化矽、氮氧化矽、氧化鋁等，並且可以藉由任何合適的製程沉積，例如藉由PVD、CVD、濺射沉積或其他用於沉積選定材料的技術。在襯墊層65上方提供第二遮罩層66，其可以包含一層或多層，例如氮化矽、氮氧化矽等，其藉由物理氣相沉積（PVD）、CVD、濺射沉積或用於沉積選定材料的其他技術來沉積。底層67、中間層68和頂層69是三層光圖案化遮罩的層。這些層中的每一層可使用適合每一層的沉積製程連續沉積。根據一些本發明實施例，底層67和頂層69由光阻材料形成，其由有機材料形成。中間層68可以由無機材料形成，其可以是氮化物（例如氮化矽）、氧氮化物（例如氧氮化矽）、氧化物（例如氧化矽）等。中間層68相對於頂層69和底層67具有較高的蝕刻選擇性，因此頂層69用作圖案化中間層68的蝕刻遮罩，中間層68用作圖案化底層67的蝕刻遮罩。在這些層中的每一層都可以藉由適合於用於此層選定材料的沉積技術來沉積，例如藉由PVD、CVD、濺射、旋轉塗佈等。
在第7B圖中，頂層 69暴露於光圖案，並且此圖案被固定到頂層69的光阻材料中。在提供的示例中，剩餘的遮罩材料定義出將成為虛設閘極的樣子，然後其在閘極取代製程中被取代。這個製程將在下面更詳細地描述。
第8A圖到第16B圖繪示出製造實施例裝置中的各種額外的步驟。第8A圖到第16B圖繪示出n型區域50N和p型區域50P中的任何一個中的部件。例如，第8A圖到第16B圖所示的結構皆可以適用於n型區域50N和p型區域50P。 n型區域50N和p型區域50P的結構的差異（如果有的話）在伴隨著每個圖式的本文中描述。
第8A圖和第8B圖繪示出在一系列蝕刻製程已經將頂層69的圖案轉移到襯墊層65和遮罩層64之後（參見第7A圖和第7B圖）第7A圖和第7B圖的結構的放大部分，並產生襯墊75和遮罩74。一系列蝕刻製程包含執行蝕刻製程以將頂層69的圖案轉移到中間層68，然後執行使用經圖案化的中間層68作為蝕刻遮罩的另一蝕刻製程以將中間層 68 的圖案轉移到底層 67，然後執行使用經圖案化的底層 67 作為蝕刻遮罩的另一蝕刻製程以將底層 67 的圖案轉移到第二遮罩層66。可以重複任意次數沉積三層遮罩和圖案化第二遮罩層66以鎖定（lock in）用於設置在基板50上或基板50中的虛設閘極及/或其他裝置部件的圖案。蝕刻製程可以利用乾蝕刻技術，其使用對被蝕刻的材料層有選擇性的蝕刻劑氣體。然後將經圖案化的第二遮罩層66用作蝕刻遮罩，以將第二遮罩層66的圖案轉移到襯墊層65和遮罩層64，以形成襯墊75和遮罩74。在每個蝕刻製程中，遮罩層可能被蝕刻製程消耗掉，或者可能被隨後的蝕刻或灰化製程去除，這取決於被去除的材料。
第9圖、第10圖、第11A 圖和第11B圖繪示出虛設閘極層 62上方的連續蝕刻製程。在一些實施例中，虛設閘極層 62在三個不同的製程中被蝕刻，每個製程提供不同的蝕刻製程變數，使得隨後形成的虛設閘極72具有變化（varying）的剖面寬度。如將討論關於第13A圖至第13D圖，虛設閘極72可以具有幾種不同的配置（configuration），這取決於隨後形成的取代金屬閘極的期望特性。所提供的具有不同剖面寬度的客制（customized）虛設閘極72在回蝕刻隨後形成的取代閘極時，提供執行更可靠的回蝕之能力。
蝕刻製程76A、76B和76C的每一個可以包含乾蝕刻製程，其對蝕刻製程76A、76B和76C中的每一個使用不同比例的蝕刻電漿。在一些實施例中，蝕刻氣體包含HBr和Cl 2的混合物。調整HBr與Cl 2的比例提供蝕刻製程76A、76B和76C的每個階段不同的輪廓（profile）結果。HBr電漿的蝕刻速率比 Cl 2電漿慢，至少部分是因為電漿表面可利用的鹵素較少。由於 Br +離子的尺寸大於Cl +離子，離子通量 Br +小於Cl +，因此每個原子提供更多的蝕刻。約 3:1的HBr:Cl 2比例提供均勻的蝕刻結果，使得上面的遮罩層很好地轉移到下層上—即，下層的寬度與上面的遮罩層相同。約1.5:1的HBr:Cl 2比例導致比上面的遮罩層更多的橫向蝕刻，使得上面的遮罩層下方的經蝕刻的層比上面的遮罩層窄。約4:1的HBr:Cl 2比例導致比上面的遮罩層更少的橫向蝕刻，使得上面的遮罩層下方的經蝕刻的層比上面的遮罩層更寬。氣體混合物可以在各種比例之間過渡，以在每個所得蝕刻輪廓之間提供容易的過渡。
在第9圖中，蝕刻製程 76A 使用約 3:1 的 HBr:Cl 2比例，從而形成具有與遮罩74的寬度w1大約相同的寬度w2的虛設閘極72的上部72A。因此，遮罩74的寬度w1與上部72A的寬度w2之比例約為1:1。例如，遮罩74的寬度w1可以在大約15nm和17nm之間，並且上部72A的寬度w2也可以在大約15nm和17nm之間，但是也可以考慮並使用其他值。對虛設閘極72的第一高度70A執行蝕刻製程76A。在所示的實施例中，第一高度70A也對應於上部72A的高度，上部72A是虛設閘極72的一部分，其具有與遮罩74大約相同的寬度。部分蝕刻虛設閘極層62以去除其未被遮罩的部分，並且虛設閘極層62的剩餘部分通過第一高度70A對應於虛設閘極72的上部72A。用於蝕刻第一高度70A的時間可以在大約65秒和95秒之間。可以在約70sccm和300sccm之間的流速提供蝕刻氣體並且在蝕刻腔室中的壓力可以在約70torr和約90torr之間。藉由激發（energize）經由天線提供射頻（radio frequency，RF）訊號的射頻（RF）電源，可以將蝕刻氣體點燃成電漿。RF電源的頻率可以是_13到27_kHz。
在第10圖中，HBr:Cl 2的比例從約3:1 降低到約 1.5:1，並且在第二蝕刻製程 76B 中繼續蝕刻穿過虛設閘極層 62 的第二高度70B以形成部分虛設閘極72的部分的中間部分72B。比例可以在一段時間內突然或逐漸減小。蝕刻第二高度70B的時間可以在約145秒和205秒之間。在一些實施例中，HBr:Cl 2的比例可以在第二高度70B的總蝕刻時間的約10%到75%的時間內線性減小。隨著HBr:Cl 2的比例降低，中間部分72B的橫向蝕刻增加，導致中間部分72B的頸縮（necking）或變窄。遮罩74的寬度w1與中間部分的最窄部分處的寬度w3的比例可以是約10:9。例如，當寬度w1在約15和17nm之間時，寬度w3可以在約14到15nm之間。值得注意的是，第二高度70B不必與中間部分72B的高度相同。在所示的實施例中，中間部分72B被理解為比遮罩74窄的虛設閘極72的部分。當HBr:Cl 2的比例增加以蝕刻第三高度70C時，中間部分72B的寬度部分可以從寬度w3增加到並且可選地大於寬度w1。在蝕刻製程76B中，其他製程變量可以與蝕刻製程76A中使用的那些相同或相似。
在第11A圖和第11B圖中，HBr:Cl 2的比例從大約 1.5:1增加到約3:1和4:1之間，並且在第三蝕刻製程 76C 中繼續蝕刻通過虛設閘極層62的第三高度 70C，以去除虛設閘極72之間的虛設閘極層62的剩餘厚度，從而暴露出虛設閘極72之間的STI　56的上表面。蝕刻第三高度70C的時間可以在約125秒和185秒之間。在一些實施例中，HBr:Cl 2的比例可以在第三高度70C的總蝕刻時間的大約10%到75%的時間內線性增加。隨著HBr:Cl 2的比例增加，中間部分72B的橫向蝕刻減少，降低中間部分72B的頸縮或變窄，直到它連接下部72C。
在一些實施例中，HBr:Cl 2的比例增加到約3:1，並且下部 72C 具有與遮罩74的寬度w1大約相同的最大寬度w4。在其他實施例中， HBr:Cl 2的比例增加到約 4:1，並且下部 72C 的寬度具有最大寬度 w4，其可以大於遮罩 74 的寬度 w1。下部 72C 的最大寬度w4與遮罩的寬度w1可以在約9:10和10:9之間。例如，寬度w4可以在約14nm和約17.5nm之間。當HBr:Cl 2的比例增加到約3:1時，比例w4:w1 可以在約9:10和10:10之間。當 HBr:Cl 2的比例增加到約 4:1 時，比例w4:w1 可以在約10:10和10:9之間。
在一些實施例中，在蝕刻製程76C中，其他製程變量可以與在蝕刻製程76A中使用的那些相同或相似，然而，在其他實施例中，可以改變製程變量以提供比蝕刻製程76A和76B更溫和的蝕刻製程。例如，可以降低蝕刻劑流速、降低總離子能量等以提供較不激進的蝕刻。一旦它們通過蝕刻第三高度70C，可以提供更高的 HBr:Cl 2（約 4:1） 比例及/或改變其他製程變量以增加蝕刻製程 76C 的蝕刻選擇性，以降低對鰭片58的損壞。
第12圖繪示出在鰭片52上方的虛設閘極 72 的透視圖。如第12圖所示，組合蝕刻製程76A、76B和76C用於形成垂直於鰭片52並縱向延伸的虛設閘極 72。虛設閘極72覆蓋鰭片52的各自的通道區域58。遮罩74的圖案可用於將虛設閘極72中的每一個與相鄰的虛設閘極物理分離。虛設閘極72也可以具有縱向方向，其基本上垂直於各自的磊晶鰭片52的縱向方向。
因為虛設閘極72具有頸縮的受控輪廓，所以可以更好地控制用於形成取代金屬閘極的回蝕刻製程，如下面更詳細地解釋。因此，當製作自對準接觸件時，會降低不必要的短路風險並提高產率。
第13A圖、第13B圖、第13C圖和第13D圖根據一些實施例，繪示出的各種可選的配置。可以改變蝕刻製程76A、76B和76C以得到虛設閘極72的這種替代配置。根據一些實施例，可以使鄰近的閘極具有不同的輪廓。虛設閘極72的不同輪廓提供在執行取代金屬閘極的回蝕刻（參見第26圖）期間控制取代金屬閘極的高度的方式。虛設閘極72之間的距離D1可藉由改變蝕刻配方（etch recipe）來調整，如下所述。距離D1影響回蝕刻期間的蝕刻速率，因為它與每個虛設閘極72的輪廓有關。因此，可以藉由調整虛設閘極72的輪廓來實現不同的閘極高度，而不是例如，執行不同的回蝕刻製程。
第13A圖繪示出可以形成具有直側壁的一些虛設閘極72，而可以如上所述形成其他虛設閘極72。第13A圖中所示的實施例可以藉由遮蓋虛設閘極層62的將被不同地蝕刻的那些區域，然後改變蝕刻製程以實現期望的結果來實現。例如，可以使用類似於蝕刻製程76A的蝕刻製程來形成左側虛設閘極72的上部72A、中間部分72B和下部72C，同時遮蓋右側的虛設閘極72（或同時遮蓋對應於右側的虛設閘極72的虛設閘極層62的區域）。在兩個虛設閘極72中，可以在相同的蝕刻製程（例如，76A）中蝕刻上部72A，然後遮蓋虛設閘極層62中的一個或另一個以分別形成每一個虛設閘極72的剩餘部分。
第13B圖所示的實施例可以藉由執行與以上關於圖第13A圖描述的製程類似的製程（例如，包含遮蓋） 來實現，除了在右側形成罐形虛設閘極 72 之外，用於蝕刻第二高度70B（參見第10圖）的蝕刻製程 76B可以被調整為具有，例如，比例大約4:1的HBr:Cl 2。
第13C圖所示的實施例可以藉由執行與以上關於圖第13A圖描述的製程類似的製程（例如，包含遮蓋） 來實現，除了形成用於一些虛設閘極 72 （例如，在左側）的頸縮虛設閘極72，並形成用於其他虛設閘極72（例如，在右側）的罐形虛設閘極72。類似地，也可以包含直壁的虛設閘極72，如第13A圖所示。
第13D圖所示的實施例展示虛設閘極72也可以包含具有不同寬度的虛設閘極72，這取決於所形成的裝置的要求。可以通過以上關於第8A圖和第8B圖描述的圖案化來實現不同的寬度。
應當理解的是，可以組合第13A圖、第13B圖、第13C圖和第13D圖中所示的各種實施例而非用於限制額外的實施例。例如，一些實施例可以僅包含罐形虛設閘極72，一些實施例可以包含直壁和罐形虛設閘極72，一些實施例可以包含罐形和頸縮虛設閘極72，一些實施例可以包含直壁和頸縮虛設閘極72，一些實施例可以僅包含頸縮虛設閘極，並且一些實施例可以包含直壁、頸縮和罐形虛設閘極72。在所有這樣的組合中，虛設閘極72可以具有各種寬度。
第14A圖和第14B圖繪示出第11A圖和第11B圖中的結構，但是縮小到如第7A圖和第7B圖中所示的視圖。可以在虛設閘極72、遮罩74、襯墊75及/或鰭片52的暴露表面上形成閘極密封間隔物80。執行熱氧化或沉積然後非等向性蝕刻可以形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物80之後，可以執行用於輕摻雜源極/汲極（LDD）區域（未明確示出）的佈植。在具有不同裝置類型的實施例中，類似於上面在第6圖中討論的佈植，可以在n型區域50N上方形成遮罩，例如光阻，同時暴露p型區域50P，並且可以佈植適當類型（例如，p型）雜質到p型區域50P中的暴露的鰭片52中。然後可以去除遮罩。隨後，可以在暴露n型區域50N的同時，在p型區域50P上方形成遮罩，例如光阻，並且可以將適當類型的雜質（例如，n型）佈植到n型區域50N中的暴露的鰭片52中。然後可以去除遮罩。n型雜質可以是前面討論的任何n型雜質，p型雜質可以是前面討論的任何p型雜質。輕摻雜源極/汲極區域可以具有從約10 15cm -3到約10 19cm -3的雜質濃度。可以使用退火來修復佈植損壞並活化佈植的雜質。
在第15A圖和第15B圖中，沿著虛設閘極 72 和遮罩 74 的側壁在閘極密封間隔物 80 上形成閘極間隔物 86。閘極間隔物 86可以藉由共形沉積絕緣材料並隨後非等向性蝕刻絕緣材料來形成。閘極間隔物 86的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、碳氮化矽、或其組合等。如第15A圖和第15B 圖所示，閘極間隔物 86可以具有鋸齒狀(indented)側壁，其外形(contour)符合虛設閘極 72 的頸縮輪廓。
應注意的是，上述公開內容一般描述形成間隔物和LDD區域的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔物，可以使用不同順序的步驟（例如，在形成閘極間隔物86之前可以不蝕刻閘極密封間隔物80，產生「L形」閘極密封間隔物，可以形成和去除間隔物，及/或類似的）。此外，可以使用不同的結構和步驟形成n型和p型裝置。例如，可以在形成閘極密封間隔物80之前形成用於n型裝置的LDD區域，而可以在形成閘極密封間隔物80之後形成用於p型裝置的LDD區域。
在第16A圖和第16B圖中，在鰭片52中形成磊晶源極/汲極區域82。磊晶源極/汲極區域82 形成在鰭片52中，使得每個虛設閘極 72 設置在各自相鄰的磊晶源極/汲極區域82對之間。在一些實施例中，磊晶源極/汲極區域82可以延伸到鰭片52中，也可以穿透鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區域82與虛設閘極72藉由適當的橫向距離分離，使得磊晶源極/汲極區域82不會與隨後形成的得到的（resulting）FinFET的閘極短路。可以選擇源極/汲極區域82的材料以在各自通道區域58中施加應力，從而改善性能。
n型區域50N中的磊晶源極/汲極區域82可以藉由遮蓋p型區域50P和蝕刻n型區域50N中鰭片52的源極/汲極區域來形成。然後，在凹槽中磊晶生長n型區域50N中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包含任何可接受的材料，例如適用於n型FinFET的材料。例如，如果鰭片52是矽，則n型區域50N中的磊晶源極/汲極區域82可以包含在通道區域58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、矽磷化物等。n型區域50N中的磊晶源極/汲極區域82可以具有從鰭片52的各自表面凸起的表面並且可以具有刻面（facet）。
p型區域50P中的磊晶源極/汲極區域82可以藉由遮蓋n型區域50N和蝕刻p型區域50P中鰭片52的源極/汲極區域來形成，以在鰭片52中形成凹槽。然後，在凹槽中磊晶生長p型區域50P中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包含任何可接受的材料，例如適用於p型FinFET的材料。例如，如果鰭片52是矽，則p型區域50P中的磊晶源極/汲極區域82可以包含在通道區域58中施加壓縮應變的材料，例如矽-鍺、硼摻雜的矽-鍺、鍺、鍺錫等。p型區域50P中的磊晶源極/汲極區域82可以具有從鰭片52的各自表面凸起的表面並且可以具有刻面。
可以用摻質佈植磊晶源極/汲極區域82及/或鰭片52以形成源極/汲極區域，類似於先前討論的用於形成輕摻雜源極/汲極區域的製程，然後進行退火。源極/汲極區域的雜質濃度可以在約10 19cm -3和約10 21cm -3之間。源極/汲極區域的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區域82可以在生長期間原位摻雜。
由於磊晶製程用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區域82，磊晶源極/汲極區域的上表面具有橫向向外擴展超出鰭片52的側壁之刻面。在一些實施例中，這些刻面使同一FinFET的相鄰源極/汲極區域82合併，如第16C圖所示。在其他實施例中，在磊晶製程完成之後，相鄰的源極/汲極區域82保持分離，如第16D圖所示。在第16C圖和第16D圖所示的實施例中，形成閘極間隔物86，覆蓋在STI區域56上方延伸的鰭片52的側壁的一部分，從而阻擋磊晶生長。在一些其他實施例中，可以調整用於形成閘極間隔物86的間隔物蝕刻以去除間隔物材料以允許磊晶生長區域延伸到STI區域56的表面。
在第17A 圖和第17B 圖中，在第10A圖和第10B圖所示的結構上方沉積第一層間介電質 （interlayer dielectric，ILD）88。第一ILD 88可以由介電材料形成，並且可以藉由如CVD、電漿增強CVD（PECVD）或FCVD的任何合適的方法來沉積。介電材料可以包含磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、硼摻雜的磷矽酸鹽玻璃（boron-doped phospho-silicate glass，BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass，USG）等。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer，CESL） 87設置在第一ILD 88和磊晶源極/汲極區域82、遮罩74和閘極間隔物86之間。CESL 87可以包含介電材料，例如、氮化矽、氧化矽、氧氮化矽等，其蝕刻速率低於上面的第一ILD 88的材料。
在第18A圖和第18B圖中，可以執行如 CMP 的平坦化製程以使第一 ILD 88的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程也可以去除虛設閘極72上的遮罩74，以及沿著遮罩74側壁的部分閘極密封間隔物80和閘極間隔物86。在平坦化製程之後，虛設閘極72的頂表面、閘極密封間隔物80、閘極間隔物86和第一ILD 88是齊平的。因此，虛設閘極72的頂表面通過第一ILD 88暴露。在一些實施例中，可以保留遮罩74，在這種情況下，平坦化製程使第一ILD 88的頂表面與遮罩74的頂表面齊平。
在一些實施例中，在平坦化製程之後，可以使用可接受的蝕刻製程凹蝕ILD 88的上表面，例如對ILD 88的材料有選擇性的蝕刻製程（例如，以比鰭片虛設閘極 72和閘極間隔物 86 的材料更快的速率蝕刻ILD 88的材料）。例如，可以使用例如稀氫氟酸（dHF）去除氧化物。在凹蝕ILD 88之後，可以在凹槽中沉積自對準遮罩層89，然後可以平坦化自對準遮罩層89的上表面以再次暴露虛設閘極72的上表面。
第19A圖和第19B圖至第28A圖和第28B圖繪示出閘極取代製程，其中去除虛設閘極 72 並以金屬閘極取代。在蝕刻步驟中去除虛設閘極72和遮罩74（如果存在的話），從而形成凹槽90。也可以去除凹槽90中的部分虛設介電層60。在一些實施例中，僅去除虛設閘極72，並且保留虛設介電層60且其被凹槽90暴露。在一些實施例中，從晶粒的第一區域中的凹槽90去除（例如，核心邏輯區域）虛設介電層60，並保留在晶粒的第二區域（例如，輸入/輸出區域）中的凹槽90中。在一些實施例中，藉由非等向性乾蝕刻製程去除虛設閘極72。例如，蝕刻製程可以包含使用反應氣體的乾蝕刻製程，此反應氣體選擇性地蝕刻虛設閘極72，而很少或不蝕刻自對準遮罩層89或閘極間隔物86。每個凹槽90暴露及/或位於各自鰭片52的通道區域58上。每個通道區域58設置在相鄰的磊晶源極/汲極區域82對之間。在去除期間，當蝕刻虛設閘極72時，虛設介電層60可以用作蝕刻停止層。然後可以在去除虛設閘極72之後可選地去除虛設介電層60。得到的凹槽90可以襯有間隔物層80並且具有對應於虛設閘極72的形狀，例如具有沙漏形狀、側鋸齒矩形、頸縮矩形，如第19A圖和第19B圖所示。
第20A圖、第20B圖和第20C圖繪示出，在一些實施例中，可以藉由虛設閘極72去除製程凹蝕閘極間隔物80或者可以在去除虛設閘極72之後藉由可接受的蝕刻製程可選地蝕刻閘極間隔物80。在第20A圖中，凹蝕閘極間隔物80使之與開口90的頸部的最窄部分大致上齊平。在第20B圖中，部分凹蝕閘極間隔物80，使得它們落入開口90的上部，例如，如圖所示，開口90開始變窄。在第20C圖中，凹蝕閘極間隔物80到開口90的頸部的最窄部分下方的點。在一些實施例中，在此製程沒有蝕刻閘極間隔物80，但可以在隨後的回蝕刻取代金屬閘極的金屬層的製程中蝕刻。
在第21A圖、第21B圖、第22A圖、第22B圖、第23A圖和第23B圖中，形成用於取代閘極的閘極介電層 92、閘極調整層93和閘極電極 94。第24A圖、第24B圖、第24C圖和第24D圖繪示出第23B圖中勾勒的虛線區域的詳細視圖。在第21A圖和第 21B 圖中，閘極介電層92包含沉積在凹槽90中的一個或多個層，例如在鰭片52的頂表面和側壁上以及在閘極密封間隔物 80/閘極間隔物86 的側壁上。閘極介電層92也可以形成在自對準遮罩層89的頂表面上。在一些實施例中，閘極介電層92包含一個或多個介電層，例如一或多層的氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。例如，在一些實施例中，閘極介電層92包含藉由熱或化學氧化形成的氧化矽的界面層和上面的高介電常數（high-k）介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層92可以包含k值大於約7.0的介電層。閘極介質層92的形成方法可以包含分子束沉積（Molecular-Beam Deposition，MBD）、原子層沉積（atomic layer deposition，ALD）、PECVD等。在部分虛設閘極介電質60保留在凹槽90中的實施例中，閘極介電層92包含虛設閘極介電質60的材料（例如，SiO 2）。
然後沉積閘極調整層93。閘極調整層93可以包含可以以控制閘極的閾值操作電壓的方式沉積的各種功函數層和襯層。裝置的不同區域可以具有不同的閾值電壓，並且可以使用不同的層配置來調整各種閾值電壓。下面關於第24A圖、第24B圖、第24C圖和第24D圖提供閘極調整層的不同配置的示例。
在第22A圖和第22B圖中，可以藉由將填充材料沉積到凹槽90中以完成閘極電極 94 的形成來形成閘極電極94。閘極電極94和閘極調整層 93 可以包含含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或它們的多層。
在第23A圖和第23B圖中，在填充凹槽90之後，可以執行如 CMP 的平坦化製程以去除閘極介電層 92、閘極調整層 93和閘極電極94在自對準遮罩層89的頂表面上方的剩餘部分。閘極電極94、閘極調整層93和閘極介電層92的材料的剩餘部分因此形成得到的FinFET的取代閘極。閘極電極94、閘極調整層93和閘極介電層92可以統稱為「閘極堆疊」。閘極和閘極堆疊可以沿著鰭片52的通道區域58的側壁延伸。因為凹槽90具有頸縮輪廓，因此所得的閘極堆疊也具有頸縮輪廓，這有助於均勻的回蝕刻，如下面進一步討論。
n型區域50N和p型區域50P中的閘極介電層92的形成可以同時發生，使得每個區域中的閘極介電層92由相同的材料形成，並且閘極調整層93和閘極電極94的形成可以同時發生，使得每個區域中的閘極電極94由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可以藉由不同的製程形成，使得閘極介電層92可以是不同的材料，每個區域中的閘極調整層93及/或閘極電極94可以藉由不同的製程形成，使得閘極電極94可以是不同的材料。當使用不同的製程時，可以使用各種遮蓋步驟來遮蓋和暴露適當的區域。
在第24A圖、第24B圖、第24C圖和第24D圖中，繪示出閘極調整層93的各種配置的示例。應當理解的是，在第24A圖、第24B圖、第24C圖和第24D圖中為每一層提供的示例僅僅是示例並且不旨在進行限制。可以以另一種順序使用其他系列的層來實現閾值電壓的其他配置。第24A圖、第24B圖、第24C圖和第24D圖的每個配置可以在FinFET的不同裝置區域中使用，以用於調節每個不同裝置區域的閾值電壓。裝置區域50A、50B、50C和50D可以是n型裝置區域50N及/或p型裝置區域50P的子集。換言之，裝置區域50A、50B、50C和50D的各種閘極層的討論可以應用於n型裝置區域50N和p型裝置區域50P中的一個或兩個，以及每個的材料可以相同或不同，取決於裝置區域50A（或50B、50C或50D）是在n型裝置區域50N還是p型裝置區域50P中。當在一個區域而不是另一區域中形成層時，可以使用各種遮蓋步驟來遮蓋及/或暴露適當的區域。類似的參考用於指以類似方式形成的類似材料，然而，材料選擇可以變化，取決於特定區域中的裝置導電率（n型對p型）。
在第24A圖中，層92可以是高介電常數介電層。功函數層93A可以是n型功函數金屬層。功函數層93A的材料可以選自TiC、TaC、TiAlC、Ti、Al等或其組合。可以使用ALD、CVD等來沉積功函數層93A，並且沉積為共形層，其延伸到凹槽90中並且也具有在自對準遮罩層89頂部上的部分。根據一些實施例，可以使用如TiN的金屬氮化物來形成黏著層93B，並且可以使用如TaN的其他材料。根據一些實施例，可以使用ALD形成黏著層93B，並且沉積為保形層，其延伸到凹槽90中並且也具有在自對準遮罩層89上方的部分。
在第24B圖中，額外的功函數層 93C 可以插入在閘極介電層 92 和功函數層 93A 之間。藉由插入額外的功函數層93C，改變此閘極的閾值電壓。功函數層93C可以具有p型功函數。功函數層93C的材料可以選自如TiN、TaN、Ti xAl yN、Ti xSi yN、WC xN y、MoC xN y等或其組合的複合材料（compound material）（整數x和y表示原子數）。功函數層93C的材料也可以選自如Au、Pt、Pd、W等的元素材料或其合金。功函數層93C的材料也可以包含摻雜有上述元素材料的複合材料。可以使用ALD、CVD等來沉積第一功函數層93C，並且可以沉積為共形層，其延伸到凹槽90中並且也可以具有在自對準遮罩層89上方的部分。
在第24C圖中，代替包含功函數層93C，使用另一個功函數層93D。功函數層93D可以具有第二p型功函數。根據一些實施例，第二功函數不同於功函數層93C的第一功函數，並且可以大於或小於功函數層93C的第一功函數。第一功函數與第二功函數之間的差值可以大於約50mV，並且可以在約50mV和約150mV之間的範圍內，也可以採用更大或更小的差值。功函數層93D的材料可以選自用於形成功函數層93C的相同（或不同）群組的候選材料，而功函數層93C和93D的材料彼此不同。可以使用ALD、CVD等來沉積功函數層93D，並且沉積為共形層，其延伸到凹槽90中並且也具有在自對準遮罩層89上方的部分。
在第24D圖中，除了功函數層93D之外，沉積和使用額外的功函數層93E。功函數層93E可以具有不同於功函數層93C的第一功函數和功函數層93D的第二功函數的第三p型功函數。根據一些實施例，第三功函數不同於並且可以大於或小於第一功函數和第二功函數中的任一個。第三功函數與第一和第二功函數中的任一個之間的差值可以大於約50mV，並且可以在約50mV和約150mV之間的範圍內，同時可以採用更大或更小的差值。功函數層93E的材料可以選自功函數層93C和93D的相同或不同群組的候選材料。功函數層93C、93D和93E的材料可以每個都不同。例如，功函數層93C、93D和93E可以分別由具有彼此功函數差異相對大的TiN、WCN和TiSiN形成。可以使用ALD、CVD等來沉積功函數層93E，並且沉積為共形層，其延伸到凹槽90中並且也具有在自對準遮罩層89上方的部分。
如上文關於第23B圖所述，在沉積閘極調整層 93 和閘極電極94的各個層之後，可以平坦化閘極介電層 92、閘極調整層 93 和閘極電極94的上表面以使上表面相互齊平。
在第25A圖和第25B圖中，執行回蝕刻製程以凹蝕閘極介電層 92、閘極調整層 93和閘極電極94。凹蝕這些結構提供間隔，使得隨後形成的自對準接觸件可以形成到源極/汲極區域82，而不會有源極/汲極接觸件（即，到源極區域及/或汲極區域的接觸件）和閘極接觸件之間的潛在短路的風險。因為各種裝置區域（例如裝置區域50A、50B、50C和50D）可以具有不同的閘極調整層93，因此通常難以在回蝕刻製程之後控制保留多少閘極堆疊。因此，回蝕刻製程通常會導致裝置區域之間的閘極高度不同。這是不期望的，因為在這種情況下，用於回蝕刻的過多的蝕刻可能會損害閘極堆疊下面的鰭片/通道區域，而過少的蝕刻可能會導致隨後形成的閘極接觸件和源極/汲極接觸件之間出現不期望的洩漏（leakage）或短路。
然而，本發明實施例藉由使用閘極堆疊的頸縮輪廓解決了這個問題。由於閘極堆疊藉由自對準蝕刻而凹蝕，頸縮輪廓導致在此區域閘極堆疊的蝕刻減慢。例如，裝置區域50A中的第一閘極堆疊的蝕刻速率可以是w，裝置區域50B中的第二閘極堆疊的蝕刻速率可以是x，裝置區域50C中的第三閘極堆疊的蝕刻速率可以是y，並且裝置區域50D中的第四閘極堆疊的蝕刻速率可以是z，其中w＞x＞y＞z。結果，裝置區域50A中的閘極堆疊比裝置區域50D中的閘極堆疊減少得更快。然而，當蝕刻到達閘極堆疊的頸縮部分時，每個蝕刻速率都會變慢，從而允許其他區域中的蝕刻有時間趕上，因而產生更均勻和更好控制的閘極堆疊保留高度。在蝕刻製程中的某個時間點，隨著閘極堆疊開始通過頸部變窄，蝕刻速率w減慢，使得w＜x。由於閘極堆疊的頸縮部分的尺寸，蝕刻速率w可以繼續減慢直到w＜y，並且繼續減慢直到 w＜z。當蝕刻速率w低於蝕刻速率x時，裝置區域50B中的蝕刻相對於裝置區域50A中的蝕刻更快，允許裝置區域50B中經凹蝕的閘極堆疊與裝置區域50A中經凹蝕的閘極堆疊更靠近地拉平（more closely even out with）。當蝕刻速率w低於蝕刻速率 y 時，裝置區域50C中的蝕刻相對於裝置區域50A中的蝕刻更快，允許裝置區域 50C中的經凹蝕的閘極堆疊與裝置區域50A中的經凹蝕的閘極堆疊更靠近地拉平。當蝕刻速率w低於蝕刻速率z時，裝置區域50D中的蝕刻相對於裝置區域50A中的蝕刻更快，允許裝置區域50D中的經凹蝕的閘極堆疊與裝置區域50A中的經凹蝕的閘極堆疊更靠近地拉平。使用相對於蝕刻速率y和z的蝕刻速率x以及相對於蝕刻速率z 的蝕刻速率 y實現類似的效果。
此原理繪示在第26圖和第27圖中。在時間 t 0處，裝置區域50A中的結構比裝置區域 50B、50C和50D中被蝕刻的更多，裝置區域 50B中的結構比裝置區域50C和50D中被蝕刻更多，裝置區域50C中的結構比在裝置區域50D中被蝕刻的更多。虛線與周圍結構的頂部之間之距離反映出蝕刻速率之間的關係。在時間 t n，蝕刻速率的實際差異已顯著縮小，即，每條虛線與周圍結構的頂部之間的距離通過周圍結構的頸縮部分彼此更靠近。
在第27圖中，在時間t 0，蝕刻速率 w，開始減慢，並且在時間t 1，蝕刻速率w變得小於蝕刻速率x。在時間t 2，蝕刻速率w變得小於蝕刻速率y，並且在時間t 3，蝕刻速率w變得小於蝕刻速率z。在時間t 4，蝕刻速率x變得小於蝕刻速率y，並且在時間t 5，蝕刻速率x變得小於蝕刻速率z。在時間t 6，蝕刻速率y變得小於蝕刻速率z。在時間t x，所有蝕刻都在裝置區域50A、50B、50C和50D的頸部內，並且蝕刻速率恢復到它們的原始關係，即，w＞x＞y＞z。然而，蝕刻速率的差異小於最初的差異。當蝕刻速率的關係反轉時，裝置區域50A、50B、50C和50D中的每一個中的蝕刻深度變得彼此更靠近。當考慮到蝕刻速率減慢時，實現的或有效的蝕刻速率相對於每個蝕刻速率變得標準化（normalized）。例如，蝕刻速率w、x、y和z最初可以彼此相差約25%內。完成蝕刻製程時的總有效蝕刻速率w、x、y和z可以在彼此約5%內。
再次參考第25A圖和第25B圖，可以執行回蝕刻直到閘極填充物 94 的上表面處於或低於閘極間隔物80之間的頸部的最窄寬度。超過鰭片52和通道區域58的閘極填充物 94的高度可以在約6nm至約16nm的範圍內。如果高度太大，則可能在隨後形成的源極/汲極接觸件和金屬閘極之間發生短路，然而，如果高度太小，則可能損害下面的鰭片52及/或通道區域58。
在第28A圖和第28B圖中，可以在經凹蝕的閘極堆疊上方形成可選的金屬蓋層 95。可以藉由可接受的沉積製程形成可選的金屬蓋層95，例如藉由PECVD、ALD、PVD、電鍍、化學鍍等。例如，在一些實施例中，可以使用對金屬具有高選擇性的前驅物，與合適的反應氣體反應並形成可選的金屬蓋層95。可選的金屬蓋層95可以由任何合適的材料製成，例如如鎢、氮化鎢、氟化鎢等或其組合。
在第29A圖和第29B圖中，在閘極堆疊 （包含閘極介電層 92、閘極調整層 93 和對應的閘極電極 94）上方形成閘極遮罩 96，且閘極遮罩 96 可以設置在閘極隔離層 86 的相對部分之間和ILD 88 的相對側壁之間。閘極遮罩 96可以包含一或多層介電材料，例如氮化矽、氮氧化矽等，填充在凹槽中，然後藉由平坦化製程以去除在自對準遮罩層89上方延伸的介電材料的多餘部分。閘極遮罩96用於形成與源極/汲極區域的自對準接觸件，以防止過度蝕刻到閘極結構中。因為可以在區域50A、50B、50C和50D中的每一個中以在5%以內的實現的蝕刻速率來執行凹蝕閘極堆疊，所以區域50A、50B、50C和 50D中的每一個中的閘極遮罩96的厚度也可以在彼此的大約 5%以內。
第29B圖示出了閘極堆疊、閘極間隔物86、閘極遮罩96和鰭片52高度的多個尺寸。距離a是閘極堆疊的頂部的寬度。當凹蝕閘極堆疊時，它會凹陷到閘極堆疊的最窄寬度或低於此點，因此距離a大約對應於寬度w3（參見第10圖）。距離b是閘極堆疊與通道區域58中鰭片52的上表面的界面處的閘極堆疊的寬度。距離c是在閘極電極邊緣處的鰭片52的上表面上方的閘極高度。距離d是在閘極電極94中間處的鰭片52的上表面上方的閘極高度。距離e是與閘極堆疊相鄰的閘極間隔物86的寬度。距離f是相鄰閘極之間閘極到閘極的距離。相鄰的閘極部分顯示為虛線輪廓。距離g是閘極堆疊上方的閘極遮罩96的厚度或高度。距離 h 是在源極/汲極區域 82上方的ILD 88和自對準遮罩層89的厚度或高度。距離i對應於從基板50突出的鰭片52 的高度。角度j是與水平參考線相比，閘極堆疊頂表面的角度。
可以相對於彼此設置上述距離和尺寸以確保適當的裝置性能。如上所述，閘極堆疊的頸部導致蝕刻速率降低，從而獲得更均勻的蝕刻結果。為了有效降低蝕刻速率，距離a可介於約10與15nm之間。在各種閘極層（閘極介電層92、閘極調整層93、閘極電極94）的沉積中，為了避免形成空洞，距離b對應於閘極堆疊與鰭片52界面處的寬度可以在約13和20nm之間。此外，距離b應大於或等於a，a:b的比例可以為約0.5至0.8。為了避免金屬閘極與後續形成的源極/汲極接觸件之間發生短路，對應於在金屬閘極的邊緣處的閘極高度的距離c小於或等於約40nm，當閘極介電層92、閘極調整層93和閘極電極94的平坦化（參見第23A圖和第24B圖）時可設置距離c。類似地，對應在金屬閘極的中間處的閘極高度的距離d也小於或等於約40nm。此外，c:d 的比例在約0.5和2之間。如上所述，在凹蝕閘極堆疊時，為了避免損害鰭片，距離d可以大於0並且應該大於或等於約 6nm以確保適當的閘極功能和可接受的電性能。如果沒有適當的閘極功能，得到的最終產品的效率將降低，消耗過多的功率，並因效率低/性能差而產生過多的熱。
為了避免ILD 88或自對準遮罩層89的損失，對應於閘極間隔物86寬度的距離e可以在約5和13nm之間。從閘極到閘極的距離f可以在20與30nm之間。閘極遮罩96的高度的距離g對應於凹蝕閘極堆疊的深度，其可以在約40和75nm之間。距離h與距離d之比例，其中h對應於源極/汲極區域84上方的ILD 88和自對準遮罩層89的高度，並且其中d對應於鰭片上方的閘極高度，可以介於大約2和8之間。這個比例為形成源極/汲極接觸件（如下面討論）提供更好的蝕刻寬裕度（etching window）。對於適當的閘極功能和提高的電性能，鰭片高度的距離i與鰭片上方的閘極高度的距離 d 相關。d:i的比例可以在約0.1和0.7之間。閘極堆疊的頂表面的角度j可以小於或等於45度，包含小於0度的負角度，例如高達-45度，以助於避免金屬閘極和隨後形成的源極/汲極接觸件之間的短路。
在第30圖中，在第一 ILD 88 上方和自對準遮罩層 89上方沉積第二 ILD 108。在一些實施例中，第二 ILD 108是藉由可流動 CVD 方法形成的可流動膜。在一些實施例中，第二ILD 108由如PSG、BSG、BPSG、USG等的介電材料形成，並且可以藉由如CVD和PECVD的任何合適的方法來沉積。隨後形成的閘極接觸件110穿過第二ILD 108和閘極遮罩96以接觸經凹蝕的閘極電極94或可選的金屬蓋層95的頂表面。
在第31圖中，通過第二 ILD 108、通過自對準遮罩層89和通過ILD 88 形成源極/汲極接觸開口 109，以暴露源極/汲極區域 82。可以使用自對準蝕刻技術來執行源極/汲極接觸開口109，使得閘極遮罩96可以成為用於形成開口109的蝕刻遮罩的一部分。作為自對準蝕刻製程的結果，蝕刻開口109可以部分地蝕刻閘極遮罩96、CESL 87和閘極間隔物86。用於形成閘極接觸件的開口也可以通過第二ILD 108和通過閘極遮罩96來形成，然而，這樣的閘極接觸開口可以形成在平行剖面中。開口109和閘極接觸開口可以使用可接受的光微影和蝕刻技術形成，然而，由於自對準蝕刻製程，開口109可以跨越（span over）多個閘極以同時形成多個源極/汲極接觸件。
在第32A圖和第32B圖中，形成閘極接觸件110和源極/汲極接觸件112。如擴散阻障層、黏附層等的襯層（未示出）和導電材料形成在開口109中和閘極開口中。襯層可以包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。
在第33A圖和第33B圖中，可以執行如 CMP 的平坦化製程以從 ILD 108 的表面去除多餘的材料。在開口中剩餘的襯層和導電材料形成源極/汲極接觸件 112 和閘極接觸件110。可以執行退火製程以在磊晶源極/汲極區域82和源極/汲極接觸件 112之間的界面處形成矽化物。源極/汲極接觸件 112物理和電耦合到磊晶源極/汲極區域82，並且閘極接觸件110物理和電耦合到閘極電極106。源極/汲極接觸件 112和閘極接觸件110可以在不同的製程中形成，或者可以在相同的製程中形成。
在一些實施例中，例如第33A圖和第33B圖所示，平坦化製程可以繼續去除ILD 108和可選地去除閘極遮罩96的一部分，以將源極/汲極接觸件112彼此分離。替代地，源極/汲極接觸件112可以橋接在一些閘極堆疊上方。可以執行額外的製程，例如在結構上形成內連線並將閘極或源極/汲極耦合到其他部件或裝置。
所公開的FinFET實施例還可應用於奈米結構裝置，例如奈米結構（例如，奈米片、奈米線、全繞式閘極等）場效電晶體 （nanostructure field effect transistors，NSFET）。在一個NSFET實施例中，鰭片被奈米結構替代，奈米結構藉由圖案化通道層和犧牲層的交替層的堆疊而形成。以類似於上述實施例的方式形成虛設閘極堆疊和源極/汲極區域。在去除虛設閘極堆疊之後，可以部分或完全去除通道區域中的犧牲層。取代閘極結構的形成方式與上述實施例類似，取代閘極結構可以部分或完全填充藉由去除犧牲層留下的開口，並且取代閘極結構可以部分或完全圍繞NSFET 裝置的通道區域中的通道層。可以以與上述實施例類似的方式形成ILD和到取代閘極結構和源極/汲極區域的接觸件。可以如美國專利號 9,647,071 中公開的那樣形成奈米結構裝置，其藉由引用其整體併入本文。
實施例有利地提供了一種蝕刻虛設閘極電極的方式，以具有特定剖面輪廓，此剖面輪廓可以具有鋸齒狀側壁、形成頸部或沙漏形狀、直側壁、或擴展側壁以形成罐狀。隨後取代虛設閘極電極並將輪廓轉移到取代金屬閘極。一些實施例有利地提供了一種使用具有多個電壓閾值的裝置區域的自對準接觸件方案的方式。在形成金屬閘極堆疊之後，金屬閘極堆疊在通道區域上方具有窄頸或沙漏形狀。當執行閘極堆疊的回蝕刻，以為用於自對準接觸件方案的閘極遮罩提供空間時，可以同時蝕刻所有取代閘極堆疊。因為閘極堆疊可以具有不同的配置來實現多閾值電壓調整，所以閘極堆疊的蝕刻速率在不同的裝置區域中是不同的。當閘極堆疊蝕刻延伸到窄頸部分時，蝕刻速率減慢，從而為來自較慢蝕刻速率的蝕刻距離趕上來自較快蝕刻速率的蝕刻距離提供時間。因此，對於每個取代閘極堆疊，標準化總有效蝕刻速率，並且所得閘極高度更均勻。
本發明實施例提供了一種半導體裝置，包含：半導體鰭片，延伸於基板之上；閘極結構，設置於半導體鰭片上方，閘極結構垂直延伸於半導體鰭片，閘極結構包括：閘極介電層、一或多個功函數層、閘極電極、及設置於閘極電極上方的閘極遮罩，其中在閘極電極的頂部處的閘極結構的寬度比在與半導體鰭片的上表面的交界處的閘極結構的寬度窄；一對閘極間隔物，設置於閘極結構的相對側上；磊晶結構，設置於半導體鰭片中的該對閘極間隔物的一側上；接觸件，垂直延伸以物理接觸磊晶結構，接觸件更接觸該對閘極間隔物的第一閘極間隔物與閘極遮罩。
在一些實施例中，在閘極遮罩的上表面處的閘極遮罩的寬度比在閘極電極的頂部處的閘極結構的寬度大。
在一些實施例中，閘極遮罩的厚度比在半導體鰭片正上方的閘極電極的厚度大。
在一些實施例中，接觸件連續延伸到閘極遮罩的上表面，以接觸對閘極間隔物的第二閘極間隔物。
在一些實施例中，閘極結構為第一閘極結構，更包括：第二閘極結構，包括：第二閘極介電層、一或多個第二功函數層、第二閘極電極、及設置於第二閘極電極上方的第二閘極遮罩，其中一或多個第二功函數層包括至少一功函數層，其包括與第一閘極結構的一或多個功函數層不同的材料。
在一些實施例中，第一閘極結構的閘極遮罩的厚度為第二閘極遮罩的厚度的5%內。
在一些實施例中，第二閘極結構具有與第一閘極結構不同的閾值電壓設計，且其中接觸件為自對準接觸件。
在一些實施例中，更包括於閘極電極上方的金屬蓋層，其介於閘極遮罩與閘極電極之間，金屬蓋層延伸並接觸於閘極電極的上表面上方與一或多個功函數層的上表面上方。
本發明實施例提供了一種半導體裝置的形成方法，包含：形成從基板延伸的鰭片；形成虛設閘極層於鰭片上方；蝕刻虛設閘極層的上部分，以藉由第一蝕刻製程形成虛設閘極結構的上部分；蝕刻虛設閘極層的中部分，以藉由第二蝕刻製成形成閘極結構的中部分；蝕刻虛設閘極層的下部分，以藉由第三蝕刻製程形成虛設閘極結構的下部分，其中虛設閘極結構的中部分的寬度與虛設閘極結構的下部分的寬度不同。
在一些實施例中，更包括：形成多個閘極間隔物於虛設閘極結構的相對側上；去除介於多個閘極間隔物之間的虛設閘極結構，以形成第一開口；以及設置取代金屬閘極結構於第一開口中，取代金屬閘極結構具有對應於虛設閘極結構的上部分的上部分、對應於虛設閘極結構的中部分的中部分、以及對應於虛設閘極結構的下部分的下部分，其中取代金屬閘極結構的中部分具有與取代金屬閘極結構的下部分不同的寬度。
在一些實施例中，取代金屬閘極結構的中部分具有多個弧形側壁（curved sidewalls），其形成頸部，頸部設置於上部分與下部分之間。
在一些實施例中，更包括：蝕刻取代金屬閘極結構以凹蝕取代金屬閘極結構的上表面並使之與頸部齊平或於頸部下方，其中在蝕刻取代金屬閘極結構的期間，取代金屬閘極結構的蝕刻速率在取代金屬閘極結構弧形的多個側壁處減低。
在一些實施例中，第一蝕刻製程與第二蝕刻製程各自使用第一蝕刻劑與第二蝕刻劑的比例，其中用於第一蝕刻製程中的第一蝕刻劑與第二蝕刻劑的第一比例與用於第二蝕刻製程中的第一蝕刻劑與第二蝕刻劑的第二比例不同。
在一些實施例中，第二蝕刻製程與第三蝕刻製程各自使用第一蝕刻劑與第二蝕刻劑的比例，其中用於第二蝕刻製程中的第一蝕刻劑與第二蝕刻劑的第二比例與用於第三蝕刻製程中的第一蝕刻劑與第二蝕刻劑的第三比例不同。
在一些實施例中，更包括：當繼續蝕刻虛設閘極層的中部分時，藉由調節第二比例到第三比例，從第二蝕刻製程過渡到第三蝕刻製程。
在一些實施例中，其中蝕刻上部分使用蝕刻遮罩，上部分具有與蝕刻遮罩相同寬度，其中蝕刻中部分使用蝕刻遮罩，蝕刻遮罩比中部分寬。
本發明實施例提供了一種半導體裝置的形成方法，包含：蝕刻虛設閘極層以於第一裝置區域中形成第一虛設閘極，第一虛設閘極設置於從基板突出的第一鰭片上方；蝕刻虛設閘極層以於第二裝置區域中形成第二虛設閘極，第二虛設閘極設置於從基板突出的第二鰭片上方；形成第一組多個閘極間隔物於第一虛設閘極的相對側上；形成第二組多個閘極間隔物於第二虛設閘極的相對側上；蝕刻第一虛設閘極與第二虛設閘極以去除第一虛設閘極與第二虛設閘極，以在第一組多個閘極間隔物之間形成第一開口，並在第二組多個閘極間隔物之間形成第二開口；沉積第一閘極結構於第一開口中，第一閘極結構包括第一組多個閘極調整層與第一閘極電極；沉積一第二閘極結構於第二開口中，第二閘極結構包括第二組多個閘極調整層與第二閘極電極，第二組多個閘極調整層具有與第一組多個閘極調整層不同的材料組成；以第一蝕刻速率凹蝕第一閘極結構；以第二蝕刻速率凹蝕第二閘極結構，第二蝕刻速率比第一蝕刻速率慢；以及當凹蝕第一閘極結構時，將第一蝕刻速率降低到比第二蝕刻速率小。
在一些實施例中，蝕刻第一虛設閘極以具有中部分，其具有多個弧形側壁，多個弧形側壁朝向彼此彎曲以形成第一頸部，其中在對應第一頸部的第一閘極結構的一部分處蝕刻第一閘極結構時，降低第一蝕刻速率發生。
在一些實施例中，更包括：在凹蝕第一閘極結構之後，形成閘極遮罩於第一閘極結構上方，其中閘極遮罩的底表面的寬度比第一閘極結構的底表面窄。
在一些實施例中，更包括：形成一第一介電層於一第一磊晶區域上方，第一磊晶區域鄰近於第一組多個閘極間隔物；以及蝕刻接觸開口穿過第一介電層，蝕刻使用閘極遮罩作為蝕刻遮罩，以去除於第一磊晶區域上方的第一介電層的一部分。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板 50A,50B,50C,50D:裝置區域 50N:n型區域 50P:p型區域 51:分隔物 52:鰭片 54:絕緣材料 56:淺溝槽隔離 （STI）區域/隔離區域 58:通道區域 60:虛設介電層 62:虛設閘極層 64:遮罩層 65:襯墊層 66:第二遮罩層 67:底層 68:中間層 69:頂層 70A:第一高度 70B:第二高度 70C:第三高度 72:虛設閘極 72A:上部 72B:中間部分 72C:下部 74:遮罩 75:襯墊 76A,76B,76C:蝕刻製程 80:閘極密封間隔物/間隔物層 82:磊晶源極/汲極區域 86:閘極間隔物 87:接觸蝕刻停止層/CESL 88:第一層間介電質/第一ILD/ILD 89:自對準遮罩層 90:凹槽/開口 92:閘極介電層 93:閘極調整層 93A:功函數層 93B:黏著層 93C:（額外的/第一）功函數層 93D:功函數層 93E:功函數層 94:閘極電極/閘極填充物 95:（可選的）金屬蓋層 96:閘極遮罩 108:（第二）ILD 109:源極/汲極接觸開口 110:閘極接觸件 112:源極/汲極接觸件 a,b,c,d,e,f,g,h,i:距離 j:角度 w1,w2,w3,w4:寬度 w,x,y,z:蝕刻速率 t 0,t 1,t 2,t 3,t 4,t 5,t 6,t 7,t x,t n:時間
以下將配合所附圖式詳述本揭露之各面向。應強調的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1圖係根據一些實施例，繪示出在三維視圖中FinFET的一例子。 第2、3、4、5、6、7A、7B、8A、8B、9、10、11A、11B、14A、14B、15A、15B、16A、16B、16C、16D、17A、17B、18A、18B、19A、19B、20A、20B、20C、21A、21B、22A、22B、23A、23B、25A、25B、28A、28B、29A、29B、30、31、32A、32B、33A、與33B圖係根據一些實施例，繪示出在製造FinFET中的中間階段的剖面圖。 第12圖係根據一些實施例，繪示出在製造FinFET中的中間階段的三維視圖。 第13A、13B、13C與13D圖係根據一些實施例，繪示出在製造FinFET中的中間階段的剖面圖。 第24A、24B、24C與24D圖係根據一些實施例，繪示出在形成FinFET的閘極結構的中間階段的放大剖面圖。 第26與27圖係根據一些實施例，繪示出具有過渡蝕刻速率的閘極結構的回蝕刻製程的圖。
52:鰭片
58:通道區域
60:虛設介電層
80:閘極密封間隔物/間隔物層
82:磊晶源極/汲極區域
86:閘極間隔物
87:接觸蝕刻停止層/CESL
88:第一層間介電質/第一ILD/ILD
89:自對準遮罩層
92:閘極介電層
93:閘極調整層
94:閘極電極/閘極填充物
95:(可選的)金屬蓋層
96:閘極遮罩
112:源極/汲極接觸件

Claims (20)

  1. 一種半導體裝置，包括： 一半導體鰭片，延伸於一基板之上； 一閘極結構，設置於該半導體鰭片上方，該閘極結構垂直延伸於該半導體鰭片，該閘極結構包括：一閘極介電層、一或多個功函數層、一閘極電極、及設置於該閘極電極上方的一閘極遮罩，其中在該閘極電極的頂部處的該閘極結構的寬度比在與該半導體鰭片的上表面的交界處的該閘極結構的寬度窄； 一對閘極間隔物，設置於該閘極結構的相對側上； 一磊晶結構，設置於該半導體鰭片中的該對閘極間隔物的一側上； 一接觸件，垂直延伸以物理接觸該磊晶結構，該接觸件更接觸該對閘極間隔物的一第一閘極間隔物與該閘極遮罩。
  2. 如請求項1之半導體裝置，其中在該閘極遮罩的上表面處的該閘極遮罩的寬度比在該閘極電極的頂部處的該閘極結構的寬度大。
  3. 如請求項1之半導體裝置，其中該閘極遮罩的厚度比在該半導體鰭片正上方的該閘極電極的厚度大。
  4. 如請求項1之半導體裝置，其中該接觸件連續延伸到該閘極遮罩的上表面，以接觸該對閘極間隔物的一第二閘極間隔物。
  5. 如請求項1之半導體裝置，其中該閘極結構為一第一閘極結構，更包括： 一第二閘極結構，包括：一第二閘極介電層、一或多個第二功函數層、一第二閘極電極、及設置於該第二閘極電極上方的一第二閘極遮罩，其中該一或多個第二功函數層包括至少一功函數層，其包括與該第一閘極結構的該一或多個功函數層不同的材料。
  6. 如請求項5之半導體裝置，其中該第一閘極結構的該閘極遮罩的厚度為該第二閘極遮罩的厚度的5%內。
  7. 如請求項5之半導體裝置，其中該第二閘極結構具有與該第一閘極結構不同的閾值電壓設計，且其中該接觸件為自對準接觸件。
  8. 如請求項1之半導體裝置，更包括於該閘極電極上方的一金屬蓋層，其介於該閘極遮罩與該閘極電極之間，該金屬蓋層延伸並接觸於該閘極電極的上表面上方與該一或多個功函數層的上表面上方。
  9. 一種半導體裝置的形成方法，包括： 形成從一基板延伸的一鰭片； 形成一虛設閘極層於該鰭片上方； 蝕刻該虛設閘極層的一上部分，以藉由一第一蝕刻製程形成一虛設閘極結構的一上部分； 蝕刻該虛設閘極層的一中部分，以藉由一第二蝕刻製成形成該閘極結構的一中部分； 蝕刻該虛設閘極層的一下部分，以藉由一第三蝕刻製程形成該虛設閘極結構的一下部分，其中該虛設閘極結構的該中部分的寬度與該虛設閘極結構的該下部分的寬度不同。
  10. 如請求項9之半導體裝置的形成方法，更包括： 形成多個閘極間隔物於該虛設閘極結構的相對側上； 去除介於該多個閘極間隔物之間的該虛設閘極結構，以形成一第一開口；以及 設置一取代金屬閘極結構於該第一開口中，該取代金屬閘極結構具有對應於該虛設閘極結構的該上部分的一上部分、對應於該虛設閘極結構的該中部分的一中部分、以及對應於該虛設閘極結構的該下部分的一下部分，其中該取代金屬閘極結構的該中部分具有與該取代金屬閘極結構的該下部分不同的寬度。
  11. 如請求項10之半導體裝置的形成方法，其中該取代金屬閘極結構的該中部分具有多個弧形側壁，其形成一頸部，該頸部設置於該上部分與該下部分之間。
  12. 如請求項11之半導體裝置的形成方法，更包括： 蝕刻該取代金屬閘極結構以凹蝕該取代金屬閘極結構的一上表面並使之與該頸部齊平或於該頸部下方，其中在蝕刻該取代金屬閘極結構的期間，該取代金屬閘極結構的一蝕刻速率在該取代金屬閘極結構弧形的該多個側壁處減低。
  13. 如請求項9之半導體裝置的形成方法，其中該第一蝕刻製程與該第二蝕刻製程各自使用一第一蝕刻劑與一第二蝕刻劑的比例，其中用於該第一蝕刻製程中的該第一蝕刻劑與該第二蝕刻劑的一第一比例與用於該第二蝕刻製程中的該第一蝕刻劑與該第二蝕刻劑的一第二比例不同。
  14. 如請求項9之半導體裝置的形成方法，其中該第二蝕刻製程與該第三蝕刻製程各自使用一第一蝕刻劑與一第二蝕刻劑的比例，其中用於該第二蝕刻製程中的該第一蝕刻劑與該第二蝕刻劑的一第二比例與用於該第三蝕刻製程中的該第一蝕刻劑與該第二蝕刻劑的一第三比例不同。
  15. 如請求項14之半導體裝置的形成方法，更包括： 當繼續蝕刻該虛設閘極層的該中部分時，藉由調節該第二比例到該第三比例，從該第二蝕刻製程過渡到該第三蝕刻製程。
  16. 如請求項9之半導體裝置的形成方法，其中蝕刻該上部分使用一蝕刻遮罩，該上部分具有與該蝕刻遮罩相同寬度，其中蝕刻該中部分使用該蝕刻遮罩，該蝕刻遮罩比該中部分寬。
  17. 一種半導體裝置的形成方法，包括： 蝕刻一虛設閘極層以於一第一裝置區域中形成一第一虛設閘極，該第一虛設閘極設置於從一基板突出的一第一鰭片上方； 蝕刻一虛設閘極層以於一第二裝置區域中形成一第二虛設閘極，該第二虛設閘極設置於從該基板突出的一第二鰭片上方； 形成一第一組多個閘極間隔物於該第一虛設閘極的相對側上； 形成一第二組多個閘極間隔物於該第二虛設閘極的相對側上； 蝕刻該第一虛設閘極與該第二虛設閘極以去除該第一虛設閘極與該第二虛設閘極，以在該第一組多個閘極間隔物之間形成一第一開口，並在該第二組多個閘極間隔物之間形成一第二開口； 沉積一第一閘極結構於該第一開口中，該第一閘極結構包括一第一組多個閘極調整層與一第一閘極電極； 沉積一第二閘極結構於該第二開口中，該第二閘極結構包括一第二組多個閘極調整層與一第二閘極電極，該第二組多個閘極調整層具有與該第一組多個閘極調整層不同的材料組成； 以一第一蝕刻速率凹蝕該第一閘極結構； 以一第二蝕刻速率凹蝕該第二閘極結構，該第二蝕刻速率比該第一蝕刻速率慢；以及 當凹蝕該第一閘極結構時，將該第一蝕刻速率降低到比該第二蝕刻速率小。
  18. 如請求項17之半導體裝置的形成方法，其中蝕刻該第一虛設閘極以具有一中部分，其具有多個弧形側壁，該多個弧形側壁朝向彼此彎曲以形成一第一頸部，其中在對應該第一頸部的該第一閘極結構的一部分處蝕刻該第一閘極結構時，降低該第一蝕刻速率發生。
  19. 如請求項17之半導體裝置的形成方法，更包括： 在凹蝕該第一閘極結構之後，形成一閘極遮罩於該第一閘極結構上方，其中該閘極遮罩的一底表面的寬度比該第一閘極結構的一底表面窄。
  20. 如請求項19之半導體裝置的形成方法，更包括： 形成一第一介電層於一第一磊晶區域上方，該第一磊晶區域鄰近於該第一組多個閘極間隔物；以及 蝕刻一接觸開口穿過該第一介電層，該蝕刻使用該閘極遮罩作為一蝕刻遮罩，以去除於該第一磊晶區域上方的該第一介電層的一部分。
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US9620417B2 (en) * 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
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