TW202324753A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202324753A
TW202324753A TW111146519A TW111146519A TW202324753A TW 202324753 A TW202324753 A TW 202324753A TW 111146519 A TW111146519 A TW 111146519A TW 111146519 A TW111146519 A TW 111146519A TW 202324753 A TW202324753 A TW 202324753A
Authority
TW
Taiwan
Prior art keywords
dipole
layer
dielectric layer
dopant
gate dielectric
Prior art date
Application number
TW111146519A
Other languages
English (en)
Inventor
賴德洋
陳學儒
林宗達
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202324753A publication Critical patent/TW202324753A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明的實施例有關於一種半導體裝置，包含第一通道區、第一閘極介電層，以及閘極電極。第一通道區設置在基板上的第一裝置區中。第一閘極介電層設置在第一通道區上。閘極電極設置在第一閘極介電層上。第一閘極介電層包含第一偶極摻雜物及第二偶極摻雜物。第一偶極摻雜物沿著第一閘極介電層的厚度方向具有第一濃度峰值，第二偶極摻雜物沿著第一閘極介電層的厚度方向具有第二濃度峰值。第二濃度峰值位在第一濃度峰值以及第一閘極介電層的上表面之間。第二濃度峰值偏離第一閘極介電層的上表面。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置，特別是關於包含摻雜閘極介電層(doped gate dielectric layers)的半導體裝置。
半導體裝置被用於多種電子應用中，例如個人電腦、手機、數位相機，以及其他電子設備。半導體裝置通常藉由循序地在半導體基板(substrate)上沉積(deposit)材料形成多層絕緣層(insulating layer)或介電層(dielectric layer)、導電層(conductive layer)，以及半導體層(semiconductor layer)，並使用微影(lithography)技術將多層材料層圖案化(patterning)以在其上形成電路元件及組件來製造。
半導體行業藉由不斷減小最小特徵尺寸(minimum feature size)，來不斷提高各種電子元件（例如，電晶體、二極體、電阻、電容等）的積體密度（integration density），如此允許更多元件被整合到給定的區域中。然而，隨著最小特徵尺寸減小，會出現其他需要解決的問題。
本發明實施例有關於一種半導體裝置，包含：第一設置在基板上的第一裝置區中的通道區；設置在第一通道區上的第一閘極介電層，其中上述第一閘極介電層包含第一偶極摻雜物及第二偶極摻雜物，其中上述第一偶極摻雜物沿著上述第一閘極介電層的厚度方向具有第一濃度峰值，上述第二偶極摻雜物沿著上述第一閘極介電層的上述厚度方向具有第二濃度峰值，其中上述第二濃度峰值位在上述第一濃度峰值以及上述第一閘極介電層的上表面之間，其中上述第二濃度峰值偏離(offset)上述第一閘極介電層的上述上表面；以及設置在第一閘極介電層上的閘極電極。
本發明的實施例有關於一種製造半導體裝置的方法，包含：在通道區上形成介電層；在介電層上形成包含第一偶極摻雜物的第一偶極層；將第一偶極層及介電層退火，以將上述介電層轉換為包含第一偶極摻雜物的第一摻雜介電層(doped dielectric layer)；移除第一偶極層的剩餘部份；在移除第一偶極層的剩餘部份之後，在第一摻雜介電層上形成包含第二偶極摻雜物的第二偶極層；將第二偶極層及第一摻雜介電層退火，以將上述第一摻雜介電層轉換為包含第一偶極摻雜物及第二偶極摻雜物的第二摻雜介電層；移除第二偶極層的剩餘部份；以及在移除第二偶極層的剩餘部份之後，在第二摻雜介電層上形成閘極電極。
本發明的實施例有關於一種製造半導體裝置的方法，包含：在第一通道區及第二通道區上形成介電層；將第一偶極摻雜物及第二偶極摻雜物摻雜到第一通道區上的介電層中，以在第一通道區上形成第一閘極介電層，其中上述第一偶極摻雜物被退火一或多次，上述第一偶極摻雜物的退火次數大於上述第二偶極摻雜物的退火次數；在形成第一閘極介電層後，於位在第二通道區上的介電層上形成包含第三偶極摻雜物的第一偶極層；執行第一退火製程以將第三偶極摻雜物從第一偶極層擴散至位在第二通道區上的介電層中，以在上述第二通道區上形成第二閘極介電層；移除第一偶極層的剩餘部份；以及在第一閘極介電層以及第二閘極介電層上形成閘極電極層。
以下提供多個不同的實施例或範例，以執行所提供的標的的不同特徵。以下描述元件及排列(arrangement)的特定範例以簡化本發明的實施例。這些範例當然僅是範例而不應該是限制。 舉例來說，在以下實施方式中的一第一特徵形成在一第二特徵之上可以包含上述第一特徵及上述第二特徵直接接觸(contact)方式形成的實施例，也可以包含額外特徵形成在上述第一特徵及上述第二特徵之間的實施例，在這種情況下上述第一特徵及上述第二特徵並不會直接接觸。此外，本揭露會在多個範例中重複參考編號及/或字母。這樣的重複是為了簡潔及清楚，本身並不用以決定多個實施例及/或配置之間的關係。
此外，空間相對關係用語，例如「低於」、「以下」、「之下」、「高於」、「之上」等，在此為了方便形容被用以描述一個元件或特徵與另一個元件或特徵之間如圖所示的關係。空間相對關係用語旨在包含使用中或操作中的裝置除了圖中所描述的方向以外的不同方向。裝置可以在別的方向(旋轉90度或在其他方向)且在此使用的空間相對關係用語可以做出相應的解讀。
如下所述，本發明實施例提供一種包含摻雜閘極介電層(doped gate dielectric layers)的半導體裝置。具體而言，摻雜介電層使用一或多個偶極(dipole)摻雜物(dopant)摻雜，以影響閘極結構的臨界値電壓(threshold voltage)，並使閘極結構在不同區域具有不同臨界値電壓。在一些實施例中，每個偶極摻雜物材料可以藉由單獨的摻雜迴圈(doping loop)被摻雜進閘極介電層中。因此，每個偶極摻雜物材料的濃度及濃度曲線可以在一或多個摻雜閘極介電層中的單獨地被控制。
以下的實施例在特定的情境下描述，例如包含晶粒(die)的奈米結構FET。然而，多種實施例可以應用於包含晶粒的其他類型電晶體中(例如鰭式場效電晶體(fin field effect transistor(FinFET))、平面電晶體(planar transistor)等)，其他類型電晶體可以代替奈米結構FET或是與奈米結構FET結合使用。
第1圖以立體圖說明本發明實施例之奈米結構FET(例如奈米線(nanowire)FET、奈米片(nanosheet)FET等)的範例。奈米結構FET包含位在鰭片(fin)66上的奈米結構(nanostructure)55(例如奈米線、奈米片等)，鰭片66位在基板(substrate)50(例如半導體基板)上，其中奈米結構55作為奈米結構FET的通道區。奈米結構55可以包含p型奈米結構、n型奈米結構，或其組合。隔離區(isolation region)68設置在相鄰的鰭片66之間，鰭片66可以自相鄰的隔離區68之上和之間突出。雖然隔離區68被描述/示意為與基板50分開，在此使用的用語「基板」可以單獨指半導體基板，或是半導體基板與隔離區的組合。此外，雖然鰭片66的底部部份被示意為是單一的、與基板50連續的材料，鰭片66及/或基板50的底部部份可以包含單一材料或多種材料。在此情況下，鰭片66指在相鄰的隔離區68之間的部份。
閘極介電層142位在鰭片66的上表面上，並且沿著奈米結構55的上表面、側壁，以及下表面。閘極電極(electrode)150位在閘極介電層142上。磊晶(epitaxial)源極/汲極(source/drain)區92設置在鰭片66上，且位在閘極介電層142及閘極電極150的兩相對邊上。
第1圖也說明之後在其他圖式中使用的參考截面。截面A-A’沿著閘極電極150的縱軸(longitudinal axis)，例如朝著垂直於奈米結構FET的磊晶源極/汲極區92之間的電流的方向。截面B-B’垂直於截面A-A’，並且平行於奈米結構FET的鰭片66的縱軸，例如朝著奈米結構FET的磊晶源極/汲極區92之間的電流的方向。截面C-C’平行截面A-A’並且延伸通過奈米結構FET的磊晶源極/汲極區92。之後的圖式為了清楚起見參考這些參考截面。
一些實施例在奈米結構FET使用後閘極製程(gate-last process)形成的情況下討論。在其他實施例中，可以使用前閘極製程(gate-first process)。此外，一些實施例將使用平面裝置的實施例納入考慮，例如平面FET或鰭式場效電晶體(FinFET)。
第2圖到第36C圖為製造本發明實施例的奈米結構FET的中間階段的截面圖。第2圖到第5、6A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A圖說明第1圖的參考截面A-A’。第6B、7B、8B、9B、10B、11B、11C、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B、26B、27B、28B、29B、30B、31B、32B、33B、34B、35B、36B圖說明第1圖的參考截面B-B’。第7A、8A、9A、10A、11A、12A、12C、13C、33C、34C、35C、36C圖說明第1圖的參考截面C-C’ 。
在第2圖中，提供基板50以形成奈米結構FET。基板50可以為半導體基板，例如塊體半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator(SOI))基板等，並且可以摻雜(例如使用p型或n型摻雜物)或未摻雜。基板50可以為晶圓(wafer)，例如矽(silicon)晶圓。一般而言，SOI基板是形成在絕緣層上的一層半導體材料。舉例來說，絕緣層可以為埋入式氧化物(buried oxide(BOX))層、氧化矽(silicon oxide)層等。在基板上提供絕緣層，通常為矽或玻璃基板。也可使用其他基板，例如多膜層(multi-layered)或漸變(gradient)基板。在一些實施例中，基板50的半導體材料可以包含矽；鍺(germanium)；包含碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)，及/或銻化銦(indium antimonide)的半導體化合物；包含矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化銦鎵(gallium indium arsenide)、磷化銦鎵(gallium indium phosphide)，及/或磷砷化銦鎵(gallium indium arsenide phosphide)的合金(alloy)半導體；或其組合。
基板50包含第一區50A及第二區50B。在一些實施例中，第一區50A及第二區50B用以形成不同裝置。舉例來說，第一區50A可以為邏輯裝置區，第二區50B可以為輸入/輸出(I/O)裝置區。可選擇的，第一區50A及第二區50B為具有不同功能電路的邏輯裝置區或I/O裝置區。在一些實施例中，第一區50A及第二區50B可以被用以形成相同導電度(conductivity)類型或不同導電度類型的裝置。舉例來說，在一實施例中，第一區50A及第二區50B都用以形成n型裝置，例如NMOS電晶體(例如n型奈米結構FET)，或都用以形成p型裝置，例如PMOS電晶體(例如p型奈米結構FET)。在一些實施例中，第一區50A用以形成n型裝置，例如用以形成NMOS電晶體(例如n型奈米結構FET)的NMOS裝置區，並且第二區50B用以形成p型裝置，例如用以形成PMOS電晶體(例如p型奈米結構FET)的PMOS裝置區。第一區50A可以物理上地與第二區50B分開(以間隔物(divider)20表示)，並且第一區50A與第二區50B之間可以設置任意數量的裝置部件(feature)(例如其他主動裝置(active device)、摻雜區、隔離結構(isolation structure)等)。雖然只示意一個第一區50A及一個第二區50B，第一區50A及第二區50B可以為任意數量。
在第2圖中，在基板50上形成多層堆疊64。多層堆疊64包含交錯的多層第一半導體層51A、51B、51C(統稱為第一半導體層51)及第二半導體層53A、53B、53C(統稱為第二半導體層53)。第一半導體材料及第二半導體材料可以為對另一者具有高蝕刻選擇性(high-etch selectivity)的材料。因此，移除第一半導體材料的第一半導體層51不會顯著地移除地第二半導體材料的第二半導體層53。同樣地，移除第二半導體材料的第二半導體層53不會顯著地移除地第一半導體材料的第一半導體層51。為了說明以及在以下更詳細的討論，第一半導體層51將被移除，第二半導體層53將被圖案化以在第一區50A及第二區50B形成奈米結構FET的通道區。然而，在一些實施例中，第二半導體層53將被移除，第一半導體層51將被圖案化以形成奈米結構FET的通道區。在此類實施例中，第一區50A及第二區50B中的通道區可以具有相同的材料組成(例如矽或其他合適的半導體材料)並且同時形成。
在其他實施例中，第一半導體層51在第一區50A中將被移除，第二半導體層53在第一區50A中將被圖案化以形成奈米結構FET的通道區。此外，在第二區50B中第二半導體層53將被移除，第一半導體層51將被圖案化以形成奈米結構FET的通道區。然而，在一些實施例中，在第一區50A中第二半導體層53將被移除，第一半導體層51將被圖案化以形成奈米結構FET的通道區，並且在第二區50B中第一半導體層51將被移除，第二半導體層53將被圖案化以形成奈米結構FET的通道區。在此類實施例中，第一區50A及第二區50B中的通道區可以具有不同的材料組成(例如一者為矽、碳化矽等，另一者為矽鍺或其他半導體材料)。第36A、36B、36C圖說明由此類實施例製造的結構，舉例來說，在上述結構中第一區50A中的通道區由例如矽或碳化矽的半導體材料形成，第二區50B中的通道區由例如矽鍺的半導體材料形成。
多層堆疊64為了說明的目的以包含各三層的第一半導體層51及第二半導體層53的方式示意。在一些實施例中，多層堆疊64可以包含任意數量的第一半導體層51及第二半導體層53。多層堆疊64的每一層可以使用化學氣相沉積(chemical vapor deposition (CVD))、原子層沉積(atomic layer deposition(ALD))、氣相磊晶(vapor phase epitaxy (VPE))、分子束磊晶(molecular beam epitaxy (MBE))等製程磊晶地(epitaxially)生長。
參考第3圖，根據一些實施例，在基板50中形成鰭片66，以及在多層堆疊64中形成奈米結構55。在一些實施例中，奈米結構55及鰭片66可以藉由在多層堆疊64及基板50中蝕刻溝槽(trench)，分別形成在多層堆疊64及基板50中。蝕刻可以為任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch(RIE))、中性束蝕刻(neutral beam etch (NBE))等，或其組合。蝕刻可以為異向性的(anisotropic)。藉由蝕刻多層堆疊64形成奈米結構55可以進一步從第一半導體層51定義第一奈米結構52A、52B、52C(統稱為第一奈米結構52)，以及從第二半導體層53定義第二奈米結構54A、54B、54C(統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可以更被統稱為奈米結構55。
鰭片66及奈米結構55可以由任何合適的方法被圖案化。舉例來說，鰭片66及奈米結構55可以使用包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程的一或多個微影(photolithography)製程圖案化。一般而言，雙重圖案化或多重圖案化製程結合微影及自對準(self-aligned)製程，可以允許製造的圖案例如相較於使用單一、直接的微影製程得到的圖案具有較小的間距。舉例來說，在一實施例中，在基板上形成犧牲層(sacrificial layer)並使用微影製程圖案化。使用自對準製程在已圖案化的犧牲層旁邊形成間隔物。之後移除犧牲層，剩餘的間隔物之後可以用以圖案化鰭片66。
第3圖為了說明將第一區50A及第二區50B中的鰭片66以具有大抵上相同寬度的方式示出。在一些實施例中，第一區50A中的鰭片66的寬度可以較第二區50B中的鰭片66的寬度更大或更小。此外，雖然每個鰭片66及奈米結構55以寬度始終一致的方式示出，在一些實施例中鰭片66及/或奈米結構55可以具有錐形的(tapered)側壁，使得每個鰭片66及/或奈米結構55的寬度在朝著基板50的方向上連續地增加。在此類實施例中，每個奈米結構55可以具有不同的寬度並且可以是梯形(trapezoidal)的。
在第4圖中，相鄰於鰭片66形成淺溝槽隔離區(shallow trench isolation (STI) region)68。STI區68可以藉由在基板50、鰭片66、奈米結構55上，以及相鄰的鰭片66之間沉積絕緣材料來形成。絕緣材料可以為氧化物(oxide)(例如氧化矽)、氮化物(nitride)等，或其組合，並且可以藉由高密度電漿CVD (high-density plasma CVD (HDP-CVD))、流動式CVD(flowable CVD(FCVD))等，或其組合形成。也可以使用由任何可接受的製程形成的其他絕緣材料。在說明的實施例中，絕緣材料為由FCVD製程形成的氧化矽。一旦絕緣材料形成，可以執行退火製程(anneal process)。在一實施例中，絕緣材料的形成使得過多的絕緣材料覆蓋奈米結構55。雖然絕緣材料只示意一層，一些實施例會使用多層絕緣材料。舉例來說，可以先沿著基板50、鰭片66，以及奈米結構55的表面形成襯墊層(liner)(未分開示意)。之後，在襯墊層上形成填充材料，例如以上討論過的填充材料。
之後對於絕緣材料應用移除製程以移除奈米結構55上過多的絕緣材料。在一些實施例中，可以使用例如化學機械研磨(chemical mechanical polish(CMP))、回蝕刻製程(etch-back process)，或其組合等的平坦化製程(planarization process)。平坦化製程暴露奈米結構55，使得奈米結構55的上表面在平坦化製程完成後與絕緣材料齊平。
之後凹陷絕緣材料以形成STI區68。絕緣材料被凹陷使得第一區50A及第二區50B中的鰭片66的上部部份從相鄰的STI區68之間突出。此外，STI區68的上表面可以如說明的具有平坦的表面、凸的(convex)表面、凹的(concave)表面(例如碗形)，或其組合。STI區68的上表面可以藉由適當的蝕刻形成為平的、凸的，及/或凹的。STI區68可以使用可接受的蝕刻製程凹陷，例如對於絕緣材料的材料具有選擇性(例如蝕刻絕緣材料的材料的速度比蝕刻鰭片66及奈米結構55的速度更快)的蝕刻製程。舉例來說，可以使用例如稀氫氟(dilute hydrofluoric(dHF))酸移除氧化物。
以上對於第2~4圖描述的製程只是如何形成鰭片66及奈米結構55的一個範例。在一些實施例中，鰭片66及/或奈米結構55可以使用遮罩及磊晶生長製程形成。舉例來說，可以在基板的上表面上形成介電層(dielectric layer)，並且蝕刻通過介電層的溝槽以暴露底下的基板50。可以在溝槽中磊晶地生長磊晶結構，並且可以凹陷介電層使得磊晶結構從介電層突出，以形成鰭片66及/或奈米結構55。磊晶結構可以包含如上所述交錯的半導體材料，例如第一半導體材料及第二半導體材料。在磊晶結構是磊晶地生長的實施例中，磊晶地生長的材料可以在生長期間原位(in situ)摻雜，這樣可以減少之前及/或之後的佈植(implantation)。然而，原位及佈植摻雜可以一起使用。
在第4圖中，可以在鰭片66、奈米結構55，及/或基板50中形成適當的井(well)(未分開示意)。井可以具有與之後在n型區及p型區中形成的源極/汲極區的導電類型相反的導電類型。在一些實施例中，在n型區中形成p型井，在p型區中形成n型井。在一些實施例中，在n型區及p型區中形成n型井或p型井。n型井可以藉由執行n型雜質(impurity)佈植來形成。n型雜質可以為磷(phosphorus)、砷(arsenic)、銻(antimony)等，以介於10 13cm -3到10 14cm -3的濃度佈植在區域內。p型井可以藉由執行p型雜質佈植來形成。p型雜質可以為硼(boron)、氟化硼(boron fluoride)、銦(indium)等，以介於10 13cm -3到10 14cm -3的濃度佈植在區域內。在植入物(implant)佈植完成後，可以執行退火製程以修復損傷，並活化(activate)佈植的p型及/或n型雜質。在一些磊晶結構是為鰭片66及奈米結構55磊晶地生長的實施例中，生長的材料可以在生長期間原位摻雜，這樣可以減少之前及/或之後的佈植。然而，原位及佈植摻雜可以一起使用。
在第5圖中，在鰭片66及/或奈米結構55上形成虛置介電層(dummy dielectric layer)70。虛置介電層70例如可以為氧化矽、氮化矽(silicon nitride)，或其組合等，並且可以使用可接受的技術沉積或熱生長(thermally grow)製程。在虛置介電層70上形成虛置閘極層(dummy gate layer)72，在虛置閘極層72上形成遮罩層(mask layer)74。虛置閘極層72可以沉積在虛置介電層70上，並在之後使用例如化學機械研磨(CMP)平坦化。遮罩層74可以在虛置閘極層72上沉積。虛置閘極層72可以為導電性或非導電性材料，並且可以選自包含非晶矽(amorphous silicon)、多晶矽(polycrystalline-silicon(polysilicon))、多晶矽鍺(poly-crystalline silicon-germanium(poly-SiGe))、金屬氮化物(metallic nitride)、金屬矽化物(metallic silicide)、金屬氧化物(metallic oxide)，以及金屬的群組。虛置閘極層72可以藉由物理氣相沉積(physical vapor deposition(PVD))、CVD、濺鍍沉積(sputter deposition)，或是其他用以沉積所選的材料的技術來沉積。虛置閘極層72可以由其他對於隔離區的蝕刻具有高蝕刻選擇性的材料組成。遮罩層74可以包含例如氮化矽、氮氧化矽(silicon oxynitride)等。在此範例中，一個虛置閘極層72及一個遮罩層74橫跨第一區50A及第二區50B形成。應注意的是，虛置介電層70為了說明的目的以只覆蓋鰭片66及奈米結構55的方式示意。在一些實施例中，虛置介電層70可以以覆蓋STI區68的方式被沉積，使得虛置介電層70在虛置閘極層72及STI區68之間延伸。
第6A~35C圖說明製造實施例之裝置的多種額外的步驟。第6A、7A、8A、9A、10A、11A、12A、12C、13A、13C、14A、15A、33C、34C、35C圖說明在第一區50A或第二區50B中的部件。在第6A、6B圖中，遮罩層74(請看第5圖)可以使用可接受的微影及蝕刻技術圖案化，以形成遮罩78。遮罩78的圖案可以被轉移到虛置閘極層72及虛置介電層70，以分別形成虛置閘極76及虛置閘極介電質(dummy gate dielectric)71。虛置閘極76覆蓋鰭片66各自的通道區。遮罩78的圖案可以被用以將每個虛置閘極76與相鄰的虛置閘極76物理上地分開。虛置閘極76的長邊方向也可以大抵上垂直於鰭片66的長邊方向(lengthwise direction)。
在第7A、7B圖中，分別在第6A、6B圖所說明的結構上形成第一間隔物層80及第二間隔物層82。第一間隔物層80及第二間隔物層82將在之後被圖案化以作為用以形成自對準源極/汲極區的間隔物。在第7A、7B圖中，在STI區68的上表面；鰭片66、奈米結構55，以及遮罩78的上表面及側壁；虛置閘極76以及虛置閘極介電質71的側壁上形成第一間隔物層80。在第一間隔物層80上沉積第二間隔物層82。第一間隔物層80可以由氧化矽、氮化矽、氮氧化矽等形成，使用例如熱氧化(thermal oxidation)技術或是由CVD、ALD等沉積。第二間隔物層82可以由具有與第一間隔物層80的材料不同蝕刻速度的材料組成，例如氧化矽、氮化矽、氮氧化矽等，並且可以由CVD、ALD等沉積。
在第一間隔物層80形成之後且第二間隔物層82形成之前，可以執行輕摻雜源極/汲極(lightly doped source/drain(LDD))區(未分開說明)的佈植。可以在鰭片66及/或奈米結構55中佈植適當的類型的雜質(例如n型或p型)。n型雜質可以為任何之前描述過的n型雜質，p型雜質可以為任何之前描述過的p型雜質。LDD區可以具有在10 15cm -3到10 19cm -3的濃度的雜質。退火製程可以被用以修復佈植傷害並活化佈植的雜質。
在第8A、8B圖中，蝕刻第一間隔物層80及第二間隔物層82以形成第一間隔物81及第二間隔物83。如同以下將更詳細的討論的，第一間隔物81及第二間隔物83用以使之後形成的源極/汲極區自對準，以及在之後的製程中保護鰭片66及/或奈米結構55的側壁。第一間隔物層80及第二間隔物層82可以使用合適的蝕刻製程進行蝕刻，例如等向性(isotropic)蝕刻製程(例如濕式蝕刻製程(wet etch process))、非等向性蝕刻製程((例如濕式乾刻製程(dry etch process)))等。在一些實施例中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速度，使得第一間隔物層80在圖案化第二間隔物層82時作為蝕刻停止層(etch stop layer)，以及使得第二間隔物層82在圖案化第一間隔物層80時作為蝕刻停止層。舉例來說，第二間隔物層82可以使用非等向性蝕刻製程蝕刻，其中第一間隔物層80作為蝕刻停止層，其中第二間隔物層82剩餘的部份如第8A圖所示形成第二間隔物83。之後，第二間隔物83在蝕刻第一間隔物層80暴露出的部份時作為遮罩，因此如第8A圖所示形成第一間隔物81。
如第8A圖所示，第一間隔物81及第二間隔物83設置在鰭片66及/或奈米結構55的側壁上。如第8B圖所示，在一些實施例中，第二間隔物層82可以從相鄰於遮罩78、虛置閘極76，以及虛置閘極介電質71的第一間隔物層80上移除，並且第一間隔物81設置在遮罩78、虛置閘極76，以及虛置閘極介電質71的側壁上。在其他實施例中，部份的第二間隔物層82可以殘留在相鄰於遮罩78、虛置閘極76，以及虛置閘極介電質71的第一間隔物層80上。
應注意的是，以上揭露大致地描述形成間隔物以及LDD區的製程。形成間隔物以及LDD區也可以使用其他製程及流程。舉例來說，可以使用更多或更少的間隔物、使用不同順序的步驟(例如可以在沉積第二間隔物層82之前圖案化第一間隔物81)、可以形成及移除額外的間隔物，及/或類似的情形。此外，可以使用不同的結構及步驟形成n型及p型裝置。
在第9A、9B圖中，根據一些實施例在鰭片66、奈米結構55，以及基板50中形成第一凹槽86。之後將在第一凹槽86中形成磊晶源極/汲極區。第一凹槽86可以通過第一奈米結構52及第二奈米結構54延伸到基板50中。如第9A圖所示，STI區68的上表面可以與第一凹槽86的下表面齊平。在多種實施例中，鰭片66可以被蝕刻使得第一凹槽86的下表面位在STI區68的上表面之下；或是類似情況。第一凹槽86可以藉由使用非等向蝕刻製程(例如RIE、NBE等)蝕刻鰭片66、奈米結構55，以及基板50形成。第一間隔物81、第二間隔物83，以及遮罩78在用以形成第一凹槽86的蝕刻製程中將部份的鰭片66、奈米結構55，以及基板50遮蓋住。可以使用單一蝕刻製程或是多個蝕刻製程蝕刻奈米結構55及/或鰭片66的每一層。定時蝕刻製程(timed etch process)可以被用以在第一凹槽86到達所需的深度後停止第一凹槽86的蝕刻。
在第10A、10B圖中，蝕刻多層堆疊64中由第一半導體材料(例如第一奈米結構52)形成並且被第一凹槽86暴露的層的部份側壁，以在第一區50A及第二區50B中形成側壁凹槽88。雖然第一奈米結構52在側壁凹槽88中的側壁在第10B圖中以直線示意，上述側壁可以是凹的或凸的。側壁可以使用等向性蝕刻製程蝕刻，例如濕式蝕刻等。
在第11A~11C圖中，在側壁凹槽88中形成第一內部間隔物90。第一內部間隔物90可以藉由沉積在第10A、10B圖所說明的結構上沉積內部間隔物層來形成。第一內部間隔物90作為之後形成的源極/汲極區及閘極結構之間的隔離部件。如同以下將詳細討論的，源極/汲極區將在第一凹槽86中形成，第一區50A及第二區50B中的第一奈米結構52將使用對應的閘極結構取代。
內部間隔物層可以由順應性沉積製程(conformal deposition process)形成，例如CVD、ALD等。內部間隔物層可以包含例如氮化矽或氮氧化矽的材料，然而也可以使用任何合適的材料，例如k值小於大約3.5的低介電常數(low-dielectric constant(low-k))材料。內部間隔物層可以在之後被非等向性地蝕刻以形成第一內部間隔物90。雖然第一區50A及第二區50B中的第一內部間隔物90的外部側壁被示意為與第二奈米結構54的側壁齊平，第一內部間隔物90的外部側壁可以延伸到第二奈米結構54的側壁外，或是凹陷至第二奈米結構54的側壁中。
此外，雖然第一內部間隔物90的外部側壁在第11B圖中被示意為直線，第一內部間隔物90的外部側壁可以為凸的或凹的。舉例來說，在第11C圖說明的實施例中，第一奈米結構52的側壁是凹的，第一內部間隔物90的外部側壁是凹的，並且第一內部間隔物90從第二奈米結構54的側壁凹陷。內部間隔物層可以藉由非等向蝕刻製程蝕刻，例如RIE、NBE等。第一內部間隔物90可以被用以防止後續的蝕刻製程對之後形成的源極/汲極區(例如以下對於第12A~12C圖討論的磊晶源極/汲極區92)造成傷害，例如用以形成閘極結構的蝕刻製程。
在第12A~12C圖中，在第一凹槽86中形成磊晶源極/汲極區92。在一些實施例中，磊晶源極/汲極區92可以在第一區50A及第二區50B中施加壓力於第二奈米結構54，並因此提升效能。如第12B圖所示，磊晶源極/汲極區92在第一凹槽86中形成，使得每個虛置閘極76分別設置在相鄰的一對磊晶源極/汲極區92之間。在一些實施例中，第一間隔物81被用以將磊晶源極/汲極區92與虛置閘極76分開適當的側面距離，第一內部間隔物90被用以將磊晶源極/汲極區92與奈米結構55分開適當的側面距離，因此磊晶源極/汲極區92不會與產生的奈米結構FET之後形成的閘極發生短路。
磊晶源極/汲極區92可以包含任何可接受的材料，例如適合n型或p型裝置的材料。舉例來說，形成n型裝置時，磊晶源極/汲極區92可以包含對通道區施加拉伸應力(tensile strain)的材料，例如矽、SiC、SiCP、SiP等。 同樣地，形成p型裝置時，磊晶源極/汲極區92可以包含對通道區施加壓縮應力(compressive strain)的材料，例如SiGe、SiGeB、Ge、GeSn等。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54，及/或基板50可以使用摻雜物佈植以形成源極/汲極區(類似於之前用以形成輕摻雜源極/汲極區的製程)，並在之後執行退火製程。源極/汲極區的雜質濃度可以介於大約1x10 19atoms/cm 3到大約1x10 21atoms/cm 3。用於源極/汲極區的n型及/或p型雜質可以為之前提過的任何雜質。在一些實施例中，磊晶源極/汲極區92可以在生長期間原位摻雜。
在用以形成磊晶源極/汲極區92的磊晶製程(epitaxy process)後，磊晶源極/汲極區92的上表面會具有端面(facet)，上述端面側面地延伸到奈米結構55的側壁外。在一些實施例中，這些端面致使相同裝置的相鄰的磊晶源極/汲極區92合併，如第12A圖所示。在其他實施例中，相鄰的磊晶源極/汲極區92在磊晶製程後維持分開，如第12C圖所示。在第12A圖及第12C圖所示的實施例中，第一間隔物81可以形成在STI區68的頂面上，藉以阻隔磊晶生長。在一些其他的實施例中，第一間隔物81可以覆蓋部份的奈米結構55的側壁，進一步阻隔磊晶生長。在其他實施例中，用以形成第一間隔物81的間隔物蝕刻可以被調整為移除間隔物材料，以允許磊晶生長區延伸到STI區68的表面。
磊晶源極/汲極區92可以包含一或多個半導體材料層。舉例來說，磊晶源極/汲極區92可以包含第一半導體材料層92A、第二半導體材料層92B，以及第三半導體材料層92C。磊晶源極/汲極區92可以使用任何數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B，以及第三半導體材料層92C中的每一者可以由不同半導體材料形成，並且可以以不同的摻雜濃度進行摻雜。在一些實施例中，第一半導體層92A的摻雜濃度可以小於第二半導體材料層92B，但是大於第三半導體材料層92C。在磊晶源極/汲極區92包含三個半導體材料層的實施例中，可以沉積第一半導體層92A，在第一半導體層92A上沉積第二半導體材料層92B，在第二半導體材料層92B上沉積第三半導體材料層92C。
第12D圖說明第一奈米結構52的側壁是凹的、第一內部間隔物90的外側側壁是凹的，並且第一內部間隔物90從第二奈米結構54的側壁凹陷的實施例。如第12D圖所示，磊晶源極/汲極區92可以形成為與第一內部間隔物90接觸，並且可以延伸通過第二奈米結構54的側壁。
在第13A~13C圖中，分別在第6A、12B、12A圖(第7A~12D圖的製程並沒有改變第6A圖所說明的截面)所說明的結構上沉積第一層間介電質(interlayer dielectric(ILD))96。第一ILD 96可以由介電材料形成，並且可以使用任何合適的方法沉積，例如CVD、電漿增強CVD(plasma-enhanced CVD(PECVD))，或是FCVD。介電材料可以包含磷矽酸玻璃(phospho-silicate glass(PSG))、硼矽酸玻璃(boro-silicate glass(BSG))、硼摻雜磷矽酸玻璃(boron-doped phosphor-silicate glass(BPSG))、無摻雜矽酸玻璃(undoped silicate glass(USG))等。可以使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接點蝕刻停止層(contact etch stop layer (CESL))94設置在第一ILD 96以及磊晶源極/汲極區92、遮罩78、第一間隔物81之間。CESL 94可以包含具有與第一ILD 96的材料不同蝕刻速度的介電材料，例如氮化矽、氧化矽、氮氧化矽等。
在第14A、14B圖中，可以執行平坦化製程(例如CMP)以使第一ILD 96的上表面與虛置閘極76或遮罩78的上表面齊平。平坦化製程也可以移除虛置閘極76上的遮罩78，以及第一間隔物81沿著遮罩78的側壁的部份。在平坦化製程後，虛置閘極76、第一間隔物81，以及第一ILD 96的上表面在製程變化之內齊平。因此，虛置閘極76的上表面通過第一ILD 96暴露出來。在一些實施例中，遮罩78會殘留，在這種情況下平坦化製程將第一ILD 96的上表面與遮罩78及第一間隔物81的上表面齊平。
在第15A、15B圖中，在一或多個蝕刻步驟中移除虛置閘極76及遮罩78(如果有)，以形成第二凹槽98。虛置閘極介電質71在第二凹槽98中的部份也會被移除。在一些實施例中，使用非等向性乾式蝕刻製程移除虛置閘極76及虛置閘極介電質71。舉例來說，蝕刻製程可以包含使用(多種)反應氣體(reaction gas)的乾式蝕刻製程，上述乾式蝕刻製程選擇性地以相較於第一 ILD 96或第一間隔物81更快的速度蝕刻虛置閘極76。每個第二凹槽98暴露及/或覆蓋部份的奈米結構55，奈米結構55在之後形成的奈米結構FET中作為通道區。奈米結構55作為通道區的部份位在相鄰的一對磊晶源極/汲極區92之間。在移除過程中，虛置閘極介電質71可以在蝕刻虛置閘極76的時候作為蝕刻停止層。虛置閘極介電質71在移除虛置閘極76之後可以被移除。
在第16A、16B圖中，移除在第一區50A及第二區50B中的第一奈米結構52，藉以在第二奈米結構54及/或鰭片66之間形成開口99。第一奈米結構52可以藉由等向性蝕刻製程移除，例如濕式蝕刻等，上述濕式蝕刻使用的蝕刻劑選擇性移除第一奈米結構52的材料，並且使第二奈米結構54、基板50、STI區68相較於第一奈米結構52維持相對未蝕刻。在一些第一奈米結構52包含例如SiGe，第二奈米結構54A~54C包含例如Si或SiC的實施例中，可以使用四甲基氫氧化銨(tetramethylammonium hydroxide(TMAH))、氫氧化銨(ammonium hydroxide(NH 4OH))等移除第一奈米結構52。在一些第一奈米結構52包含例如Si或SiC，第二奈米結構54包含例如SiGe的實施例中，可以使用氟化氫(hydrogen fluoride)、其他基於氟的蝕刻劑等移除第一奈米結構52。
在其他實施例中，第一區50A及第二區50B中的第一奈米結構52可以包含不同的材料，並且可以分開移除，例如藉由在第一區50A中形成遮罩並執行等向性製程，等向性製程例如濕式蝕刻等，上述濕式蝕刻使用的蝕刻劑選擇性移除第二奈米結構54的材料，並且使第一奈米結構52、基板50、STI區68相較於第二奈米結構54維持相對未蝕刻。第一區50A中的第一奈米結構52可以藉由在第二區50B中形成遮罩並執行等向性製程來移除，等向性製程例如濕式蝕刻等，上述濕式蝕刻使用的蝕刻劑選擇性移除第一奈米結構52的材料，並且使第二奈米結構54、基板50、STI區68相較於第一奈米結構52維持相對未蝕刻。第36A、36B、36C圖說明此類實施例形成的結構，舉例來說在上述結構的第一區50A中的通道區由第二奈米結構54提供，並且包含矽或碳化矽，第二區50B中的通道區由第一奈米結構52提供，並且包含矽或鍺。
替代閘極(replacement gate)在第二凹槽98及開口99中形成。在第17A、17B圖中，根據一些實施例介面層(interfacial layer)100形成在第二奈米結構54及鰭片66暴露的表面上。介面層100可以包含氧化矽。介面層100的厚度可以從大約10埃(angstrom)到大約30埃。在一些實施例中，執行化學氧化(chemical oxidization)以氧化第二奈米結構54及鰭片66的外部部份，上述化學氧化使用的氧化劑例如SPM(H 2SO 4及H 2O 2的混合物)、SC1(NH 4OH及H 2O 2的混合物)，或是臭氧-去離子水(O 3及去離子水的混合物)。在一些實施例中，藉由在含氧氣源(oxygen-containing gas source)中處理(例如浸泡)第二奈米結構54及鰭片66來執行熱氧化，以形成介面層100，上述含氧氣源包含例如N 2O、O 2、N 2O及H 2的混合物，或是O 2及H 2的混合物。熱氧化可以在大約500 ºC到大約1000 ºC的溫度之間執行。應注意的是，在說明的實施例中，介面層100是藉由將第二奈米結構54及鰭片66的外部部份氧化為氧化物形成的，因此介面層100選擇性地形成在第二奈米結構54及鰭片66暴露的表面上，而不形成在其他表面上，例如第一內部間隔物90及第一間隔物81的側壁。
在第18A及18B圖中，根據一些實施例在第一區50A及第二區50B中的第二凹槽98及開口99中形成介電層104。介電層104順應地在介面層100上(例如圍繞第二奈米結構54)、沿著第一間隔物81的側壁，以及沿著第一ILD 96的上表面沉積。在範例的實施例中，介電層104可以為高介電常數材料，例如具有大於7.0的介電常數，並且可以包含金屬氧化物(metal oxide)或金屬矽化物(metal silicate)。舉例來說，介電層104可以包含Hf、Zr等，或其組合的氧化物或矽化物。介電層104的厚度可以介於大約5埃到大約30埃。介電層104的形成方法可以包含分子束沉積(Molecular-Beam Deposition (MBD))、ALD、PECVD等。在一些實施例中，介電層104使用ALD在介於大約200 ºC到大約400 ºC的溫度形成。
之後，執行多個摻雜迴圈(例如執行一或多次第37圖中說明的摻雜迴圈200)以將一或多個偶極摻雜物材料分別摻雜到在一或多個裝置區中的閘極介電層中。偶極摻雜物材料可以製造閘極結構的電位(electrical potential)差，並因此影響閘極結構的臨界値電壓Vt。在一些實施例中，閘極介電層可以藉由執行摻雜迴圈兩次或以上使用兩種或以上的偶極摻雜物材料摻雜。在閘極介電層中摻雜兩種或以上的偶極摻雜物材料相較於摻雜一種偶極摻雜物材料可以提供更多的組合以微調(fine-tune)閘極結構的臨界値電壓Vt。在一些實施例中，每個摻雜迴圈彼此獨立，例如包含各自的偶極層形成及退火製程，並且在分別的閘極介電層中每個偶極材料的濃度(例如足夠量(sufficient amount))及濃度曲線可以單獨控制。
參考第19A~21C圖，執行第一摻雜迴圈(例如第37圖說明的摻雜迴圈200)以在第一區50A中形成摻雜介電層112(參考第21A、21B圖)。在第19A、19B圖中，執行步驟S202。根據一些實施例，第一偶極層106順應地形成在介電層104上。第一偶極層106可以為第一偶極摻雜物的氧化物或氮化物。在一些實施例中，第一偶極層106可以包含La 2O 3、MgO、SrO、Y 2O 3等，並且第一偶極層106中的第一偶極摻雜物可以為n型偶極摻雜物材料，例如La、Mg、Sr、Y、電負度(electronegativity)小於Hf的元素等。在一些實施例中，第一偶極層106可以包含TiO 2、Al 2O 3、AlN、Ga 2O 3、In 2O 3、Nb 2O 5、ZnO 2等，並且第一偶極層106中的第一偶極摻雜物可以為p型摻雜物材料，例如Ti、Al、Ga、In、Nb、Zn、電負度大於Hf的元素等。摻雜在閘極介電層中的偶極摻雜物材料可以和介面層100的材料形成偶極矩(dipole moment)，藉以製造整個閘極結構的電位差，並因此調整上述閘極結構的臨界値電壓Vt。n型偶極摻雜物可以降低閘極結構的臨界値電壓Vt(對於NMOS裝置或PMOS裝置)，p型偶極摻雜物可以增加閘極結構的臨界値電壓Vt(對於NMOS裝置或PMOS裝置)。第一偶極層106可以使用任何適合的沉積方法形成，例如ALD或CVD。第一偶極層106的厚度可以小於1nm，例如介於大約1埃到大約9埃之間。
在第20A、20B圖中，執行步驟S204。根據一些實施例，形成已圖案化的遮罩110以覆蓋第一區50A並暴露第二區50B，在第二區50B中移除第一偶極層106。舉例來說，形成並圖案化已圖案化的遮罩110以在第二區50B中暴露第一偶極層106，並遮蔽(例如保護)第一區50A中的第一偶極層106，使第一區50A中的第一偶極層106不被移除。在一些實施例中，已圖案化的遮罩110藉由以下方法形成：在第一區50A中的第一偶極層106上以及第二區50B中的第一偶極層106上覆蓋遮罩層，並移除上述遮罩層以暴露第二區50B中的第一偶極層106。遮罩層可以使用以下方法圖案化：在第一區50A及第二區50B中的遮罩層上形成光阻(photoresist)層，圖案化上述光阻層使得上述光阻層位在第二區50B中的部份被移除，以暴露第二區50B中的上述遮罩層。之後蝕刻遮罩層在第二區50B中的部份，藉以形成在第20A、20B圖中的已圖案化的遮罩110。在第二區50B中的遮罩層使用灰化製程(ashing process)及/或濕式清洗製程被移除後，移除光阻層。已圖案化的遮罩110可以包含氧化物層(例如TiO 2、SiO 2、Al 2O 3)、氮化物層(例如TiN)、有機底部抗反射塗層(organic bottom anti-reflective coating (BARC))，或其組合。 在一些實施例中，可以省略已圖案化的遮罩110，在移除第二區50B中的第一偶極層106時，第一區50A中的第一偶極層106可以直接由已圖案化的光阻層保護。
第二區50B中的第一偶極層106由合適的蝕刻製程移除，例如濕式蝕刻。在第二區50B中的第一偶極層106被移除後，已圖案化的遮罩110可以由合適的製程移除，例如藉由濕式蝕刻製程移除，上述濕式蝕刻製程使用的蝕刻劑以相較於蝕刻介電層104及第一偶極層106的材料更快的蝕刻速度蝕刻已圖案化的遮罩110的材料。
在第21A、21B圖中，執行步驟S206。根據一些實施例，執行第一退火製程以使第一偶極層106中的第一偶極摻雜物擴散(diffuse)到介電層104中，藉以在第一區50A中形成摻雜介電層112。在一些實施例中，第一退火製程為常溫退火(soak anneal)。常溫退火可以包含在N 2、NH 3、O 2、N 2O，或其組合的大氣環境(ambient environment)中施加大約450ºC到大約950ºC的固定溫度大約5秒到300秒。在一些實施例，第一退火製程可以為尖峰退火(spike anneal)。尖峰退火可以包含施加大約450ºC到大約750ºC的固定溫度大約5秒到大約120秒，並在短時間內迅速地將溫度升高到大約1050ºC的尖峰溫度(peak temperature)，並在短時間內維持上述尖峰溫度，例如大約0.5秒到大約5秒，之後使溫度快速地下降。
第一偶極摻雜物在摻雜介電層112中分散。第21C圖說明摻雜介電層112中，沿著摻雜介電層112的厚度方向的第一偶極摻雜物的濃度曲線。在第21C圖，第一偶極摻雜物可以在距離摻雜介電層112的上表面深度d 1的位置具有濃度峰值。在一實施例中，第一偶極摻雜物為La，深度d 1為大約1埃到大約20埃，深度d 1與摻雜介電層112的厚度T的比值為大約0.1到大約0.9。在一些實施例中，第一偶極摻雜物的足夠量可以在摻雜介電層112中，因為第一偶極摻雜物是從直接接觸介電層104(例如沒有其他中間層(interposing layer))的第一偶極層106擴散的。在一些實施例中，摻雜介電層112的第一偶極摻雜物的平均原子濃度(average atomic concentration)可以從大約1*10 12atoms/cm 2到大約1*10 16atoms/cm 2。在執行第一退火製程後，移除第一區50A中第一偶極層106殘留的部份。第一偶極層106可以使用合適的蝕刻方法移除，例如使用濕式蝕刻製程，上述濕式蝕刻製程相較於第一區50A中的摻雜介電層112以及第二區50B中的介電層104以較快的蝕刻速度蝕刻第一偶極層106。
參考第22A~24C圖，根據一些實施例執行第二摻雜迴圈(例如重複第37圖說明的摻雜迴圈200)以在第一區50A中形成第一閘極介電層118(參考以下第24A、24B圖)。在第22A、22B圖中，第二偶極層114可以順應地形成在第一區50A中的摻雜介電層112，以及第二區50B中的介電層104上。在一些實施例中，第二偶極層114可以為第二偶極摻雜物的氧化物或氮化物。在一些實施例中，第二偶極層114包含La 2O 3、MgO、SrO、Y 2O 3等，第二偶極層114中的第二偶極摻雜物可以為n型偶極摻雜物材料，例如La、Mg、Sr、Y等。在一些實施例中，第二偶極層114包含TiO 2、Al 2O 3、AlN、Ga 2O 3、In 2O 3、Nb 2O 5、ZnO 2等，第二偶極層114中的第二偶極摻雜物可以為p型偶極摻雜物材料，例如Ti、Al、Ga、In、Nb、Zn等。在一些實施例中，第一偶極層106及第二偶極層114是相同的材料。在一些實施例中，第一偶極層106中的第一偶極摻雜物及第二偶極層114中的第二偶極摻雜物是不同的偶極摻雜物材料，並且可以是相同或不同類型(例如增加臨界値電壓的n型或減少臨界値電壓的p型)。整個閘極結構(例如以下的閘極結構152A)的臨界値電壓Vt可以由第一偶極摻雜物與介面層100的材料之間製造的偶極矩，以及第二偶極摻雜物與介面層100的材料之間製造的偶極矩的組合調整。因此，加入第二偶極摻雜物可以進一步微調整個閘極結構(例如以下的閘極結構152A)的臨界値電壓Vt。如下所述，在一些實施例中第一偶極摻雜物可以比第二偶極摻雜物多退火一或更多次。第一偶極摻雜物可以選自熱擴散度(thermal diffusivity)較第二偶極摻雜物小(或是需要更多能量以啟動擴散)的材料，如此可以幫助將第一閘極介電層118中的第一偶極摻雜物的濃度曲線控制在合適的範圍內。在此類實施例中，第一偶極摻雜物可以為Al，第二偶極摻雜物可以為La。
第二偶極層114可以由任何合適的沉積方法形成，例如ALD或CVD。第二偶極層114的厚度可以小於大約1nm，例如在大約1埃到大約9埃之間。在一些實施例中，如果第一閘極介電層118需要第二偶極摻雜物的濃度大於第一偶極摻雜物的濃度，第二偶極層114的厚度大於第一偶極層106的厚度。然而，第二偶極層114的厚度可以小於或等於第一偶極層106的厚度。
在第23A、23B圖中，根據一些實施例在第一區50A上形成已圖案化的遮罩層116並暴露第二區50B，將第二區50B中的第二偶極層114移除。已圖案化的遮罩層116可以使用相同或類似於已圖案化的遮罩110的材料，以相同或類似於已圖案化的遮罩110的形成方法形成。第二區50B中的第二偶極層114可以藉由執行合適的蝕刻製程(例如濕式蝕刻)來移除，並且已圖案化的遮罩層116可以遮蔽(例如保護)第一區50A不被上述蝕刻製程蝕刻。在第二區50B中的第二偶極層114被移除後，已圖案化的遮罩層116可以使用合適的製程移除，例如濕式蝕刻製程，上述濕式蝕刻使用的蝕刻劑相較於第二偶極層114及介電層104的材料以較快的蝕刻速度蝕刻已圖案化的遮罩層116的材料。
在第24A、24B圖中，根據一些實施例執行第二退火製程以將第二偶極層114中的第二偶極摻雜物擴散到摻雜介電層112中，藉以在第一區50A中形成第一閘極介電層118。舉例來說，第一閘極介電層118的範例材料可以為La:HfO、La:ZrO、La:Mg:HfO、La:Mg:ZrO、Al:HfO、Al:ZrO等，或其組合。第二退火製程可以為常溫退火或尖峰退火。在一些實施例中，第二退火製程可以與第一退火製程不同，取決於第二偶極摻雜物的材料。舉例來說，第二退火製程可以具有較低的溫度或較短的時間長度，以對摻雜介電層112中的第一偶極摻雜物帶來較少的影響。在一些實施例中，因為執行單獨的摻雜迴圈(例如第二摻雜迴圈)，第二偶極摻雜物的充足量可以在第一閘極介電層118中，第二偶極層114直接接觸摻雜介電層112，第二偶極層114的厚度以及第二退火製程的參數(例如溫度及時間長度)可以單獨地控制。舉例來說，第一閘極介電層118的第二偶極摻雜物的平均原子濃度可以從大約1*10 12atoms/cm 2到大約1*10 16atoms/cm 2。在一些實施例中，第一閘極介電層118的第二偶極摻雜物的平均原子濃度可以大於第一閘極介電層118的第一偶極摻雜物的平均原子濃度。在一些實施例中，第一閘極介電層118的第二偶極摻雜物的平均原子濃度可以小於或等於第一閘極介電層118的第一偶極摻雜物的平均原子濃度。
第24C圖說明第一閘極介電層118中第一偶極摻雜物及第二偶極摻雜物沿著第一閘極介電層118的厚度方向的濃度曲線。如第24C所說明的，第二偶極摻雜物可以在距離第一閘極介電層118的上表面深度d 2的位置具有濃度峰值。在第二偶極摻雜物為La的實施例中，深度d 2為大約1埃到大約20埃。在一些第一偶極摻雜物及第二偶極摻雜物是相同材料的實施例中，深度d 2可以等於深度d 1，並且在一些實施例中偶極摻雜物曲線可以表現出不同濃度的多個峰值。在一些實施例中，摻雜介電層112中至少一部份的第一偶極摻雜物也在第二退火製程中遠離摻雜介電層112的上表面。因此，第一閘極介電層118中第一偶極摻雜物的濃度峰值可以從第一閘極介電層118的上表面向深度d 3移動。舉例來說，在說明的實施例中，第一閘極介電層118中的第一偶極摻雜物被退火兩次，第一閘極介電層118中的第二偶極摻雜物被退火一次。深度d 3可以大於深度d 1，並且深度d 3也可以大於深度d 2。在一些第一偶極摻雜物為La且第二偶極摻雜物為La的實施例中，深度d 2與深度d 1的比值為0.2到1，深度d 3與深度d 1的比值為10到1.1。
在執行第二退火製程後，根據一些實施例移除第一區50A中第二偶極層114的殘留部份。第二偶極層114可以使用合適的蝕刻方法移除，例如藉由濕式蝕刻製程移除，上述濕式蝕刻製程以相較於第一區50A中的第一閘極介電層118及第二區50B中的介電層104更快的蝕刻速度蝕刻第二偶極層114。
第19A~24C圖說明用以形成第一閘極介電層118的兩個摻雜迴圈。說明的摻雜迴圈可以使用相同或不同的偶極摻雜物執行任意次數，以依照特定裝置的需要調整臨界値電壓。
參考第25A~27B圖，根據一些實施例執行第三摻雜迴圈(例如使用第三偶極摻雜物重複第37圖所說明的摻雜迴圈200)，以在第二區50B中形成第二閘極介電層126(參考以下第27A、27B圖)。在第25A、25B圖中，第三偶極層120順應地形成在第一區50A中的第一閘極介電層118上，以及第二區50B中的介電層104上。在一些實施例中，第三偶極層120可以為第三偶極摻雜物的氧化物或氮化物，並且可以為類似於第一偶極層106及/或第二偶極層114的材料。在一些實施例中，第三偶極摻雜物可以與第一偶極摻雜物及第二偶極摻雜物中的一者或兩者為相同材料。在一些實施例中，第三偶極層120是不同於第一偶極摻雜物及第二偶極摻雜物中的一者或兩者的材料，並且可以具有相同或不同於第一偶極摻雜物及第二偶極摻雜物中的一者或兩者的類型(例如n型或p型)。
在第26A、26B圖中，根據一些實施例形成已圖案化的遮罩層122以覆蓋第二區50B並暴露第一區50A，以及移除第一區50A中的第三偶極層120。已圖案化的遮罩層122可以使用相同或相似於已圖案化的遮罩110的形成方法以相同或相似於已圖案化的遮罩110的材料形成，已圖案化的遮罩層122覆蓋第二區50B並暴露第一區50A。在第26A、26B圖中，根據一些實施例，移除第一區50A中的第三偶極層120。第一區50A中的第三偶極層120可以藉由執行合適的蝕刻製程(例如濕式蝕刻)來移除，並且已圖案化的遮罩層122可以遮蔽(例如保護)第二區50B不被上述蝕刻製程蝕刻。在第一區50A中的第三偶極層120被移除後，已圖案化的遮罩層122可以由合適的製程移除，例如藉由濕式蝕刻製程移除，上述濕式蝕刻製程以相較於第一閘極介電層118及第三偶極層120的材料更快的蝕刻速度蝕刻已圖案化的遮罩層122的材料。
在第27A、27B圖中，根據一些實施例執行第三退火製程以使第三偶極層120中的第三偶極摻雜物擴散到第二區50B中的介電層104中，藉以在第二區50B中形成第二閘極介電層126。第三退火製程可以為常溫退火或尖峰退火。在一些實施例中，因為執行單獨的摻雜迴圈(例如第三摻雜迴圈)，第三偶極摻雜物的充足量或目標量(targeted amount)可以在第二閘極介電層126中，第三偶極層120可以直接接觸介電層104，並且第三偶極層120的厚度及第三退火製程的參數(例如溫度及時間長度)可以單獨地被控制。舉例來說，第二閘極介電層126的第三偶極摻雜物的平均原子濃度可以從大約1*10 12atoms/cm 2到大約1*10 16atoms/cm 2。在一些實施例中，沿著第二閘極介電層126的厚度方向的第三偶極摻雜物可以在距離第二閘極介電層126的上表面深度d 4(圖未示)的位置具有濃度峰值。在第一偶極摻雜物及第三偶極摻雜物為相同材料的實施例中，深度d 4可以大約相同於深度d 1，然而深度可以藉由調整退火製程(例如調整製程、時間、溫度等)單獨地被控制及調整。
在第三退火製程中，第一偶極摻雜物及第二偶極摻雜物可以進一步擴散到第一閘極介電層118中，並且第一偶極摻雜物及第二偶極摻雜物沿著第一閘極介電層118的厚度方向的濃度峰值可以進一步遠離第一閘極介電層118的上表面，例如分別位在深度d 5(圖未示，大於深度d 3)及深度d 6(圖未示，大於深度d 2)。在一些實施例中，因為在第一閘極介電層118中的第一偶極摻雜物及第二偶極摻雜物比第二閘極介電層126中的第三偶極摻雜物退火更多次，深度d 5及深度d 6大於深度d 4。在一些實施例中，深度d 5為大約1埃到大約20埃，深度d 6為大約1埃到大約20埃。
在第三退火製程執行後，根據一些實施例移除第二區50B中的第三偶極層120的殘留部份。第三偶極層120可以藉由合適的蝕刻方法移除，例如藉由濕式蝕刻製程移除，上述濕式蝕刻製程以相較於第一區50A中的第一閘極介電層118及第二區50B中的第二閘極介電層126更快的蝕刻速度蝕刻第三偶極層120。
應注意的是，摻雜迴圈的順序不應該被限制，並且可以以任何合適的順序排列。舉例來說，第二摻雜迴圈及第三摻雜迴圈可以交換。在此類實施例中，第一閘極介電層118中的第二偶極摻雜物被退火一次，第二閘極介電層126中的第三偶極摻雜物被退火兩次。因此，在此類實施例中，深度d 4(例如第三偶極摻雜物的濃度峰值距離第二閘極介電層126的上表面的深度)可以大於深度d 6(例如第二偶極摻雜物的濃度峰值距離第一閘極介電層118的上表面的深度)。
根據一些實施例，在執行第三退火製程後，移除第二區50B中的第三偶極層殘留的部份。第三偶極層120可以由合適的蝕刻方法移除，例如藉由濕式蝕刻製程移除，上述濕式蝕刻製程以相較於第一區50A中的第一閘極介電層118及第二區50B中的第二閘極介電層126更快的蝕刻速度蝕刻第三偶極層120。
可以執行一或多個額外的摻雜迴圈以將多種偶極摻雜物摻雜到多個區域。在一些實施例中，可以對於第一區50A及第二區50B中的一者或兩者執行任意數量的額外的摻雜迴圈，並且不受奈米結構55之間狹窄空間的限制，因為每個偶極區會在每個摻雜迴圈中移除。舉例來說，可以執行第四摻雜迴圈以將第四偶極摻雜物擴散到第一區50A、第二區50B，或是其他區域中。第28A~30B圖根據一些實施例說明第四摻雜迴圈將第四偶極摻雜物擴散至第二區50B中的第二閘極介電層126中，並形成第三閘極介電層136。然而，在一些實施例中第二區50B中的閘極介電層可以只使用第三偶極摻雜物摻雜，例如第27A圖及第27B圖說明的第二閘極介電層126。
在第28A、28B圖中，根據一些實施例在第一閘極介電層118上順應地形成第四偶極層130。在一些實施例中，第四偶極層130可以包含第四偶極摻雜物，並且第四偶極層130的材料可以相同或相似於第一偶極層106、第二偶極層114，或第三偶極層120中的一或多者的材料，或是不同於它們。第四偶極層130可以由任何合適的沉積方法形成，例如ALD或CVD。第四偶極層130的厚度可以小於大約1nm，例如介於大約1埃到大約9埃之間。
在第29A、29B圖中，根據一些實施例形成已圖案化的遮罩層132。已圖案化的遮罩層132可以使用相同或相似於已圖案化的遮罩層122的材料以相同或相似的形成方式形成。第一區50A中的第四偶極層130可以使用合適的蝕刻製程移除，同時第二區50B中的第四偶極層130可以由已圖案化的遮罩層132保護。第一區50A中的第四偶極層130被移除後，已圖案化的遮罩層132可以由合適的製程移除。
在第30A、30B圖中，根據一些實施例執行第四退火製程以將第四偶極層130中的第四偶極摻雜物擴散到第二區50B中的第二閘極介電層126中，藉以在第二區50B中形成第三閘極介電層136。在一些實施例中，第三閘極介電層136的第四偶極摻雜物的濃度可以比第三偶極摻雜物的濃度高。在一些實施例中，第三閘極介電層136的第四偶極摻雜物的濃度可以小於或等於第三偶極摻雜物的濃度。
此外，根據一些實施例，在第四退火製程中，第三偶極摻雜物沿著第二閘極介電層126的厚度方向的濃度峰值可以更加遠離第二閘極介電層126的上表面。因此，第四偶極摻雜物沿著第三閘極介電層136的厚度方向的濃度峰值可以位在第三閘極介電層136的上表面，以及第三偶極摻雜物沿著第三閘極介電層136的厚度方向的濃度峰值之間。在第四退火製程執行後，根據一些實施例使用合適的蝕刻方法移除第四偶極層130在第二區50B中的剩餘部份。
根據一些實施例，可以在多個區域中執行一或多個摻雜迴圈。舉例來說，摻雜迴圈可以重複n次，其中每個摻雜迴圈包含沉積偶極層、退火，以及移除偶極層的剩餘部份。第38圖的範例示意標示為Vt 1-Vt x的x個裝置區，其中Vt 1-Vt x代表裝置區具有一或多個臨界値電壓對應於Vt 1-Vt x的電晶體。第一迴圈包含使用沉積在裝置區Vt 1-Vt 4上的第一偶極層DL 1(例如以上提到的第一偶極層106)摻雜底下的層(例如以上提到的介電層104)，裝置區Vt x-3-Vt x在退火製程期間維持未被第一偶極層DL 1覆蓋。第二摻雜迴圈包含使用第二偶極層DL 2，第二偶極層DL 2形成在Vt 1、Vt 2、Vt x-3，以及Vt x-2上。在對於第二偶極層DL 2執行退火之後，形成四個不同的裝置區：裝置區Vt 1以及裝置區Vt 2使用第一偶極層DL 1以及第二偶極層DL 2摻雜；裝置區Vt 3以及裝置區Vt 4只使用第一偶極層DL 1摻雜；裝置區Vt x-3以及裝置區Vt x-2只使用第二偶極層DL 2摻雜；裝置區Vt x以及裝置區Vt x-1維持未摻雜。因此，在兩個摻雜迴圈後，形成具有不同操作特徵(operating characteristic)的四個不同裝置區。這個製程可以重複任意n次(可以產生第n偶極層DL n)，並且可以只使用n個摻雜迴圈提供2 n種不同的閘極結構的臨界値電壓(例如Vt 1到Vt x)。應注意的是，第38圖展示每個裝置區使用偶極層摻雜的範例，退火製程以及偶極層的移除並沒有特別在第38圖中展示。
之後，在第31A、31B圖中，可選擇的第四閘極介電層140順應地形成在第一區50A以及第二區50B中已摻雜閘極介電層上，例如在第一閘極介電層118以及第二閘極介電層126上(或是第三閘極介電層136，如果存在的話)。第四閘極介電層140可以使用與介電層104相同或相似的材料以相同或相似的方法形成。在一些實施例中，第四閘極介電層140不含有偶極摻雜物。第一閘極介電層118、第三閘極介電層136以及第四閘極介電層140可以一起被稱為閘極介電層142。
在第32A、32B圖中，沉積閘極電極150以填充第二凹槽98及開口99的剩餘的部份(例如沉積在第四閘極介電層140上)。閘極電極150可以包含含有金屬的材料，例如氮化鈦(titanium nitride)、氧化鈦(titanium oxide)、氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、鈷(cobalt)、 釕(ruthenium)、鋁(aluminum)、鎢(tungsten)、其組合，或其中的多層。舉例來說，雖然在第32A、32B圖中示意一層閘極電極150，閘極電極150可以包含任意數量的襯墊層(liner layer)、任意數量的功函數調諧層(work function tuning layer)，以及填充材料。形成閘極電極150的任何層的組合可以沉積在第一區50A以及第二區50B中。
在填充第二凹槽98之後，可以執行平坦化製程(例如CMP)以移除閘極介電層142在第一ILD96的上表面上多餘的部份，以及閘極電極150的材料在第一ILD96的上表面上多餘的部份。閘極電極150及閘極介電層142的材料的剩餘部份因此形成產生的奈米結構FET的替代閘極(replacement gate)結構。第一區50A中的介面層100、閘極介電層142，以及閘極電極150可以一起被稱為閘極結構152A，第二區50B中的介面層100、閘極介電層142，以及閘極電極150可以一起被稱為閘極結構152B。
在第33A~33C圖中，凹陷閘極結構152A、152B(包含閘極介電層142以及覆蓋在上面對應的閘極電極150)，使得凹槽直接地形成在閘極結構上，位在第一間隔物81的相對的位置之間。在凹槽中填入閘極遮罩156，閘極遮罩156包含一或多層介電材料，例如氮化矽、氮氧化矽等，之後使用平坦化製程以移除介電材料在第一ILD 96上延伸的多於部份。之後形成的閘極接點(例如以下參考第35A、35B圖說明的接點172)穿透通過閘極遮罩156以接觸凹陷的閘極電極的上表面。
如第33A~33C圖所示，在第一ILD 96以及閘極遮罩156上沉積第二層間介電質(ILD)160。在一些實施例中，第二ILD 160是由FCVD形成的可流動的薄膜(film)。在一些實施例中，第二ILD 160由介電材料形成，例如PSG、BSG、BPSG、USG等，並且可以由任何合適的方法沉積，例如CVD、PECVD等。
第34A~34C圖中，蝕刻第二ILD 160、第一ILD 96、CESL 94，以及閘極遮罩156以形成第三凹槽162，暴露磊晶源極/汲極區92及/或閘極結構的表面。第三凹槽162可以以使用非等向蝕刻製程的蝕刻形成，例如RIE、NBE等。在一些實施例中，第三凹槽162可以使用第一蝕刻製程蝕刻通過第二ILD 160以及第一ILD 96；可以使用第二蝕刻製程蝕刻通過閘極遮罩156；並且可以在之後使用第三蝕刻製程蝕刻通過CESL 94。遮罩(例如光阻)可以在第二ILD 160上形成並被圖案化，以在第一蝕刻製程及第二蝕刻製程中遮蓋部份的第二ILD 160。在一些實施例中，蝕刻製程可以過蝕刻(over-etch)，並且第三凹槽162因此延伸至磊晶源極/汲極區92及/或閘極結構中，第三凹槽162的底部可以齊平於(例如在相同高度，或是與基板的距離相同)或低於(例如更接近基板)磊晶源極/汲極區92及/或閘極結構。雖然第34B圖示意第三凹槽162在相同的截面(cross-section)中暴露磊晶源極/汲極區92及閘極結構，在多個實施例中磊晶源極/汲極區92及閘極結構可以在不同截面中被暴露，藉以減少使之後形成的接點短路的風險。在第三凹槽162形成後，在磊晶源極/汲極區92上形成矽化物區(silicide region)164。在一些實施例中，矽化物區164由以下方式形成：首先在磊晶源極/汲極區92暴露的部份上沉積能夠與底下的磊晶源極/汲極區92的半導體材料(例如矽、矽鍺、鍺)反應的金屬(未繪示)，以形成矽化物或鍺化物區，例如鎳(nickel)、鈷、鈦(titanium)、鉭(tantalum)、       鉑(platinum)、鎢、其他貴金屬(noble metal)、其他耐火金屬( refractory metal)、 稀土金屬(rare earth metal)或它們的合金，之後執行熱退火製程以形成矽化物區164。之後移除沉積的金屬未反應的部份，例如由蝕刻製程。雖然矽化物區164被稱為矽化物區，矽化物區164也可以為鍺化物區，或是矽鍺化物(silicon germanide)區(例如包含矽化物及鍺化物的區域)。在本發明的實施例中，矽化物區164包含TiSi，並且厚度介於大約2nm到大約10nm之間。
之後，在第35A~35C圖中，在第三凹槽162中形成接點170、172(也稱為接點插塞(contact plug))。接點170、172可以各包含一或多層，例如阻障層(barrier layer)、擴散層(diffusion layer)，以及填充材料。舉例來說，在一些實施例中，接點170、172各包含阻障層及導電材料，並且電性耦接至底下的導電部件(conductive feature)(在示意的實施例中例如閘極電極150及/或矽化物區164)。電性耦接至閘極電極150的接點172可以被稱為閘極接點，電性耦接至矽化物區164的接點170可以被稱為源極/汲極接點。阻障層可以包含鈦、氮化鈦、鉭(tantalum)、氮化鉭(tantalum nitride)等。導電材料可以包含銅(copper)、銅合金、銀(silver)、金(gold)、鎢、鈷、鋁、鎳等。可以執行平坦化製程(例如CMP) 以從第二ILD 160的表面移除多餘的材料。
第36A~36C圖根據本發明一些可選擇的實施例說明裝置的截面圖。第36A圖說明第1圖示意的參考截面A-A’。第36B圖說明第1圖示意的參考截面B-B’。第36C圖說明第1圖示意的參考截面C-C’。在第36A~36C圖中，相似的參考編號指示使用與第35A~35C圖的結構相似的製程形成的相似的元件。然而，在第36A~36C圖中，第一區50A及第二區50B中的通道區使用不同材料形成。舉例來說，包含矽或碳化矽的第二奈米結構54可以在第一區50A中提供通道區，包含矽鍺的第一奈米結構52可以在第二區50B中提供通道區。第36A~36C圖的結構可以由例如可以由以下方式形成：移除第一區50A中的第一奈米結構52，以及移除第二區50B中的第二奈米結構54；分別在第一區50A中形成第一閘極介電層118，以及在第二區50B中形成第三閘極介電層136；在第一區50A中圍繞第一閘極介電層118沉積閘極電極150，以及在第二區50B中圍繞第三閘極介電層136沉積閘極電極150。
本發明的實施例有關於一種半導體裝置及其製造方法，上述半導體裝置包含使用偶極摻雜物材料摻雜的閘極介電層。摻雜在閘極介電層中的偶極摻雜物材料可以調整包含上述閘極介電層的閘極結構的臨界值電壓。在一些實施例中，一或多個偶極摻雜物材料使用一或多個單獨的摻雜迴圈摻雜在閘極介電層中，每個上述摻雜迴圈包含單獨的偶極層形成以及單獨的退火製程。因此，在一或多個閘極介電層中的每個偶極摻雜物材料的濃度及濃度曲線可以被單獨地控制，例如藉由控制每個摻雜迴圈中的偶極層的厚度或退火製程的溫度及/或時間長度。在一些實施例中上述方法也可以將複數個偶極摻雜物材料摻雜在單一的閘極介電層中，使每個上述偶極摻雜物材料具有控制良好的濃度及濃度曲線，以提供調整過的臨界值電壓。
本發明實施例有關於一種半導體裝置，包含：第一設置在基板上的第一裝置區中的通道區；設置在第一通道區上的第一閘極介電層，其中上述第一閘極介電層包含第一偶極摻雜物及第二偶極摻雜物，其中上述第一偶極摻雜物沿著上述第一閘極介電層的厚度方向具有第一濃度峰值，上述第二偶極摻雜物沿著上述第一閘極介電層的上述厚度方向具有第二濃度峰值，其中上述第二濃度峰值位在上述第一濃度峰值以及上述第一閘極介電層的上表面之間，其中上述第二濃度峰值偏離(offset)上述第一閘極介電層的上述上表面；以及設置在第一閘極介電層上的閘極電極。在一實施例中，第一偶極摻雜物及第二偶極摻雜物包含La、Mg、Sr、Y、Ti、Al、Ga、In、Nb，或是Zn。在一實施例中，第一偶極摻雜物及第二偶極摻雜物為不同材料。在一實施例中，第一偶極摻雜物的熱擴散度小於第二偶極摻雜物的熱擴散度。在一實施例中，上述半導體裝置更包含設置在第一閘極介電層及閘極電極之間的第二閘極介電層，其中上述第二閘極介電層大抵上不具有第一偶極摻雜物及第二偶極摻雜物。在一實施例中，第一閘極介電層中的第二偶極摻雜物的平均原子濃度大於第一閘極介電層中的第一偶極摻雜物的平均原子濃度。
本發明的實施例有關於一種製造半導體裝置的方法，包含：在通道區上形成介電層；在介電層上形成包含第一偶極摻雜物的第一偶極層；將第一偶極層及介電層退火，以將上述介電層轉換為包含第一偶極摻雜物的第一摻雜介電層(doped dielectric layer)；移除第一偶極層的剩餘部份；在移除第一偶極層的剩餘部份之後，在第一摻雜介電層上形成包含第二偶極摻雜物的第二偶極層；將第二偶極層及第一摻雜介電層退火，以將上述第一摻雜介電層轉換為包含第一偶極摻雜物及第二偶極摻雜物的第二摻雜介電層；移除第二偶極層的剩餘部份；以及在移除第二偶極層的剩餘部份之後，在第二摻雜介電層上形成閘極電極。在一實施例中，第一偶極摻雜物及上述第二偶極摻雜物為不同材料。在一實施例中，第一偶極摻雜物的熱擴散度小於第二偶極摻雜物的熱擴散度。在一實施例中，第二偶極層的厚度與第一偶極層的厚度不同。在一實施例中，上述方法更包含在移除第二偶極層的剩餘部份之後，且形成閘極電極之前，在第二摻雜介電層上形成閘極介電層。在一實施例中，閘極介電層及介電層為相同材料。第一偶極層為第一偶極摻雜物的氧化物或氮化物。
本發明的實施例有關於一種製造半導體裝置的方法，包含：在第一通道區及第二通道區上形成介電層；將第一偶極摻雜物及第二偶極摻雜物摻雜到第一通道區上的介電層中，以在第一通道區上形成第一閘極介電層，其中上述第一偶極摻雜物被退火一或多次，上述第一偶極摻雜物的退火次數大於上述第二偶極摻雜物的退火次數；在形成第一閘極介電層後，於位在第二通道區上的介電層上形成包含第三偶極摻雜物的第一偶極層；執行第一退火製程以將第三偶極摻雜物從第一偶極層擴散至位在第二通道區上的介電層中，以在上述第二通道區上形成第二閘極介電層；移除第一偶極層的剩餘部份；以及在第一閘極介電層以及第二閘極介電層上形成閘極電極層。在一實施例中，第一偶極摻雜物的熱擴散度小於第二偶極摻雜物的熱擴散度。在一實施例中，於位在第二通道區上的介電層上形成第一偶極層的操作包含：於位在第一通道區及第二通道區上的介電層上形成第一偶極層；形成遮罩，上述遮罩遮蓋位在第二通道區上的第一偶極層，並暴露位在第一通道區上的第一偶極層；以及蝕刻位在第一通道區上的第一偶極層。在一實施例中，上述方法更包含藉由在第二閘極介電層上形成第二偶極層並執行第二退火製程，將第四偶極摻雜物摻雜至上述第二閘極介電層中。在一實施例中，上述方法更包含在形成閘極電極層之前，在第一閘極介電層及第二閘極介電層上形成第三閘極介電層。在一實施例中，第三偶極摻雜物與第一偶極摻雜物及第二偶極摻雜物中至少其中一者相同。在一實施例中，移除第一偶極層的剩餘部份的操作包含不使用遮罩的濕式蝕刻。
以上內容概要地說明一些實施例的特徵，使得本領域的通常知識者可以更好的理解本發明實施例的內容。本領域的通常知識者應該了解他們可以容易地使用本發明實施例作為基礎，以設計或修改其他用以執行相同目的及/或達成以上提到的實施例的相同好處的製程及結構。本領域的通常知識者也應該了解這樣的相等結構並沒有離開本發明實施例的精神及範圍，且本領域的通常知識者應該了解可以在此做出多個改變、取代，以及修改而不離開本發明實施例的精神及範圍。
20:間隔物 50:基板 50A:第一區 50B:第二區 51,51A,51B,51C:第一半導體層 52,52A,52B,52C:第一奈米結構 53,53A,53B,53C:第二半導體層 54,54A,54B,54C:第二奈米結構 55:奈米結構 64:多層堆疊 66:鰭片 68:隔離區/淺溝槽隔離區(STI區) 70:虛置介電層 71:虛置閘極介電質 72:虛置閘極層 74:遮罩層 76:虛置閘極 78:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹槽 88:側壁凹槽 90:第一內部間隔物 92:磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接點蝕刻停止層(CESL) 96:第一層間介電質(第一ILD) 98:第二凹槽 99:開口 100:介面層 104:介電層 106:第一偶極層 110:已圖案化的遮罩 112:摻雜介電層 114,DL 2:第二偶極層 116,122,132:已圖案化的遮罩層 118:第一閘極介電層 120:第三偶極層 126:第二閘極介電層 130:第四偶極層 136:第三閘極介電層 140:第四閘極介電層 142:閘極介電層 150:閘極電極 152A,152B:閘極結構 156:閘極遮罩 160:第二層間介電質(第二ILD) 162:第三凹槽 164:矽化物區 170,172:接點 200:摻雜迴圈 S202,S204,S206:步驟 DLn:第n偶極層 Vt 1,Vt 2,Vt 3,Vt 4~Vt x-3,Vt x-2,Vt x-1,Vt x:裝置區 d 1,d 2,d 3:深度 T:厚度
本發明實施例閱讀以下實施方式配合附帶的圖式能夠最好的理解。應該注意的是，根據業界的標準做法，多個特徵並未依照比例繪製。事實上，為了清楚的討論，多個特徵的尺寸(dimension)可以隨意地增加或減少。 第1圖說明本發明實施例之奈米結構場效電晶體(nanostructure field-effect transistor (nano-FET))的立體圖。 第2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、11C、12A、12B、12C、12D、13A、13B、13C、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B、30A、30B、31A、31B、32A、32B、33A、33B、33C、34A、34B、34C、35A、35B、35C圖為本發明實施例之奈米結構場效電晶體在製造的中間階段的截面圖(cross-sectional view)。 第21C、24C圖根據本發明實施例說明沿著閘極介電層(gate dielectric layer)的厚度方向的摻雜物(dopant)濃度曲線。 第36A、36B、36C圖為本發明實施例之奈米結構場效電晶體的截面圖。 第37圖為本發明實施例之用以將偶極(dipole)摻雜材料摻雜至閘極介電層中的摻雜迴圈(doping loop)的流程圖。 第38圖為圖表，根據本發明實施例展示藉由重複摻雜迴圈製造具有多種閘極臨界値電壓(gate threshold voltage)的電晶體。
55:奈米結構
100:介面層
104:介電層
DL2:第二偶極層
DLn:第n偶極層
Vt1,Vt2,Vt3,Vt4~Vtx-3,Vtx-2,Vtx-1,Vtx:裝置區

Claims (20)

  1. 一種半導體裝置，包含： 一第一通道區，設置在一基板上的一第一裝置區中； 一第一閘極介電層，設置在上述第一通道區上，其中上述第一閘極介電層包含一第一偶極摻雜物及一第二偶極摻雜物，其中上述第一偶極摻雜物沿著上述第一閘極介電層的一厚度方向具有一第一濃度峰值，上述第二偶極摻雜物沿著上述第一閘極介電層的上述厚度方向具有一第二濃度峰值，其中上述第二濃度峰值位在上述第一濃度峰值以及上述第一閘極介電層的一上表面之間，其中上述第二濃度峰值偏離上述第一閘極介電層的上述上表面；以及 一閘極電極，設置在上述第一閘極介電層上。
  2. 如請求項1之半導體裝置，其中上述第一偶極摻雜物及上述第二偶極摻雜物包含La、Mg、Sr、Y、Ti、Al、Ga、In、Nb，或是Zn。
  3. 如請求項1之半導體裝置，其中上述第一偶極摻雜物及上述第二偶極摻雜物為不同材料。
  4. 如請求項1之半導體裝置，其中上述第一偶極摻雜物的熱擴散度小於上述第二偶極摻雜物的熱擴散度。
  5. 如請求項1之半導體裝置，更包含一第二閘極介電層，設置在上述第一閘極介電層及上述閘極電極之間，其中上述第二閘極介電層大抵上不具有上述第一偶極摻雜物及上述第二偶極摻雜物。
  6. 如請求項1之半導體裝置，其中上述第一閘極介電層中的上述第二偶極摻雜物的平均原子濃度大於上述第一閘極介電層中的上述第一偶極摻雜物的平均原子濃度。
  7. 一種製造半導體裝置的方法，上述方法包含： 在一通道區上形成一介電層； 在上述介電層上形成包含一第一偶極摻雜物的一第一偶極層； 將上述第一偶極層及上述介電層退火，以將上述介電層轉換為包含上述第一偶極摻雜物的一第一摻雜介電層； 移除上述第一偶極層的剩餘部份； 在移除上述第一偶極層的剩餘部份之後，在上述第一摻雜介電層上形成包含一第二偶極摻雜物的一第二偶極層； 將上述第二偶極層及上述第一摻雜介電層退火，以將上述第一摻雜介電層轉換為包含上述第一偶極摻雜物及上述第二偶極摻雜物的一第二摻雜介電層； 移除上述第二偶極層的剩餘部份；以及 在移除上述第二偶極層的剩餘部份之後，在上述第二摻雜介電層上形成一閘極電極。
  8. 如請求項7之方法，其中上述第一偶極摻雜物及上述第二偶極摻雜物為不同材料。
  9. 如請求項7之方法，其中上述第一偶極摻雜物的熱擴散度小於上述第二偶極摻雜物的熱擴散度。
  10. 如請求項7之方法，其中上述第二偶極層的厚度與上述第一偶極層的厚度不同。
  11. 如請求項7的方法，更包含在移除上述第二偶極層的剩餘部份之後且形成上述閘極電極之前，在上述第二摻雜介電層上形成一閘極介電層。
  12. 如請求項11之方法，其中上述閘極介電層及上述介電層為相同材料。
  13. 如請求項7之方法，其中上述第一偶極層為上述第一偶極摻雜物的氧化物或氮化物。
  14. 一種製造半導體裝置的方法，上述方法包含： 在一第一通道區及一第二通道區上形成一介電層； 將一第一偶極摻雜物及一第二偶極摻雜物摻雜到上述第一通道區上的上述介電層中，以在上述第一通道區上形成一第一閘極介電層，其中上述第一偶極摻雜物被退火一或多次，上述第一偶極摻雜物的退火次數大於上述第二偶極摻雜物的退火次數； 在形成上述第一閘極介電層後，於位在上述第二通道區上的上述介電層上形成包含一第三偶極摻雜物的一第一偶極層； 執行一第一退火製程以將上述第三偶極摻雜物從上述第一偶極層擴散至位在上述第二通道區上的上述介電層中，以在上述第二通道區上形成一第二閘極介電層； 移除上述第一偶極層的剩餘部份；以及 在上述第一閘極介電層以及上述第二閘極介電層上形成一閘極電極層。
  15. 如請求項14之方法，其中上述第一偶極摻雜物的熱擴散度小於上述第二偶極摻雜物的熱擴散度。
  16. 如請求項14之方法，其中於位在上述第二通道區上的上述介電層上形成上述第一偶極層的操作包含： 於位在上述第一通道區及上述第二通道區上的上述介電層上形成上述第一偶極層； 形成一遮罩，上述遮罩遮蓋位在上述第二通道區上的上述第一偶極層，並暴露位在上述第一通道區上的上述第一偶極層；以及 蝕刻位在上述第一通道區上的上述第一偶極層。
  17. 如請求項14之方法，更包含藉由在上述第二閘極介電層上形成一第二偶極層並執行一第二退火製程，將一第四偶極摻雜物摻雜至上述第二閘極介電層中。
  18. 如請求項14之方法，更包含在形成上述閘極電極層之前，在上述第一閘極介電層及上述第二閘極介電層上形成一第三閘極介電層。
  19. 如請求項14之方法，其中上述第三偶極摻雜物與上述第一偶極摻雜物及上述第二偶極摻雜物中至少其中一者相同。
  20. 如請求項14之方法，其中移除上述第一偶極層的剩餘部份的操作包含不使用遮罩的濕式蝕刻。
TW111146519A 2021-12-07 2022-12-05 半導體裝置及其製造方法 TW202324753A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163286619P 2021-12-07 2021-12-07
US63/286,619 2021-12-07
US17/832,342 2022-06-03
US17/832,342 US20230178601A1 (en) 2021-12-07 2022-06-03 Semiconductor Device Having Doped Gate Dielectric Layer and Method for Forming the Same

Publications (1)

Publication Number Publication Date
TW202324753A true TW202324753A (zh) 2023-06-16

Family

ID=86488577

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111146519A TW202324753A (zh) 2021-12-07 2022-12-05 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20230178601A1 (zh)
CN (1) CN115911115A (zh)
TW (1) TW202324753A (zh)

Also Published As

Publication number Publication date
US20230178601A1 (en) 2023-06-08
CN115911115A (zh) 2023-04-04

Similar Documents

Publication Publication Date Title
US20210202697A1 (en) Semiconductor device and method
TWI770789B (zh) 電晶體、半導體裝置及形成方法
TWI815623B (zh) 奈米結構場效電晶體裝置及其形成方法
TWI805260B (zh) 半導體裝置及其製造方法
TW202109885A (zh) 半導體裝置
TW202232582A (zh) 半導體裝置及其製造方法
CN114823534A (zh) 半导体器件及其形成方法
CN113299751A (zh) 半导体器件和方法
US20230317790A1 (en) Semiconductor Device having Doped Gate Dielectric Layer and Method for Forming the Same
US20220328319A1 (en) Transistor Gate Structure and Method of Forming
TWI801923B (zh) 半導體元件及其製造方法
TWI785661B (zh) 半導體裝置及其形成方法
KR20220154598A (ko) 반도체 디바이스 및 제조 방법
CN114551578A (zh) 半导体装置和其形成方法
TWI852433B (zh) 半導體裝置及其製造方法
TW202324753A (zh) 半導體裝置及其製造方法
TWI795774B (zh) 填充結構及其製造方法
TWI837812B (zh) 半導體裝置、電晶體以及半導體裝置的形成方法
TWI808733B (zh) 半導體裝置及其形成方法
TWI789779B (zh) 電晶體及形成源極/汲極區域的方法
US20230411219A1 (en) Semiconductor structure and method for manufacturing the same
US20220359066A1 (en) Semiconductor Device and Method
CN116544234A (zh) 具有掺杂栅极电介质层的半导体器件及其形成方法
CN118762994A (zh) 半导体装置的形成方法
TW202329326A (zh) 半導體裝置之接觸特徵及其形成方法