CN115911115A - 半导体器件及其制造方法 - Google Patents

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dipole
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dielectric layer
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gate dielectric
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赖德洋
陈学儒
林宗达
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在实施例中，半导体器件包括设置在衬底上方的第一器件区域中的第一沟道区域；设置在第一沟道区域上方的第一栅极介电层；以及设置在第一栅极介电层上方的栅电极。第一栅极介电层包括第一偶极子掺杂剂和第二偶极子掺杂剂。第一偶极子掺杂剂沿着第一栅极介电层的厚度方向具有第一浓度峰，并且第二偶极子掺杂剂沿着第一栅极介电层的厚度方向具有第二浓度峰。第二浓度峰位于第一浓度峰和第一栅极介电层的上表面之间。第二浓度峰偏离第一栅极介电层的上表面。本发明的实施例还提供了制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
将半导体器件用于各种电子应用中，例如，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减小最小部件尺寸来不断改善各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外问题。
发明内容
本发明的一些实施例提供了一种半导体器件，包括：第一沟道区域，设置在衬底上方的第一器件区域中；第一栅极介电层，设置在第一沟道区域上方，其中，第一栅极介电层包括第一偶极子掺杂剂和第二偶极子掺杂剂，其中，第一偶极子掺杂剂沿着第一栅极介电层的厚度方向具有第一浓度峰值，并且第二偶极子掺杂剂沿着第一栅极介电层的厚度方向具有第二浓度峰值，其中，第二浓度峰值位于第一浓度峰值和第一栅极介电层的上表面之间，其中，第二浓度峰值偏离第一栅极介电层的上表面；以及栅电极，设置在第一栅极介电层上方。
本发明的另一些实施例提供了一种制造半导体器件的方法，该方法包括：在沟道区域上方形成介电层；在介电层上方形成包括第一偶极子掺杂剂的第一偶极子层；对第一偶极子层和介电层进行退火以将介电层转变为包括第一偶极子掺杂剂的第一掺杂介电层；去除第一偶极子层的剩余部分；在去除第一偶极子层的剩余部分之后，在第一掺杂介电层上方形成包括第二偶极子掺杂剂的第二偶极子层；对第二偶极子层和第一掺杂介电层进行退火，以将第一掺杂介电层转变为包括第一偶极子掺杂剂和第二偶极子掺杂剂的第二掺杂介电层；去除第二偶极子层的剩余部分；以及在去除第二偶极子层的剩余部分之后，在第二掺杂介电层上方形成栅电极。
本发明的又一些实施例提供了一种制造半导体器件的方法，该方法包括：在第一沟道区域上方和第二沟道区域上方形成介电层；将第一偶极子掺杂剂和第二偶极子掺杂剂掺杂到第一沟道区域上方的介电层中，以在第一沟道区域上方形成第一栅极介电层，其中，第一偶极子掺杂剂比第二偶极子掺杂剂多退火一次或多次；在形成第一栅极介电层之后，在第二沟道区域上方的介电层上方形成包括第三偶极子掺杂剂的第一偶极子层；执行第一退火工艺以将第三偶极子掺杂剂从第一偶极子层扩散到第二沟道区域上方的介电层中，以在第二沟道区域上方形成第二栅极介电层；去除第一偶极子层的剩余部分；以及在第一栅极介电层和第二栅极介电层上方形成栅电极层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的实例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图33C、图34A、图34B、图34C、图35A、图35B和图35C是根据一些实施例的制造纳米FET的中间阶段的截面图。
图21C和图24C示出了根据一些实施例的沿着栅极介电层的厚度方向的掺杂剂浓度分布。
图36A、图36B和图36C是根据一些实施例的纳米FET的截面图。
图37是根据一些实施例的将偶极子掺杂剂材料(dipole dopant material)掺杂入栅极介电层中的掺杂循环的流程图。
图38示出了根据一些实施例的显示通过重复掺杂循环创建的具有各种栅极阈值电压的晶体管的图表。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
如下文更详细讨论的，本发明中示出的实施例提供了包括掺杂的栅极介电层的半导体器件。特别地，掺杂的介电层掺杂有一种或多种偶极子掺杂剂，以便影响栅极结构的阈值电压，并提供栅极结构在各个区域中具有各种阈值电压。在一些实施例中，可以通过单独的掺杂循环来将每种偶极子掺杂剂材料掺杂到栅极介电层中。因此，可以单独控制一个或多个掺杂的栅极介电层中的每种偶极掺杂剂材料的浓度和浓度分布。
以下在特定背景下描述实施例，例如，包括纳米FET的管芯。然而，可以将各个实施例应用于包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)来代替纳米FET或与纳米FET组合的管芯。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET包括位于衬底50(例如半导体衬底)上的鳍66上方的纳米结构55(例如纳米片、纳米线等)，其中，纳米结构55作为纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域68设置在相邻的鳍66之间，鳍66可以从邻近的隔离区域68之上和从邻近的隔离区域68之间突出。尽管将隔离区域68描述/示出为与衬底50分隔开，但如本文所使用的，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区域的组合。此外，尽管将鳍66的底部部分示出为与衬底50连续的单一材料，但衬底50和/或鳍66的底部部分可以包括单一材料或多种材料。在这种情况下，鳍66是指在邻近的隔离区域68之间延伸的部分。
栅极介电层142位于鳍66的顶表面上方并且沿着纳米结构55的顶表面、侧壁和底表面。栅电极150位于栅极介电层142上方。外延源极/漏极区域92设置在栅极介电层142和栅电极150的相对侧上的鳍66上。
图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅电极150的纵轴并且在例如垂直于纳米FET的外延源极/漏极区域92之间的电流流动方向的方向上。截面B-B’垂直于截面A-A’并且平行于纳米FET的鳍66的纵轴并且在例如纳米FET的外延源极/漏极区域92之间的电流流动的方向上。截面C-C’平行于截面A-A’并且延伸穿过纳米FET的外延源极/漏极区域。为清楚起见，随后的图参考了这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。同样，一些实施例考虑了在诸如平面FET的平面器件或在鳍式场效应晶体管(FinFET)中使用的方面。
图2至图36C是根据一些实施例的制造纳米FET的中间阶段的截面图。图2至图5、图6A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A和图36A示出了图1中所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B、图35B和图36B示出了图1中所示的参考截面B-B’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图33C、图34C、图35C和图36C示出了图1中所示的参考截面C-C’。
在图2中，提供了用于形成纳米FET的衬底50。衬底50可以是半导体衬底，例如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是被掺杂(例如，用p型或n型掺杂剂)或未被掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在衬底上提供绝缘体层，通常在硅或玻璃衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；它们的其组合。
衬底50包括第一区域50A和第二区域50B。在一些实施例中，第一区域50A和第二区域50B用于形成不同的器件。例如，第一区域50A可以是逻辑器件区域，而第二区域50B可以是I/O器件区域。可选地，第一区域50A和第二区域50B均为具有不同功能电路的逻辑器件区域或I/O区域。在一些实施例中，第一区域50A和第二区域50B可以用于形成具有相同导电类型或不同导电类型的器件。例如，在实施例中，第一区域50A和第二区域50B都用于形成诸如NMOS晶体管(例如，n型纳米FET)的n型器件，或用于形成诸如PMOS晶体管(例如，p型纳米FET)的p型器件。在一些实施例中，第一区域50A可以用于形成n型器件，诸如用于形成NMOS晶体管(例如n型纳米FET)的NMOS器件区域，并且第二区域50B可以用于形成p型器件，诸如用于形成PMOS晶体管(例如，p型纳米FET)的PMOS器件区域。第一区域50A可以与第二区域50B物理分隔开(如分隔件20所示)，并且可以在第一区域50A和第二区域50B之间设置任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个第一区域50A和一个第二区域50B，但可以提供任意数量的第一区域50A和第二区域50B。
进一步在图2中，多层堆叠件64形成在衬底50上方。多层堆叠件64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以去除第一半导体材料的第一半导体层51，而不会显著去除第二半导体材料的第二半导体层53。类似地，可以去除第二半导体材料的第二半导体层53而不会显著去除第一半导体层51。出于说明目的并且如下文更详细讨论的，将去除第一半导体层51，并且将图案化第二半导体层53以在第一区域50A和第二区域50B两者中形成纳米FET的沟道区域。然而，在一些实施例中，将去除第二半导体层53，并且可以图案化第一半导体层51以形成纳米FET的沟道区域。在这样的实施例中，第一区域50A和第二区域50B两者中的沟道区域可以具有相同的材料组份(例如，硅或其他合适的半导体材料)并且可以同时形成。
在又一些实施例中，将在第一区域50A中去除第一半导体层51，并且将图案化第二半导体层53以在第一区域50A中形成纳米FET的沟道区域。同样，将去除第二半导体层53，并且将图案化第一半导体层51以在第二区域50B中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第二半导体层53，并且可以图案化第一半导体层51以在第一区域50A中形成纳米FET的沟道区域，并且可以去除第一半导体层51，并且可以图案化第二半导体层53以在第二区域50B中形成纳米FET的沟道区域。在这样的实施例中，第一区域50A和第二区域50B两者中的沟道区域具有不同的材料组份(例如，一个是硅、碳化硅等，另一个是硅锗或另一半导体材料)。例如，图36A、图36B和图36C示出了由这样的实施例产生的结构，在这样的实施例中，第一区域50A中的沟道区域由诸如硅或碳化硅的半导体材料形成，而第二区域50B中的沟道区域由诸如硅锗的另一半导体材料形成。
为了说明的目的，将多层堆叠件64示出为包括第一半导体层51和第二半导体层53中的每个的三层。在一些实施例中，多层堆叠件64可以包括任意数量的第一半导体层51和第二半导体层53。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延生长多层堆叠件64中的每层。
参考图3，根据一些实施例，鳍66形成在衬底50中，并且纳米结构55形成在多层堆叠件64中。在一些实施例中，可以通过在多层堆叠件64和衬底50中蚀刻沟槽来在多层堆叠件64和衬底50中分别形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二米结构54)。可以将第一纳米结构52和第二纳米结构54进一步统称为纳米结构55。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以使用一个或多个光刻工艺来图案化鳍66和纳米结构55，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍66。
为了说明的目的，图3将第一区域50A和第二区域50B中的鳍66示出为具有基本相等的宽度。在一些实施例中，第一区域50A中的鳍66的宽度可以大于或薄于第二区域50B中的鳍66的宽度。此外，虽然将鳍66和纳米结构55中的每个示出为具有始终一致的宽度，但是在一些实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，从而使得鳍66和/或纳米结构55中每个的宽度在朝向衬底50的方向上连续地增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且是梯形形状。
在图4中，浅沟槽隔离(STI)区域68形成为与鳍66相邻。可以通过在衬底50、鳍66和纳米结构55上方以及相邻的鳍66之间沉积绝缘材料来形成STI区域68。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或者它们的组合来形成绝缘材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料形成为使得多余的绝缘材料覆盖纳米结构55。尽管将绝缘材料示出为单个层，但一些实施例可以利用多个层。例如，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，诸如上面讨论的那些材料。
然后对绝缘材料施加去除工艺以去除纳米结构55上方的多余绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺暴露了纳米结构55，从而使得纳米结构55和绝缘材料的顶表面在完成平坦化工艺之后是齐平的。
然后使绝缘材料凹进以形成STI区域68。使绝缘材料凹进，从而使得第一区域50A和第二区域50B中的鳍66的上部部分从邻近的STI区域68之间突出。此外，STI区域68的顶表面可以具有如图所示的平整表面、凸起表面、凹陷表面(例如碟状)或它们的组合。可以通过适当的蚀刻将STI区域68的顶表面形成为平整的、凸起的和/或凹陷的。可以使用可接受的蚀刻工艺来使STI区域68凹进，诸如对绝缘材料的材料有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用使用例如稀氢氟酸(dHF)的氧化物去除。
以上关于图2至图4描述的工艺只是可以如何形成鳍66和纳米结构55的一个实例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面上方形成介电层，并且可以蚀刻穿过介电层的沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，从而使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可以包括以上讨论的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免之前和/或之后的注入，然而可以一起使用原位和注入掺杂。
进一步在图4中，可以在鳍66和纳米结构55和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与后续将在n型区域和p型区域中的每个区域中形成的源极/漏极区域的导电类型相反的导电类型。在一些实施例中，在n型区域中形成p型阱，并且在p型区域中形成n型阱。在一些实施例中，p型阱或n型阱形成在n型区和p型区两者中。可以通过执行n型掺杂物注入来形成n型阱。n型掺杂物可以是注入在该区域中的浓度在1013cm-3至1014cm-3范围内的磷、砷、锑等。可以通过执行p型掺杂物注入来形成p型阱。p型掺杂物可以是注入在该区域中的浓度在1013cm-3至1014cm-3范围内的硼、氟化硼、铟等。在注入注入剂之后，可以执行退火工艺以修复损伤并激活注入的p型和/或n型掺杂物。在为鳍66和纳米结构55外延生长外延结构的一些实施例中，可以在生长期间原位掺杂生长的材料，这可以避免注入，然而可以一起使用原位和注入掺杂。
在图5中，伪介电层70形成在鳍66和/或纳米结构55上。伪介电层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积或热生长伪介电层70。伪栅极层72形成在伪介电层70上方，并且掩模层74形成在伪栅极层72上方。可以在伪介电层70上方沉积伪栅极层72，并且然后诸如通过化学机械抛光(CMP)平坦化伪栅极层72。可以在伪栅极层72上方沉积掩模层74。伪栅极层72可以是导电或非导电材料，并且可以选自包括非晶硅、多晶态硅(多晶硅)、多晶态硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积选定材料的其他技术来沉积伪栅极层72。伪栅极层72可以由对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在这个实例中，单个伪栅极层72和单个掩模层74形成为跨越第一区域50A和第二区域50B。应注意，仅出于说明性目的，将伪介电层70显示为仅覆盖鳍66和纳米结构55。在一些实施例中，可以将伪介电层70沉积为使得伪介电层70覆盖STI区域68，从而使得伪介电层70在伪栅极层72和STI区域68之间延伸。
图6A至图35C示出了制造实施例器件中的各个附加步骤。图6A、图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13A、图13C、图14A、图15A、图33C、图34C和图35C示出了第一区域50A或第二区域50B中的部件。在图6A和图6B中，可以使用可接受的光刻和蚀刻技术图案化掩模层74(参见图5)以形成掩模78。然后可以将掩模78的图案转移到伪栅极层72和伪介电层70以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的相应沟道区域。可以将掩模78的图案用于将每个伪栅极76与相邻伪栅极76物理分隔开。伪栅极76还可以具有基本上垂直于相应鳍66的纵向的纵向。
在图7A和图7B中，第一间隔件层80和第二间隔件层82分别形成在图6A和图6B所示的结构上方。随后将图案化第一间隔件层80和第二间隔件层82以充当用于形成自对准源极/漏极区域的间隔件。在图7A和图7B中，第一间隔件层80形成在STI区域68的顶表面上；鳍66、纳米结构55和掩模78的顶表面和侧壁上；伪栅极76和伪栅极电介质71的侧壁上。第二间隔件层82沉积在第一间隔件层80上方。第一间隔件层80可以由氧化硅、氮化硅、氮氧化硅等形成，使用诸如热氧化或通过CVD、ALD等沉积的技术。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，诸如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等沉积第二间隔件层82。
在形成第一间隔件层80之后和在形成第二间隔件层82之前，可以执行用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。可以将适当类型的掺杂物(例如，n型或p型)注入到鳍66和/或纳米结构55中。n型掺杂物可以是前述n型掺杂物中的任意掺杂物，并且p型掺杂物可以是前述p型掺杂物中的任意掺杂物。LDD区域可以具有在1015cm-3至1019cm-3范围内的掺杂物浓度。可以使用退火工艺来修复注入损伤并激活注入的掺杂物。
在图8A和图8B中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如下文将更详细讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，从而使得在图案化第二间隔件层82时，第一间隔件层80可以充当蚀刻停止层，并且使得在图案化第一间隔件层80时，第二间隔件层82可以充当掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中，第一间隔件层80作为蚀刻停止层，其中，第二间隔件层82的剩余部分形成第二间隔件83，如图8A所示。此后，在蚀刻第一间隔件层80的暴露部分时，第二间隔件83作为掩模，从而形成第一间隔件81，如图8A所示。
如图8A所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8B所示，在一些实施例中，可以从与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方去除第二间隔件层82，并且第一间隔件81设置在掩模78、伪栅极76和伪栅极电介质71的侧壁上。在其他实施例中，第二间隔件层82的部分可以保留在与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方。
值得注意的是，上述公开内容概括地描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同顺序的步骤(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)，可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型和p型器件。
在图9A和图9B中，根据一些实施例，第一凹槽86形成在鳍66、纳米结构55和衬底50中。随后将在第一凹槽86中形成外延源极/漏极区域。第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54，并且进入到衬底50中。如图9A所示，STI区域68的顶表面可以与第一凹槽86的底表面齐平。在各个实施例中，可以蚀刻鳍66，从而使得第一凹槽86的底表面设置在STI区域68的顶表面之下等。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻鳍66、纳米结构55和衬底50来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66中的每层。在第一凹槽86达到期望深度之后，可以使用定时蚀刻工艺来停止第一凹槽86的蚀刻。
在图10A和图10B中，蚀刻由第一凹槽86暴露的第一半导体材料(例如，第一纳米结构52)形成的多层堆叠件64的层的侧壁部分以在第一区域50A和第二区域50B中形成侧壁凹槽88。尽管将侧壁凹槽88中的第一纳米结构52的侧壁在图10B中示出为笔直的，但该侧壁可以是凹陷的或凸起的。可以使用诸如湿蚀刻等的各向同性蚀刻工艺来蚀刻该侧壁。
在图11A至图11C中，第一内部间隔件90形成在侧壁凹槽88中。可以通过在图10A和图10B所示的结构上方沉积内部间隔件层来形成第一内部间隔件90。第一内部间隔件90充当随后形成的源极/漏极区域和栅极结构之间的隔离部件。如以下将更详细讨论的，源极/漏极区域将形成在第一凹槽86中，而第一区域50A和第二区域50B中的第一纳米结构52将由对应的栅极结构替换。
可以通过诸如CVD、ALD等的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，然而可以利用任何合适的材料，诸如具有小于约3.5的k值的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管将第一内部间隔件90的外侧壁示出为与第一区域50A和第二区域50B中的第二纳米结构54的侧壁是平整的，但第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或者从第二纳米结构54的侧壁凹进。
此外，尽管将第一内部间隔件90的外侧壁在图11B中示出为笔直的，但第一内部间隔件90的外侧壁可以是凹陷的或凸起的。作为实例，图11C示出了第一纳米结构52的侧壁是凹陷的，第一内部间隔件90的外侧壁是凹陷的，并且第一内部间隔件从第二纳米结构54的侧壁凹进的实施例。可以通过诸如RIE、NBE等的各向异性蚀刻工艺来蚀刻内部间隔件层。可以将第一内部间隔件90用于防止后续蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(诸如，外延源极/漏极区域92，下文关于图12A至图12C讨论)的损坏。
在图12A至图12C中，外延源极/漏极区域92形成在第一凹槽86中。在一些实施例中，外延源极/漏极区域92可以对第一区域50A和第二区域50B中的第二纳米结构54施加应力，从而改进性能。如图12B所示，外延源极/漏极区域92形成在第一凹槽86中，从而使得每个伪栅极76设置在相应邻近的外延源极/漏极区域92对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与伪栅极76分隔开，并且第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分隔适当的横向距离，以使得外延源极/漏极区域92不会与随后形成的所得纳米FET的栅极短路。
外延源极/漏极区域92可以包括任何可接受的材料，诸如适于n型或p型器件的材料。例如，当形成n型器件时，外延源极/漏极区域92可以包括对沟道区域施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。同样，当形成p型器件时，外延源极/漏极区域92可以包括对沟道区域施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。
可以用掺杂剂注入外延源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或衬底50以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火工艺。源极/漏极区域可以具有在约1×1019原子/cm3至约1×1021原子/cm3之间的掺杂物浓度。用于源极/漏极区域的n型和/或p型掺杂物可以是前面讨论的任何掺杂物。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域92。
由于用于形成外延源极/漏极区域92的外延工艺，外延源极/漏极区域92的上表面具有横向向外扩展超出纳米结构55的侧壁的小平面。在一些实施例中，这些小平面引起相同器件的相邻外延源极/漏极区域92合并，如图12A所示。在其他实施例中，相邻的外延源极/漏极区域92在完成外延工艺之后保持分隔开，如图12C所示。在图12A和图12C所示的实施例中，第一间隔件81可以形成至STI区域68的顶表面，从而阻挡外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁部分，进一步阻挡外延生长。在一些其他实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻来去除间隔件材料以允许外延生长区域延伸到STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。可以将任何数量的半导体材料层用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每个可以由不同的半导体材料形成并且可以被掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B，以及可以在第二半导体材料层92B上方沉积第三半导体材料层92C。
图12D示出了实施例，在该实施例中，第一纳米结构52的侧壁是凹陷的，第一内部间隔件90的外侧壁是凹陷的，并且第一内部间隔件90从第二纳米结构54的侧壁凹进。如图12D所示，外延源极/漏极区域92可以形成为与第一内部间隔件90接触并且可以延伸超过第二纳米结构54的侧壁。
在图13A至图13C中，第一层间电介质(ILD)96分别沉积在图6A、图12B和图12A所示的结构上方(图7A至图12D的工艺不改变图6A所示的截面)。第一ILD 96可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积第一ILD 96。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96与外延源极/漏极区域92、掩模78和第一间隔件81之间。CESL 94可以包括具有与第一ILD 96的材料不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图14A和图14B中，可以执行诸如CMP的平坦化工艺，以使第一ILD96的顶表面与伪栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除伪栅极76上的掩模78，以及沿着掩模78的侧壁的第一间隔件81的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ILD 96的顶表面在工艺变化内是水平的。因此，伪栅极76的顶表面通过第一ILD 96暴露。在一些实施例中，可以保留掩模78，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模78和第一间隔件81的顶表面齐平。
在图15A和图15B中，伪栅极76和掩模78(如果存在)在一个或多个蚀刻步骤中被去除，以形成第二凹槽98。第二凹槽98中的伪栅极电介质71的部分也被去除。在一些实施例中，通过各向异性干蚀刻工艺来去除伪栅极76和伪栅极电介质71。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比第一ILD 96或第一间隔件81更快的速率选择性地蚀刻伪栅极76。每个第二凹槽98暴露纳米结构55的部分和/或置于纳米结构55的部分上面，纳米结构55的该部分在随后完成的纳米FET中充当沟道区域。充当沟道区域的纳米结构55的部分设置在邻近的外延源极/漏极区域92对之间。在去除期间，当蚀刻伪栅极76时，伪栅极电介质71可以用作蚀刻停止层。然后可以在去除伪栅极76之后去除伪栅极电介质71。
在图16A和图16B中，第一区域50A和第二区域50B中的第一纳米结构52被去除，从而在第二纳米结构54和/或鳍66之间形成开口99。可以使用对第一纳米结构52的材料具有选择性的蚀刻剂通过各向同性蚀刻工艺(诸如湿蚀刻等)来去除第一纳米结构52，同时，与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域68保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的一些实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等去除第一纳米结构52。在第一纳米结构52包括例如Si或SiC并且第二纳米结构54包括例如SiGe的一些实施例中、可以使用氟化氢、另一种基于氟的蚀刻剂去除第一纳米结构52。
在其他实施例中，第一区域50A和第二区域50B中的第一纳米结构52可以包括不同的材料并且可以分开去除，例如，通过在第一区域50A中形成掩模以及使用对第二纳米结构54的材料具有选择性的蚀刻剂执行各向同性工艺(诸如湿蚀刻等)，同时与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域68保持相对未蚀刻。可以通过在第二区域50B中形成掩模并且使用对第一纳米结构52的材料具有选择性的蚀刻剂执行各向同性工艺(诸如湿蚀刻等)来去除第一区域50A中的第一纳米结构52，同时，与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域68保持相对未蚀刻。例如，图36A、图36B和图36C示处了由这样的实施例产生的结构，在这样的实施例中，第一区域50A中的沟道区域由第二纳米结构54提供，并且第一区域50A中的沟道区域包括硅或碳化硅，并且第二区域50B中的沟道区域由第一纳米结构52提供，并且第二区域50B中的沟道区域包括硅锗。
替换栅极形成在第二凹槽98和开口99中。在图17A和图17B中，根据一些实施例，界面层100形成在第二纳米结构54和鳍66的暴露表面上方。界面层100可以包括氧化硅。界面层100可以具有约10埃至约30埃的厚度。在一些实施例中，执行使用诸如SPM(H2SO4和H2O2的混合物)、SC1(NH4OH和H2O2的混合物)或臭氧去离子水(O3和去离子水的混合物)的氧化剂的化学氧化以氧化第二纳米结构54和鳍66的外部部分。在一些实施例中，为了形成界面层100，通过在含氧的气体源中处理(例如，浸泡)第二纳米结构54和鳍66来执行热氧化，在含氧的气体源中，作为实例，含氧的气体源包括例如，N2O和H2的混合物、O2和H2的混合物、N2O、或O2。可以在约500℃至约1000℃之间的温度下执行热氧化。应注意，在所示实施例中，通过将第二纳米结构54和鳍66的外部部分氧化成氧化物来形成界面层100，并且因此，界面层100选择性地形成在第二纳米结构54和鳍66的暴露表面上方，并且不形成在其他表面上方，诸如第一内部间隔件90和第一间隔件81的侧壁。
在图18A和图18B中，根据一些实施例，介电层104形成在第一区域50A和第二区域50B中的第二凹槽98和开口99中。介电层104可以共形地沉积在界面层100上方(例如，环绕第二纳米结构54)，沿着第一间隔件81的侧壁，并且沿着第一ILD 96的上表面。在示例性实施例中，介电层104可以是例如具有高于7.0的介电常数的高k材料并且可以包括金属氧化物或金属硅酸盐。例如，介电层104可以包括氧化物或Hf、Zr等的硅酸盐，或它们的组合。介电层104可以具有约5埃至约30埃的厚度。介电层104的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在一些实施例中，通过ALD在约200℃至约400℃之间的温度下形成介电层104。
接下来，可以执行多个掺杂循环(例如，可以执行一次或多次图37中所示的掺杂循环200)以将一种或多种偶极子掺杂剂材料掺杂到一个或多个器件区域中的相应栅极介电层中。偶极子掺杂剂材料可以在栅极结构的电势中创建差异并且因此可以影响栅极结构的阈值电压Vt。在一些实施例中，可以用两种或更多种偶极子掺杂剂材料通过执行两次或更多次掺杂循环来掺杂栅极介电层。在栅极介电层中掺杂两种或更多种偶极子掺杂剂材料可以提供比掺杂单种偶极子掺杂剂材料更多的组合来微调栅极结构的阈值电压Vt。在一些实施例中，每个掺杂循环是彼此独立的，例如，包括单独的偶极子层(dipole layer)形成和退火工艺，并且可以单独控制相应栅极介电层中的每种偶极子材料的浓度(例如，足够的量)和浓度分布。
参考图19A至图21C，执行第一掺杂循环(例如，如图37所示的掺杂循环200)以在第一区域50A中形成掺杂介电层112(参见下文，图21A和图21B)。在图19A和图19B中，执行步骤S202。根据一些实施例，在介电层104上方共形地形成第一偶极子层106。第一偶极子层106可以是第一偶极子掺杂剂的氧化物或氮化物。在一些实施例中，第一偶极子层106可以包括La2O3、MgO、SrO、Y2O3等，并且第一偶极子层106中的第一偶极子掺杂剂可以是n型偶极子掺杂剂材料，诸如La、Mg、Sr、Y、电负性小于Hf的元素等。在一些实施例中，第一偶极子层106可以包括TiO2、Al2O3、AlN、Ga2O3、In2O3、Nb2O5、ZnO2等，并且第一偶极子层106中的第一偶极子掺杂剂可以是p型掺杂剂材料，诸如Ti、Al、Ga、In、Nb、Zn、电负性大于Hf的元素等。掺杂在栅极介电层中的偶极子掺杂剂材料可以与界面层100的材料形成偶极矩，从而创建整个栅极结构的电位差，并且因此可以调整栅极结构的阈值电压Vt。n型偶极子掺杂剂可以降低栅极结构的阈值电压Vt(对于NMOS器件或PMOS器件中任一个)，并且p型偶极子掺杂剂可以增加栅极结构的阈值电压Vt(对于NMOS器件或PMOS器件中任一个)。第一偶极子层106可以由任何合适的沉积方法形成，诸如ALD或CVD。第一偶极子层106的厚度可以小于约1nm，例如，在约1埃至约9埃之间。
在图20A和图20B中，执行步骤S204。根据一些实施例，形成图案化的掩模110以覆盖第一区域50A并暴露第二区域50B，并且去除第二区域50B中的第一偶极子层106。例如，图案化的掩模110被形成并且被图案化以暴露第二区域50B中的第一偶极子层106，同时屏蔽(例如，保护)第一区域50A中的第一偶极子层106免被移除。在一些实施例中，通过形成覆盖第一区域50A中的第一偶极子层106和第二区域50B中的第一偶极子层106的掩膜层，以及去除掩膜层暴露出第二区域50B中的第一偶极子层106来形成图案化的掩膜110。可以使用形成在第一区域50A和第二区域50B中的掩模层上方的光刻胶层并图案化光刻胶层，从而使得设置在第二区域50B中的光刻胶层的部分被去除而暴露第二区域50B中的掩模层的部分来图案化掩模层。然后蚀刻第二区域50B中的掩模层的部分，从而形成如图20A和图20B所示的图案化的掩模110。在通过灰化工艺和/或湿清洁工艺去除第二区域50B中的掩模层之后去除光刻胶层。图案化的掩模110可以包括氧化物层(例如，TiO2、SiO2、Al2O3)、氮化物层(例如，TiN)、有机底部抗反射涂层(BARC)或它们的组合。在一些实施例中，可以省略图案化的掩模110，并且可以直接通过图案化的光刻胶层保护第一区域50A中的第一偶极子层106，同时去除第二区域50B中的第一偶极子层106。
通过合适的蚀刻工艺(例如湿蚀刻)去除第二区域50B中的第一偶极子层106。在去除第二区域50B中的第一偶极子层106之后，可以通过合适的工艺去除图案化的掩模110，例如通过使用蚀刻剂的湿蚀刻工艺，该蚀刻剂具有对图案化的掩模110的材料比对介电层104和第一偶极子层106的材料的蚀刻速率更高的蚀刻速率。
在图21A和图21B中，执行步骤S206。根据一些实施例，执行第一退火工艺以将第一偶极子层106中的第一偶极子掺杂剂扩散到介电层104中，从而在第一区域50A中形成掺杂介电层112。在一些实施例中，第一退火工艺是浸入式退火(soak anneal)。浸入式退火可以包括在N2、NH3、O2、N2O或它们的组合的周围环境中施加约450℃至约950℃的固定温度约5秒至300秒。在一些实施例中，第一退火工艺可以是尖峰退火。尖峰退火可以包括施加约450℃至约750℃的固定温度约5秒至约120秒，并迅速将温度升高至约1050℃的峰值温度，并在短时间内(诸如约0.5秒至约5秒)维持该峰值温度，之后温度迅速降低。
将第一偶极子掺杂剂分散在掺杂介电层112中。图21C示出了掺杂介电层112中的第一偶极子掺杂剂沿着掺杂介电层112的厚度方向的浓度分布。如图21C所示，第一偶极子掺杂剂可以在距掺杂介电层112的上表面的深度d1处具有浓度峰值。在第一偶极子掺杂剂为La的实施例中，深度d1为约1埃至约20埃，并且深度d1与掺杂介电层112的厚度T之间的比率为约0.1至约0.9。在一些实施例中，因为第一偶极子掺杂剂是从与介电层104直接接触(例如，没有其他插入层)的第一偶极子层106扩散的，所以足够量的第一偶极子掺杂剂可以位于掺杂介电层112中。在一些实施例中，掺杂介电层112可以具有约1E12原子/cm2至约1E16原子/cm2的第一偶极子掺杂剂的平均原子浓度。在施加第一退火工艺之后，第一区域50A中的第一偶极子层106的剩余部分被去除。可以通过合适的蚀刻方法去除第一偶极子层106，例如通过湿蚀刻工艺，该湿蚀刻工艺以比第一区域50A中的掺杂介电层112和第二区域50B中的介电层104更快的速率蚀刻第一偶极子层106。
接下来，根据一些实施例，参考图22A至图24C，执行第二掺杂循环(例如，使用第二偶极子掺杂剂重复图37所示的掺杂循环200)以在第一区域50A中形成第一栅极介电层118(见下文，图24A和图24B)。在图22A和图22B中，第二偶极子层114可以共形地形成在第一区域50A中的掺杂介电层112和第二区域50B中的介电层104上方。在一些实施例中，第二偶极子层114可以是第二偶极子掺杂剂的氧化物或氮化物。在一些实施例中，第二偶极子层114包括La2O3、MgO、SrO、Y2O3等，并且第二偶极子层114中的第二偶极子掺杂剂可以是n型偶极子掺杂剂材料，诸如La、Mg、Sr、Y等。在一些实施例中，第二偶极子层114包括TiO2、Al2O3、AlN、Ga2O3、In2O3、Nb2O5、ZnO2等，并且第二偶极子层114中的第二偶极子掺杂剂可以是p型偶极子掺杂剂材料，诸如Ti、Al、Ga、In、Nb、Zn等。在一些实施例中，第一偶极子层106和第二偶极子层114是相同的材料。在一些实施例中，第一偶极子层106中的第一偶极子掺杂剂和第二偶极子层114中的第二偶极子掺杂剂是具有相同或不同类型(例如，增加阈值电压的n型，或可以降低阈值电压的p型)的不同偶极子掺杂剂材料。可以通过在第一偶极子掺杂剂和界面层100的材料之间创建的偶极矩和在第二偶极子掺杂剂和界面层100的材料之间创建的偶极矩的组合来调整整个栅极结构(参见下文，例如，栅极结构152A)的阈值电压Vt。因此，添加第二偶极子掺杂剂可以进一步微调整个栅极结构(见下文，例如，栅极结构152A)的阈值电压Vt。如将在下文讨论的，在一些实施例中，第一偶极子掺杂剂可以比第二偶极子掺杂剂多退火一次或多次。第一偶极子掺杂剂可以选自具有比第二偶极子掺杂剂更小的热扩散率(或需要更高的能量来激活扩散)的材料，这可以有助于将第一栅极介电层118中的第一偶极子掺杂剂的浓度分布控制在合适的范围内。在这样的实施例中，第一掺杂剂可以是Al，并且第二掺杂剂可以是La。
可以通过任何合适的沉积方法来形成第二偶极子层114，诸如ALD或CVD。第二偶极子层114的厚度可以小于约1nm，例如在约1埃至约9埃之间。在一些实施例中，如果第一栅极介电层118需要第二偶极子掺杂剂的浓度大于第一偶极子掺杂剂的浓度，则第二偶极子层114具有比第一偶极子层106厚的厚度。然而，第二偶极子层114可以具有比第一偶极子层106薄或等于第一偶极子层106的厚度。
在图23A和图23B中，根据一些实施例，形成图案化的掩模层116以覆盖第一区域50A并暴露第二区域50B，并且去除第二区域50B中的第二偶极子层114。图案化的掩模层116可以由与图案化的掩模110相同或类似的材料使用相同或类似的形成方法形成。可以执行诸如湿蚀刻的合适的蚀刻工艺，以去除第二区域50B中的第二偶极子层114，同时图案化的掩模层116屏蔽(例如，保护)第一区域50A免受蚀刻工艺的影响。在去除第二区域50B中的第二偶极子层114之后，可以通过合适的工艺去除图案化的掩模层116，例如通过使用蚀刻剂的湿蚀刻工艺，该蚀刻剂对图案化的掩模层116的材料具有比对第二偶极子层114和介电层104的材料的蚀刻速率更高的蚀刻速率。
在图24A和图24B中，根据一些实施例，然后执行第二退火工艺以将第二偶极子层114中的第二偶极子掺杂剂扩散到掺杂介电层112中，从而在第一区域50A中形成第一栅极介电层118。例如，第一栅极介电层118的示例性材料可以是La:HfO、La:ZrO、La:Mg:HfO、La:Mg:ZrO、Al:HfO、Al:ZrO或它们的组合。第二退火工艺可以是浸入式退火或尖峰退火。在一些实施例中，第二退火工艺可以不同于第一退火工艺，这取决于第二偶极子掺杂剂的材料。例如，第二退火工艺可以具有较低的温度或较短的时间段，以便对掺杂介电层112中的第一偶极子掺杂剂带来较小的影响。在一些实施例中，因为执行了单独的掺杂循环(例如，第二掺杂循环)，其中第二偶极子层114与掺杂介电层112直接接触，以及可以单独控制第二偶极子层114的厚度和第二退火工艺的参数(例如，温度和时间段)，所以足够量的第二偶极子掺杂剂可以位于第一栅极电介质层118中。例如，第一栅极介电层118可以具有约1E12原子/cm2至约1E16原子/cm2的第二偶极子掺杂剂的平均原子浓度。在一些实施例中，第一栅极介电层118可以具有大于第一偶极子掺杂剂的平均原子浓度的第二偶极子掺杂剂的平均原子浓度。在一些实施例中，第一栅极介电层118可以具有小于或等于第一偶极子掺杂剂的平均原子浓度的第二偶极子掺杂剂的平均原子浓度。
图24C示出了第一栅极介电层118中的第一偶极子掺杂剂和第二偶极子掺杂剂沿着第一栅极介电层118的厚度方向的浓度分布。如图24C所示，第二偶极子掺杂剂可以在距第一栅极介电层118的上表面的第一深度d2处具有浓度峰值。在第二偶极子掺杂剂为La的实施例中，第一深度d2为约1埃至约20埃。在第一偶极子掺杂剂和第二偶极子掺杂剂是相同材料的一些实施例中，深度d2可以等于深度d1，并且在一些实施例中，偶极子掺杂剂分布可以表现出具有变化浓度的多个峰值。在一些实施例中，在第二退火工艺中，掺杂介电层112中的第一偶极子掺杂剂的至少部分也远离掺杂介电层112的上表面移动。因此，第一栅极介电层118中的第一偶极子掺杂剂的浓度峰值可以移动到距第一栅极介电层118的上表面的深度d3。例如，在所示实施例中，第一栅极介电层118中的第一偶极子掺杂剂被退火两次，并且第一栅极介电层118中的第二偶极子掺杂剂被退火一次。深度d3可以大于深度d1，并且也可以大于深度d2。在第一偶极子掺杂剂为La并且第二偶极子掺杂剂为La的一些实施例中，深度d2与深度d1的比率为0.2至1，并且深度d3与深度d1的比率为10至1.1。
根据一些实施例，在施加第二退火工艺之后，去除第一区域50A中的第二偶极子层114的剩余部分。可以通过合适的蚀刻方法去除第二偶极子层114，例如，通过以比第一区域50A中的第一栅极介电层118和第二区域50B的介电层104更快的速率蚀刻第二偶极子层114的湿蚀刻工艺。
为了说明的目的，图19A至图24C示出了形成第一栅极介电层118的两个掺杂循环。可以使用相同或不同的偶极子掺杂剂执行任意次数的所示的掺杂循环，以根据特定器件的需要调整阈值电压。
参考图25A至图27B，根据一些实施例，执行第三掺杂循环(例如，使用第三偶极子掺杂剂重复图37中所示的掺杂循环200)以在第二区域50B中形成第二栅极介电层126(参见下文，图27A和图27B)。在图25A和图25B中，第三偶极子层120共形地形成在第一区域50A中的第一栅极介电层118和第二区域50B中的介电层104上方。在一些实施例中，第三偶极子层120可以是第三偶极子掺杂剂的氧化物或氮化物，并且可以是类似于第一偶极子层106和/或第二偶极子层114的材料。在一些实施例中，第三偶极子掺杂剂可以是与第一偶极子掺杂剂和第二偶极子掺杂剂中的一个或两个相同的材料。在一些实施例中，第三偶极子层是与第一偶极子掺杂剂和第二偶极子掺杂剂中的一个或两个不同的材料，并且可以具有与第一偶极掺杂剂和第二偶极掺杂剂中的一个或两个的类型相同或不同的类型(例如，n型或p型)。
在图26A和图26B中，根据一些实施例，形成图案化的掩模层122以覆盖第二区域50B并暴露第一区域50A，并且去除第一区域50A中的第三偶极子层120。图案化的掩模层122可以由与图案化的掩模110相同或类似的材料使用相同或类似的形成方法形成，其中，图案化的掩模层122覆盖第二区域50B并暴露第一区域50A。根据一些实施例，在图26A和图26B中，去除第一区域50A中的第三偶极子层120。可以执行例如湿蚀刻的合适的蚀刻工艺，以去除第一区域50A中的第三偶极子层120，而图案化的掩模层122屏蔽(例如，保护)第二区域50B免受蚀刻工艺的影响。在去除第一区域50A中的第三偶极子层120之后，可以通过合适的工艺去除图案化的掩模层122，例如，通过使用蚀刻剂的湿蚀刻，该蚀刻剂对图案化的掩模层122的材料具有比对第一栅极介电层118和第三偶极子层120的材料的蚀刻速率更高的蚀刻速率。
在图27A和图27B中，根据一些实施例，执行第三退火工艺以将第三偶极子层120中的第三偶极子掺杂剂扩散到第二区域50B中的介电层104中，从而在第二区域50B中形成第二栅极介电层126。第三退火工艺可以是侵入式退火或尖峰退火。在一些实施例中，因为执行了单独的掺杂循环(例如，第三掺杂循环)，其中，第三偶极子层120可以直接接触介电层104，并且可以单独控制第三偶极子层120的厚度和第三退火工艺的参数(例如，温度和时间段)，所以足够量或目标量的第三偶极子掺杂剂可以位于第二栅极介电层126中。例如，第二栅极介电层126可以具有约1E12原子/cm2至约1E16原子/cm2的第三偶极子掺杂剂的平均原子浓度。在一些实施例中，沿着第二栅极介电层126的厚度方向的第三偶极子掺杂剂可以在距第二栅极介电层126的上表面的深度d4(未示出)处具有浓度峰值。在第一偶极子掺杂剂和第三偶极子掺杂剂是相同材料的实施例中，深度d4可以与深度d1大致相同，然而可以通过调整退火工艺(例如，调整工艺、时间、温度等)来单独控制和调整深度至不同。
在第三退火工艺中，第一偶极子掺杂剂和第二偶极子掺杂剂可以进一步扩散到第一栅极介电层118中，并且它们的沿着第一栅极介电层118的厚度方向的浓度峰值可以进一步远离第一栅极介电层118的上表面移动，诸如分别位于深度d5(未示出，大于深度d3)和d6(未示出，大于深度d2)处。在一些实施例中，因为第一栅极介电层118中的第一偶极子掺杂剂和第二偶极子掺杂剂比第二栅极介电层126中的第三偶极子掺杂剂被退火的次数更多，所以深度d5和d6可以大于深度d4。在一些实施例中，深度d5为约1埃至约20埃，并且深度d6为约1埃至约20埃。
根据一些实施例，在施加第三退火工艺之后，去除第二区域50B中的第三偶极子层120的剩余部分。可以通过合适的蚀刻方法去除第三偶极子层120，例如，通过以比第一区域50A中的第一栅极介电层118和第二区域50B中的第二栅极介电层126更快的速率蚀刻第三偶极子层120的湿蚀刻工艺。
值得注意的是，掺杂循环的顺序可以不受限制，并且可以以任何合适的次序布置掺杂循环的顺序。例如，可以交换第二掺杂循环和第三掺杂循环。在这样的实施例中，第一栅极介电层118中的第二偶极子掺杂剂被退火一次，并且第二栅极介电层126中的第三偶极子掺杂剂被退火两次。因此，在这样的实施例中，深度d4(例如，距第二栅极介电层126的上表面的第三偶极子掺杂剂的浓度峰值的深度)可以大于深度d6(例如，距第一栅极介电层118的上表面的第二偶极子掺杂剂的浓度峰值的深度)。
根据一些实施例，在施加第三退火工艺之后，去除第二区域50B中的第三偶极子层120的剩余部分。可以通过合适的蚀刻方法去除第三偶极子层120，例如，通过以比第一区域50A中的第一栅极介电层118和第二区域50B中的第二栅极介电层126更快的速率蚀刻第三偶极子层120的湿蚀刻工艺。
可以执行一个或多个附加掺杂循环以将各种各样的偶极子掺杂剂掺杂到各种区域。在一些实施例中，可以对第一区域50A和第二区域50B中的一个或两个执行任意数量的附加掺杂循环，并且因为每个偶极子层在每个偶极循环中都被去除，所以任意数量的附加掺杂循环不受纳米结构55之间的狭窄间隔的限制。例如，可以施加第四掺杂循环以将第四偶极子掺杂剂扩散到第一区域50A、第二区域50B或其他区域中。根据一些实施例，图28A至图30B示出了第四掺杂循环将第四偶极子掺杂剂扩散到第二区域50B中的第二栅极介电层126中并形成第三栅极介电层136。然而，在一些实施例中，第二区域50B中的栅极介电层可以仅掺杂有第三偶极子掺杂剂，诸如如图27A和图27B所示的第二栅极介电层126。
在图28A和图28B中，根据一些实施例，第四偶极子层130共形地形成在第一栅极介电层118上方。在一些实施例中，第四偶极子层130可以包括第四偶极子掺杂剂并且可以具有与第一偶极子层106、第二偶极子层114或第三偶极子层120中的一个或多个相同或类似的材料，或者可以具有与第一偶极子层106、第二偶极子层114或第三偶极子层120中的一个或多个不同的材料。可以通过诸如ALD或CVD的任何合适的沉积方法来形成第四偶极子层130。第四偶极子层130的厚度可以小于约1nm，例如，在约1埃至约9埃之间。
在图29A和图29B中，根据一些实施例，形成图案化的掩模层132。图案化掩模层132可以由与图案化的掩模层122相同或类似的材料使用相同或类似的形成方法形成。通过合适的蚀刻工艺去除第一区域50A中的第四偶极子层130，而第二区域50B中的第四偶极子层130受到图案化的掩模层132的保护。在去除第一区域50A中的第四偶极子层130之后，可以通过合适的工艺去除图案化的掩模层132。
在图30A和图30B中，根据一些实施例，执行第四退火工艺以将第四偶极子层130中的第四偶极子掺杂剂扩散到第二区域50B中的第二栅极介电层126中，从而在第二区域50B中形成第三栅极介电层136。在一些实施例中，第三栅极介电层136可以具有大于第三偶极子掺杂剂的浓度的第四偶极子掺杂剂的浓度。在一些实施例中，第三栅极介电层136可以具有小于或等于第三偶极子掺杂剂的浓度的第四偶极子掺杂剂的浓度。
此外，根据一些实施例，在第四退火工艺中，第三偶极掺杂剂的沿着第二栅极介电层126的厚度方向的浓度峰值可以进一步远离第二栅极介电层126的上表面移动。因此，第四偶极子掺杂剂的沿着第三栅极介电层136的厚度方向的浓度峰值可以位于第三栅极介电层136的上表面和第三偶极子掺杂剂的沿着第三栅极介电层136的厚度方向的浓度峰值之间。根据一些实施例，在施加第四退火工艺之后，通过合适的蚀刻方法去除第二区域50B中的第四偶极子层130的剩余部分。
根据一些实施例，可以执行一个或多个掺杂循环以在各种区域中掺杂各种偶极子掺杂剂。例如，如图38所示，掺杂循环可以被重复n次，其中每次掺杂循环包括偶极子层沉积、退火和偶极子层的剩余部分的去除。图38中示出的实例示出了由Vt1-Vtx表示的x个器件区域，其中，Vt1-Vtx中的每个表示具有一个或多个晶体管的器件区域，该一个或多个晶体管具有对应于Vt1-Vtx的阈值电压。第一循环包括使用沉积在器件区域Vt1-Vt4上方的第一偶极子层DL1(诸如上面讨论的第一偶极子层106)来掺杂下面层(诸如上面讨论的介电层104)，其中，在退火工艺期间，器件区域Vtx-3-Vtx保持未被第一偶极子层DL1覆盖。第二循环包括使用第二偶极子层DL2，其中，DL2形成在Vt1、Vt2、Vtx-3和Vtx-2上方。在对第二偶极子层DL2执行退火之后，形成了四个有区别的器件区域：器件区域Vt1和Vt2已经掺杂有第一偶极子层DL1和第二偶极子层DL2；器件区域Vt3和Vt4已经仅掺杂有第一偶极子层DL1；器件区域Vtx-3和Vtx-2已经仅掺杂有第二偶极子层DL2；以及器件区域Vtx和Vtx-1保持未被掺杂。由此，在两次掺杂循环之后，已经形成了具有不同操作特性的四个有区别的器件区域。该工艺可以被重复任意n次，并且仅使用n次掺杂循环就可以提供栅极结构的2n个不同的阈值电压(例如，Vt1至Vtx)。应注意，图38显示了用偶极子层掺杂相应器件区域的实例，并且在图38中没有具体显示每个偶极子循环中的退火工艺和偶极子层的去除。
接下来，在图31A和图31B中，可选的第四栅极介电层140共形地形成在第一区域50A和第二区域50B中的掺杂栅极介电层上方，诸如在第一和第二栅极介电层118和126(或第三栅极介电层136，如果存在的话)上方。第四栅极介电层140可以由与介电层104相同或类似的材料使用相同或类似的形成方法形成。在一些实施例中，第四栅极介电层140没有偶极子掺杂剂。可以将第一和第三栅极介电层118、136和第四栅极介电层140统称为栅极介电层142。
在图32A和图32B中，沉积栅电极150来填充第二凹槽98和开口99的剩余部分(例如，沉积在第四栅极介电层140上方)。栅电极150可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然在图32A和图32B中示出了单层栅电极150，但是栅电极150可以包括任意数量的衬垫层、任意数量的功函数调整层和填充材料。构成栅电极150的层的任意组合可以沉积在第一区域50A和第二区域50B中。
在填充第二凹槽98之后，可以执行诸如CMP的平坦化工艺，以去除栅极介电层142和栅电极150的材料的多余部分，这些多余部分位于第一ILD 96的顶表面上方。栅电极150的材料和栅极介电层142的剩余部分因此形成所得纳米FET的替换栅极结构。可以将第一区域50A中的界面层100、栅极介电层142和栅电极150统称为栅极结构152A，并且可以将第二区域50B中的界面层100、栅极介电层142和栅电极150称为栅极结构152B。
在图33A至图33C中，使栅极结构152A和152B(包括栅极介电层142和对应上面的栅电极150)凹进，以在栅极结构的正上方和在第一间隔件81的相对部分之间形成凹槽。将包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模156填充在凹槽中，随后进行平坦化工艺以去除在第一ILD 96上方延伸的介电材料的多余部分。随后形成的栅极接触件(诸如下面关于图35A和图35B讨论的接触件172)穿透栅极掩模156以接触凹进的栅电极150的顶表面。
如图33A至图33C进一步所示，第二ILD 160沉积在第一ILD 96上方和栅极掩模156上方。在一些实施例中，第二ILD 160是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 160由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD、PECVD等的任何合适的方法来沉积第二ILD 160。
在图34A至图34C中，第二ILD 160、第一ILD 96、CESL 94和栅极掩模156被蚀刻以形成暴露外延源极/漏极区域92和/或栅极结构的表面的第三凹槽162。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺进行蚀刻来形成第三凹槽162。在一些实施例中，第三凹槽162可以使用第一蚀刻工艺蚀刻穿过第二ILD 160和第一ILD 96；可以使用第二蚀刻工艺蚀刻穿过栅极掩模156；以及然后可以使用第三蚀刻工艺蚀刻穿过CESL 94。可以在第二ILD160上方形成并图案化诸如光刻胶的掩模，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD160的部分。在一些实施例中，蚀刻工艺可能会过度蚀刻，并且因此，第三凹槽162延伸进入外延源极/漏极区域92和/或栅极结构中，并且第三凹槽162的底部可以与外延源极/漏极区域92和/或栅极结构齐平(例如，在相同的水平处，或者具有距衬底相同的距离)或者低于(例如，更靠近衬底)外延源极/漏极区域92和/或栅极结构。尽管图34B将第三凹槽162示出为在相同的截面中暴露外延源极/漏极区域92和栅极结构，但在各个实施例中，外延源极/漏极区域92和栅极结构可以在不同的截面中暴露，从而降低随后形成的接触件短路的风险。在形成第三凹槽162之后，在外延源极/漏极区域92上方形成硅化物区域164。在一些实施例中，通过以下步骤来形成硅化物区域164：首先沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应以在外延源极/漏极区域92的暴露部分上方形成硅化物或锗化物区域的金属(未示出，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金)，然后执行热退火工艺以形成硅化物区域164。然后例如通过蚀刻工艺去除沉积金属的未反应部分。尽管硅化物区域164被称为硅化物区域，但硅化物区域164也可以是锗化物区域或硅锗化物区域(例如，包括硅化物和锗化物的区域)。在实施例中，硅化物区域164包括TiSi，并且具有在约2nm至约10nm之间的范围内的厚度。
接下来，在图35A至图35C中，在第三凹槽162中形成接触件170和172(也可以称为接触插塞)。接触件170和172可以各自包括一个或多个层，诸如阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件170和172各自包括阻挡层和导电材料，并且电耦接至下面的导电部件(例如，所示实施例中的栅电极150和/或硅化物区域164)。接触件172电耦接至栅电极150并且可以被称为栅极接触件，以及接触件170电耦接至硅化物区域164并且可以被称为源极/漏极接触件。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD 160的表面去除多余的材料。
图36A至图36C示出了根据一些可选实施例的器件的截面图。图36A示出了图1中所示的参考截面A-A’。图36B示出了图1中所示的参考截面B-B’。图36C示出了图1中所示的参考截面C-C’。在图36A至图36C中，相似的附图标记表示由与图35A至图35C的结构相似的工艺形成的相似元件。然而，在图36A至图36C中，第一区域50A和第二区域50B中的沟道区域由不同材料形成。例如，包括硅或碳化硅的第二纳米结构54可以在第一区域50A中提供沟道区域，并且可以包括硅锗的第一纳米结构52可以在第二区域50B中提供沟道区域。例如，图36A至图36C的结构可以通过以下步骤形成：去除第一区域50A中的第一纳米结构52和去除第二区域50B中的第二纳米结构；分别在第一区域50A中形成第一栅极介电层118和在第二区域50B中形成第三栅极介电层136；在第一区域中的第一栅极介电层118和第二区域50B中的第三栅极介电层136周围沉积栅电极150。
根据本发明的实施例，提供了包括掺杂有偶极子掺杂剂材料的栅极介电层的半导体器件以及形成半导体器件的方法。掺杂在栅极介电层中的偶极子掺杂剂材料可以调整包括该栅极介电层的栅极结构的阈值电压。在一些实施例中，通过一个或多个单独的掺杂循环将一种或多种偶极子掺杂剂材料掺杂到栅极介电层中，并且每个掺杂循环包括单独的偶极子层形成和单独的退火工艺。因此，可以单独控制一个或多个栅极介电层中的每种偶极子掺杂剂材料的浓度和浓度分布，诸如通过控制偶极子层的厚度或者每个掺杂循环中退火工艺的温度和/或时间段。根据一些实施例的方法还可以在单个栅极介电层中提供两种或更多种偶极子掺杂剂材料的掺杂，其中，每种偶极子掺杂剂材料的浓度和浓度分布受到良好控制，以提供微调的阈值电压。
在实施例中，半导体器件包括设置在衬底上方的第一器件区域中的第一沟道区域；设置在第一沟道区域上方的第一栅极介电层，其中，第一栅极介电层包括第一偶极子掺杂剂和第二偶极子掺杂剂，其中，第一偶极子掺杂剂沿着第一栅极介电层的厚度方向具有第一浓度峰值，并且第二偶极子掺杂剂沿着第一栅极介电层的厚度方向具有第二浓度峰值，其中，第二浓度峰值位于第一浓度峰值与第一栅极介电层的上表面之间，其中，第二浓度峰值偏离第一栅极介电层的上表面；以及设置在第一栅极介电层上方的栅电极。在实施例中，第一偶极子掺杂剂和第二偶极子掺杂剂包括La、Mg、Sr、Y、Ti、Al、Ga、In、Nb或Zn。在实施例中，第一偶极子掺杂剂和第二偶极子掺杂剂是不同的材料。在实施例中，第一偶极子掺杂剂具有比第二偶极子掺杂剂小的热扩散率。在实施例中，半导体器件还包括设置在第一栅极介电层和栅电极之间的第二栅极介电层，其中，第二栅极介电层基本上没有第一偶极子掺杂剂和第二偶极子掺杂剂。在实施例中，第一栅极介电层中的第二偶极子掺杂剂的平均原子浓度大于第一栅极介电层中的第一偶极子掺杂剂的平均原子浓度。
在实施例中，制造半导体器件的方法包括在沟道区域上方形成介电层；在介电层上方形成包括第一偶极子掺杂剂的第一偶极子层；对第一偶极子层和介电层进行退火以将介电层转变为包括第一偶极子掺杂剂的第一掺杂介电层；去除第一偶极子层的剩余部分；在去除第一偶极子层的剩余部分之后，在第一掺杂介电层上方形成包括第二偶极子掺杂剂的第二偶极子层；对第二偶极子层和第一掺杂介电层进行退火，以将第一掺杂介电层转变为包括第一偶极子掺杂剂和第二偶极子掺杂剂的第二掺杂介电层；去除第二偶极子层的剩余部分；以及在去除第二偶极子层的剩余部分之后，在第二掺杂介电层上方形成栅电极。在实施例中，第一偶极子掺杂剂和第二偶极子掺杂剂是不同的材料。在实施例中，第一偶极子掺杂剂具有比第二偶极子掺杂剂小的热扩散率。在实施例中，第二偶极子层的厚度不同于第一偶极子层的厚度。在实施例中，该方法还包括在去除第二偶极子层的剩余部分之后并且在形成栅电极之前，第二掺杂介电层上方形成栅极介电层。在实施例中，栅极介电层与介电层是相同材料。在实施例中，第一偶极子层是第一偶极子掺杂剂的氧化物或氮化物。
在实施例中，制造半导体器件的方法包括在第一沟道区域和第二沟道区域上方形成介电层；将第一偶极子掺杂剂和第二偶极子掺杂剂掺杂到第一沟道区域上方的介电层中以在第一沟道区域上方形成第一栅极介电层，其中，第一偶极子掺杂剂比第二偶极子掺杂剂多退火一次或多次；在形成第一栅极介电层之后，在第二沟道区域上方的介电层上方形成包括第三偶极子掺杂剂的第一偶极子层；执行第一退火工艺以将第三偶极子掺杂剂从第一偶极子层扩散到第二沟道区域上方的介电层中，以在第二沟道区域上方形成第二栅极介电层；去除第一偶极子层的剩余部分；以及在第一栅极介电层和第二栅极介电层上方形成栅电极层。在实施例中，第一偶极子掺杂剂具有比第二偶极子掺杂剂小的热扩散率。在实施例中，在第二沟道区域上方的介电层上方形成第一偶极子层包括在第一沟道区域上方和在第二沟道区域上方的介电层上方形成第一偶极子层；形成掩模，该掩模覆盖位于第二沟道区域上方的第一偶极子层并且暴露位于第一沟道区域上方的第一偶极子层；以及蚀刻第一沟道区域上方的第一偶极子层。在实施例中，该方法还包括通过在第二栅极介电层上方形成第二偶极子层以及执行第二退火工艺，将第四偶极子掺杂剂掺杂到第二栅极介电层中。在实施例中，该方法还包括在形成栅电极层之前，在第一栅极介电层和第二栅极介电层上方形成第三栅极介电层。在实施例中，第三偶极子掺杂剂与第一偶极子掺杂剂和第二偶极子掺杂剂中的至少一种相同。在实施例中，去除第一偶极子层的剩余部分包括不使用掩模的湿蚀刻。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一沟道区域，设置在衬底上方的第一器件区域中；
第一栅极介电层，设置在所述第一沟道区域上方，其中，所述第一栅极介电层包括第一偶极子掺杂剂和第二偶极子掺杂剂，其中，所述第一偶极子掺杂剂沿着所述第一栅极介电层的厚度方向具有第一浓度峰值，并且所述第二偶极子掺杂剂沿着所述第一栅极介电层的所述厚度方向具有第二浓度峰值，其中，所述第二浓度峰值位于所述第一浓度峰值和所述第一栅极介电层的上表面之间，其中，所述第二浓度峰值偏离所述第一栅极介电层的所述上表面；以及
栅电极，设置在所述第一栅极介电层上方。
2.根据权利要求1所述的半导体器件，其中，所述第一偶极子掺杂剂和所述第二偶极子掺杂剂包括La、Mg、Sr、Y、Ti、Al、Ga、In、Nb或Zn。
3.根据权利要求1所述的半导体器件，其中，所述第一偶极子掺杂剂和所述第二偶极子掺杂剂是不同的材料。
4.根据权利要求1所述的半导体器件，其中，所述第一偶极子掺杂剂具有比所述第二偶极子掺杂剂小的热扩散率。
5.根据权利要求1所述的半导体器件，还包括设置在所述第一栅极介电层和所述栅电极之间的第二栅极介电层，其中，所述第二栅极介电层基本上没有所述第一偶极子掺杂剂和所述第二偶极子掺杂剂。
6.根据权利要求1所述的半导体器件，其中，所述第一栅极介电层中的所述第二偶极子掺杂剂的平均原子浓度大于所述第一栅极介电层中的所述第一偶极子掺杂剂的平均原子浓度。
7.一种制造半导体器件的方法，所述方法包括：
在沟道区域上方形成介电层；
在所述介电层上方形成包括第一偶极子掺杂剂的第一偶极子层；
对所述第一偶极子层和所述介电层进行退火以将所述介电层转变为包括所述第一偶极子掺杂剂的第一掺杂介电层；
去除所述第一偶极子层的剩余部分；
在去除所述第一偶极子层的剩余部分之后，在所述第一掺杂介电层上方形成包括第二偶极子掺杂剂的第二偶极子层；
对所述第二偶极子层和所述第一掺杂介电层进行退火，以将所述第一掺杂介电层转变为包括所述第一偶极子掺杂剂和所述第二偶极子掺杂剂的第二掺杂介电层；
去除所述第二偶极子层的剩余部分；以及
在去除所述第二偶极子层的剩余部分之后，在所述第二掺杂介电层上方形成栅电极。
8.根据权利要求7所述的方法，其中，所述第一偶极子掺杂剂和所述第二偶极子掺杂剂是不同的材料。
9.根据权利要求7所述的方法，其中，所述第一偶极子掺杂剂具有比所述第二偶极子掺杂剂小的热扩散率。
10.一种制造半导体器件的方法，所述方法包括：
在第一沟道区域上方和第二沟道区域上方形成介电层；
将第一偶极子掺杂剂和第二偶极子掺杂剂掺杂到所述第一沟道区域上方的所述介电层中，以在所述第一沟道区域上方形成第一栅极介电层，其中，所述第一偶极子掺杂剂比所述第二偶极子掺杂剂多退火一次或多次；
在形成所述第一栅极介电层之后，在所述第二沟道区域上方的所述介电层上方形成包括第三偶极子掺杂剂的第一偶极子层；
执行第一退火工艺以将所述第三偶极子掺杂剂从所述第一偶极子层扩散到所述第二沟道区域上方的所述介电层中，以在所述第二沟道区域上方形成第二栅极介电层；
去除所述第一偶极子层的剩余部分；以及
在所述第一栅极介电层和所述第二栅极介电层上方形成栅电极层。
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