CN116884916A - 半导体器件及其制造方法 - Google Patents

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徐崇威
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Abstract

半导体器件包括：第一沟道区域，设置在衬底上方的第一器件区域中；第一栅极介电层，设置在第一沟道区域上方；第二栅极介电层，设置在第二沟道区域上方；以及栅电极，设置在第一栅极介电层上方。第一栅极介电层包括第一偶极掺杂剂，并且第二栅极介电层包括嵌入在其中的第二偶极掺杂剂。第一栅极介电层和第二栅极介电层之间的边界包含第一偶极掺杂剂和第二偶极掺杂剂。本申请的实施例还涉及制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应该解决的额外问题。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，包括：在第一沟道区域和第二沟道区域上方沉积栅极电介质；在所述第一沟道区域中的所述栅极电介质上和所述第二沟道区域中的所述栅极电介质上沉积第一偶极金属；在所述第一偶极金属上方形成掩模；从所述第二沟道区域去除所述掩模和所述第一偶极金属，所述掩模保留在所述第一沟道区域上；在所述第一沟道区域中的所述掩模上方和所述第二沟道区域中的所述栅极电介质上方沉积第二偶极金属；将第一偶极掺杂剂从所述第一偶极金属扩散至所述第一沟道区域上方的所述栅极电介质中，从而形成第一偶极栅极电介质，并且将第二偶极掺杂剂从所述第二偶极金属扩散至所述第二沟道区域上方的所述栅极电介质中，以形成第二偶极栅极电介质；从所述第一偶极金属去除所述掩模；以及沉积围绕所述第一偶极栅极电介质和所述第二偶极栅极电介质的栅电极。
本申请的另一些实施例提供了一种制造半导体器件的方法，包括：去除伪栅电极和伪栅极电介质以在栅极结构中形成第一凹槽，所述去除暴露所述栅极结构的第一区域中的第一晶体管沟道和所述栅极结构的第二区域中的第二晶体管沟道；在所述第一晶体管沟道和所述第二晶体管沟道上方沉积栅极电介质，所述栅极电介质内衬所述第一凹槽；在所述栅极电介质上方沉积第一偶极材料；在所述第一偶极材料上方形成掩蔽结构；图案化所述掩蔽结构以暴露所述第二区域中的所述第一偶极材料的第二部分，而所述第一区域中的所述第一偶极材料的第一部分保持由所述掩蔽结构覆盖；去除所述第一偶极材料的所述第二部分；在所述第一区域中的所述掩蔽结构上方和所述第二区域中的所述栅极电介质上方沉积第二偶极材料；退火所述第一偶极材料和所述第二偶极材料，所述退火将第一偶极掺杂剂驱入所述第一区域中的所述栅极电介质中并且将第二偶极掺杂剂驱入所述第二区域中的所述栅极电介质中；去除所述第一偶极材料、所述第二偶极材料和所述掩蔽结构，以暴露所述栅极电介质；以及在所述第一凹槽中形成栅电极。
本申请的又一些实施例提供了一种半导体器件，包括：第一栅极区域，包括掺杂有第一掺杂剂的栅极介电层；第二栅极区域，包括掺杂有与所述第一掺杂剂不同的第二掺杂剂的所述栅极介电层，所述第二栅极区域与所述第一栅极区域邻接，所述第一栅极区域的阈值电压与所述第二栅极区域的阈值电压不同；以及边界区域，位于所述第一栅极区域和所述第二栅极区域之间，所述边界区域包括掺杂有所述第一掺杂剂和所述第二掺杂剂的栅极介电层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的实例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图25A、图25B、图25C、图26A、图26B、图26C、图26D、图26E、图26F、图26G、图26H、图27A、图27B、图27C、图27D、图28A、图28B、图28C和图28D是根据一些实施例的制造纳米FET中的中间阶段的截面图。
图22A、图22B、图22C、图23A、图23B、图24A和图24B是根据一些实施例的制造纳米FET中的阶段的各个特写和工艺视图。
图29A、图29B、图29C和图29D是根据一些实施例的纳米FET的截面图。
图30示出了根据一些实施例的三维视图中的鳍式场效应晶体管(FinFET)的实例。
图31A、图31B、图31C示出了根据一些实施例的FinFET的截面图。
图32示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的实例。
图33A、图33A’、图33B、图33C和图33D是根据一些实施例的纳米FET的截面图。
图34是根据一些实施例的偶极掺杂工艺的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
如下面更详细讨论的，本发明中示出的实施例提供了包括掺杂的栅极介电层的半导体器件。特别地，掺杂的介电层掺杂有一种或多种偶极掺杂剂，以便影响栅极结构的阈值电压，并且提供在各个区域中具有各个阈值电压的栅极结构。不同的偶极掺杂剂可以用在不同的栅极介电层上。实施例利用简化的掩蔽和掺杂剂驱入工艺，并且具有在器件区之间提供更好的边界控制的优势。特别地，使用单个掩蔽工艺来在相邻的器件区之间进行区分，从而减少成本并且消除或减少偶极重叠。减少或消除偶极重叠允许器件更紧密地放置在一起。
下面在特定上下文中描述实施例，例如，包括纳米FET的管芯。但是，各个实施例可以应用于包括代替纳米FET或与纳米FET结合的其它类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。下面也描述了一些这样的实施例中的一些实例。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET包括衬底50(例如，半导体衬底)上的鳍66上方的纳米结构55(例如，纳米片、纳米线等)，其中，纳米结构55用作用于纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域68设置在相邻的鳍66之间，鳍66可以突出至相邻隔离区域68之上并且从相邻隔离区域68之间突出。虽然隔离区域68描述/示出为与衬底50分隔开，但是如这里所使用的，术语“衬底”可以指单独的半导体衬底或者半导体衬底和隔离区域的组合。此外，虽然鳍66的底部部分示出为与衬底50是单一、连续的材料，但是鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在这个背景下，鳍66指的是在相邻隔离区域68之间延伸的部分。
栅极介电层(诸如掺杂的栅极介电层116/122，下面讨论)位于鳍66的顶面上方，并且沿着纳米结构55的顶面、侧壁和底面。栅电极125位于栅极介电层116/122上方。外延源极/漏极区域92设置在栅极介电层116/122和栅电极125的相对侧上的鳍66上。
图1还示出了在后面的图中使用的参考截面。截面A-A’沿着栅电极125的纵轴，并且在例如垂直于纳米FET的外延源极/漏极区域92之间的电流方向的方向上。截面B-B’垂直于截面A-A’，并且平行于第一阈值区域中的纳米FET的鳍66的纵轴，并且在例如第一阈值区域中的纳米FET的外延源极/漏极区域92之间的电流方向上。截面C-C’平行于截面B-B’，并且平行于第二阈值区域中的纳米FET的鳍66的纵轴，并且在例如第二阈值区域中的纳米FET的外延源极/漏极区域92之间的电流方向上。为了清楚，随后的附图指的是这些参考截面。截面D-D’平行于截面A-A’，并且延伸穿过纳米FET的外延源极/漏极区域。为了清楚，随后的附图指的是这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下讨论的。在其它实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在诸如平面FET的平面器件中或鳍式场效应晶体管(FinFET)中使用的方面。
图2至图28D是根据一些实施例的制造纳米FET中的中间阶段的截面图。图2至图5、图6A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图25A、图26A、图27A和图28A示出了图1中所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图25B、图26B、图27B和图28B示出了图1中所示的参考截面B-B’。图6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图25B、图26B、图27B和图28B示出了图1中所示的参考截面C-C’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图26H、图27D和图28D指的是图1中所示的截面D-D’。
在图2中，提供衬底50用于形成纳米FET。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常是硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
衬底50包括第一区域50A和第二区域50B。在一些实施例中，第一区域50A和第二区域50B用于形成不同的器件。例如，第一区域50A可以是逻辑器件区域，并且第二区域50B可以是I/O器件区域。可选地，第一区域50A和第二区域50B都是具有不同功能电路的逻辑器件区域或I/O区域。在一些实施例中，第一区域50A和第二区域50B可以用于形成相同导电类型或不同导电类型的器件。例如，在实施例中，第一区域50A和第二区域50B都用于形成诸如NMOS晶体管(例如，n型纳米FET)的n型器件或诸如PMOS晶体管(例如，p型纳米FET)的p型器件。在一些实施例中，第一区域50A可以用于形成n型器件，诸如用于形成NMOS晶体管(例如，n型纳米FET)的NMOS器件区域，并且第二区域50B可以用于形成p型器件，诸如用于形成PMOS晶体管(例如，p型纳米FET)的PMOS器件区域。第一区域50A可以与第二区域50B物理分隔开(如由分隔物20所示)，并且任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在第一区域50A和第二区域50B之间。虽然示出了一个第一区域50A和一个第二区域50B，但是可以提供任何数量的第一区域50A和第二区域50B。为了简单起见，在随后的附图中仅示出了一个区域，但是，应该理解，下面描述的工艺可以用在任何考虑的区域中。下面提供了对处理多个区域的描述，包括例如，掩蔽一个或多个区域同时对其它区域实施工艺。如果不同的工艺或材料可以用于不同的区域，这将在讨论的背景下指出。
此外，在图2中，在衬底50上方形成多层堆叠件64。该工艺示出为图34的流程图的步骤205。多层堆叠件64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。第一半导体材料和第二半导体材料可以是相对于彼此具有高蚀刻选择性的材料。因此，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51。类似地，可以在不显著去除第一半导体层51的情况下去除第二半导体材料的第二半导体层53。为了说明的目的，并且如下面更详细讨论的，将去除第一半导体层51，并且将图案化第二半导体层53以在第一区域50A和第二区域50B中形成纳米FET的沟道区域。然而，在一些实施例中，将去除第二半导体层53，并且可以图案化第一半导体层51以形成纳米FET的沟道区域。在这样的实施例中，第一区域50A和第二区域50B中的沟道区域可以具有相同的材料成分(例如，硅或其它合适的半导体材料)并且同时形成。
在其它实施例中，将去除第一区域50A中的第一半导体层51，并且将图案化第二半导体层53以在第一区域50A中形成纳米FET的沟道区域。此外，将去除第二半导体层53，并且将图案化第一半导体层51以在第二区域50B中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第二半导体层53，并且可以图案化第一半导体层51以在第一区域50A中形成纳米FET的沟道区域，并且可以去除第一半导体层51，并且可以图案化第二半导体层53以在第二区域50B中形成纳米FET的沟道区域。在这样的实施例中，第一区域50A和第二区域50B中的沟道区域具有不同的材料成分(例如，一个是硅、碳化硅等，并且另一个是硅锗或另一半导体材料)。例如，图29A、图29B、图29C和图29D示出了由这样的实施例得到的结构，其中第一区域50A中的沟道区域由诸如硅或碳化硅的半导体材料形成并且第二区域50B中的沟道区域由诸如硅锗的另一半导体材料形成。
为了说明的目的，多层堆叠件64示出为包括第一半导体层51和第二半导体层53的每个的三层。在一些实施例中，多层堆叠件64可以包括任何数量的第一半导体层51和第二半导体层53。多层堆叠件64的层的每个可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等的工艺来外延生长。
参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠件64中形成纳米结构55。在一些实施例中，通过在多层堆叠件64和衬底50中蚀刻沟槽，可以分别在多层堆叠件64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以进一步统称为纳米结构55。
鳍66和纳米结构55可以通过任何合适的方法来图案化。例如，鳍66和纳米结构55可以使用一种或多种光刻工艺来图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍66。这样的工艺参考图32至图33D示出，并且在下面进一步详细讨论。
为了说明的目的，图3示出了具有基本上相等宽度的鳍66。在一些实施例中，第一区域50A中的鳍66的宽度可以大于或薄于第二区域50B中的鳍66的宽度。此外，虽然鳍66和纳米结构55的每个示出为始终具有一致的宽度，但是在一些实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，从而使得鳍66和/或纳米结构55的每个的宽度在朝着衬底50的方向上连续增加。在这样的实施例中，纳米结构55的每个可以具有不同的宽度并且在形状上是梯形的。
在图4中，形成与鳍66相邻的浅沟槽隔离(STI)区域68。该工艺示出为图34的流程图的步骤210。STI区域68可以通过在衬底50、鳍66和纳米结构55上方和相邻鳍66之间沉积绝缘材料来形成。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或它们的组合来形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，可以实施退火工艺。在实施例中，绝缘材料形成为使得过量的绝缘材料覆盖纳米结构55。虽然绝缘材料示出为单层，但是一些实施例可以利用多层。例如，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，诸如上面讨论的那些。
然后对绝缘材料施加去除工艺，以去除纳米结构55上方的过量绝缘材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺暴露纳米结构55，从而使得纳米结构55和绝缘材料的顶面在平坦化工艺完成之后齐平。
然后使绝缘材料凹进以形成STI区域68。使绝缘材料凹进为使得鳍66的上部部分从相邻STI区域68之间突出。此外，STI区域68的顶面可以具有平坦表面(如图所示)、凸面、凹面(诸如凹陷)或它们的组合。STI区域68的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域68凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料快的速率蚀刻绝缘材料的材料)。例如，可以使用使用例如稀氢氟酸(dHF)的氧化物去除。
上面关于图2至图4描述的工艺仅仅是如何形成鳍66和纳米结构55的一个实例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进为使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免之前和/或随后的注入，但是原位掺杂和注入掺杂可以一起使用。
此外，在图4中，可以在鳍66和纳米结构55和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与随后将形成在区域50A和50B等的每个中的源极/漏极区域的导电类型相反的导电类型。例如，在一些实施例中，在n型区域中形成p型阱，并且在p型区域中形成n型阱。在一些实施例中，在n型区域和p型区域中都形成p型阱或n型阱。n型阱可以通过实施n型杂质注入来形成。n型杂质可以是在区域中注入至浓度在1013cm-3至1014cm-3的范围内的磷、砷、锑等。p型阱可以通过实施p型杂质注入来形成。p型杂质可以是在区域中注入至浓度在1013cm-3至1014cm-3的范围内的硼、氟化硼、铟等。在注入注入物之后，可以实施退火工艺来修复损伤并且激活注入的p型和/或n型杂质。在为鳍66和纳米结构55外延生长外延结构的一些实施例中，生长的材料可以在生长期间原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以一起使用。
在图5中，在鳍66和/或纳米结构55上形成伪介电层70。该工艺示出为图34的流程图的步骤215。伪介电层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积或热生长。在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。伪栅极层72可以沉积在伪介电层70上方，并且然后诸如通过化学机械抛光(CMP)来平坦化。掩模层74可以沉积在伪栅极层72上方。伪栅极层72可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其它技术来沉积。伪栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其它材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在一些实施例中，掩模层74可以包括氧化物层和氮化物层，诸如氧化硅和氮化硅。在一些实施例中，相同的伪栅极层72和掩模层74横跨第一区域50A和第二区域50B形成。应该指出，仅为了说明的目的，伪介电层70显示为仅覆盖鳍66和纳米结构55。在一些实施例中，伪介电层70可以沉积为使得伪介电层70覆盖STI区域68，从而使得伪介电层70在伪栅极层72和STI区域68之间延伸。
图6A至图28D示出了制造实施例器件中的各个额外步骤。图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图26H、图27D、图28D示出了第一区域50A或第二区域50B任何一个中的结构。
在图6A和图6B中，掩模层74(见图5)可以使用可接受的光刻和蚀刻技术来图案化，以形成掩模78。然后掩模78的图案可以转移至伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。该工艺也示出为图34的流程图的步骤215。伪栅极76覆盖鳍66的相应沟道区域。掩模78的图案可以用于将伪栅极76的每个与相邻的伪栅极76物理分隔开。伪栅极76也可以具有基本上垂直于相应鳍66的纵向方向的纵向方向。
在图7A和图7B中，在图6A和图6B中所示的结构上方分别形成第一间隔件层80和第二间隔件层82。随后将图案化第一间隔件层80和第二间隔件层82以用作用于形成自对准源极/漏极区域的间隔件。在图7A和图7B中，第一间隔件层80形成在STI区域68的顶面；鳍66、纳米结构55和掩模78的顶面和侧壁；伪栅极76和伪栅极电介质71的侧壁上。第二间隔件层82沉积在第一间隔件层80上方。第一间隔件层80可以由氧化硅、氮化硅、氮氧化硅等形成，使用诸如热氧化的技术或者通过CVD、ALD等来沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同蚀刻速率的材料形成，诸如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等来沉积。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以实施用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。适当类型的杂质(例如，n型或p型)可以注入至鳍66和/或纳米结构55中。n型杂质可以是先前描述的任何n型杂质，并且p型杂质可以是先前描述的任何p型杂质。LDD区域可以具有在1015cm-3至1019cm-3的范围内的杂质浓度。可以使用退火工艺来修复注入损伤并且激活注入的杂质。
在图8A和图8B中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如下面将更详细讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，以及用于在随后的处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔件层80和第二间隔件层82可以使用合适的蚀刻工艺来蚀刻，诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，从而使得第一间隔件层80在图案化第二间隔件层82时可以用作蚀刻停止层，并且从而使得第二间隔件层82在图案化第一间隔件层80时可以用作掩模。例如，第二间隔件层82可以使用各向异性蚀刻工艺来蚀刻，其中，第一间隔件层80用作蚀刻停止层，其中，第二间隔件层82的剩余部分形成第二间隔件83，如图8A中所示。此后，第二间隔件83用作掩模，同时蚀刻第一间隔件层80的暴露部分，从而形成第一间隔件81，如图8A中所示。
如图8A中所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8B中所示，在一些实施例中，可以从与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方去除第二间隔件层82，并且第一间隔件81设置在掩模78、伪栅极76和伪栅极电介质71的侧壁上。在其它实施例中，第二间隔件层82的部分可以保留在与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方。
应该指出，上面的公开通常描述了形成间隔件和LDD区域的工艺。可以使用其它工艺和顺序。例如，可以利用更少或额外的间隔件、可以利用不同的步骤顺序(例如，可在沉积第二间隔件层82之前图案化第一间隔件81)、可以形成和去除额外的间隔件等。此外，n型和p型器件可以使用不同的结构和步骤来形成，例如通过掩蔽第一区域50A以在第二区域50B中形成p型器件，以及通过掩蔽第二区域50B以在第一区域50A中形成n型器件，或者反之亦然。
在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹槽86。该工艺示出为图34的流程图的步骤220。随后将在第一凹槽86中形成外延源极/漏极区域。第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54，并且进入衬底50。如图9A中所示，STI区域68的顶面可以与第一凹槽86的底面齐平。在各个实施例中，鳍66可以蚀刻为使得第一凹槽86的底面设置在STI区域68的顶面下方。第一凹槽86可以通过使用各向异性蚀刻工艺(诸如RIE、NBE等)蚀刻鳍66、纳米结构55和衬底50来形成。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每个层。在第一凹槽86达到期望的深度之后，可以使用定时蚀刻工艺来停止第一凹槽86的蚀刻。
在图10A和图10B中，蚀刻由第一凹槽86暴露的多层堆叠件64的由第一半导体材料(例如，第一纳米结构52)形成的层的侧壁的部分，以在第一区域50A和第二区域50B中形成侧壁凹槽88。该工艺示出为图34的流程图的步骤225。虽然侧壁凹槽88中的第一纳米结构52的侧壁在图10B中示出为是笔直的，但是侧壁可以是凹的或凸的。侧壁可以使用各向同性蚀刻工艺来蚀刻，诸如湿蚀刻等。
在图11A、图11B和图11C中，在侧壁凹槽88中形成第一内部间隔件90。该工艺也示出为图34的流程图的步骤225。第一内部间隔件90可以通过在图10A和图10B中所示的结构上方沉积内部间隔件层来形成。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离部件。如下面将更详细讨论的，将在第一凹槽86中形成源极/漏极区域，而第一区域50A和第二区域50B中的第一纳米结构52将用对应的栅极结构替换。
内部间隔件层可以通过共形沉积工艺来沉积，诸如CVD、ALD等。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用任何合适的材料，诸如具有小于约3.5的k值的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。虽然第一内部间隔件90的外侧壁示出为与第一区域50A和第二区域50B中的第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或者从第二纳米结构54的侧壁凹进。
此外，虽然第一内部间隔件90的外侧壁在图11B中示出为是笔直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为实例，图11C示出了实施例，其中第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件从第一纳米结构52的侧壁凹进。内部间隔件层可以通过各向异性蚀刻工艺来蚀刻，诸如RIE、NBE等。第一内部间隔件90可以用于防止随后蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(诸如外延源极/漏极区域92，下面关于图12A、图12B、图12C和图12D讨论)的损伤。
在图12A、图12B、图12C和图12D中，在第一凹槽86中形成外延源极/漏极区域92。该工艺示出为图34的流程图的步骤230。在一些实施例中，外延源极/漏极区域92可以在第一区域50A和第二区域50B中的第二纳米结构54上施加应力，从而提高性能。如图12B中所示，外延源极/漏极区域92形成在第一凹槽86中，从而使得每个伪栅极76设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与伪栅极76分隔开，并且第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分隔开适当的横向距离，使得外延源极/漏极区域92不会与所得纳米FET的随后形成的栅极短路。源极/漏极区域92可以单独或共同指源极或漏极，取决于上下文。
外延源极/漏极区域92可以包括任何可接受的材料，诸如适合于n型或p型器件，这取决于器件位于第一区域50A中还是第二区域50B中等。例如，当形成n型器件时，外延源极/漏极区域92可以包括在沟道区域中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。类似地，当形成p型器件时，外延源极/漏极区域92可以包括在沟道区域中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。
外延源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或衬底50可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，随后是退火工艺。源极/漏极区域可以具有在约1×1019原子/cm3和约1×1021原子/cm3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间原位掺杂。
由于用于形成外延源极/漏极区域92的外延工艺，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得相同器件的相邻外延源极/漏极区域92合并，如图12A所示。在其它实施例中，相邻外延源极/漏极区域92在外延工艺完成之后保持分隔开，如图12C所示。在图12A和图12C中所示的实施例中，第一间隔件81可以形成至STI区域68的顶面，从而阻挡外延生长。在一些其它实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的进一步阻挡外延生长的部分。在一些其它实施例中，用于形成第一间隔件81的间隔件蚀刻可以调整为去除间隔件材料，以允许外延生长区域延伸至STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C的每个可以由不同的半导体材料形成，并且可以掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，第二半导体材料层92B可以沉积在第一半导体材料层92A上方，并且第三半导体材料层92C可以沉积在第二半导体材料层92B上方。
图12D示出了实施例，其中第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90从第二纳米结构54的侧壁凹进。如图12D中所示，外延源极/漏极区域92可以形成为与第一内部间隔件90接触，并且可以延伸超过第二纳米结构54的侧壁。
在图13A、图13B和图13C中，在图6A、图12B和图12A中所示的结构上方(图7A至图12D的工艺不改变图6A中所示的截面)分别沉积第一层间电介质(ILD)96。该工艺示出为图34的流程图的步骤235。第一ILD 96可以由介电材料形成，并且可以通过任何合适的方法来沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96和外延源极/漏极区域92、掩模78以及第一间隔件81之间。CESL 94可以包括具有与第一ILD 96的材料不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图14A和图14B中，可以实施诸如CMP的平坦化工艺，以使第一ILD 96的顶面与伪栅极76或掩模78的顶面齐平。该工艺也示出为图34的流程图的步骤235。平坦化工艺也可以去除伪栅极76上的掩模78以及第一间隔件81的沿着掩模78的侧壁的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ILD 96的顶面在工艺变化内齐平。因此，伪栅极76的顶面通过第一ILD 96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶面与掩模78和第一间隔件81的顶面齐平。
在图15A和图15B中，在一个或多个蚀刻步骤中去除伪栅极76和掩模78(如果存在)，从而形成第二凹槽98。该工艺示出为图34的流程图的步骤240。也去除伪栅极电介质71的位于第二凹槽98中的部分。在一些实施例中，伪栅极76和伪栅极电介质71通过各向异性干蚀刻工艺来去除。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该干蚀刻工艺以比第一ILD 96或第一间隔件81快的速率选择性蚀刻伪栅极76。每个第二凹槽98暴露纳米结构55的部分和/或位于纳米结构55的部分上面，该纳米结构55的部分在随后完成的纳米FET中用作沟道区域。纳米结构55的部分(其用作沟道区域)设置在外延源极/漏极区域92的相邻对之间。在去除期间，伪栅极电介质71可以在蚀刻伪栅极76时用作蚀刻停止层。然后，可以在去除伪栅极76之后，去除伪栅极电介质71。
在图16A和图16B中，去除第一区域50A和第二区域50B中的第一纳米结构52，从而在第二纳米结构54和/或鳍66之间形成开口99。该工艺也示出为图34的流程图的步骤240。图16A是图15A的已经去除第一纳米结构52之后的结构的放大版本，以更好地显示用于在下面的图中形成替换栅极的细节。第一纳米结构52可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂的各向同性蚀刻工艺(诸如湿蚀刻等)来去除，而第二纳米结构54、衬底50、STI区域68与第一纳米结构52相比保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的一些实施例中，可以使用氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等来去除第一纳米结构52。在第一纳米结构52包括例如Si或SiC并且第二纳米结构54包括例如SiGe的一些实施例中，可以使用氟化氢、另一基于氟的蚀刻剂等来去除第一纳米结构52。剩余的第二纳米结构54可以每个在约1nm和10nm之间厚，并且在图16A中具有在约5nm和100nm之间宽的宽度。
在其它实施例中，第一区域50A和第二区域50B中的第一纳米结构52可以包括不同的材料，并且可以例如通过在第一区域50A中形成掩模并且使用对第二纳米结构54的材料具有选择性的蚀刻剂实施各向同性工艺(诸如湿蚀刻等)来单独去除，而第一纳米结构52、衬底50、STI区域68与第二纳米结构54相比保持相对未蚀刻。第一区域50A中的第一纳米结构52可以通过在第二区域50B中形成掩模并且使用对第一纳米结构52的材料具有选择性的蚀刻剂实施各向同性工艺(诸如湿蚀刻等)来去除，而第二纳米结构54、衬底50、STI区域68与第一纳米结构52相比保持相对未蚀刻。在其它实施例中，第二纳米结构54可以在第一区域50A和/或第二区域50B中去除，并且第一纳米结构52可以保留下来以用作用于对应晶体管的沟道区域。图29A、图29B、图29C和图29D示出了由这样的实施例得到的结构，这样的实施例示出了例如由第一纳米结构52提供的第一区域50A和第二区域50B中的沟道区域。
在图17A、图17B和图17C至图28A、图28B、图28C和图28D中，形成替换栅极。将在它们相应的上下文中描述各个视图。沿着A-A’参考线的截面示出了第一区域50A和第二区域50B以及第一区域50A和第二区域50B之间的边界区域。第一区域50A中的栅极配置为操作第一阈值电压，并且第二区域50B中的栅极配置为操作第二阈值电压。因为随后形成的栅电极将在第一区域50A和第二区域50B中接触沟道区域，所以相同的栅电极信号可以用于以第一切换电压在第一区域50A或第二区域50B中导通栅极，并且然后增加至第二切换电压以在第一区域50A和第二区域50B中导通栅极。
下面的实施例描述并且在附图中示出了在第一区域50A和第二区域50B中使用第一区域50A和第二区域50B中的不同的偶极配置为形成在第一区域50A和第二区域50B中的纳米FET晶体管设置不同的栅极阈值电压的工艺。在一些实施例中，在第一区域50A中使用的偶极与在第二区域50B中使用的偶极不同，而在其它实施例中，偶极是相同的，但是以不同的浓度沉积，以产生具有不同偶极浓度的掺杂栅极电介质。用于第一区域50A中的沟道区域的第二纳米结构54(即，54A、54B和54C)已经附带有“-1”，并且用于第二区域50B中的沟道区域的纳米结构54已经附带有“-2”。
在这样的实施例中使用的偶极具有优势。偶极在不必要使得功能栅极层的尺寸/厚度增加的情形下改变了栅极的行为。这是有帮助的，因为相邻的第二纳米结构之间的垂直间隔可以在约3nm和10nm之间。利用偶极提供了栅极功能的零厚度控制，这进而为栅电极填充和其它层留下间隔。
实施例工艺提供了利用单个掩模形成不同偶极的能力，而不是使用两个单独的掩模来形成用于第一区域50A和第二区域50B的不同偶极。除了减少步骤的数量和所需材料的量之外，这也提供了在两个区域之间具有更好的边界控制的益处，这将在下面进一步详细解释。
在图17A、图17B和图17C中，根据一些实施例，可以在开口99中的第二纳米结构54和鳍66的暴露表面上方形成界面层100。该工艺示出为图34的流程图的步骤245。在一些实施例中，界面层100可以包括氧化硅、氮氧化硅、氮化硅、氧化锗、氮氧化锗等。界面层100是可选的，并且在利用界面层100的实施例中，它可以具有约5埃至约30埃的厚度。在一些实施例中，实施使用诸如SPM(H2SO4和H2O2的混合物)、SC1(NH4OH和H2O2的混合物)或臭氧-去离子水(O3和去离子水的混合物)的氧化剂的化学氧化，以氧化第二纳米结构54和鳍66的外部部分。在一些实施例中，为了形成界面层100，通过在含氧气体源中处理(例如，浸泡)第二纳米结构54和鳍66来实施热氧化，其中作为实例，含氧气体源包括例如N2O、O2、N2O和H2的混合物或O2和H2的混合物。热氧化可以在约500℃和约1000℃之间的温度下实施。应该指出，在所示实施例中，界面层100使用共形工艺(诸如CVD、ALD等)形成，并且因此沉积在第二纳米结构54、鳍66、内部间隔件90上方，沿着第一间隔件81的侧壁沉积以及沿着第一ILD 96的上表面沉积。但是，如果使用氧化工艺，界面层100可以选择性由第二纳米结构54和鳍66的外部部分形成，并且因此，将选择性形成在第二纳米结构54和鳍66的暴露表面上方，而不形成在诸如第一内部间隔件90和第一间隔件81的侧壁的其它表面上方。
下一步，根据一些实施例，在第一区域50A和第二区域50B中的第二凹槽98和开口99中形成介电层104。该工艺也示出为图34的流程图的步骤245。介电层104可以共形地沉积在界面层100上方(例如，包裹第二纳米结构54)，包括沿着第一间隔件81的侧壁以及沿着第一ILD 96的上表面。在示例性实施例中，介电层104可以是高k材料，例如，具有高于7.0的介电常数，并且可以包括金属氧化物或金属硅酸盐。例如，介电层104可以包括氧化铪、硅酸铪、氮氧化铪硅、氧化铪铝、氧化铪镧等或它们的组合。介电层104可以具有约5埃至约30埃的厚度。介电层104的形成方法可以包括分子束沉积(MBD)、ALD、CVD、PECVD等。在一些实施例中，介电层104通过ALD在约200℃和约400℃之间的温度下形成
下一步，在图18A、图18B和图18C中，在第一区域50A和第二区域50B中的介电层104上方形成第一偶极层106。该工艺示出为图34的流程图的步骤250。第一偶极层106可以是第一偶极掺杂剂的氧化物或氮化物。在一些实施例中，第一偶极层106可以包括：n型偶极，诸如La、Y、Sc、Gd、具有小于Hf的电负性的元素等；或p型偶极，诸如Al、Ti、In、Ga、Zn、具有大于Hf的电负性的元素等。因此，第一偶极层106可以是例如氧化镧、氮化镧、氧化钇、氮化钇、氧化钪、氮化钪、氧化钆、氮化钆、氧化铝、氮化铝、氧化钛、氮化钛、氧化铟、氮化铟、氧化镓、氮化镓、氧化锌、氮化锌等。第一偶极层106可以由任何合适的沉积方法形成，诸如ALD或CVD。
在随后的步骤中，将退火第一偶极层106(退火工艺114，下面讨论)以将可用离子从第一偶极层106驱入介电层104。如果第一偶极层106太薄，则介电层104可能不会经历足够的修改来实现期望的电压阈值水平。另一方面，如果第一偶极层106太厚，则在偶极驱入之后可能难以去除第一偶极层106，或者去除可能对周围结构造成比期望更多的附带损伤。在一些实施例中，第一偶极层106的厚度可以在约1埃和约50埃之间。
在图19A、图19B和图19C中，在凹槽98和开口99中的第一区域50A和第二区域50B中的第一偶极层106上形成硬掩模108。该工艺示出为图34的流程图的步骤255。硬掩模108可以形成为约10埃和约100埃之间的厚度。硬掩模108可以使用任何合适的材料形成，诸如氧化铝、氧化硅、碳氧化硅、氮化硅、碳氮氧化硅、碳化硅、氮化钛等或它们的组合。硬掩模108可以通过任何合适的沉积方法来形成，诸如ALD、CVD或旋涂。在使用诸如旋涂的块状沉积形成硬掩模108的实施例中，可以填充整个开口99和凹槽98，诸如图19A中的标注框中所示。在其它实施例中，其中硬掩模108使用共形沉积形成，硬掩模108可以在第二纳米结构54之间(例如，在54A-1和54B-1之间等)合并，而在其它实施例中，可以在第二纳米结构54之间保持间隔。
在图20A、图20B和图20C中，可以在第一区域50A上方形成光刻胶掩模110，以保护第一区域50A中的硬掩模108，同时在第二区域50B中去除硬掩模108和第一偶极层106。该工艺示出为图34的流程图的步骤260至265。光刻胶掩模110也限定第一区域50A和第二区域50B之间的边界区域。下面将关于图25A、图25B和图25C更详细地讨论边界区域。光刻胶掩模110的侧壁对应于第一区域50A和第二区域50B之间的边界。在一些实施例中，光刻胶掩模110可以填充开口99和凹槽98的剩余部分(如果有的话)，并且横向密封第一区域50A中的硬掩模108。在其它实施例中，诸如当硬掩模108填充开口99和凹槽98时，光刻胶掩模110可以设置在硬掩模108上方。在沉积之后，图案化并且显影光刻胶掩模110，使得第一区域50A中的部分保留，而去除第二区域50B中的部分。光刻胶掩模110可以由任何合适的光敏掩蔽材料制成，并且使用可接受的技术来图案化。在一些实施例中，例如，光刻胶掩模110可以是底部抗反射涂层，诸如无氮抗反射涂层。
一旦第二区域50B从光刻胶掩模110暴露，则可以从第二区域50B去除硬掩模108和第一偶极层106。在驱入退火工艺114之前，从第二区域50B去除第一偶极层106，下面描述。该工艺示出为图34的流程图的步骤265。硬掩模108和第一偶极层106可以通过任何合适的蚀刻技术来去除，诸如首先使用对硬掩模108的材料具有选择性的蚀刻剂以及然后使用对第一偶极层106的材料具有选择性的蚀刻剂的湿蚀刻或干蚀刻。在一些实施例中，硬掩模108的蚀刻选择性可以大于50，诸如在50和100之间。在第一偶极层106的蚀刻工艺中，在一些实施例中，可以去除介电层104的部分。例如，可以去除介电层104的约0％至25％，诸如约10％。在一些实施例中，工艺条件可能已经开始将一些第一偶极从第一偶极层106扩散至介电层104中，并且去除介电层104的部分可以去除第一偶极的介电层104的表面污染。在从第二区域50B去除硬掩模108和第一偶极层106的同时，光刻胶掩模110保护第一区域50A中的这些层不被去除。因此，第一区域50A保持第一偶极层106和硬掩模108，而第二区域50B具有暴露的介电层104。在去除第二区域50B中的硬掩模108和第一偶极层106之后，光刻胶掩模110可以通过合适的去除技术来去除，诸如通过灰化、蚀刻或氧等离子体去除工艺。
在图21A、图21B和图21C中，在图20A、图20B和图20C的剩余结构上方沉积第二偶极层112。该工艺示出为图34的流程图的步骤270。在第一区域50A中，第二偶极层112直接沉积在硬掩模108上。在第二区域50B中，第二偶极层112直接沉积在介电层104上。因此，在沉积第二偶极层112之后，第一偶极层106直接与第一区域50A中的介电层104接触，并且第二偶极层112直接与第二区域50B中的介电层104接触。第二偶极层112可以使用与用于沉积第一偶极层106的那些类似的材料和工艺来沉积。
在一些实施例中，第一偶极层106和第二偶极层112可以由不同的材料制成，但是具有相同的导电类型，诸如都是n型偶极或者都是p型偶极。在一些实施例中，第一偶极层106和第二偶极层112可以由不同的材料制成，并且可以具有相反的导电类型，诸如一个是n型偶极，而另一个是p型偶极。在其它实施例中，第一偶极层106和第二偶极层112可以由相同的材料制成。第二偶极层112可以沉积至约1埃和约50埃之间的厚度。在一些实施例中，第二偶极层112可以具有与第一偶极层106相同的厚度，而在其它实施例中，它们可以具有不同的厚度。在第一偶极层106和第二偶极层112的材料相同的实施例中，偶极层可以具有不同的厚度和/或不同的偶极浓度，使得第一区域50A中的第一偶极材料和第二区域50B中的第二偶极材料的最终浓度可以不同，以实现不同的阈值电压。
下一步，在图21A、图21B和图21C中，实施退火工艺114以将第一偶极层106中的第一偶极材料(称为第一偶极掺杂剂)的离子扩散(或驱入)至第一区域50A中的介电层104中。根据一些实施例，在相同退火工艺114中，退火工艺114同时将第二偶极层112中的第二偶极材料(称为第二偶极掺杂剂)的离子扩散(或驱入)至第二区域50B中的介电层104中，从而在第一区域50A中形成掺杂的介电层116(见图23A和图24A)，并且在第二区域50B中形成掺杂的介电层122(见图23B和图24B)。该工艺示出为图34的流程图的步骤275。在一些实施例中，退火工艺114是均热退火。均热退火可以包括在真空中或在N2、NH3、O2、N2O、Ar、He或它们的组合的周围环境中施加约400℃至约1000℃的固定温度约0.1秒至300秒。在一些实施例中，退火工艺114可以是尖峰退火。尖峰退火可以包括施加约400℃至约700℃的第一预热温度约5秒至约120秒，比第一预热温度高约100℃至200℃的可选第二预热温度约5秒至约120秒，并且快速升高温度至约1000℃的峰值温度，并且在短时间内维持该峰值温度，诸如约0.1秒至约5秒，在此之后温度快速减小。在一些实施例中，退火工艺114可以是快速退火。快速退火类似于尖峰退火。快速退火可以包括：第一预热温度，其温度和时间类似于尖峰退火中的温度和时间；可选的第二预热温度，其温度和时间类似于尖峰退火中的温度和时间；以及然后毫秒退火，在950℃和1100℃之间的温度下每个持续时间在约2ms和约40ms之间。
掺杂在介电层104中的偶极掺杂剂材料可以与界面层100的材料形成偶极矩，从而在整个栅极结构的电势中产生差异，并且因此栅极结构的阈值电压Vt可以调整为在第一区域50A与第二区域50B中不同。n型偶极掺杂剂可以降低栅极结构的阈值电压Vt(对于NMOS器件或PMOS器件)，并且p型偶极掺杂剂可以增加栅极结构的阈值电压Vt(对于NMOS器件或PMOS器件)。对于同一信号源，对单个栅电极利用不同的阈值电压Vt提供了在满足第一阈值电压Vt1时导通第一栅极沟道区域以及在满足第二阈值电压Vt2时导通第二栅极沟道区域的机会。
利用单个驱入退火工艺114提供了优于多重退火工艺的增强效率。此外，对相邻结构的热损伤的风险也可以减小，这种热损伤可能是由多重驱入退火工艺引起的。
图22A、图22B和图22C示出了图21A的放大部分，如图21A的虚线框F22A、F22B和F22C所示。图22A是图21A的框F22A的放大视图。
图22A示出了第一区域50A中的第二纳米结构54(54-1)的部分、界面层100、介电层104、第一偶极层106、硬掩模108和第二偶极层112。由于退火工艺114，第一偶极层106中的第一偶极掺杂剂扩散至介电层104中，以将介电层104的至少部分转换成掺杂的介电层116。但是，因为硬掩模108介于第二偶极层112和介电层104之间，所以阻挡了第二偶极层112中的第二偶极掺杂剂扩散至介电层104中。但是，在退火工艺114期间，允许第一偶极掺杂剂扩散至介电层104中，以由介电层104的部分形成掺杂的介电层116。水平虚线和箭头指示扩散的第一偶极掺杂剂在介电层104中的扩散深度106dd。在一些实施例中，硬掩模108可以通过物理分隔防止第二偶极层112中的第二偶极掺杂剂扩散至介电层104中，或者换句话说，第二偶极掺杂剂进入硬掩模108的扩散深度112dd小于硬掩模108的厚度。在一些实施例中，硬掩模108的材料可以根据其相对于第二偶极掺杂剂的阻挡特性来选择。例如，如果硬掩模108由氮化钛制成，则它可以有效地阻挡来自氧化铝和氧化镧的偶极掺杂剂扩散至氮化钛中。类似地，如果硬掩模108由氧化铝制成，则它可以阻挡来自氧化镧的偶极掺杂剂扩散至氧化铝中。这些仅仅是实例，并且可以使用其它组合来达到类似的效果。在这样的实施例中，第二偶极掺杂剂极少扩散至硬掩模108中。
图22B示出了第二区域50B中的第二纳米结构54(54-2)、界面层100、介电层104和第二偶极层112的部分。在退火工艺114期间，来自第二偶极层112的第二偶极掺杂剂扩散至介电层104中，以由第二区域50B中的介电层104的至少一部分形成掺杂的介电层122。第二掺杂剂的扩散深度122dd由水平虚线和箭头示出。
在图22A和图22B中，掺杂的介电层116和掺杂的介电层122可以认为是介电层104的那些部分，在处理114之后，它们具有其在约1E12原子/cm2和约1E15原子/cm2之间的相应偶极掺杂剂的平均原子浓度。在一些实施例中，掺杂的介电层116可以具有大于掺杂的介电层122中的第二偶极掺杂剂的平均原子浓度的第一偶极掺杂剂的平均原子浓度，反之亦然。
图22C示出了第一区域50A和第二区域50B之间的边界区域AB。边界区域AB是介电层104的区，其包含来自第一偶极层106和第二偶极层112的掺杂剂，即，第一偶极掺杂剂和第二偶极掺杂剂。在第一区域50A和第二区域50B之间的边界处，当来自第二偶极层112的第二偶极掺杂剂扩散至第二区域50B中的介电层104中时，由于第二偶极层112的边缘接近第一区域50A中的介电层104，第二偶极掺杂剂中的一些也可以扩散至第一区域50A中的介电层104的部分中。同样，当来自第一偶极层106的第一偶极掺杂剂扩散至第一区域50A中的介电层104中时，由于第一偶极层106的边缘接近第二区域50B中的介电层，第一偶极掺杂剂中的一些也可以扩散至第二区域50B中的介电层104的部分中。这产生了作为介电层104的包含第一偶极掺杂剂和第二偶极掺杂剂的一部分的边界区域AB。换句话说，边界区域AB是存在第一偶极掺杂剂和第二偶极掺杂剂的重叠区域。如果第一区域50A和第二区域50B中的偶极掺杂剂是相同的材料，但是浓度不同，则边界区域AB是具有偶极掺杂剂浓度峰值的重叠区域。因为该工艺仅使用一个掩模来确定第一偶极层106相对于第二偶极层112的覆盖，所以与使用两个不同掩模的工艺相比，宽度WAB最小化。例如，如果使用两个掩模，则由于两个掩模的图案不匹配，边界区域AB可能更大。并且因为边界区域AB最小化，所以相关的栅极沟道区域可以更靠近地放置在一起。在一些实施例中，宽度WAB可以在1埃和10埃之间。
在图22C中，边界区域AB设置在STI区域68的部分上方。因此，第一区域50A中的STI区域68的部分标记为68-1，并且第二区域50B中的STI区域68标记为68-2，但是退火工艺114没有明显地将STI区域68-1改变为与STI区域68-2不同。边界区域AB可以位于更靠近第一区域50A中的第二纳米结构54-1或者更靠近第二区域50B中的第二纳米结构54-2的位置，或者可以位于第一区域50A中的第二纳米结构54-1和第二区域50B中的第二纳米结构54-2之间的大致中间的位置。
图23A和图23B示出了根据一些实施例的用于针对第一偶极层106和第二偶极层112的偶极掺杂剂驱入的各个配置。图23A提供了用于针对如图22A中所示的第一区域50A的图22A的额外细节，并且图23B提供了针对如图22B中所示的第二区域50B的额外细节。退火工艺114可以在第一区域50A和第二区域50B中提供不同的驱入深度106dd和112dd，这取决于退火工艺114的工艺条件、退火工艺114的持续时间、第一偶极层106中第一偶极掺杂剂的浓度、第二偶极层112中第二偶极掺杂剂的浓度、第一偶极层106的厚度和第二偶极层112的厚度。例如，更长的退火工艺114、更高的浓度和更厚的掺杂剂层将导致相应偶极掺杂剂更多地扩散至介电层104中。图23A和图23B示出了可以实现的不同驱入深度。由于第一偶极层106和第二偶极层112的差异，第一区域50A中的驱入深度106dd可以不对应于第二区域50B中的驱入深度112dd。例如，驱入深度106dd可以对应于图23A的行(A)，而驱入深度112dd可以对应于图23B的行(C)。这些选项的任何组合都是可以获得的。
在图23A的行(A)中，偶极深度106dd示出为一定程度上穿过介电层104设置，从而形成掺杂的介电层116和未掺杂的介电层104。行(A)中所示的结果可以例如通过退火温度来实现，该退火温度在可接受的退火温度范围的下端，诸如在约300℃和500℃之间。在图23A的行(B)中，偶极深度106dd对应于介电层104的相同厚度，从而由整个介电层104形成掺杂的介电层116。行(B)中所示的结果可以例如通过退火温度来实现，该退火温度在可接受的退火温度范围的中间，诸如在约500℃和700℃或750℃之间。在图23A的行(C)中，偶极深度106dd示出为一定程度上穿过界面层100设置，从而形成掺杂的介电层116、掺杂的界面层100’和未掺杂的界面层100。行(C)中所示的结果可以例如通过退火温度来实现，该退火温度在可接受的退火温度范围的高端，诸如在约750℃或800℃和1000℃之间。在行(A)、(B)和(C)的每个中，第二偶极层112可以影响硬掩模108以形成掺杂的硬掩模108’和未掺杂的硬掩模108，掺杂的硬掩模108’对应于第一区域50A中相应的驱入深度112dd(其在深度上可以与第二区域50B中的驱入深度112dd不同，因为材料不同-硬掩模108与介电层104)。
在图23B的行(A)中，偶极深度112dd示出为一定程度上穿过介电层104设置，从而形成掺杂的介电层122和未掺杂的介电层104。在图23B的行(B)中，偶极深度112dd对应于介电层104的相同厚度，从而由整个介电层104形成掺杂的介电层122。在图23B的行(C)中，偶极深度112dd示出为一定程度上穿过界面层100设置，从而形成掺杂的介电层122、掺杂的界面层100’和未掺杂的界面层100。
虽然图23A中的偶极深度106dd好像与图23B中对应的偶极深度112dd是相同的深度，但是应该理解，偶极深度在第一区域50A和第二区域50B的每个中可以不同。
图24A和图24B示出了用于界面层100(如果使用的话)的各个配置。退火工艺114的结果可以是改变界面层100。如上面所指出，当使用时，界面层100可以是低k介电材料层。在一些实施例中，来自退火工艺114的热量可以使得界面层100膨胀并且变得更厚。在一些实施例中，界面层100中的氧可以由偶极层的金属离子捕获。例如，如果偶极层包含游离钛，则钛可以从界面层100捕获氧，并且在介电层104(转变掺杂的介电层116或122)或在第一偶极层106或第二偶极层112中变成氧化钛。同样在一些实施例中，界面层100的厚度可以保持相对不变，这是由于不显著的热膨胀和不显著的氧俘获或者是由于热膨胀和氧俘获的平衡，这导致界面层100的厚度基本上不变。
图24A提供了用于针对如图22A中所示的第一区域50A的图22A的额外细节，并且图24B提供了用于如图22B中所示的第二区域50B的额外细节。退火工艺114可以在第一区域50A和第二区域50B中提供不同的偶极深度106dd和112dd，诸如上面所讨论。为了图24A和图24B的目的，偶极深度106dd和112dd示出为在行((A)、(B)和(C)的每个中相同，但是，应该理解，可以使用上面关于图23A和图23B讨论的任何驱入掺杂剂深度。由于第一偶极层106和第二偶极层112的差异，第一区域50A中的偶极深度106dd可以不对应于第二区域50B中的偶极深度112dd。
在图24A中，在行(A)中，由于退火工艺114，界面层100在厚度上增加。厚度可以增加沉积时界面层100的厚度的约0％至约50％。在一些实施例中，由于热膨胀，在退火工艺114之后的界面层100的厚度100t可以在约5埃和约45埃之间。在行(B)中，在退火工艺114之后，界面层100的厚度100t可以与退火工艺114之前的厚度基本上相同。在行(C)中，由于氧再捕获，界面层100的厚度100t可以减小5％和50％之间，并且可以在约2.5埃至约15埃之间。在氧再捕获至介电层104中的实施例中，介电层104的厚度可以增加，产生较厚掺杂的介电层116。
在图24B中，偶极深度112dd示出为一定程度上穿过介电层104设置，从而在退火工艺114之后(由大的右箭头表示)形成掺杂的介电层122。在行(A)中，由于退火工艺114，界面层100在厚度上增加。该厚度可以增加沉积时界面层100的厚度的约5％至约50％。在一些实施例中，由于热膨胀，在退火工艺114之后的界面层100的厚度100t可以在约5埃和约45埃之间。在行(B)中，在退火工艺114之后，界面层100的厚度100t可以与退火之前的厚度基本上相同。在行(C)中，由于氧再捕获，界面层100的厚度100t可以减小5％和50％之间，并且可以在约2.5埃和约15埃之间。在氧再捕获至介电层104中的实施例中，介电层104的厚度可以增加，产生较厚掺杂的介电层122。
在图25A、图25B、图25C中，在实施退火工艺114之后，去除第一区域50A中的硬掩模108。该工艺示出为如图34的流程图的步骤280。在一些实施例中，也可以去除第一偶极层106和第二偶极层112。硬掩模108、第一偶极层106和第二偶极层112可以通过合适的蚀刻方法来去除，例如，通过湿蚀刻工艺，该湿蚀刻工艺以比第二区域50B中的第二偶极层112和/或掺杂的介电层122快的速率蚀刻第一区域50A中的硬掩模108，以比第二区域50B中的第二偶极层112和/或掺杂的介电层122快的速率蚀刻第一区域50A中的第一偶极层106，并且以比第一区域50A中的第一偶极层106和/或掺杂的介电层116快的速率蚀刻第二区域50B中的第二偶极层112。
在一些实施例中，偶极掺杂剂扩散至介电层104中，以利用零厚度方法形成掺杂的介电层116和掺杂的介电层122，即，在不改变界面层100和介电层104的总厚度的情况下。因此，通过在不改变介电层的厚度的情况下在多阈值器件中提供可变电压阈值调整，沟道区域和器件区域可以形成为彼此更靠近，从而提供减小的尺寸和增加的良率。
边界区域AB和第一区域50A中的沟道区域(第二纳米结构54-1(54A-1、54B-1、54C-1))之间的横向距离DA可以在约5nm和100nm之间，诸如在5nm和50nm之间，或者在5nm和25nm之间。在一些实施例中，边界区域AB和第二区域50B中的沟道区域(第二纳米结构54-2(54A-2、54B-2、54C-2))之间的横向距离DB可以与横向距离DA相同。在一些实施例中，横向距离DA与横向距离DB的比率可以在约10∶1和约1∶10之间。如上面所指出，边界区域的宽度WAB可以在约1nm和10nm之间。宽度WAB与距离DA或距离DB的比率可以在约1∶5和约1∶50之间。因为宽度WAB最小化，所以相邻沟道区域之间的总距离(DA+DB+WAB)可以增加不超过宽度WAB，导致总距离小于使用其它工艺可实现的距离。
在图26A、图26B、图26C、图26D、图26E、图26F、图26G和图26H中，沉积栅电极125以填充第二凹槽98和开口99的剩余部分(例如，沉积在掺杂的介电层116上方和掺杂的介电层122上方)。该工艺示出为图34的流程图的步骤285。栅电极125可以包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然在图26A、图26B、图26C、图26D和图26E中示出了单层栅电极125，但是栅电极125可以包括任何数量的衬垫层、任何数量的功函调整层和填充材料。构成栅电极125的层的任何组合可以沉积在第一区域50A和第二区域50B中。
在填充第二凹槽98之后，可以实施诸如CMP的平坦化工艺，以去除界面层100(如果使用的话)、掺杂的介电层116、掺杂的介电层122和栅电极125的材料的过量部分，该过量部分位于第一ILD 96的顶面上方。因此，栅电极125以及掺杂的介电层116和122的材料的剩余部分形成所得纳米FET的替换栅极结构。第一区域50A中的界面层100、掺杂的介电层116和栅电极125可以统称为栅极结构127A，并且第二区域50B中的界面层100、掺杂的介电层122和栅电极125可以称为栅极结构127B。
图26D是第一区域50A中沿着图26B中的参考线D1-D1的水平截面的局部视图。图26E是第一区域50A中沿着图26B中的参考线E1-E1的水平截面的局部视图。图26F是第二区域50B中沿着图26C中的参考线F1-F1的水平截面的局部视图。图26G是第二区域50B中沿着图26C中的参考线G1-G1的水平截面的局部视图。图26D、图26E、图26F和图26G示出了将源极/漏极区域92与界面100分隔开的内部间隔件90的另一视图，以及第一区域50A中与源极/漏极区域92接界的沟道区域54-1和第二区域50B中与源极/漏极区域92接界的沟道区域54-2之间的界面的另一视图。
在图27A、图27B、图27C和图27D中，使栅极结构127A和127B(包括界面介电层100、第一掺杂的栅极介电层116和第二掺杂的栅极介电层122以及对应上面的栅电极125)凹进，从而在栅极结构的正上方和第一间隔件81的相对部分之间形成凹槽。在凹槽中填充包括一个或多个介电材料层(诸如氮化硅、氮氧化硅等)的栅极掩模129，随后是平坦化工艺以去除介电材料的在第一ILD 96上方延伸的过量部分。随后形成的栅极接触件(诸如接触件136，下面关于图28A和图28B讨论)穿透栅极掩模129以接触凹进的栅电极125的顶面。
如图27A至图27D进一步所示，在第一ILD 96上方和栅极掩模129上方沉积第二ILD131。在一些实施例中，第二ILD 131是通过FCVD形成的可流动膜。在一些实施例中，第二ILD131由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过任何合适的方法来沉积，诸如CVD、PECVD等。
如图27A至图27D进一步所示，蚀刻第二ILD 131、第一ILD 96、CESL 94和栅极掩模129，以形成暴露外延源极/漏极区域92和/或栅极结构的表面的第三凹槽133。第三凹槽133可以通过使用各向异性蚀刻工艺(诸如RIE、NBE等)蚀刻来形成。在一些实施例中，第三凹槽133可以使用第一蚀刻工艺穿过第二ILD 131和第一ILD 96来蚀刻；可以使用第二蚀刻工艺穿过栅极掩模129来蚀刻；以及然后可以使用第三蚀刻工艺穿过CESL 94来蚀刻。可以在第二ILD 131上方形成并且图案化诸如光刻胶的掩模，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 131的部分。在一些实施例中，蚀刻工艺可能过蚀刻，并且因此，第三凹槽133延伸至外延源极/漏极区域92和/或栅极结构中，并且第三凹槽133的底部可以与外延源极/漏极区域92和/或栅极结构齐平(例如，处于相同水平，或者与衬底具有相同的距离)，或者低于外延源极/漏极区域92和/或栅极结构(例如，更靠近衬底)。虽然图27B和图27C示出了第三凹槽133在相同的截面中暴露外延源极/漏极区域92和栅极结构，但是在各个实施例中，外延源极/漏极区域92和栅极结构可以在不同的截面中暴露，从而减小了随后形成的接触件短路的风险。在形成第三凹槽133之后，在外延源极/漏极区域92上方形成硅化物区域135。在一些实施例中，硅化物区域135通过首先在外延源极/漏极区域92的暴露部分上方沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应以形成硅化物或锗化物区域的金属(未显示)(诸如镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金)，然后实施热退火工艺以形成硅化物区域135来形成。然后，例如通过蚀刻工艺去除沉积金属的未反应部分。虽然硅化物区域135称为硅化物区域，但是硅化物区域135也可以是锗化物区域或锗化硅区域(例如，包括硅化物和锗化物的区域)。在实施例中，硅化物区域135包括TiSi，并且具有在约2nm和约10nm之间范围内的厚度。
下一步，在图28A、图28B、图28C和图28D中，在第三凹槽133中形成接触件136和138(也可以称为接触插塞)。该工艺示出为图34的流程图的步骤290。接触件136和138可以每个包括一个或多个层，诸如阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件136和138每个包括阻挡层和导电材料，并且电耦合至下面的导电部件(例如，所示实施例中的栅电极125和/或硅化物区域135)。接触件136电耦合至栅电极125，并且可以称为栅极接触件，并且接触件138电耦合至硅化物区域135，并且可以称为源极/漏极接触件。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺，以从第二ILD 131的表面去除过量的材料。
图29A、图29B、图29C和图29D示出了根据一些可选实施例的器件的截面图。图29A示出了图1中所示的参考截面A-A’。图29B示出了图1中所示的参考截面B-B’。图29C示出了图1中所示的参考截面C-C’。图29D示出了图1中所示的参考截面D-D’。在图29A至图29D中，相同的参考标号指示通过与图28A至图28D的结构相同的工艺形成的相同元件。但是，在图29A至图29D中，第一区域50A和第二区域50B中的沟道区域由不同的材料形成。例如，可以包括硅锗的第一纳米结构52可以在第一区域50A和第二区域50B中提供沟道区域，而不是第二纳米结构54。在其它实施例中，第一区域50A中的沟道区域可以由第一纳米结构52或第二纳米结构54形成，并且第二区域50B中的沟道区域可以由第二纳米结构54或第一纳米结构52中的另一个形成。例如，包括硅或碳化硅的第二纳米结构54可以在第一区域50A中提供沟道区域，并且可以包括硅锗的第一纳米结构52可以在第二区域50B中提供沟道区域。图29A至图29D的结构例如通过去除第一区域50A中和第二区域50B中的第二纳米结构；在第一纳米结构52上方形成界面层100；以及根据上述工艺形成栅极结构127A和127B的剩余部分来形成。在利用第一纳米结构52作为一个区域中的沟道区域和第二纳米结构54作为另一个区域中的沟道区域的实施例中，可以使用掩模来覆盖或暴露待形成沟道的那些区。
在图30中，在三维视图中示出了鳍式场效应晶体管(FinFET)。在图30的FinFET上提供了关于图31A、图31B和图31C参考的参考线。相同的元件用相同的参考标号来标记，如上面关于纳米FET所讨论的那些。图30的FinFET包括衬底50，其中鳍66从衬底垂直延伸。鳍66的顶部部分在栅电极102和界面层100下面具有沟道区域54。源极/漏极区域92设置在鳍66的已经与源极/漏极区域92一起重新生长的凹进部分中的栅电极102的每侧上。浅沟槽隔离区域68围绕鳍66的基底部分。
在图31A、图31B和图31C中，示出了经历偶极掺杂以形成掺杂的介电层116和第二偶极栅极电介质122之后的FinFET器件。图31A是沿着图30的参考截面A-A’的截面图，图31B是沿着图30的参考截面B-B’的截面图，图31C是沿着平行于图30的B-B’的截面穿过相邻鳍66的截面图。鳍66可以使用已知的工艺形成。在鳍66上方形成并且然后在栅极替换循环中替换的伪栅极结构。去除并且用界面层100替换伪栅极电介质，诸如上面所描述。然后沉积介电层104，诸如上面所描述。然后，在用于替换栅极的凹槽中沉积诸如第一偶极层106的第一栅极偶极层。在FinFET的第一区域50A上方形成诸如硬掩模108的硬掩模，并且然后去除第一偶极层。然后，在第一区域50A中的硬掩模上方和第二区域50B中的介电层104上方形成第二偶极层，诸如第二偶极层112。然后，实施驱入处理工艺，诸如退火工艺114，以将偶极掺杂剂从第一偶极层驱入第一区域50A中的介电层104中，以形成掺杂的介电层116，并且将偶极掺杂剂从第二偶极层驱入第二区域50B中的介电层104中，以形成掺杂的介电层122。
在形成掺杂的介电层116和掺杂的介电层122之后，去除硬掩模，并且可以去除第一偶极层106和第二偶极层112。然后，可以在掺杂的介电层116和掺杂的介电层122上方沉积栅电极，诸如栅电极125。然后可以使栅电极凹进，并且可以形成栅极掩模，诸如栅极掩模129。然后可以形成诸如第二ILD 131的第二ILD，并且可以穿过第二ILD形成诸如栅极接触件136和源极/漏极接触件138的接触件。
第一区域50A和第二区域50B之间的介电层104的掺杂使得形成边界区域AB。边界区域AB如上面所描述，包括针对DA、DB和WAB的距离和比率的描述。
因此，可以形成具有多个阈值状态的FinFET，诸如本文所描述。
图32、图33A、图33A’、图33B、图33C和图33D示出了类似于上面所描述的纳米FET结构，除了在相邻纳米结构之间和相邻源极/漏极区域92之间形成混合鳍或隔离鳍。相同的元件用关于上面描述的纳米FET结构的相同的参考标号来标记，并且使用相同的工艺由相同的材料制成。
图32示出了根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的实例。图32是三维视图，其中为了说明清楚，省略了纳米FET的一些部件。纳米FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、全环栅场效应晶体管(GAAFET)等。
纳米FET包括衬底50(例如，半导体衬底)上的半导体鳍66上方的第二纳米结构54(例如，纳米片、纳米线等)，其中第二纳米结构54用作用于纳米FET的沟道区域。第二纳米结构54可以包括p型纳米结构、n型纳米结构或它们的组合。诸如浅沟槽隔离(STI)区域的隔离区域68设置在相邻半导体鳍66之间，半导体鳍66可以突出至相邻隔离区域68之上并且从相邻隔离区域68之间突出。虽然隔离区域68描述/示出为与衬底50分隔开，但是如这里所使用的，术语“衬底”可以指单独的半导体衬底或者半导体衬底和一个或多个额外结构(诸如隔离区域68)的组合。此外，虽然半导体鳍66的底部部分示出为与衬底50分隔开，但是半导体鳍66的底部部分可以与衬底50是单一、连续的材料。在这个背景下，半导体鳍66指的是延伸至相邻隔离区域68之上并且从相邻隔离区域68之间延伸的部分。
栅极结构127位于半导体鳍66的顶面上方，并且沿着第二纳米结构54的顶面、侧壁和底面。外延源极/漏极区域92设置在栅极结构127的相对侧处的半导体鳍66上。外延源极/漏极区域92可以在各个半导体鳍66之间共享。例如，相邻外延源极/漏极区域92可以电连接，诸如通过将外延源极/漏极区域92与相同源极/漏极接触件耦合。源极/漏极区域92可以单独或共同指源极或漏极，取决于上下文。
绝缘鳍84(也称为混合鳍或介电鳍)设置在隔离区域68上方，并且位于相邻外延源极/漏极区域92之间。绝缘鳍84在外延源极/漏极区域92形成期间阻挡外延生长，以防止相邻外延源极/漏极区域92合并。例如，在一些实施例中，绝缘鳍84可以形成为将相邻晶体管的外延源极/漏极区域92分隔开。
图32还示出了在后面的图中使用的参考截面。截面A-A’沿着栅极结构127的纵轴，并且在例如垂直于纳米FET的外延源极/漏极区域92之间的电流方向的方向上。截面B-B’沿着第一区域50A中的半导体鳍66的纵轴，并且在例如纳米FET的外延源极/漏极区域92之间的电流方向上。截面C-C’沿着第二区域50B中的与第一区域50A中的半导体鳍66相邻的半导体鳍66的纵轴。截面D-D’平行于截面A-A’，并且延伸穿过纳米FET的外延源极/漏极区域92。为了清楚，随后的附图指的是这些参考截面。
图33A和图33A’是沿着与图32中的参考截面A-A’类似的截面示出的截面图。图33B是沿着与图32中的参考截面B-B’类似的截面示出的截面图。图33C是沿着与图32中的参考截面C-C’类似的截面示出的截面图。图33D是沿着与图32中的参考截面D-D’类似的截面示出的截面图。
在图33A、图33A’、图33B、图33C和图33D中，示出了经历偶极掺杂以形成掺杂的介电层116和第二偶极栅极电介质122之后的纳米FET器件。所示的结构及其形成可以从上面用于形成纳米FET器件的描述来理解，除了绝缘鳍84。提供了用于形成绝缘鳍84的一个实例，但是，应该理解，可以使用其它工艺来形成绝缘鳍84。在形成STI区域68之后(上面关于图4描述)并且在形成伪栅极介电层之前(上面关于图5描述)，可以形成绝缘鳍84。
在形成鳍66和纳米结构55之后，可以在鳍结构的顶面和侧壁上方以及STI区域68的顶面上方形成临时包覆层。在该工艺期间，掩模层可以保留在鳍结构上方。包覆层可以由半导体材料制成，诸如硅锗(SiGe)。在一些实施例中，包覆层和第一纳米结构52由相同的半导体材料制成。包覆层可以通过诸如气相外延(VPE)或分子束外延(MBE)的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等的工艺来沉积。包覆层的水平部分可以通过反应离子蚀刻等来去除。包覆层表现得像用于鳍结构的间隔件，以衬填鳍结构的侧。两个相邻鳍结构的两个相邻垂直壁之间的区保持空白。根据一些实施例，可以在包覆层和STI区域68上方形成衬垫层84A。衬垫层84A可以由具有低于7的k值的低k介电材料制成。在一些实施例中，衬垫层84A由SiN、SiCN、SiOCN、SiON等制成。衬垫层84A可以使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其它适用的方法或它们的组合来沉积。在一些实施例中，衬垫层84A具有在从约2nm至约8nm范围内的厚度。
下一步，根据一些实施例，在包覆层和STI区域68上方形成填充层84B。根据一些实施例，在形成衬垫层84A之后，填充层84B形成在衬垫层84A上方，以完全填充相邻鳍结构之间的间隔，并且实施抛光工艺，直至包覆层的顶面暴露。在一些实施例中，填充层84B和衬垫层84A都可以由氧化物制成，但是通过不同的方法来形成。在一些实施例中，填充层84B由SiN、SiCN、SiOCN、SiON等制成。填充层84B可以使用可流动CVD(FCVD)工艺来沉积，该工艺包括例如沉积可流动材料(诸如液体化合物)并且通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动材料转化为固体材料。
下一步，例如通过实施蚀刻工艺，在鳍结构之间形成凹槽。之后，在凹槽中形成覆盖层84C，从而形成绝缘鳍84(包括衬垫层84A、填充层84B和覆盖层84C)。在一些实施例中，覆盖层84C由高k介电材料制成，诸如HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3等。用于形成覆盖层84C的介电材料可以通过实施ALD、CVD、PVD、基于氧化的沉积工艺、其它合适的工艺或它们的组合来形成。在形成覆盖层84C之后，实施CMP工艺，直至鳍结构上方的掩模层暴露。覆盖层84C应该足够厚，以在随后的蚀刻工艺期间保护绝缘鳍84，使得绝缘鳍84可以用于将之后形成的相邻源极/漏极结构分隔开。下一步，去除鳍结构上方的掩模层和包覆层，留下绝缘鳍84。
下一步，如上面所描述的伪栅极结构和随后步骤可以用于形成图33A、图33A’、图33B、图33C和图33D中所示的结构。在栅极替换工艺中，去除并且用界面层100替换伪栅极电介质，诸如上面所描述。然后沉积介电层104，诸如上面所描述。然后，在用于替换栅极的凹槽中沉积第一栅极偶极层，诸如第一偶极层106。在纳米FET的第一区域50A上方形成硬掩模，诸如硬掩模108，并且然后在第二区域50B中去除第一偶极层。然后，在第一区域50A中的硬掩模上方和第二区域50B中的介电层104上方形成第二偶极层，诸如第二偶极层112。然后，实施驱入处理工艺，诸如退火工艺114，以将偶极掺杂剂从第一偶极层驱入第一区域50A中的介电层104，以形成掺杂的介电层116，并且将偶极掺杂剂从第二偶极层驱入第二区域50B中的介电层104，以形成掺杂的介电层122。
在形成掺杂的介电层116并且形成掺杂的介电层122之后，去除硬掩模，并且可以去除第一偶极层106和第二偶极层112。然后，可以在掺杂的介电层116和掺杂的介电层122上方沉积栅电极，诸如栅电极125。然后可以使栅电极凹进，并且可以形成栅极掩模，诸如栅极掩模129。然后可以形成第二ILD，诸如第二ILD 131，并且可以穿过第二ILD形成接触件，诸如栅极接触件136和源极/漏极接触件138。
在一些实施例中，第一区域50A和第二区域50B之间的介电层104的掺杂导致形成边界区域AB。边界区域AB如上面所描述，包括针对DA、DB和WAB的距离和比率的描述。但是，因为存在绝缘鳍84，边界区域AB可以设置在绝缘鳍84的上表面处，诸如图33A中所示。但是，在其它实施例中，边界区域AB可以代替地设置在绝缘鳍84的一侧或另一侧处，诸如图33A’中所示。
因此，可以形成具有绝缘鳍并且具有多个阈值状态的纳米FET，诸如本文所描述。
通过上面描述的实施例实现的优势包括提供零厚度偶极结构的能力，以为栅极结构提供可调阈值电压。此外，用于用偶极掺杂栅极电介质的不同偶极层可以使用单个掩蔽工艺来放置，这使得栅极电介质的偶极重叠的两个部分之间的边界尺寸最小化。
根据本发明的实施例，提供了包括掺杂有偶极掺杂剂材料的栅极介电层的半导体器件以及形成半导体器件的方法。掺杂在栅极介电层中的偶极掺杂剂材料可以调整包括栅极介电层的栅极结构的阈值电压。在一些实施例中，一种或多种偶极掺杂剂材料通过一个或多个独立的掺杂循环掺杂至栅极介电层中，并且掺杂循环的每个包括独立的偶极层形成和独立的退火工艺。因此，可以单独控制一个或多个栅极介电层中的每种偶极掺杂剂材料的浓度和浓度分布，诸如通过控制偶极层的厚度或每个掺杂循环中的退火工艺的温度和/或时间周期。根据一些实施例的方法也可以在单个栅极介电层中掺杂两种或多种偶极掺杂剂材料，其中偶极掺杂剂材料的每种的浓度和浓度分布得到良好控制，以提供精调的阈值电压。
一个实施例是方法，包括在第一沟道区域和第二沟道区域上方沉积栅极电介质。方法也包括在第一沟道区域中的栅极电介质上和第二沟道区域中的栅极电介质上沉积第一偶极金属。方法也包括在第一偶极金属上方形成掩模。方法也包括从第二沟道区域去除掩模和第一偶极金属，掩模保留在第一沟道区域上。方法也包括在第一沟道区域中的掩模上方和第二沟道区域中的栅极电介质上方沉积第二偶极金属。方法也包括将第一偶极掺杂剂从第一偶极金属扩散至第一沟道区域上方的栅极电介质中，从而形成第一偶极栅极电介质，并且将第二偶极掺杂剂从第二偶极金属扩散至第二沟道区域上方的栅极电介质中，以形成第二偶极栅极电介质。方法也包括从第一偶极金属去除掩模。方法也包括沉积围绕第一偶极栅极电介质和第二偶极栅极电介质的栅电极。在实施例中，第一偶极栅极电介质的对应第一栅极具有第一电压阈值，其中，第二偶极栅极电介质的对应第二栅极具有第二电压阈值，第二电压阈值与第一电压阈值不同。在实施例中，方法包括：在沉积栅电极之前，去除第一偶极金属和第二偶极金属。在实施例中，在将第一偶极掺杂剂扩散至栅极电介质中的同时，改变第一沟道区域中的栅极电介质的厚度；以及在将第二偶极掺杂剂扩散至栅极电介质中的同时，改变第二沟道区域中的栅极电介质的厚度。在实施例中，第一偶极掺杂剂通过第一沟道区域上方的栅极电介质的部分厚度扩散。在实施例中，第一偶极金属和第二偶极金属每个选自氧化镧、氧化钇、氧化钪、氧化钆、氧化铝、氧化钛、氧化铟、氧化镓或氧化锌。在实施例中，方法可以包括：在第一偶极金属和第二偶极金属的界面处的边界区中，将第一偶极掺杂剂和第二偶极掺杂剂扩散至栅极电介质中。在实施例中，边界区小于1nm宽。第二偶极掺杂剂扩散至掩模中的深度小于掩模的厚度。
另一实施例是方法，包括去除伪栅电极和伪栅极电介质以在栅极结构中形成第一凹槽，去除暴露栅极结构的第一区域中的第一晶体管沟道和栅极结构的第二区域中的第二晶体管沟道。方法也包括在第一晶体管沟道和第二晶体管沟道上方沉积栅极电介质，栅极电介质内衬第一凹槽。方法也包括在栅极电介质上方沉积第一偶极材料。方法也包括在第一偶极材料上方形成掩蔽结构。方法也包括图案化掩蔽结构以暴露第二区域中的第一偶极材料的第二部分，而第一区域中的第一偶极材料的第一部分保持由掩蔽结构覆盖。方法也包括去除第一偶极材料的第二部分。方法也包括在第一区域中的掩蔽结构上方和第二区域中的栅极电介质上方沉积第二偶极材料。方法也包括退火第一偶极材料和第二偶极材料，退火将第一偶极掺杂剂驱入第一区域中的栅极电介质中并且将第二偶极掺杂剂驱入第二区域中的栅极电介质中。方法也包括去除第一偶极材料、第二偶极材料和掩蔽结构，以暴露栅极电介质。方法也包括在第一凹槽中形成栅电极。在实施例中，第一偶极材料在第一区域和第二区域的界面处与第二偶极材料接界，可以包括将第二偶极掺杂剂驱入第一区域的第一边界区域中，并且将第一偶极掺杂剂驱入第二区域的第二边界区域中。在实施例中，第一边界区域和第二边界区域的宽度总和小于约1nm。在实施例中，第一区域中的第一偶极掺杂剂的驱入深度与第二区域中的第二偶极掺杂剂的驱入深度不同。在实施例中，第一区域中的第一偶极掺杂剂的驱入深度大于第一区域中的栅极电介质的厚度。
另一实施例是器件，包括第一栅极区域，第一栅极区域包括掺杂有第一掺杂剂的栅极介电层。器件也包括第二栅极区域，第二栅极区域包括掺杂有与第一掺杂剂不同的第二掺杂剂的栅极介电层，第二栅极区域与第一栅极区域邻接，第一栅极区域的阈值电压与第二栅极区域的阈值电压不同。器件也包括边界区域，位于第一栅极区域和第二栅极区域之间，边界区域包括掺杂有第一掺杂剂和第二掺杂剂的栅极介电层。在实施例中，边界区域小于1nm宽。在实施例中，边界区域和第一栅极区域中的第一沟道区域之间的距离小于边界区域和第二栅极区域中的第二沟道区域之间的距离。在实施例中，边界区域设置在隔离鳍的上表面处。在实施例中，栅极介电层是第二栅极介电层，并且器件可以包括位于第二栅极介电层下面的第一栅极介电层，第一掺杂剂延伸穿过第二栅极介电层并且部分穿过第一栅极介电层。在实施例中，第一栅极区域中的第一栅极介电层的厚度与第二栅极区域中的第一栅极介电层的厚度不同。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在第一沟道区域和第二沟道区域上方沉积栅极电介质；
在所述第一沟道区域中的所述栅极电介质上和所述第二沟道区域中的所述栅极电介质上沉积第一偶极金属；
在所述第一偶极金属上方形成掩模；
从所述第二沟道区域去除所述掩模和所述第一偶极金属，所述掩模保留在所述第一沟道区域上；
在所述第一沟道区域中的所述掩模上方和所述第二沟道区域中的所述栅极电介质上方沉积第二偶极金属；
将第一偶极掺杂剂从所述第一偶极金属扩散至所述第一沟道区域上方的所述栅极电介质中，从而形成第一偶极栅极电介质，并且将第二偶极掺杂剂从所述第二偶极金属扩散至所述第二沟道区域上方的所述栅极电介质中，以形成第二偶极栅极电介质；
从所述第一偶极金属去除所述掩模；以及
沉积围绕所述第一偶极栅极电介质和所述第二偶极栅极电介质的栅电极。
2.根据权利要求1所述的方法，其中，所述第一偶极栅极电介质的对应第一栅极具有第一电压阈值，其中，所述第二偶极栅极电介质的对应第二栅极具有第二电压阈值，所述第二电压阈值与所述第一电压阈值不同。
3.根据权利要求1所述的方法，还包括：
在沉积所述栅电极之前，去除所述第一偶极金属和所述第二偶极金属。
4.根据权利要求1所述的方法，还包括：
在将所述第一偶极掺杂剂扩散至所述栅极电介质中的同时，改变所述第一沟道区域中的所述栅极电介质的厚度；以及
在将所述第二偶极掺杂剂扩散至所述栅极电介质中的同时，改变所述第二沟道区域中的所述栅极电介质的厚度。
5.根据权利要求1所述的方法，其中，所述第一偶极掺杂剂通过所述第一沟道区域上方的所述栅极电介质的部分厚度扩散。
6.根据权利要求1所述的方法，其中，所述第一偶极金属和所述第二偶极金属每个选自氧化镧、氧化钇、氧化钪、氧化钆、氧化铝、氧化钛、氧化铟、氧化镓或氧化锌。
7.根据权利要求1所述的方法，还包括：
在所述第一偶极金属和所述第二偶极金属的界面处的边界区中，将所述第一偶极掺杂剂和所述第二偶极掺杂剂扩散至所述栅极电介质中。
8.根据权利要求7所述的方法，其中，所述边界区小于1nm宽。
9.一种制造半导体器件的方法，包括：
去除伪栅电极和伪栅极电介质以在栅极结构中形成第一凹槽，所述去除暴露所述栅极结构的第一区域中的第一晶体管沟道和所述栅极结构的第二区域中的第二晶体管沟道；
在所述第一晶体管沟道和所述第二晶体管沟道上方沉积栅极电介质，所述栅极电介质内衬所述第一凹槽；
在所述栅极电介质上方沉积第一偶极材料；
在所述第一偶极材料上方形成掩蔽结构；
图案化所述掩蔽结构以暴露所述第二区域中的所述第一偶极材料的第二部分，而所述第一区域中的所述第一偶极材料的第一部分保持由所述掩蔽结构覆盖；
去除所述第一偶极材料的所述第二部分；
在所述第一区域中的所述掩蔽结构上方和所述第二区域中的所述栅极电介质上方沉积第二偶极材料；
退火所述第一偶极材料和所述第二偶极材料，所述退火将第一偶极掺杂剂驱入所述第一区域中的所述栅极电介质中并且将第二偶极掺杂剂驱入所述第二区域中的所述栅极电介质中；
去除所述第一偶极材料、所述第二偶极材料和所述掩蔽结构，以暴露所述栅极电介质；以及
在所述第一凹槽中形成栅电极。
10.一种半导体器件，包括：
第一栅极区域，包括掺杂有第一掺杂剂的栅极介电层；
第二栅极区域，包括掺杂有与所述第一掺杂剂不同的第二掺杂剂的所述栅极介电层，所述第二栅极区域与所述第一栅极区域邻接，所述第一栅极区域的阈值电压与所述第二栅极区域的阈值电压不同；以及
边界区域，位于所述第一栅极区域和所述第二栅极区域之间，所述边界区域包括掺杂有所述第一掺杂剂和所述第二掺杂剂的栅极介电层。
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