KR102598765B1 - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR102598765B1
KR102598765B1 KR1020220010779A KR20220010779A KR102598765B1 KR 102598765 B1 KR102598765 B1 KR 102598765B1 KR 1020220010779 A KR1020220010779 A KR 1020220010779A KR 20220010779 A KR20220010779 A KR 20220010779A KR 102598765 B1 KR102598765 B1 KR 102598765B1
Authority
KR
South Korea
Prior art keywords
gate
liner
mask material
gate mask
forming
Prior art date
Application number
KR1020220010779A
Other languages
English (en)
Other versions
KR20220154598A (ko
Inventor
충-팅 코
숭-엔 린
치 온 추이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220154598A publication Critical patent/KR20220154598A/ko
Application granted granted Critical
Publication of KR102598765B1 publication Critical patent/KR102598765B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Die Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

보이드가 없는 코어 쉘 하드 마스크가 게이트 전극 위에 형성되는 반도체 디바이스들을 형성하는 방법들 및 구조물들이 제공된다. 보이드가 없는 코어 쉘 하드 마스크는 일부 실시예들에서 게이트 전극 위에 제 1 라이너층을 형성하고, 제 1 라이어층 위에 보이드가 없는 재료를 형성하고, 보이드가 없는 재료를 리세싱하고, 리세싱된 보이드가 없는 재료 위에 제 2 라이너를 형성함으로써 형성될 수 있다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 출원은 2021년 5월 13일에 출원된 미국 가출원 제 63/188,150 호의 이익을 주장하며, 이 가출원은 이로써 참조로서 본원에 포함된다.
예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 반도체 디바이스들이 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 또는 유전체층들, 전도층들, 및 반도체 재료층들을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 엘리먼트들을 형성하기 위해 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은, 최소 피처 사이즈에서의 지속적인 감소들에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 더 많은 컴포넌트들이 주어진 면적 내에 집적되는 것을 가능하게 한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명확성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, FinFET의 예시를 3차원도로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34a, 도 34b 및 도 34c는 일부 실시예들에 따른, FinFET들의 제조에서의 중간 스테이지들의 단면도들이다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
16 나노미터 기술 노드들 및 그 이상에서 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)용 게이트 전극 위에 보이드가 없는 코어 쉘 하드 마스크(void-free core-shell hard mask)가 형성되는 반도체 디바이스들을 형성하는 방법들 및 구조물들과 관련하여 실시예들이 설명될 것이다. 본원에서 설명되는 실시예들은 그러나, 본원에서 제시되는 아이디어들이 매우 다양한 실시예들에서 구현될 수 있으므로, 예시적이도록 의도되며 제한적이도록 의도되는 것은 아니며, 모든 그러한 실시예들은 본 범위 내에 완전히 포함되도록 의도된다.
도 1은 일부 실시예들에 따른, FinFET의 예시를 3차원도로 예시한다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상의 핀(52)을 포함한다. 기판(50) 내에 격리 영역들(56)이 배치되고, 이웃하는 격리 영역들(56) 사이 위로 그리고 이웃하는 격리 영역들(56) 사이로부터 핀(52)이 돌출된다. 격리 영역들(56)이 기판(50)으로부터 분리되어 있는 것으로서 설명되고/예시되지만, 본원에서 사용되는 바와 같이 용어 “기판”은 단지 반도체 기판 또는 격리 영역들을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 추가적으로, 핀(52)이 기판(50)으로서 단일의, 연속적인 재료로서 예시되지만, 핀(52) 및/또는 기판(50)은 단일의 재료 또는 복수의 재료들을 포함할 수 있다. 이 맥락에서, 핀(52)은 이웃하는 격리 영역들(56) 사이에서 연장되는 부분을 지칭한다.
핀(52)의 측벽들을 따라 그리고 핀(52)의 상면 위에 게이트 유전체층(92)이 있고, 게이트 유전체층(92) 위에 게이트 전극(94)이 있다. 게이트 유전체층(92) 및 게이트 전극(94)과 관련하여 핀(52)의 양 측부(side)들에 소스/드레인 영역들(82)이 배치된다. 도 1은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A)은 게이트 전극(94)의 길이방향 축을 따르고, 방향에 있어서 예를 들어, FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향에 수직이다. 단면(B-B)은 단면(A-A)에 수직이고, 핀(52)의 길이방향 축을 따르며, 예를 들어 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향에 있다. 단면(C-C)은 단면(A-A)과 평행하고, FinFET의 소스/드레인 영역을 관통하여 연장된다. 후속 도면들은 명확성을 위해 이 기준 단면들을 참조한다.
본원에서 논의되는 일부 실시예들은 게이트 라스트 프로세스(gate-last process)를 사용하여 형성되는 FinFET들의 맥락으로 논의된다. 다른 실시예들에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은 평면형 FET(planar FET)들과 같은 평면형 디바이스들, 나노구조[예를 들어, 나노시트, 나노와이어, 게이트 올 어라운드(gate-all-around) 등] 전계 효과 트랜지스터(nanostructure field effect transistor; NSFET)들 등에 사용되는 양태들을 고려한다.
도 2 내지 도 15c는 일부 실시예들에 따른, FinFET들의 제조에서의 중간 스테이지들의 단면도들이다. 도 2 내지 도 7은 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면(A-A)을 예시한다. 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면(A-A)을 따라 예시되고, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 14c, 및 도 15b는 도 1에 예시된 유사한 단면(B-B)을 따라 예시된다. 도 10c 및 도 10d는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면(C-C)을 따라 예시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 [예를 들어, p형(p-type) 또는 n형 도펀트(n-type dopant)로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료의 층이다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다층화된 또는 구배 기판(gradient substrate)과 같은 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비소, 알루미늄 갈륨 비소, 갈륨 인듐 비소, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 NMOS 트랜지스터들, 예를 들어 n형 FinFET들과 같은 n형 디바이스들을 형성하기 위한 것일 수 있다. p형 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p형 FinFET들과 같은 p형 디바이스들을 형성하기 위한 것일 수 있다. n형 영역(50N)은 [예시된 바와 같이 디바이더(divider)(51)에 의해] p형 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다.
도 3에서, 기판(50) 내에 핀들(52)이 형성된다. 핀들(52)은 반도체 스트립(semiconductor strip)들이다. 일부 실시예들에서, 핀들(52)은 기판(50) 내에 트렌치들을 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
임의의 적절한 방법에 의해 핀들이 패터닝될 수 있다. 예를 들어, 핀들(52)은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스 및 자가 정렬 프로세스(self-aligned process)를 조합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되는 것을 가능하게 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들이 이어서 핀들을 패터닝하기 위해 사용될 수 있다. 일부 실시예들에서, 핀들(52) 상에 마스크(또는 다른 층)가 남아있을 수 있다.
도 4에서, 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 절연 재료(54)가 형성된다. 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)[예를 들어, 리모트 플라즈마 시스템(remote plasma system)에서의 CVD 기반 재료 퇴적 및 재료를 산화물과 같은 다른 재료로 변환하기 위한 사후 큐어링(post curing)] 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료(54)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 실시예에서, 절연 재료(54)는, 과잉 절연 재료(54)가 핀들(52)을 커버하도록 형성된다. 절연 재료(54)가 단일층으로서 예시되지만, 일부 실시예들은 다중층들을 이용할 수 있다. 예를 들어, 일부 실시예들에서 기판(50) 및 핀들(52)의 표면을 따라 라이너(liner)(미도시)가 먼저 형성될 수 있다. 그 후, 라이너 위에 위에서 논의된 것과 같은 충전 재료(fill material)가 형성될 수 있다.
도 5에서, 핀들(52) 위의 과잉 절연 재료(54)를 제거하기 위해 절연 재료(54)에 제거 프로세스가 적용된다. 일부 실시예들에서, 화학 기계적 폴리싱(chemical mechanical polish; CMP), 에치 백 프로세스(etch-back process), 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 핀들(52) 및 절연 재료(54)의 상면들이 평평해지도록 핀들(52)을 노출시킨다. 핀들(52) 상에 마스크가 남아있는 실시예들에서, 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 마스크 또는 핀들(52) 각각, 및 절연 재료(54)의 상면들이 평평해지도록 마스크를 노출시킬 수 있거나 마스크를 제거할 수 있다.
도 6에서, 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(56)을 형성하기 위해 절연 재료(54)가 리세싱된다. n형 영역(50N) 내의 그리고 p형 영역(50P) 내의 핀들(52)의 상부들이 이웃하는 STI 영역들(56) 사이로부터 돌출되도록 절연 재료(54)가 리세싱된다. 또한, STI 영역들(56)의 상면들은 예시된 바와 같은 평면, 볼록면, [접시(dishing)와 같은] 오목면, 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역들(56)은 절연 재료(54)의 재료에 대해 선택적인 것[예를 들어, 핀들(52)의 재료보다 빠른 레이트(rate)로 절연 재료(54)의 재료를 에칭하는 것]과 같은 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들면 희석된 불화수소(dilute hydrofluoric; dHF)산을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명된 프로세스는 핀들(52)이 어떻게 형성될 수 있는지의 일례일뿐이다. 일부 실시예들에서, 에피택셜 성장 프로세스(epitaxial growth process)에 의해 핀들이 형성될 수 있다. 예를 들어, 기판(50)의 상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭되어 그 아래에 있는 기판(50)을 노출시킬 수 있다. 트렌치들에서 호모에피택셜 구조물(homoepitaxial structure)들이 에피택셜(epitaxially) 성장될 수 있고, 핀들을 형성하기 위해 호모에피택셜 구조물들이 유전체층으로부터 돌출되도록 유전체층이 리세싱될 수 있다. 추가적으로, 일부 실시예들에서, 핀들(52)용으로 헤테로에피택셜 구조물(heteroepitaxial structure)들이 사용될 수 있다. 예를 들어, 도 5에서의 핀들(52)이 리세싱될 수 있고, 리세싱된 핀들(52) 위에 핀들(52)과는 상이한 재료가 에피택셜 성장될 수 있다. 그러한 실시예들에서, 핀들(52)은 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에피택셜 성장된 재료를 포함한다. 또 다른 실시예에서, 기판(50)의 상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭될 수 있다. 이어서 기판(50)과는 상이한 재료를 사용하여 트렌치들에서 헤테로에피택셜 구조물들이 에피택셜 성장될 수 있고, 핀들(52)을 형성하기 위해 헤테로에피택셜 구조물들이 유전체층으로부터 돌출되도록 유전체층이 리세싱될 수 있다. 호모에피택셜 구조물들 또는 헤테로에피택셜 구조물들이 에피택셜 성장되는 일부 실시예들에서, 인시추(in situ) 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 성장되는 재료들이 성장 동안 인시추 도핑될 수 있고, 이는 사전 주입 및 후속 주입을 생략시킬 수 있다.
또한 계속해서, p형 영역(50P)(예를 들어, PMOS 영역) 내의 재료와는 상이한 n형 영역(50N)(예를 들어, NMOS 영역) 내의 재료를 에피택셜 성장시키는 것이 바람직할 수 있다. 다양한 실시예들에서, 핀들(52)의 상부들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1 범위 내일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 이용가능한 재료들은, 인듐 비소, 알루미늄 비소, 갈륨 비소, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비소, 인듐 알루미늄 비소, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 제한되는 것은 아니다.
또한 도 6에서, 핀들(52) 및/또는 기판(50) 내에 적절한 웰들(미도시)이 형성될 수 있다. 일부 실시예들에서, n형 영역(50N) 내에 P웰이 형성될 수 있고, p형 영역(50P) 내에 N웰이 형성될 수 있다. 일부 실시예들에서, n형 영역(50N) 및 p형 영역(50P) 둘 다 내에 P웰 또는 N웰이 형성된다.
웰 유형들이 상이한 실시예들에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트 또는 다른 마스크들(미도시)을 사용하여 달성될 수 있다. 예를 들어, n형 영역(50N) 내의 핀들(52) 및 STI 영역들(56) 위에 포토레지스트가 형성될 수 있다. 기판(50)의 p형 영역(50P)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술(spin-on technique)을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 영역(50P) 내에 n형 불순물 주입이 수행되고, 포토레지스트는, n형 불순물들이 n형 영역(50N) 내에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 역할할 수 있다. n형 불순물들은 약 1016 cm-3 내지 약 1018 cm-3 사이와 같이 1018 cm-3 이하의 농도로 영역 내에 주입되는 인, 비소, 안티몬(antimony) 등일 수 있다. 주입 후, 가령 허용가능한 애싱 프로세스(ashing process)에 의해 포토레지스트가 제거된다.
p형 영역(50P)의 주입에 이어서, p형 영역(50P) 내의 핀들(52) 및 STI 영역들(56) 위에 포토레지스트가 형성된다. 기판(50)의 n형 영역(50N)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 영역(50N) 내에 p형 불순물 주입이 수행될 수 있고, 포토레지스트는, p형 불순물들이 p형 영역(50P) 내에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 역할할 수 있다. p형 불순물들은 약 1016 cm-3 내지 약 1018 cm-3 사이와 같이 1018 cm-3 이하의 농도로 영역 내에 주입되는 붕소, 불화 붕소(boron fluoride), 인듐 등일 수 있다. 주입 후, 가령 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
n형 영역(50N) 및 p형 영역(50P)의 주입들 후, 주입 데미지를 리페어(repair)하고 주입된 p형 및/또는 n형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예들에서, 인시추 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 핀들의 성장된 재료들이 성장 동안 인시추 도핑될 수 있고, 이는 주입들을 생략시킬 수 있다.
도 7에서, 핀들(52) 상에 더미 유전체층(60)이 형성된다. 더미 유전체층(60)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용가능한 기술들에 따라 퇴적되거나 또는 열 성장될 수 있다. 더미 유전체층(60) 위에 더미 게이트층(62)이 형성되고, 더미 게이트층(62) 위에 마스크층(64)이 형성된다. 더미 유전체층(60) 위에 더미 게이트층(62)이 퇴적될 수 있고, 이어서 가령 CMP에 의해 평탄화될 수 있다. 더미 게이트층(62) 위에 마스크층(64)이 퇴적될 수 있다. 더미 게이트층(62)은 전도성 또는 비전도성 재료일 수 있고, 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline-silicon)[폴리실리콘(polysilicon)], 다결정 실리콘 게르마늄(폴리-SiGe), 금속성 질화물들, 금속성 규화물들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 증착(sputter deposition), 또는 선택된 재료를 퇴적하기 위한 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트층(62)은 격리 영역들 예를 들어, STI 영역들(56) 및/또는 더미 유전체층(60)의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는 다른 재료들로 제조될 수 있다. 마스크층(64)은, 예를 들어 실리콘 질화물, 실리콘 산질화물(silicon oxynitride) 등의 하나 이상의 층을 포함할 수 있다. 이 예에서, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 예시적 목적만을 위해 핀들(52)만을 커버하는 더미 유전체층(60)이 도시된 점에 유념해야 한다. 일부 실시예들에서, 더미 유전체층(60)이 STI 영역들(56)을 커버하여, STI 영역들 위에서 그리고 더미 게이트층(62)과 STI 영역들(56) 사이에서 연장되도록 더미 유전체층(60)이 퇴적될 수 있다.
도 8a 내지 도 16b는 예시적인 디바이스들의 제조에서의 다양한 추가 단계들을 예시한다. 도 8a 내지 도 16b는 n형 영역(50N) 및 p형 영역(50P) 중 하나 내의 피처들을 예시한다. 예를 들어, 도 8a 내지 도 16b에 예시된 구조물들이 n형 영역(50N) 및 p형 영역(50P) 둘 다에 적용가능할 수 있다. (만일 있다면) n형 영역(50N) 및 p형 영역(50P)의 구조물들에서의 차이점들이 각각의 도면을 수반하는 텍스트에서 설명된다.
도 8a 및 도 8b에서, 마스크들(74)을 형성하기 위한 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 마스크층(64)(도 7을 보라)이 패터닝될 수 있다. 이어서 마스크들(74)의 패턴이 더미 게이트층(62)에 전사(transfer)될 수 있다. (예시되지 않은) 일부 실시예들에서, 마스크들(74)의 패턴이 또한 더미 게이트들(72)을 형성하기 위한 허용가능한 에칭 기술에 의해 더미 유전체층들(60)에 전사될 수 있다. 더미 게이트들(72)은 핀들(52)의 각자의 채널 영역들(58)을 커버한다. 마스크들(74)의 패턴은 더미 게이트들(72) 각각을 인접한 더미 게이트들로부터 물리적으로 분리시키기 위해 사용될 수 있다. 더미 게이트들(72)은 또한 각자의 에피택셜 핀들(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한 도 8a 및 도 8b에서, 더미 게이트들(72), 마스크들(74), 및/또는 핀들(52)의 노출된 표면들 상에 게이트 시일 스페이서(gate seal spacer)들(80)이 형성될 수 있다. 열 산화 또는 퇴적에 이은 이방성 에칭이 게이트 시일 스페이서들(80)을 형성할 수 있다. 게이트 시일 스페이서들(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 시일 스페이서들(80)의 형성 후, 경도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들(명확히 예시되지는 않음)에 대한 주입들이 수행될 수 있다. 디바이스 유형들이 상이한 실시예들에서, 도 6에서 위에서 논의된 주입들과 유사하게, 포토레지스트와 같은 마스크가 p형 영역(50P)을 노출시키면서 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형) 불순물들이 p형 영역(50P) 내의 노출된 핀들(52) 내로 주입될 수 있다. 이어서 마스크가 제거될 수 있다. 후속하여, 포토레지스트와 같은 마스크가 n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 형성될 수 있고, 적절한 유형(예를 들어, n형)의 불순물들이 n형 영역(50N) 내의 노출된 핀들(52) 내에 주입될 수 있다. 이어서 마스크가 제거될 수 있다. n형 불순물들은 이전에 논의된 n형 불순물들 중 임의의 n형 불순물일 수 있고, p형 불순물들은 이전에 논의된 p형 불순물들 중 임의의 p형 불순물일 수 있다. 경도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1019 cm-3의 불순물들의 농도를 가질 수 있다. 주입 데미지를 리페어하고 주입된 불순물들을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 9a 및 도 9b에서, 더미 게이트들(72) 및 마스크들(74)의 측벽들을 따라 게이트 시일 스페이서들(80) 상에 게이트 스페이서들(86)이 형성된다. 게이트 스페이서들(86)은 절연 재료를 컨포멀하게(conformally) 퇴적하고 후속하여 절연 재료를 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서들(86)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물(silicon carbonitride), 이들의 조합 등일 수 있다.
위의 개시가 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 점에 유념해야 한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가 스페이서들이 이용될 수 있고, 상이한 시퀀스의 단계들이 이용될 수 있다[예를 들어, 게이트 스페이서들(86)을 형성하기 전에 게이트 시일 스페이서들(80)이 에칭되지 않아, “L형(L-shaped)” 게이트 시일 스페이서들을 양산할 수 있고, 스페이서들이 형성되고 제거될 수 있고/있거나 등]. 또한, 상이한 구조물들 및 단계들을 사용하여 n형 및 p형 디바이스들이 형성될 수 있다. 예를 들어, n형 디바이스들에 대한 LDD 영역들이 게이트 시일 스페이서들(80)을 형성하기 전에 형성될 수 있는 반면 p형 디바이스들에 대한 LDD 영역들이 게이트 시일 스페이서들(80)을 형성한 후 형성될 수 있다.
도 10a 및 도 10b에서 핀들(52) 내에 에피택셜 소스/드레인 영역들(82)이 형성된다. 에피택셜 소스/드레인 영역들(82)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(82)의 각자의 이웃하는 쌍들 사이에 배치되도록 핀들(52) 내에 형성된다. 일부 실시예들에서 에피택셜 소스/드레인 영역들(82)이 핀들(52) 내로 연장될 수 있고, 또한 핀들(52)을 관통할 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(82)이 결과적인 FinFET들의 후속하여 형성되는 게이트들을 단락(short out)시키지 않도록, 게이트 스페이서들(86)이 에피택셜 소스/드레인 영역들(82)을 더미 게이트들(72)로부터 적절한 측방 거리(lateral distance)만큼 분리시키기 위해 사용된다. 에피택셜 소스/드레인 영역들(82)의 재료는 각자의 채널 영역들(58)에 응력(stress)을 가하기 위해 선택될 수 있고, 이에 의해 성능을 향상시킨다.
n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은, 핀들(52) 내에 리세스들을 형성하기 위해 p형 영역(50P)을 마스킹하고 n형 영역(50N) 내의 핀들(52)의 소스/드레인 영역들을 에칭함으로써 형성될 수 있다. 이어서, n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)이 리세스들에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은 가령 n형 FinFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘이면, n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역(58)에 인장 변형(tensile strain)을 가하는 재료들을 포함할 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 각자의 표면들로부터 융기된(raised) 표면들을 가질 수 있고 패싯(facet)들을 가질 수 있다.
p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은, 핀들(52) 내에 리세스들을 형성하기 위해 n형 영역(50N)을 마스킹하고 p형 영역(50P) 내의 핀들(52)의 소스/드레인 영역들을 에칭함으로써 형성될 수 있다. 이어서, p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)이 리세스들에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은 가령 p형 FinFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀들(52)이 실리콘이면, p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 채널 영역(58)에 압축 변형(compressive strain)을 가하는 재료들을 포함할 수 있다. p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 각자의 표면들로부터 융기된 표면들을 가질 수 있고 패싯들을 가질 수 있다.
경도핑된 소스/드레인 영역들을 형성하기 위한 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역들을 형성하기 위해 에피택셜 소스/드레인 영역들(82) 및/또는 핀들(52)이 도펀트들로 주입되고, 어닐링이 이어진다. 소스/드레인 영역들은 약 1019cm-3 내지 약 1021cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n형 및/또는 p형 불순물들은 이전에 논의된 불순물들 중 임의의 불순물일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 성장 동안 인시추 도핑될 수 있다.
n형 영역(50N) 및 p형 영역(50P) 내에 에피택셜 소스/드레인 영역들(82)을 형성하기 위해 사용된 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들의 상면들이 핀들(52)의 측벽들을 넘어 외측으로 측방으로(laterally) 확장된 패싯들을 갖는다. 일부 실시예들에서, 이 패싯들은 도 10c에 의해 예시된 바와 같이 동일한 FinFET의 인접한 소스/드레인 영역들(82)이 병합되게 한다. 다른 실시예들에서, 도 10d에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후 인접한 소스/드레인 영역들(82)이 분리된 채 남아있다. 도 10c 및 도 10d에 예시된 실시예들에서, STI 영역들(56) 위로 연장된 핀들(52)의 측벽들의 부분을 커버하고 이에 의해 에피택셜 성장을 차단하는 게이트 스페이서들(86)이 형성된다. 일부 다른 실시예들에서, 스페이서 재료를 제거하여, 에피택셜 성장되는 영역을 STI 영역(56)의 표면으로 연장시키는 것을 가능하게 하기 위해, 게이트 스페이서들(86)을 형성하기 위해 사용되는 스페이서 에칭이 조절될 수 있다.
도 11a 및 도 11b에서, 도 10a 및 도 10b에 예시된 구조물 위에 제 1 층간 유전체(interlayer dielectric; ILD)(88)가 퇴적된다. 제 1 ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 포스포 실리케이트 글래스(phospho-silicate glass; PSG), 보로 실리케이트 글래스(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 글래스(boron-doped phospho-silicate glass; BPSG), 도핑되지 않은 실리케이트 글래스(undoped silicate glass; USG) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 제 1 ILD(88)와, 에피택셜 소스/드레인 영역들(82), 마스크들(74), 및 게이트 스페이서들(86) 사이에 접촉 에칭 정지층(contact etch stop layer; CESL)(87)이 배치된다. CESL(87)은 그 위에 있는 제 1 ILD(88)의 재료보다 낮은 에칭 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 12a 및 도 12b에서, 제 1 ILD(88)의 상면을 더미 게이트들(72) 또는 마스크들(74)의 상면들과 동일한 높이가 되도록 하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트들(72) 상의 마스크들(74), 및 마스크들(74)의 측벽들을 따르는 게이트 시일 스페이서들(80) 및 게이트 스페이서들(86)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(72), 게이트 시일 스페이서들(80), 게이트 스페이서들(86), 및 제 1 ILD(88)의 상면들이 동일한 높이가 된다. 따라서, 더미 게이트들(72)의 상면들이 제 1 ILD(88)를 통해 노출된다. 일부 실시예들에서, 마스크들(74)이 남아있을 수 있고, 이 경우 평탄화 프로세스는 제 1 ILD(88)의 상면을 마스크들(74)의 상면과 동일한 높이가 되게 한다.
도 13a 및 도 13b에서, 리세스들(90)이 형성되도록, 더미 게이트들(72), 및 존재한다면 마스크들(74)이 에칭 단계(들)에서 제거된다. 리세스들(90)에서 더미 유전체층(60)의 부분들이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트들(72)만이 제거되고 더미 유전체층(60)이 남아있으며 리세스들(90)에 의해 노출된다. 일부 실시예들에서, 더미 유전체층(60)은 다이의 제 1 영역[예를 들어, 코어 논리 영역]에서 리세스들(90)로부터 제거되고 다이의 제 2 영역(예를 들어, 입력/출력 영역)에서 리세스들(90)에 남아있다. 일부 실시예들에서, 이방성 건식 에칭 프로세스에 의해 더미 게이트들(72)이 제거된다. 예를 들어, 에칭 프로세스는 제 1 ILD(88) 또는 게이트 스페이서들(86)을 조금 에칭하거나 에칭하지 않고 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(90)는 각자의 핀(52)의 채널 영역(58)을 노출시키고/노출시키거나 각자의 핀(52)의 채널 영역(58) 위에 있다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역들(82)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(72)이 에칭될 때 더미 유전체층(60)이 에칭 정지층으로서 사용될 수 있다. 더미 게이트들(72)의 제거 후 이어서 더미 유전체층(60)이 선택적으로 제거될 수 있다.
도 14a 및 도 14b에서, 대체 게이트들용으로 게이트 유전체층들(92) 및 게이트 전극들(94)이 형성된다. 도 14c는 도 14b의 영역(89)의 상세도를 예시한다. 게이트 유전체층들(92)은 핀들(52)의 상면들 및 측벽들 상 및 게이트 시일 스페이서들(80)/게이트 스페이서들(86)의 측벽들 상과 같은 리세스들(90)에 퇴적된 하나 이상의 층이다. 제 1 ILD(88)의 상면 상에 게이트 유전체층들(92)이 또한 형성될 수 있다. 일부 실시예들에서, 게이트 유전체층들(92)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층과 같은 하나 이상의 유전체층을 포함한다. 예를 들어, 일부 실시예들에서, 게이트 유전체층들(92)은 열 또는 화학적 산화에 의해 형성되는 실리콘 산화물의 계면층 및 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 금속 산화물 또는 실리케이트와 같은 그 위에 있는 하이 k 유전체 재료(high-k dielectric material)를 포함한다. 게이트 유전체층들(92)은 약 7.0보다 큰 k값을 갖는 유전체층을 포함할 수 있다. 게이트 유전체층들(92)의 형성 방법들은 분자 빔 증착(Molecular-Beam Deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 부분들이 리세스들(90) 내에 남아있는 실시예들에서, 게이트 유전체층들(92)은 더미 게이트 유전체(60)의 재료(예를 들어, SiO2)를 포함한다.
게이트 유전체층들(92) 위에 게이트 전극들(94)이 각각 퇴적되고, 리세스들(90)의 남아있는 부분들을 충전한다. 게이트 전극들(94)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 도 14b에 단일층 게이트 전극(94)이 예시되지만, 게이트 전극(94)은 도 14c에 의해 예시된 바와 같이 임의의 수의 라이너층들(94A), 임의의 수의 일함수 튜닝층(work function tuning layer)들(94B), 및 충전 재료(94C)를 포함할 수 있다. 리세스들(90)의 충전 후, 게이트 유전체층들(92) 및 게이트 전극들(94)의 재료의 과잉 부분들[이 과잉 부분들은 ILD(88)의 상면 위에 있음]을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 게이트 전극들(94) 및 게이트 유전체층들(92)의 재료의 남아있는 부분들이 따라서 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(94) 및 게이트 유전체층들(92)은 일괄적으로 “게이트 스택”으로 지칭될 수 있다. 게이트 및 게이트 스택들은 핀들(52)의 채널 영역(58)의 측벽들을 따라 연장될 수 있다.
각각의 영역 내의 게이트 유전체층들(92)이 동일한 재료들로 형성되도록 n형 영역(50N) 및 p형 영역(50P) 내의 게이트 유전체층들(92)의 형성이 동시에 발생할 수 있고, 각각의 영역 내의 게이트 전극들(94)이 동일한 재료들로 형성되도록 게이트 전극들(94)의 형성이 동시에 발생할 수 있다. 일부 실시예들에서, 게이트 유전체층들(92)이 상이한 재료들일 수 있도록 각각의 영역 내의 게이트 유전체층들(92)이 개별 프로세스들에 의해 형성될 수 있고/있거나 게이트 전극들(94)이 상이한 재료들일 수 있도록 각각의 영역 내의 게이트 전극들(94)이 개별 프로세스들에 의해 형성될 수 있다. 개별 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 15a, 도 15b, 및 도 15c에서, [게이트 유전체층(92) 및 대응하는 게이트 전극(94)을 포함하는] 게이트 스택 위에 제 1 게이트 마스크(1801)를 형성하기 위한 방법의 개시가 예시되고, 도 15c는 도 15b 내의 점선 영역의 근접도(close-up view)를 도시한다. 일부 실시예들에서, 제 1 게이트 마스크(1801)를 형성하는 것은, 게이트 스택 바로 위에 그리고 게이트 스페이서들(86)의 양 부분들 사이에 리세스가 형성되도록 게이트 스택을 초기에 리세싱하는 것을 포함한다. 리세싱은, 약 20 nm 내지 약 60 nm 사이의 제 1 거리(D1)로 재료들을 리세싱하기 위해, 게이트 전극들(94) 및 게이트 유전체층들(92)의 재료에 선택적인 에천트들을 이용하는 하나 이상의 습식 또는 건식 에칭 프로세스로 수행될 수 있다. 그러나, 임의의 적절한 방법이 이용될 수 있다.
재료들이 리세싱되면, 형성된 리세스를 충전하고/충전하거나 과충전하기 위해 이어서 제 1 라이너(1503) 및 제 1 게이트 마스크 재료(96)가 퇴적된다. 실시예에서 제 1 라이너(1503)는, 원자 층 증착, 화학적 기상 증착, 물리적 기상 증착, 이들의 조합들 등과 같은 퇴적 방법을 사용하여 퇴적되는 실리콘 탄질화물(silicon carbonitride; SiCN), 실리콘 산탄질화물(silicon oxycarbonitride; SiOCN), 실리콘 질화물, 이들의 조합들 등과 같은 유전체 재료일 수 있다. 그러나, 퇴적의 임의의 적절한 재료 및 임의의 적절한 방법이 이용될 수 있다.
실시예에서 제 1 게이트 마스크 재료(96)는, 화학적 기상 증착, 원자 층 증착, 물리적 기상 증착, 이들의 조합들 등과 같은 방법을 사용하여 퇴적되는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함한다. 그러나, 임의의 적절한 방법들 및 재료들이 이용될 수 있다.
도 16은, 제 1 게이트 마스크 재료(96)가 퇴적되면, 이어서 게이트 시일 스페이서들(80) 사이의 리세스의 외측에 있는 제 1 게이트 마스크 재료(96)의 과잉 부분들을 제거하기 위해 제 1 게이트 마스크 재료(96) 및 제 1 라이너(1503)가 평탄화되는 것을 예시한다. 실시예에서 제 1 게이트 마스크 재료(96) 및 제 1 라이너(1503)는, 게이트 시일 스페이서들(80) 및 제 1 ILD(88) 위로 연장된 제 1 게이트 마스크 재료(96) 및 제 1 라이너(1503)의 과잉 부분들을 제거하기 위해, 화학 기계적 폴리싱, 그라인딩, 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스를 사용하여 평탄화될 수 있다. 그러나, 임의의 적절한 방법이 이용될 수 있다.
도 17은 트렌치(1701)의 형성을 예시한다. 실시예에서 제 1 트렌치(1701)는, 제 1 게이트 마스크 재료(96)가 제 1 라이너(1503)의 재료에 선택적으로 제거되어, 제 1 라이너(1503) 내에 제 1 트렌치(1701)를 형성하도록 게 1 게이트 마스크 재료(96)에 선택적인 에천트들로의 습식 또는 건식 에칭 프로세스를 사용하여 형성될 수 있다. 특정 실시예에서 제 1 트렌치(1701)는 약 10 nm 내지 약 50 nm 사이의 [제 1 라이너(1503)의 하방으로의] 제 2 거리(D2)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 제거 프로세스 및 임의의 적절한 거리가 이용될 수 있다.
도 18은 제 1 라이너(1503)의 노출된 부분들[예를 들어, 이 부분들은 제 1 트렌치(1701)의 형성 후에 제 1 게이트 마스크 재료(96)에 의해 커버되지 않음]의 제거를 통한 제 1 트렌치(1701)의 확장을 예시한다. 실시예에서 제 1 라이너(1503)의 노출된 부분들은 제 1 라이너(1503)의 재료에 선택적인 에천트를 사용하는 습식 에칭과 같은 하나 이상의 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 프로세스가 이용될 수 있다.
제 1 게이트 마스크 재료(96) 및 제 1 라이너(1503)를 형성하고 이어서 제 1 게이트 재료(96) 및 제 1 라이너(1503)를 리세싱함으로써, 제 1 게이트 마스크(1801)가 형성될 수 있다. 실시예에서 (리세싱 후의) 제 1 게이트 마스크(1801)는 제 2 거리(D2)만큼 게이트 시일 스페이서들(80)의 상부로부터 리세싱된다. 그러나, 임의의 적절한 거리가 이용될 수 있다.
도 19는 제 1 트렌치(1701) 내의 제 2 라이너(1901)의 퇴적을 예시한다. 실시예에서 제 2 라이너(1901)는 하프늄 산화물(hafnium oxide, HfO2), 실리콘 탄소 질화물(silicon carbon nitride; SiCN), 실리콘 산탄질화물(SiCON), 이들의 조합들 등과 같은, 후속 에칭들에 우수한 저항성을 제공하는 유전체 재료일 수 있다. 제 2 라이너(1901)의 재료는 원자 층 증착, 화학적 기상 증착, 물리적 기상 증착, 이들의 조합들 등과 같은 퇴적 프로세스를 사용하여 약 2 nm 내지 약 6 nm 사이의 두께로 퇴적될 수 있다. 그러나, 퇴적의 임의의 적절한 재료, 두께, 및 방법이 이용될 수 있다.
제 1 트렌치(1701) 내에 제 2 라이너(1901)를 퇴적함으로써, 제 1 트렌치(1701)의 치수들이 감소된다. 특정 실시예에서, 제 2 라이너(1901)의 퇴적 후, 제 1 트렌치(1701)는 약 4 nm 내지 약 48 nm 사이의 제 3 거리(D3)의 깊이, 및 약 3 nm 내지 약 500 nm 사이의 제 1 폭(W1)을 가질 수 있다. 그러한 치수들로, 제 1 트렌치(1701)는 약 16 내지 약 0.008 사이의 제 1 애스펙트비(aspect ratio)를 가질 것이다. 그러나, 임의의 적절한 치수들이 이용될 수 있다.
도 20은, 제 2 라이너(1901)가 퇴적되면, 제 1 트렌치(1701)를 충전하고/충전하거나 과충전하기 위해 제 2 게이트 마스크 재료(2001)가 퇴적될 수 있는 것을 예시한다. 실시예에서 제 2 게이트 마스크 재료(2001)는 SiOC, SiCO, SiOCN, 이들의 조합들 등과 같은 유전체 재료일 수 있다. 추가적으로, 제 2 게이트 마스크 재료(2001)는 유동가능 CVD, 스핀 온 프로세스, 이들의 조합들 등과 같은 우수한 갭 충전 능력을 갖는 퇴적 프로세스를 사용하여 퇴적될 수 있다.
도 21은, 제 2 게이트 마스크 재료(2001)가 퇴적되면, 이어서 제 2 게이트 마스크 재료(2001)의 과잉 부분들을 제거하기 위해 제 2 게이트 마스크 재료(2001)가 평탄화되는 것을 예시한다. 그러나, 이 평탄화 단계에서, 제 2 게이트 마스크 재료(2001)는 [게이트 시일 스페이서들(80)이 아닌] 제 2 라이너(1901)와 동일 평면 상에 있도록 평탄화된다. 실시예에서 제 2 게이트 마스크 재료(2001)는, 제 2 라이너(1901) 위로 연장된 제 2 게이트 마스크 재료(2001)의 과잉 부분들을 제거하기 위해, 화학 기계적 폴리싱, 그라인딩, 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스를 사용하여 평탄화될 수 있다. 그러나, 임의의 적절한 방법이 이용될 수 있다.
도 22는 제 2 트렌치(2201)를 형성하기 위한 제 2 게이트 마스크 재료(2001)의 일부분의 제거를 예시한다. 실시예에서 제 2 게이트 마스크 재료(2001)는 반응성 이온 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합들 등과 같은 하나 이상의 에칭 프로세스를 사용하여 리세싱될 수 있고, 하나 이상의 에칭 프로세스는 제 2 게이트 마스크 재료(2001)에 선택적인 에천트들을 이용한다. 그러나, 임의의 적절한 프로세스가 이용될 수 있다.
실시예에서 제 2 트렌치(2201)는 약 5 nm 내지 약 30 nm 사이의 제 3 거리(D3)로 형성될 수 있다. 제 3 거리(D3)가 약 30 nm보다 크면, 어닐링과 같은 후속 제조 프로세스들 동안 보이드가 발생할 것이다. 또한, 제 3 거리(D3)가 5 nm보다 작으면, 제 3 라이너(2301)가 그 아래에 있는 제 2 게이트 마스크 재료(2001)를 보호하기에 충분히 두껍지 않기 때문에 그 아래에 있는 제 2 게이트 마스크 재료(2001)가 손상될 수 있다.
도 23은 제 2 트렌치(2201)를 충전하고/충전하거나 과충전하기 위한 제 3 라이너(2301)의 퇴적을 예시한다. 실시예에서 제 3 라이너(2301)는, 임의의 적절한 재료 및 제조 방법이 이용될 수 있지만, 유사한 퇴적 방법(예를 들어, 원자 층 증착)을 사용하여 퇴적되는 제 2 라이너(1901)와 동일한 재료(예를 들어, HfO2)일 수 있다. 이와 같이, 일부 실시예들에서 제 3 라이너(2301)와 제 2 라이너(1901) 사이에 명확한 구분 경계가 없을 수 있고, 이는 도 23 및 후속 도면들에 점선으로 예시된다.
도 24는, 제 3 라이너(2301)가 퇴적되면, 이어서 제 3 라이너(2301) 및 제 2 라이너(1901)가 제 3 라이너(2301) 및 제 2 라이너(1901)의 과잉 부분들을 제거하기 위해 그리고 제 3 라이너(2301) 및 제 2 라이너(1901)를 게이트 시일 스페이서들(80)과 동일 평면 상에 있게 하기 위해 평탄화되는 것을 예시한다. 실시예에서 제 3 라이너(2301) 및 제 2 라이너(1901)는, 게이트 시일 스페이서들(80) 위로 연장된 제 3 라이너(2301) 및 제 2 라이너(1901)의 과잉 부분들을 제거하기 위해, 화학 기계적 폴리싱, 그라인딩, 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스를 사용하여 평탄화될 수 있다. 그러나, 임의의 적절한 방법이 이용될 수 있다.
도 25는, 제 3 라이너(2301) 및 제 2 라이너(1901)가 평탄화되면, 제 3 라이너(2301) 및 제 2 라이너(1901)의 재료가 제 2 게이트 마스크 재료(2001)의 재료를 동시에 조밀화하면서, 에칭 프로세스들에 대한 이들의 저항성을 강화하기 위해 결정화(crystallize)될 수 있는 것을 예시한다. 실시예에서 제 3 라이너(2301) 및 제 2 라이너(1901)의 재료는 어닐링 프로세스를 사용하여 결정화될 수 있고, 제 2 라이너(1901)의 재료는 약 30 초 내지 약 3 분 사이의 시간 동안 약 700 °C 내지 약 900 °C 사이의 온도로 어닐링된다. 그러나, 제 3 라이너(2301) 및 제 2 게이트 마스크 재료(2001)를 결정화하는 임의의 적절한 방법이 이용될 수 있다.
제 2 라이너(1901) 및 제 3 라이너(2301)를 결정화함으로써 제 1 캡핑층(capping layer)(2501)이 형성된다. 이 제 1 캡핑층(2501)은 그 아래에 있는 구조물을 보호하는 것을 돕는데 이용될 수 있는 결정화된 코어/쉘 갭 충전 하드 마스크를 포함한다. 추가적으로, 제시된 제조 프로세스를 사용하여, 결정화된 코어/쉘 갭 충전 하드 마스크가 하드 마스크의 효율(effectiveness)을 감소시킬 수 있는 심(seam)들 또는 보이드들 없이 형성될 수 있다. 이와 같이, 더 적은 결함들을 갖는 더 나은 격리가 획득될 수 있다.
도 26은, 제 1 캡핑층(2501)(예를 들어, 결정화된 코어, 쉘 갭 충전 하드 마스크)이 보이드들 또는 심들 없이 제조될 수 있는 다른 실시예의 시작을 예시한다. 이 실시예에서, 그러나, 강화된 갭 충전 방법(예를 들어, 도 20과 관련하여 위에서 설명된, 유동가능 CVD 또는 스핀 온 프로세스)을 사용하는 대신, 제 2 게이트 마스크 재료(2001)가 원자 층 증착, 화학적 기상 증착, 물리적 기상 증착, 이들의 조합들 등과 같은 퇴적 프로세스를 사용하여 퇴적된다. 그러나, 제 1 트렌치(1701)가 위에서 설명된 바와 같이 제 1 폭(W1) 및 제 3 거리(D3)(및 따라서, 제 1 애스펙트비)로 형성되기 때문에, (위에서 설명된 강화된 갭 충전 방법들 대신에) 이 프로세스들 중 하나를 사용함으로써, 제 2 게이트 마스크 재료(2001)가 각각의 측벽으로부터 성장됨에 따라, 제 2 게이트 마스크 재료(2001)의 부분이 제 1 트렌치(1701)의 상부를 따라 병합되지 않고 제 1 트렌치(1701)의 하부를 따라 병합될 것이다. 이와 같이, 제 1 보이드(2601) 또는 심이 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)을 형성할 수 있는 반면, 제 1 보이드(2601) 또는 심은 제 2 게이트 마스크 재료(2001)의 제 2 부분(2605)에 존재하지 않을 수 있다(예를 들어, 측벽들로부터 성장된 재료가 병합됨). 편의성 및 명확성을 위해, 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603) 및 제 2 부분(2605)은, 분리의 물리적 표시가 존재할 수 있거나 존재하지 않을 수 있지만, 도 26에서 점선에 의해 서로 분리된 것으로서 예시된다.
도 27은, 제 2 게이트 마스크 재료(2001)의 상단 제 1 부분(2603)에 제 1 보이드(2601)가 형성된 그러한 실시예에서, 적어도 제 1 부분(2603)의 재료를 제거함으로써 제 2 게이트 마스크 재료(2001)가 리세싱되는 것을 예시한다. 이와 같이, 제 1 보이드(2601)가 존재하는 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)을 제거함으로써, 제 1 보이드(2601)가 또한 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)을 따라 제거될 것이다.
실시예에서 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)의 재료의 리세싱은 건식 에칭 프로세스 또는 습식 에칭 프로세스와 같은 제 1 에칭 프로세스를 사용하여 수행될 수 있다. 예를 들어, 건식 에칭 프로세스가 이용되는 실시예에서, 질소 및/또는 수소와 같은, 임의의 원하는 캐리어 가스들 또는 희석 가스들과 함께 불소/염소계 가스와 같은, 제 2 게이트 마스크 재료(2001)의 재료에 선택적인 에천트들로의 반응성 이온 에칭과 같은 에칭 프로세스가 이용된다. 추가적으로, 제 2 게이트 마스크 재료(2001)는, 제 1 트렌치(1701)를 제 1 폭(W1)으로 리턴(return)하면서 약 2 nm 내지 약 40 nm 사이의 제 4 거리(D4)와 같이, 제 1 보이드(2601) 아래의 지점까지 리세싱될 수 있다. 이와 같이, 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)의 리세싱 후 제 1 트렌치(1701)는 약 13.3 내지 약 0.004 사이인 제 2 애스펙트비와 같이, 제 1 애스펙트비보다 작은 제 2 애스펙트비를 가질 수 있다. 그러나, 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)의 재료를 제거하기 위해 그리고 제 1 보이드(2601)를 제거하기 위해 임의의 적절한 방법이 이용될 수 있고 임의의 적절한 거리가 이용될 수 있다.
선택적으로, 원한다면, 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603) 및 제 1 보이드(2601)를 제거하기 위해 제 1 에칭 프로세스가 수행된 후, 제 1 에칭 프로세스로부터 기인될 수 있는 임의의 원치않는 부산물(by-product)들을 제거하기 위해 습식 세정이 수행될 수 있다. 실시예에서 습식 세정은 희석된 불화 수소, 인산(H3PO4), 황산(H3SO4), 이들의 조합들 등과 같은, 부산물들에 선택적인 에천트들을 이용하는 습식 에칭 프로세스로 수행될 수 있다. 그러나, 임의의 적절한 세정 프로세스가 이용될 수 있다.
도 28은, 제 1 보이드(2601)가 제거된 후, 제 2 게이트 마스크 재료(2001)의 제 2 부분(2605) 위의 제 1 트렌치(1701)를 충전하고/충전하거나 과충전하기 위해 제 2 게이트 마스크 재료(2001)의 제 3 부분(2801)이 퇴적되는 것을 예시한다. 실시예에서 제 2 게이트 마스크 재료(2001)의 제 3 부분(2801)은 도 26과 관련하여 위에서 설명된 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603) 및 제 2 게이트 마스크 재료(2001)의 제 2 부분(2605)과 유사한 재료들 및 방법들을 사용하여 퇴적될 수 있다. 그러나, 임의의 적절한 방법들 및 재료들이 이용될 수 있다.
추가적으로, 제 1 보이드(2601)로 제 1 부분(2603)을 형성하고 이어서 제 1 보이드(2601)를 제거함으로써, 제 1 트렌치(1701)의 전체 애스펙트비가 제 1 애스펙트비로부터 제 2 애스펙트비로 감소된다. 이 감소된 제 2 애스펙트비로, 제 2 게이트 마스크 재료(2001)의 제 3 부분(2801)의 퇴적이 제 2 게이트 마스크 재료(2001)의 제 3 부분(2801) 내의 임의의 보이드들[예를 들어, 제 1 보이드(2601)]의 형성 없이 수행될 수 있다. 이와 같이, 전체 제 2 게이트 마스크 재료(2001)[예를 들어, 제 2 부분(2605) 및 제 3 부분(2801)]가 보이드들 없이 형성될 것이다.
제 2 게이트 마스크 재료(2001)가 보이드들 없이 형성되면, 도 21 내지 도 25와 관련하여 위에서 설명된 나머지 제조 단계들이 캡핑층(2501)을 제조하기 위해 수행될 수 있다. 예를 들어, 도 21 내지 도 25와 관련하여 위에서 설명된 바와 같이 제 2 게이트 마스크 재료(2001)가 리세싱될 수 있고, 제 3 라이너(2301)가 리세스 내에 퇴적될 수 있고, 제 3 라이너(2301) 및 제 2 라이너(1901)가 평탄화될 수 있으며, 제 3 라이너(2301) 및 제 2 라이너(1901)가 결정화될 수 있다. 그러나, 임의의 적절한 방법들이 이용될 수 있다.
제 1 보이드(2601)의 제거와 함께 다수의 퇴적 프로세스들을 이용함으로써, 제 2 게이트 마스크 재료(2001)가 보이드들 또는 다른 결점들의 존재 없이 다시 형성될 수 있다. 그러나, 이 실시예에서 보이드들을 회피하는 목표가 특화된 퇴적 프로세스들의 사용 없이 달성될 수 있다. 이와 같이, 보이드들 및 결함들에서의 원하는 감소를 획득하기 위해 더 넓은 어레이의 퇴적 프로세스들이 이용될 수 있다.
도 29 내지 도 31은, 제 2 게이트 마스크 재료(2001)가 제 1 부분(2603) 및 제 3 부분(2801)의 퇴적을 사용하는 보이드들 없이 형성된 다른 실시예를 예시한다. 이 실시예에서, 그러나, 제 1 부분(2603)은, 퇴적된 재료가 제 1 트렌치(1701) 내에서 병합되지 않도록 컨포멀 방식으로 퇴적된다. 이와 같이, 제 2 게이트 마스크 재료(2001)의 제 2 부분(2605)은 도 26과 관련하여 위에서 설명된 바와 같이 형성되지 않는다.
도 29를 먼저 보면, 이 실시예에서 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)이 원자 층 증착 프로세스와 같은 컨포멀 퇴적 프로세스를 사용하여 퇴적된다. 추가적으로, 제 2 게이트 마스크 재료의 제 1 부분(2603)은, 약 1 nm 내지 약 8 nm 사이의 두께와 같이, 제 1 트렌치(1701)의 하부를 따라 병합되도록 제 1 부분(2603)의 재료에 대해 불충분한 두께로 퇴적된다. 이와 같이, 이 시점에서 제조 프로세스에서, 제 1 트렌치(1701)는 약 0.5 nm 내지 약 500 nm 사이의 제 2 폭(W2)을 갖는 상부 개구부를 갖는다. 그러나, 임의의 적절한 두께 및 폭이 이용될 수 있다.
도 30은, 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)이 컨포멀하게 퇴적되면, 추가 퇴적이 발생하기 전에 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)을 재성형(reshape)하기 위해 (3001로 라벨링된 물결 라인들에 의해 도 30에 나타내어진) 처리 프로세스(treatment process)가 이용되는 것을 예시한다. 실시예에서 처리 프로세스(3001)는, 제 2 게이트 마스크 재료(2001)의 부분들을 조밀화하기 위해 이용되는 제 1 프리커서들을 이용하고 또한 제 2 게이트 마스크 재료(2001)의 부분들을 에칭하기 위해 이용되는 제 2 프리커서들을 (동시에 또는 순차적으로) 이용하는 플라즈마 처리와 같은 화학적 처리일 있다. 특정 실시예에서 제 1 프리커서들(예를 들어, 조밀화 프리커서들)은 아르곤, 질소, 헬륨, 이들의 조합들 등과 같은 프리커서들일 수 있는 한편, 제 2 프리커서들(예를 들어, 에칭 프리커서들)은 NF3, HF, 암모니아(NH3), H2, O2, 이들의 조합들(예를 들어, NF3 + HF 또는 NF3 + NH3) 등과 같은 프리커서들일 수 있다. 그러나, 임의의 적절한 프리커서들이 이용될 수 있다.
처리 프로세스(3001)를 이용함으로써, 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)이 “V”형 프로파일을 갖도록 재성형될 것이다. 특히, 프로파일은, 제 1 트렌치(1703)의 하부에 위치된 제 1 부분들(2603)의 부분들이 조밀화되고 [상부 코너부들 근방의 높은 농도 및 제 1 트렌치(1701) 내의 낮은 농도를 갖는 가스/플라즈마 농도 분배에 의해 유발되는] 제 1 에칭 레이트보다 작은 제 2 에칭 레이트로 제거되게 하면서, 제 1 부분(2603)의 상부 코너부들[예를 들어, 게이트 시일 스페이서들(80)의 외측에 위치된 코너부들]이 (예를 들어 제 1 프리커서들에의 노출로부터) 조밀화되게 하고 (예를 들어, 제 2 프리커서들에의 노출로부터) 제 1 에칭 레이트로 제거되게 함으로써 발생한다. 그러나, 임의의 적절한 재성형 프로세스가 이용될 수 있다.
그러나, 제 1 트렌치(1701)의 상부를 재성형하기 위해 처리 프로세스(3001)를 이용함으로써, 제 1 트렌치(1701)의 상부가 처리 프로세스(3001) 전보다 처리 프로세스(3001) 후에 더 넓다. 이와 같이, 제 1 트렌치(1701)는 이제 약 3 nm 내지 약 500 nm 사이의 제 3 폭(W3)을 갖는 상부 개구부를 가질 수 있다. 따라서, 제 3 폭(W3)을 갖는 제 1 트렌치(1701)는 후속 퇴적 프로세스들 동안 보이드들의 형성을 회피하기 위해 더 도움이 되는 형상을 갖는다.
도 31은, 제 1 부분(2603)이 재성형되면, 제 2 트렌치(1701)의 나머지를 충전하고/충전하거나 과충전하기 위해 제 2 게이트 마스크 재료(2001)의 제 3 부분(2801)이 퇴적되는 것을 예시한다. 실시예에서 제 2 게이트 마스크 재료(2001)의 제 3 부분(2801)은 도 26과 관련하여 위에서 설명된 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)과 유사한 재료들 및 방법들을 사용하여 퇴적될 수 있다. 그러나, 임의의 적절한 방법들 및 재료들이 이용될 수 있다.
추가적으로, 제 3 부분(2801)의 퇴적 전에 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)을 재성형함으로써, 제 1 부분(2603) 및 제 3 부분(2081) 둘 다의 퇴적이 보이드들 및/또는 심들의 생성을 회피하면서 제 2 게이트 마스크 재료(2001)를 형성할 수 있다. 보이드들 또는 심들 없이, 제 2 게이트 마스크 재료(2001)는 후속 제조 프로세스들 동안 게이트 전극(94)을 더 잘 격리하도록 제 1 게이트 마스크(1801)와 함께 작용할 수 있다.
제 2 게이트 마스크 재료(2001)가 보이드들 없이 형성되면, 캡핑층(2501)을 제조하기 위해 도 21 내지 도 25와 관련하여 위에서 설명된 바와 같이 나머지 제조 단계들이 수행될 수 있다. 예를 들어, 도 21 내지 도 25와 관련하여 위에서 설명된 바와 같이 제 2 게이트 마스크 재료(2001)가 리세싱될 수 있고, 제 3 라이너(2301)가 리세스 내에 퇴적될 수 있고, 제 3 라이너(2301) 및 제 2 라이너(1901)가 평탄화될 수 있으며, 제 3 라이너(2301) 및 제 2 라이너(1901)가 결정화될 수 있다.
도 32 및 도 33은, 제 1 보이드들(2601)이 형성되고 이어서 제거되는 또 다른 실시예를 예시한다. 도 32를 먼저 보면, 이 실시예에서, 도 26과 관련하여 위에서 설명된 바와 같이 [제 1 보이드(2601)와 함께] 제 1 부분(2603) 및 제 2 부분(2605)을 갖는 제 2 게이트 마스크 재료(2001)가 퇴적된다. 예를 들어, 제 2 게이트 마스크 재료(2001)는 원자 층 증착, 화학적 기상 증착, 물리적 기상 증착, 이들의 조합들 등과 같은 퇴적 프로세스를 사용하여 퇴적된다. 그러나, (강화된 갭 충전 방법들 대신에) 이 프로세스들 중 하나를 사용하고, 도 29와 관련하여 위에서 설명된 실시예를 지나 퇴적 프로세스를 계속함으로써, 제 2 게이트 마스크 재료(2001)가 퇴적될 때, 재료들이 제 2 트렌치(1701)의 각각의 측부로부터 성장됨에 따라 제 1 보이드(2601) 또는 심이 제 2 게이트 마스크 재료(2001)의 제 1 부분(2603)에 다시 형성된다.
이 실시예에서 퇴적 프로세스는, 제 1 보이드(2601)가 (도 33과 관련하여 아래에서 설명되는) 후속 프로세스에서 클로징될 수 있는 폭을 가질 때까지 계속된다. 예를 들어, 실시예에서 퇴적 프로세스는, 제 1 보이드(2601)가 약 0.5 nm 내지 약 1.5 nm 사이인 제 4 폭(W4)을 가질 때까지 계속될 수 있다. 제 1 보이드(2601)가 1.5 nm보다 큰 제 4 폭(W4)을 가지면, 후속 프로세스들에서 갭이 클로징되지 않을 것이다. 그러나, 임의의 적절한 폭들이 이용될 수 있다.
이제 도 33으로 돌아가면, 이 실시예에서, 제 1 부분(2603)의 재료를 확장시키고, 제 1 보이드(2601)를 클로징하며, 확장된 제 2 게이트 마스크 재료(3303)를 형성하기 위해 (3301로 라벨링된 물결 라인들에 의해 도 33에 나타내어진) 제 2 처리 프로세스가 수행될 수 있다. 실시예에서 제 2 처리 프로세스(3301)는 제 1 부분(2603)의 확장을 강화시키는 것을 돕는 주변 환경(ambient environment)에서의 어닐링 프로세스일 수 있다. 예를 들어, 특정 실시예에서 제 2 처리 프로세스(3301)는, 약 10 분 내지 약 600 분 사이의 시간 동안의, 수증기, O2, N2, 이들의 조합들 등을 포함하는 주변 대기(ambient atmosphere)에서의 약 300 °C 내지 약 900 °C 사이의 온도에서의 어닐링 프로세스일 수 있다. 그러나, 임의의 적절한 어닐링 프로세스 및 임의의 적절한 주변 환경이 이용될 수 있다.
제 1 보이드들(2601)이 클로징되면, 캡핑층(2501)을 제조하기 위해 도 21 내지 도 25와 관련하여 위에서 설명된 바와 같이 나머지 제조 단계들이 수행될 수 있다. 예를 들어, 도 22 내지 도 25와 관련하여 위에서 설명된 바와 같이, 확장된 제 2 게이트 마스크 재료(3303)가 리세싱될 수 있고, 제 3 라이너(2301)가 리세스 내에 퇴적될 수 있고, 제 3 라이너(2301) 및 제 2 라이너(1901)가 평탄화될 수 있으며, 제 3 라이너(2301) 및 제 2 라이너(1901)가 결정화될 수 있다.
이제 도 34a 및 도 34b로 돌아가면, (위에서 설명된 어떤 실시예가 사용되는지에 관계 없이) 제 3 라이너(2301) 및 제 2 라이너(1901)가 결정화되면, 제 1 ILD(88) 위에 제 2 ILD(108)가 퇴적된다. 일부 실시예들에서, 제 2 ILD(108)는 유동가능 CVD 방법에 의해 형성되는 유동가능 막이다. 일부 실시예들에서, 제 2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 후속하여 형성되는 게이트 접촉부들(110)이 리세싱된 게이트 전극(94)의 상면과 접촉하도록 제 2 ILD(108), 제 1 게이트 마스크(1801), 및 제 1 캡핑층(2501)을 관통한다.
도 34a, 도 34b 및 도 34c에서, 게이트 접촉부들(110) 및 소스/드레인 접촉부들(112)이 일부 실시예들에 따라 제 2 ILD(108) 및 제 1 ILD(88)를 관통하여 형성된다. 제 1 및 제 2 ILD들(88 및 108)을 관통하여 소스/드레인 접촉부들(112)용 개구부들이 형성되고, 제 2 ILD(108), 제 1 게이트 마스크(1801), 및 제 1 캡핑층(2501)을 관통하여 게이트 접촉부(110)용 개구부들이 형성된다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 확산 장벽층, 접착층 등과 같은 라이너(미도시), 및 전도성 재료가 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. ILD(108)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아있는 라이너 및 전도성 재료가 개구부들 내에 소스/드레인 접촉부들(112) 및 게이트 접촉부들(110)을 형성한다. 에피택셜 소스/드레인 영역들(82)과 소스/드레인 접촉부들(112) 사이의 계면에 규화물을 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 소스/드레인 접촉부들(112)은 에피택셜 소스/드레인 영역들(82)에 물리적으로 그리고 전기적으로 커플링되고, 게이트 접촉부들(110)은 게이트 전극들(106)에 물리적으로 그리고 전기적으로 커플링된다. 소스/드레인 접촉부들(112) 및 게이트 접촉부들(110)은 상이한 프로세스들로 형성될 수 있거나, 또는 동일한 프로세스로 형성될 수 있다. 동일한 단면들로 형성된 것으로 도시되어 있지만, 소스/드레인 접촉부들(112) 및 게이트 접촉부들(110) 각각이 접촉부들의 단락을 회피할 수 있는 상이한 단면들로 형성될 수 있다는 점이 이해되어야 한다.
도 34c는 도 34b 내의 점선 박스(3401)의 근접도이다. 이 도면에서 알 수 있는 바와 같이, 게이트 접촉부들(110)이 제 3 라이너(2301), 제 2 게이트 마스크 재료(2001), 및 제 2 라이너(1901)를 관통하여 연장된다. 게이트 접촉부들(100)은 그 아래에 있는 게이트 전극(94)과 접촉하게 되도록 제 1 게이트 마스크 재료(96) 및 제 1 라이너(1503)를 관통하여 추가적으로 연장된다.
개시되는 FinFET 실시예들은 또한 나노구조(예를 들어, 나노시트, 나노와이어, 게이트 올 어라운드 등) 전계 효과 트랜지스터(NSFET)들과 같은 나노구조 디바이스들에 적용될 수 있다. NSFET 실시예에서, 채널층들과 희생층들의 교호층(alternating layer)들의 스택을 패터닝함으로써 형성되는 나노구조물들에 의해 핀들이 대체된다. 위에서 설명된 실시예들과 유사한 방식으로 더미 게이트 스택들 및 소스/드레인 영역들이 형성된다. 더미 게이트 스택들이 제거된 후, 희생층들이 채널 영역들에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물들이 위에서 설명된 실시예들과 유사한 방식으로 형성되고, 대체 게이트 구조물들은 희생층들을 제거함으로써 남은 개구부들을 부분적으로 또는 전체적으로 충전할 수 있고, 대체 게이트 구조물들은 NSFET 디바이스들의 채널 영역들 내의 채널층들을 부분적으로 또는 전체적으로 둘러쌀 수 있다. 대체 게이트 구조물들 및 소스/드레인 영역들에 대한 ILD들 및 접촉부들이 위에서 설명된 실시예들과 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는, 그 전체가 참조로서 본원에 포함되는 미국 특허 출원 공개 제 2016/0365414 호에 개시된 바와 같이 형성될 수 있다.
설명된 바와 같이 제 1 캡핑층(2501)을 제조함으로써, 최종 구조물 내의 보이드들의 존재 없이 제 1 캡핑층(2501)이 형성될 수 있다. 이와 같이, 결정화된 재료들이 체적 수축(volume shrinkage) 및 표면 장력 밸런스에 의해 유발되는 보이드들과 연관된 결함들을 회피하면서 원하는 에칭 저항성을 획득하기 위해 이용될 수 있다. 이와 같이, 더 적은 결함들을 갖는 제조 프로세스가 달성될 수 있다.
실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 게이트 트렌치 내에 게이트 구조물을 형성하는 단계 - 게이트 구조물은 게이트 전극 및 게이트 전극 위에 있는 제 1 게이트 마스크를 포함함 - ; 게이트 구조물 위의 게이트 트렌치 내에 제 1 라이너층을 형성하는 단계; 게이트 트렌치 내에 그리고 제 1 라이너층 위에 제 2 게이트 마스크 재료를 형성하는 단계; 제 2 게이트 마스크 재료의 상면이 제 1 라이너층의 상면보다 낮도록 제 2 게이트 마스크를 에칭하는 단계; 제 1 라이너층 및 제 2 게이트 마스크 재료 위에 있는 제 2 라이너층을 형성하는 단계; 및 제 1 라이너층 및 제 2 라이너층에 결정화 프로세스를 수행하는 단계를 포함한다. 실시예에서 제 2 게이트 마스크 재료를 형성하는 단계는, 제 2 게이트 마스크 재료의 제 2 부분 위에 제 2 게이트 마스크 재료의 제 1 부분을 퇴적하는 단계 - 제 1 부분을 퇴적한 후 제 1 부분은 제 1 위치에 보이드를 갖고 제 2 게이트 마스크 재료의 제 2 부분은 보이드들을 갖지 않음 - ; 제 1 위치 아래의 지점까지 제 2 게이트 마스크 재료의 제 1 부분을 제거하는 단계 - 제 1 부분을 제거한 후 제 2 게이트 마스크 재료는 보이드들을 갖지 않음 - ; 및 제 1 부분을 제거한 후 제 2 게이트 마스크 재료의 제 3 부분을 퇴적하는 단계를 더 포함한다. 실시예에서 제 2 게이트 마스크 재료를 형성하는 단계는, 제 2 게이트 마스크 재료의 제 1 부분을 퇴적하는 단계 - 제 1 부분을 퇴적한 후 제 1 부분은 보이드를 가짐 - ; 및 보이드를 클로징하기 위해 제 1 부분을 확장하는 단계를 더 포함한다. 실시예에서 제 2 게이트 마스크 재료를 형성하는 단계는, 유동가능 퇴적 프로세스 또는 스핀 온 프로세스로 적어도 부분적으로 수행된다. 실시예에서 제 2 게이트 마스크 재료를 형성하는 단계는, 제 2 게이트 마스크 재료의 제 1 부분을 퇴적하는 단계 - 제 1 부분을 퇴적하는 단계는 컨포멀층을 형성함 - ; 제 1 부분을 재성형하는 단계; 및 제 1 부분을 재성형한 후 제 2 게이트 마스크 재료의 제 2 부분을 퇴적하는 단계를 더 포함한다. 실시예에서 제 1 부분을 재성형하는 단계는 제 1 부분을 V형(V-shape)으로 재성형한다. 실시예에서 제 1 부분을 재성형하는 단계는 플라즈마 처리로 적어도 부분적으로 수행된다.
다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 반도체 핀 위에 제 1 게이트 전극을 형성하는 단계; 유전체층의 제 1 개구부 내의 제 1 게이트 전극 위에 제 1 캡핑층을 형성하는 단계; 제 1 캡핑층 위의 제 1 개구부 내에 제 1 라이너를 형성하는 단계; 제 1 라이너 위의 제 1 개구부 내에 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계; 및 보이드가 없는 제 2 게이트 마스크 재료 위의 제 1 개구부 내에 제 2 라이너를 형성하는 단계를 포함한다. 실시예에서 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는 유동가능 프로세스로 적어도 부분적으로 수행된다. 실시예에서 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는, 제 2 게이트 마스크 재료의 제 1 부분을 형성하는 단계 - 제 1 부분은 보이드를 포함함 - ; 및 보이드를 둘러싸는 재료를 제거하기 위해 제 2 게이트 마스크 재료의 제 1 부분을 에칭하는 단계; 및 제 1 부분을 에칭한 후 제 2 게이트 마스크 재료의 제 2 부분을 형성하는 단계를 더 포함한다. 실시예에서 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는, 제 2 게이트 마스크 재료의 제 1 부분을 형성하는 단계 - 제 1 부분은 보이드를 포함함 - ; 및 보이드를 시일하기 위해 제 1 부분에 물을 첨가하는 단계를 더 포함한다. 실시예에서 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는, 제 2 게이트 마스크 재료의 컨포멀한 제 1 부분을 형성하는 단계; 제 2 게이트 마스크 재료의 제 1 부분을 재성형하는 단계; 및 제 1 부분을 재성형한 후 제 2 게이트 마스크 재료의 제 2 부분을 형성하는 단계를 더 포함한다. 실시예에서 방법은 제 1 라이너 및 제 2 라이너를 결정화하는 단계를 더 포함한다. 실시예에서 제 1 라이너는 하프늄 산화물을 포함하고 제 2 라이너는 하프늄 산화물을 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 반도체 핀 위에 게이트 전극을 형성하는 단계; 게이트 전극 위에 제 1 캡핑층을 형성하는 단계; 및 제 1 캡핑층 위에 제 2 캡핑층을 형성하는 단계를 포함하고, 제 2 캡핑층은, 제 1 라이너; 제 2 캡핑층 재료 - 제 2 캡핑층 재료에는 보이드들이 없음 - ; 및 제 2 캡핑층 재료 위의 제 2 라이너 - 제 2 라이너는 유전체층과 동일 평면 상에 있음 - 를 포함한다. 실시예에서, 제 1 라이너는 하프늄 산화물을 포함한다. 실시예에서, 제 1 라이너는 결정화된다. 실시예에서, 제 2 라이너는 하프늄 산화물을 포함한다. 실시예에서, 제 2 라이너는 결정화된다. 실시예에서, 제 2 캡핑층은 실리콘 산탄화물(silicon oxycarbide)을 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
게이트 트렌치 내에 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 게이트 전극 및 상기 게이트 전극 위에 있는 제 1 게이트 마스크를 포함함 - ;
상기 게이트 구조물 위의 상기 게이트 트렌치 내에 제 1 라이너층을 형성하는 단계;
상기 게이트 트렌치 내에 그리고 상기 제 1 라이너층 위에 제 2 게이트 마스크 재료를 형성하는 단계;
상기 제 2 게이트 마스크 재료의 상면이 상기 제 1 라이너층의 상면보다 낮도록 상기 제 2 게이트 마스크 재료를 에칭하는 단계;
상기 제 1 라이너층 및 상기 제 2 게이트 마스크 재료 위에 있는 제 2 라이너층을 형성하는 단계; 및
상기 제 1 라이너층 및 상기 제 2 라이너층에 결정화 프로세스(crystallization process)를 수행하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제 2 게이트 마스크 재료를 형성하는 단계는,
상기 제 2 게이트 마스크 재료의 제 1 부분을 상기 제 2 게이트 마스크 재료의 제 2 부분 위에 퇴적하는 단계 - 상기 제 1 부분을 퇴적한 후 상기 제 1 부분은 제 1 위치에 보이드(void)를 갖고 상기 제 2 게이트 마스크 재료의 제 2 부분은 보이드들을 갖지 않음 - ;
상기 제 1 위치 아래의 지점까지 상기 제 2 게이트 마스크 재료의 제 1 부분을 제거하는 단계 - 상기 제 1 부분을 제거한 후 상기 제 2 게이트 마스크 재료는 보이드들을 갖지 않음 - ; 및
상기 제 1 부분을 제거한 후 상기 제 2 게이트 마스크 재료의 제 3 부분을 퇴적하는 단계
를 더 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제 2 게이트 마스크 재료를 형성하는 단계는,
상기 제 2 게이트 마스크 재료의 제 1 부분을 퇴적하는 단계 - 상기 제 1 부분을 퇴적한 후 상기 제 1 부분은 보이드를 가짐 - ; 및
상기 보이드를 클로징하기 위해 상기 제 1 부분을 확장하는 단계
를 더 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제 2 게이트 마스크 재료를 형성하는 단계는, 유동가능 퇴적 프로세스(flowable deposition process) 또는 스핀 온 프로세스(spin on process)로 적어도 부분적으로 수행되는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 제 2 게이트 마스크 재료를 형성하는 단계는,
상기 제 2 게이트 마스크 재료의 제 1 부분을 퇴적하는 단계 - 상기 제 1 부분을 퇴적하는 단계는 컨포멀층(conformal layer)을 형성함 - ;
상기 제 1 부분을 재성형(reshape)하는 단계; 및
상기 제 1 부분을 재성형한 후 상기 제 2 게이트 마스크 재료의 제 2 부분을 퇴적하는 단계
를 더 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 제 1 부분을 재성형하는 단계는 상기 제 1 부분을 V형(V-shape)으로 재성형하는 것인, 방법.
실시예 7. 실시예 5에 있어서, 상기 제 1 부분을 재성형하는 단계는 플라즈마 처리로 적어도 부분적으로 수행되는 것인, 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 핀 위에 제 1 게이트 전극을 형성하는 단계;
유전체층의 제 1 개구부 내의 상기 제 1 게이트 전극 위에 제 1 캡핑층(capping layer)을 형성하는 단계;
상기 제 1 캡핑층 위의 상기 제 1 개구부 내에 제 1 라이너를 형성하는 단계;
상기 제 1 라이너 위의 상기 제 1 개구부 내에 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계; 및
상기 보이드가 없는 제 2 게이트 마스크 재료 위의 상기 제 1 개구부 내에 제 2 라이너를 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는 유동가능 프로세스로 적어도 부분적으로 수행되는 것인, 방법.
실시예 10. 실시예 8에 있어서, 상기 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는,
상기 보이드가 없는 제 2 게이트 마스크 재료의 제 1 부분을 형성하는 단계 - 상기 제 1 부분은 보이드를 포함함 - ; 및
상기 보이드를 둘러싸는 재료를 제거하기 위해 상기 보이드가 없는 제 2 게이트 마스크 재료의 제 1 부분을 에칭하는 단계; 및
상기 제 1 부분을 에칭한 후 상기 보이드가 없는 제 2 게이트 마스크 재료의 제 2 부분을 형성하는 단계
를 더 포함하는 것인, 방법.
실시예 11. 실시예 8에 있어서, 상기 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는,
상기 제 2 게이트 마스크 재료의 제 1 부분을 형성하는 단계 - 상기 제 1 부분은 보이드를 포함함 - ; 및
상기 보이드를 시일(seal)하기 위해 상기 제 1 부분에 물을 첨가하는 단계
를 더 포함하는 것인, 방법.
실시예 12. 실시예 8에 있어서, 상기 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는,
상기 제 2 게이트 마스크 재료의 컨포멀한 제 1 부분을 형성하는 단계;
상기 제 2 게이트 마스크 재료의 제 1 부분을 재성형하는 단계; 및
상기 제 1 부분을 재성형한 후 상기 제 2 게이트 마스크 재료의 제 2 부분을 형성하는 단계
를 더 포함하는 것인, 방법.
실시예 13. 실시예 8에 있어서, 상기 제 1 라이너 및 상기 제 2 라이너를 결정화하는 단계를 더 포함하는, 방법.
실시예 14. 실시예 13에 있어서, 상기 제 1 라이너는 하프늄 산화물을 포함하고 상기 제 2 라이너는 하프늄 산화물을 포함하는 것인, 방법.
실시예 15. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 핀 위에 게이트 전극을 형성하는 단계;
상기 게이트 전극 위에 제 1 캡핑층을 형성하는 단계; 및
상기 제 1 캡핑층 위에 제 2 캡핑층을 형성하는 단계
를 포함하고, 상기 제 2 캡핑층은,
제 1 라이너;
제 2 캡핑층 재료 - 상기 제 2 캡핑층 재료에는 보이드들이 없음 - ; 및
상기 제 2 캡핑층 재료 위의 제 2 라이너 - 상기 제 2 라이너는 유전체층과 동일 평면 상에 있음 -
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서, 상기 제 1 라이너는 하프늄 산화물을 포함하는 것인, 방법.
실시예 17. 실시예 16에 있어서, 상기 제 1 라이너는 결정화되는 것인, 방법.
실시예 18. 실시예 17에 있어서, 상기 제 2 라이너는 하프늄 산화물을 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서, 상기 제 2 라이너는 결정화되는 것인, 방법.
실시예 20. 실시예 15에 있어서, 상기 제 2 캡핑층은 실리콘 산탄화물(silicon oxycarbide)을 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    게이트 트렌치 내에 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 게이트 전극 및 상기 게이트 전극 위에 있는 제 1 게이트 마스크를 포함함 - ;
    상기 게이트 구조물 위의 상기 게이트 트렌치 내에 제 1 라이너층을 형성하는 단계;
    상기 게이트 트렌치 내에 그리고 상기 제 1 라이너층 위에 제 2 게이트 마스크 재료를 형성하는 단계;
    상기 제 2 게이트 마스크 재료의 상면이 상기 제 1 라이너층의 상면보다 낮도록 상기 제 2 게이트 마스크 재료를 에칭하는 단계;
    상기 제 1 라이너층 및 상기 제 2 게이트 마스크 재료 위에 있는 제 2 라이너층을 형성하는 단계; 및
    상기 제 2 게이트 마스크 재료를 조밀화(densify)하면서 동시에, 상기 제 1 라이너층 및 상기 제 2 라이너층의 에칭 저항성을 강화하기 위해 상기 제 1 라이너층 및 상기 제 2 라이너층에 결정화 프로세스(crystallization process)를 수행하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 제 2 게이트 마스크 재료를 형성하는 단계는,
    상기 제 2 게이트 마스크 재료의 제 1 부분을 상기 제 2 게이트 마스크 재료의 제 2 부분 위에 퇴적하는 단계 - 상기 제 1 부분을 퇴적한 후 상기 제 1 부분은 제 1 위치에 보이드(void)를 갖고 상기 제 2 게이트 마스크 재료의 제 2 부분은 보이드들을 갖지 않음 - ;
    상기 제 1 위치 아래의 지점까지 상기 제 2 게이트 마스크 재료의 제 1 부분을 제거하는 단계 - 상기 제 1 부분을 제거한 후 상기 제 2 게이트 마스크 재료는 보이드들을 갖지 않음 - ; 및
    상기 제 1 부분을 제거한 후 상기 제 2 게이트 마스크 재료의 제 3 부분을 퇴적하는 단계
    를 더 포함하는 것인, 방법.
  3. 제 1 항에 있어서, 상기 제 2 게이트 마스크 재료를 형성하는 단계는,
    상기 제 2 게이트 마스크 재료의 제 1 부분을 퇴적하는 단계 - 상기 제 1 부분을 퇴적한 후 상기 제 1 부분은 보이드를 가짐 - ; 및
    상기 보이드를 클로징하기 위해 상기 제 1 부분을 확장하는 단계
    를 더 포함하는 것인, 방법.
  4. 제 1 항에 있어서, 상기 제 2 게이트 마스크 재료를 형성하는 단계는, 유동가능 퇴적 프로세스(flowable deposition process) 또는 스핀 온 프로세스(spin on process)로 적어도 부분적으로 수행되는 것인, 방법.
  5. 제 1 항에 있어서, 상기 제 2 게이트 마스크 재료를 형성하는 단계는,
    상기 제 2 게이트 마스크 재료의 제 1 부분을 퇴적하는 단계 - 상기 제 1 부분을 퇴적하는 단계는 컨포멀층(conformal layer)을 형성함 - ;
    상기 제 1 부분을 재성형(reshape)하는 단계; 및
    상기 제 1 부분을 재성형한 후 상기 제 2 게이트 마스크 재료의 제 2 부분을 퇴적하는 단계
    를 더 포함하는 것인, 방법.
  6. 제 5 항에 있어서, 상기 제 1 부분을 재성형하는 단계는 상기 제 1 부분을 V형(V-shape)으로 재성형하는 것인, 방법.
  7. 제 5 항에 있어서, 상기 제 1 부분을 재성형하는 단계는 플라즈마 처리로 적어도 부분적으로 수행되는 것인, 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 핀 위에 제 1 게이트 전극을 형성하는 단계;
    유전체층의 제 1 개구부 내의 상기 제 1 게이트 전극 위에 제 1 캡핑층(capping layer)을 형성하는 단계;
    상기 제 1 캡핑층 위의 상기 제 1 개구부 내에 제 1 라이너를 형성하는 단계;
    상기 제 1 라이너 위의 상기 제 1 개구부 내에 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계;
    상기 보이드가 없는 제 2 게이트 마스크 재료 위의 상기 제 1 개구부 내에 제 2 라이너를 형성하는 단계; 및
    상기 제 2 게이트 마스크 재료를 조밀화하면서 동시에, 상기 제 1 라이너 및 상기 제 2 라이너의 에칭 저항성을 강화하기 위해 상기 제 1 라이너 및 상기 제 2 라이너에 결정화 프로세스를 수행하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 제 8 항에 있어서, 상기 보이드가 없는 제 2 게이트 마스크 재료를 형성하는 단계는,
    상기 보이드가 없는 제 2 게이트 마스크 재료의 제 1 부분을 형성하는 단계 - 상기 제 1 부분은 보이드를 포함함 - ; 및
    상기 보이드를 둘러싸는 재료를 제거하기 위해 상기 보이드가 없는 제 2 게이트 마스크 재료의 제 1 부분을 에칭하는 단계; 및
    상기 제 1 부분을 에칭한 후 상기 보이드가 없는 제 2 게이트 마스크 재료의 제 2 부분을 형성하는 단계
    를 더 포함하는 것인, 방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 핀 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제 1 캡핑층을 형성하는 단계; 및
    상기 제 1 캡핑층 위에 제 2 캡핑층을 형성하는 단계 -
    상기 제 2 캡핑층은,
    제 1 라이너;
    제 2 캡핑층 재료 - 상기 제 2 캡핑층 재료에는 보이드들이 없음 - ; 및
    상기 제 2 캡핑층 재료 위의 제 2 라이너 - 상기 제 2 라이너는 유전체층과 동일 평면 상에 있음 -
    를 포함함 - ; 및
    상기 제 2 캡핑층 재료를 조밀화하면서 동시에, 상기 제 1 라이너 및 상기 제 2 라이너의 에칭 저항성을 강화하기 위해 상기 제 1 라이너 및 상기 제 2 라이너에 결정화 프로세스를 수행하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
KR1020220010779A 2021-05-13 2022-01-25 반도체 디바이스 및 제조 방법 KR102598765B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163188150P 2021-05-13 2021-05-13
US63/188,150 2021-05-13
US17/353,380 US20220367187A1 (en) 2021-05-13 2021-06-21 Semiconductor Device and Method of Manufacture
US17/353,380 2021-06-21

Publications (2)

Publication Number Publication Date
KR20220154598A KR20220154598A (ko) 2022-11-22
KR102598765B1 true KR102598765B1 (ko) 2023-11-03

Family

ID=83325328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220010779A KR102598765B1 (ko) 2021-05-13 2022-01-25 반도체 디바이스 및 제조 방법

Country Status (5)

Country Link
US (1) US20220367187A1 (ko)
KR (1) KR102598765B1 (ko)
CN (1) CN115116955A (ko)
DE (1) DE102021116786B4 (ko)
TW (1) TWI776617B (ko)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157870A (ja) * 2005-12-02 2007-06-21 Renesas Technology Corp 半導体装置及びその製造方法
JP5034332B2 (ja) * 2006-06-14 2012-09-26 富士通セミコンダクター株式会社 半導体装置の製造方法
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
JP6384425B2 (ja) * 2015-08-21 2018-09-05 株式会社デンソー 半導体装置
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10002933B1 (en) * 2017-03-27 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with cap layer with top and bottom portions over gate electrode
US10050149B1 (en) * 2017-05-18 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure for semiconductor device
US10269940B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11227932B2 (en) * 2018-05-16 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with a fin top hardmask
US10784270B2 (en) * 2018-06-26 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve fill-in window for embedded memory
JP7101071B2 (ja) * 2018-07-27 2022-07-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11171236B2 (en) * 2018-07-31 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-fin isolation regions and method forming same
US11107925B2 (en) * 2018-09-28 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming contact features in field-effect transistors
US10985022B2 (en) * 2018-10-26 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having interfacial layers
US11004725B2 (en) * 2019-06-14 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device with gaps in the source/drain region
CN110416307A (zh) * 2019-07-17 2019-11-05 上海华力集成电路制造有限公司 半导体器件
US11201084B2 (en) * 2019-08-23 2021-12-14 Taiwan Semicondutor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
KR20210049604A (ko) * 2019-10-25 2021-05-06 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
US11145728B2 (en) * 2019-10-30 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
US11615966B2 (en) * 2020-07-19 2023-03-28 Applied Materials, Inc. Flowable film formation and treatments

Also Published As

Publication number Publication date
US20220367187A1 (en) 2022-11-17
DE102021116786B4 (de) 2023-06-29
KR20220154598A (ko) 2022-11-22
TWI776617B (zh) 2022-09-01
DE102021116786A1 (de) 2022-11-17
CN115116955A (zh) 2022-09-27
TW202245268A (zh) 2022-11-16

Similar Documents

Publication Publication Date Title
KR102418726B1 (ko) 반도체 디바이스 및 방법
US20220367198A1 (en) Semiconductor Device and Method
US11764222B2 (en) Method of forming a dummy fin between first and second semiconductor fins
US11942523B2 (en) Semiconductor devices and methods of forming the same
KR20200002690A (ko) 반도체 디바이스 및 방법
US11444177B2 (en) Semiconductor device and method
US12009429B2 (en) Semiconductor device and method
US20220352371A1 (en) Semiconductor Device and Method
US20230378001A1 (en) Semiconductor device and method
US20210313450A1 (en) FinFET Device and Method
KR102598765B1 (ko) 반도체 디바이스 및 제조 방법
KR102631115B1 (ko) 반도체 디바이스 및 형성 방법들
US11901439B2 (en) Semiconductor device and method
US12002719B2 (en) Gapfill structure and manufacturing methods thereof
US11532628B2 (en) Semiconductor device and method
US12021116B2 (en) Semiconductor gates and methods of forming the same
US11652155B2 (en) Air spacer and method of forming same
US20230008494A1 (en) Gate structures in transistor devices and methods of forming same
US20230299136A1 (en) Semiconductor device and method
US20230377989A1 (en) Source/Drain Regions and Methods of Forming Same
US20220392998A1 (en) Semiconductor gates and methods of forming the same
US20220359066A1 (en) Semiconductor Device and Method

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant