JP2007157870A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 本発明は、サイドウォールスペーサの端部で接合リーク電流を増大させない半導体装置を提供することを目的とする。
【解決手段】 本発明は、シリコン基板１と、シリコン基板１の主面にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の側面を覆うように形成され、最下層がシリコン酸化膜６で、シリコン酸化膜６上にシリコン窒化膜７が形成された少なくとも２層からなるサイドウォールスペーサ８と、ゲート電極４を挟むシリコン基板１の主面に形成されたソース領域及びドレイン領域と、シリコン窒化膜７の下層に延在することなく、ソース領域及びドレイン領域側のシリコン酸化膜６の端面を覆うプロテクション膜２０と、ゲート電極４に対してプロテクション膜２０よりも外側のソース領域及びドレイン領域に形成される金属シリサイド層１１とを備える。
【選択図】図１
【解決手段】 本発明は、シリコン基板１と、シリコン基板１の主面にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の側面を覆うように形成され、最下層がシリコン酸化膜６で、シリコン酸化膜６上にシリコン窒化膜７が形成された少なくとも２層からなるサイドウォールスペーサ８と、ゲート電極４を挟むシリコン基板１の主面に形成されたソース領域及びドレイン領域と、シリコン窒化膜７の下層に延在することなく、ソース領域及びドレイン領域側のシリコン酸化膜６の端面を覆うプロテクション膜２０と、ゲート電極４に対してプロテクション膜２０よりも外側のソース領域及びドレイン領域に形成される金属シリサイド層１１とを備える。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に係る発明であって、特に、サリサイドプロセスを用いる半導体装置及びその製造方法に関するものである。
まず、半導体基板にＭＩＳ（Metal-Insulator Semiconductor）トランジスタ構造では、特許文献１に示すように、シリコン基板の主表面に設けられたゲート電極の側面を覆うように第１のサイドウォール絶縁膜が設けられている。そして、この第１のサイドウォール絶縁膜は、下敷きの酸化物サイドウォール膜と窒化物サイドウォール膜の２層からなっている。さらに、特許文献１に示すＭＩＳトランジスタ構造では、第１のサイドウォール絶縁膜の表面を覆うように第２のサイドウォール絶縁膜が設けられている。そして、特許文献１に示すＭＩＳトランジスタ構造は、ゲート電極に対して第２のサイドウォール絶縁膜よりも外側で、かつソースおよびドレイン領域の上部位置にコバルトシリサイド層を備えている。また、第２のサイドウォール絶縁膜は、酸化物サイドウォール膜の下端部の位置に形成された除去部分を埋め込んでいる。
背景技術では、第１のサイドウォール絶縁膜の形成後に、シリコン自然酸化膜を除去するためにＨＦ溶液による表面洗浄が行われる。しかし、第１のサイドウォール絶縁膜の最下層に位置する酸化物サイドウォール膜も、ＨＦ溶液によりエッチングされることになる。そのため、表面洗浄後の第１のサイドウォール絶縁膜は、酸化物サイドウォール膜の側面が窒化物サイドウォール膜の側面に比べてゲート電極側に後退する。つまり、酸化物サイドウォール膜の下端部の位置分に除去部分が形成される。
酸化物サイドウォール膜が後退していれば、当該部分にもコバルト膜が形成されることになる。そのため、熱処理を行いコバルト膜をシリサイド化してコバルトシリサイド層を形成すると、コバルトシリサイド層は第１のサイドウォール絶縁膜の端部よりゲート電極側に伸長し、成長することになる。
従って、第１のサイドウォール絶縁膜の端部では、伸長したコバルトシリサイド層により、予期しない接合リーク電流が増大し、トランジスタの駆動能力が低下し、消費電力が増大する問題があった。
そこで、本発明は、第１のサイドウォール絶縁膜の端部で接合リーク電流を増大させない半導体装置及びその製造方法を提供することを目的とする。
本発明に係る解決手段は、半導体基板と、半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側面を覆うように形成され、最下層がシリコン酸化膜で、シリコン酸化膜上にシリコン窒化膜が形成された少なくとも２層からなるサイドウォールスペーサと、ゲート電極を挟む半導体基板の主面に形成されたソース領域及びドレイン領域と、シリコン窒化膜の下層に延在することなく、ソース領域及びドレイン領域側のシリコン酸化膜の端面を覆うプロテクション膜と、ゲート電極に対してプロテクション膜よりも外側のソース領域及びドレイン領域に形成される金属シリサイド層とを備える。
本発明に記載の半導体装置は、シリコン酸化膜の端面を覆うプロテクション膜を備えるので、金属シリサイド膜のゲート電極方向（第１の不純物拡散層領域の方向）への侵入を抑制し、不要な接合リーク電流の増大を防止することができる。
まず、本発明の前提となる半導体基板にＭＩＳトランジスタ構造を形成する方法を説明する。図７に示すシリコン基板１には、周知の方法により素子分離２が形成されている。そして、素子分離２に挟まれた領域に、シリコン基板１を熱酸化又はＣＶＤ（Chemical Vapor Deposition）法等によりゲート絶縁膜３を形成する。ゲート絶縁膜３には、例えば２ｎｍの膜厚を有するシリコン酸化膜を採用する。さらに、図７では、ＣＶＤ法により、ゲート絶縁膜３上にポリシリコン若しくは非晶質（アモルファス）シリコンを形成し、リソグラフィーとエッチング技術とを組み合わせてゲート電極４を形成している。
その後、図８に示すように、ゲート電極４を挟むシリコン基板１に第１の不純物拡散層５を形成する。第１の不純物拡散層５は、ゲート電極４をマスクとしてイオン注入法により形成される。図８に示す半導体装置がＰＭＯＳの場合、Ｐ型の不純物、例えばＢ（ボロン）を１Ｅ１３〜１Ｅ１４／ｃｍ2の濃度で注入し、低濃度で浅い第１の不純物拡散層５を形成する。また、図８に示す半導体装置がＮＭＯＳの場合、Ｎ型不純物、例えば、Ａｓ（ヒ素）やＰ（リン）を１Ｅ１３〜１Ｅ１４／ｃｍ2の濃度で注入し、低濃度で浅い第１の不純物拡散層５を形成する。
次に、シリコン基板１上に、シリコン酸化膜６及びシリコン窒化膜７の２層の構造体を形成する。なお、シリコン酸化膜６は、シリコン窒化膜７の下層に形成する。シリコン酸化膜６及びシリコン窒化膜７に対して工ッチバック法を用いることで、ゲート絶縁膜３及びゲート電極４の側面を覆うサイドウォールスペーサ８を形成する。図９に示すように、サイドウォールスペーサ８は、下層のシリコン酸化膜６上にシリコン窒化膜７が積層された構成である。なお、サイドウォールスペーサ８は、図９の例では２層構造であったが、最下層をシリコン酸化膜とした３層以上の多層構造でも良い。
その後、図１０に示すように、ゲート電極４を挟むシリコン基板１に第２の不純物拡散層９を形成する。第２の不純物拡散層９は、ゲート電極４をマスクとしてイオン注入法により形成される。図１０に示す半導体装置がＰＭＯＳの場合、Ｐ型の不純物、例えばＢ（ボロン）を１Ｅ１５〜１Ｅ１６／ｃｍ2の濃度で注入し、第１の不純物拡散層５に比べ高濃度で深い第２の不純物拡散層９を形成する。また、図１０に示す半導体装置がＮＭＯＳの場合、Ｎ型不純物、例えば、Ａｓ（ヒ素）やＰ（リン）を１Ｅ１５〜１Ｅ１６／ｃｍ2の濃度で注入し、第１の不純物拡散層５に比べ高濃度で深い第２の不純物拡散層９を形成する。
次に、形成した第１の不純物拡散層５及び第２の不純物拡散層９を活性化させるために、ランプアニール等の熱処理を行う。その後、第１の不純物拡散層５及び第２の不純物拡散層９等の表面に形成されたシリコン自然酸化膜を除去する。このシリコン自然酸化膜を除去する方法として、ＨＦ溶液による表面洗浄がある。
次に、スパッタ法等により、ゲート電極４、第１の不純物拡散層５及び第２の不純物拡散層９等の上にＣｏ、Ｎｉ等の金属膜１０を図１１に示すように成膜する。なお、金属膜１０の膜厚は、例えば５〜１５ｎｍ程度とする。次に、３００℃〜５００℃の熱処理を行い、ゲート電極４、第１の不純物拡散層５及び第２の不純物拡散層９の下地シリコンと金属膜１０とを反応させ、金属シリサイド膜１１を形成する。なお、金属膜１０としてＣｏを用いた場合、形成される金属シリサイド膜１１はＣｏ2Ｓｉ、ＣｏＳｉとなり、金属膜１０としてＮｉを用いた場合、形成される金属シリサイド膜１１はＮｉ2Ｓｉ、ＮｉＳｉとなる。
その後、酸（例えば硫酸と過酸化水素水との混合液）で未反応の金属膜１０を除去する。これにより、図１２に示すような金属シリサイド膜１１を有するＭＩＳトランジスタが形成される。次に、第２の熱処理を行うことで、安定で低抵抗な金属シリサイド膜１１を形成することができる。なお、金属膜１０としてＣｏを用いた場合は、第２の熱処理の温度を例えば５５０℃〜８００℃としてＣｏＳｉの金属シリサイド膜１１を形成し、金属膜１０としてＮｉを用いた場合は、第２の熱処理の温度を例えば４００℃〜６００℃としてＮｉＳｉの金属シリサイド膜１１を形成する。
しかし、上述したように、サイドウォールスペーサ８の形成後に、シリコン自然酸化膜を除去するためＨＦ溶液による表面洗浄が行われるので、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６は、ＨＦ溶液によりエッチングされる。そのため、表面洗浄後のサイドウォールスペーサ８は、図１３に示すようにシリコン酸化膜６の側面がシリコン窒化膜７の側面に比べてゲート電極４側に後退する。
図１１に示すような金属膜１０を形成する際、上述のようにシリコン酸化膜６が後退していれば、当該部分にまで金属膜１０が形成されることになる。そのため、熱処理を行い金属膜１０をシリサイド化して金属シリサイド膜１１を形成すると、金属シリサイド膜１１は、サイドウォールスペーサ８の端部よりゲート電極４側（第１の不純物拡散層５の領域方向）に伸長し、成長する。
従って、サイドウォールスペーサ８の端部では、当該部分の金属シリサイド膜１１により、予期しない接合リーク電流が増大し、トランジスタの駆動能力が低下し、消費電力が増大する問題があった。
そこで、以下に説明する実施の形態では、サイドウォールスペーサ８の端部で接合リーク電流を増大させない半導体装置及びその製造方法を説明する。
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。図１に示す半導体装置では、素子分離２により分離されたシリコン基板１の領域にＭＩＳトランジスタ（以下、単にトランジスタともいう）が形成されている。本実施の形態では、主に６５ｎｍノード世代以降のデバイスを考えている。図１に示すトランジスタは、ゲート絶縁膜３及びゲート電極４の側面にサイドウォールスペーサ８を形成し、ゲート電極４を挟むシリコン基板１にソース領域及びドレイン領域となる第１及び第２の不純物拡散層５，９を形成している。図１に示すサイドウォールスペーサ８は、シリコン酸化膜６の上にシリコン窒化膜７を積層した２層構造である。
図１に、本実施の形態に係る半導体装置の断面図を示す。図１に示す半導体装置では、素子分離２により分離されたシリコン基板１の領域にＭＩＳトランジスタ（以下、単にトランジスタともいう）が形成されている。本実施の形態では、主に６５ｎｍノード世代以降のデバイスを考えている。図１に示すトランジスタは、ゲート絶縁膜３及びゲート電極４の側面にサイドウォールスペーサ８を形成し、ゲート電極４を挟むシリコン基板１にソース領域及びドレイン領域となる第１及び第２の不純物拡散層５，９を形成している。図１に示すサイドウォールスペーサ８は、シリコン酸化膜６の上にシリコン窒化膜７を積層した２層構造である。
本実施の形態に係る半導体装置では、図１に示すように、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６の端面（ソース領域及びドレイン領域側）にプロテクション膜２０がさらに形成されている。このプロテクション膜２０は、シリコン窒化膜７の下層に延在することなく、ソース領域及びドレイン領域側のシリコン酸化膜６の端面を覆っている。プロテクション膜２０は、ＨＦ溶液によりエッチングされ難いシリコン窒化膜やＳｉＯＣ膜でも良いが、シリコン酸化膜でも良い。プロテクション膜２０がシリコン酸化膜である場合には当然ＨＦ溶液によりエッチングされるが、サイドウォールスペーサ８のシリコン酸化膜６がエッチングされない程度のプロテクション膜２０の厚みを確保すれば本発明の目的を達成することは可能である。
本実施の形態に係る半導体装置では、プロテクション膜２０が設けられているため自然酸化膜を除去するＨＦ溶液（フッ酸）洗浄を行ってもシリコン酸化膜６は後退せず、図１１に示す金属膜１０を形成してもサイドウォールスペーサ８及びプロテクション膜２０の下には形成されない。そのため、本実施の形態に係る半導体装置では、熱処理を行い図１１に示す金属膜１０をシリサイド化させ金属シリサイド膜１１を形成しても、金属シリサイド膜１１が、サイドウォールスペーサ８の端部よりゲート電極４側（第２の不純物拡散層９の領域から第１の不純物拡散層５の領域へ向かう方向）に伸長し、成長することはない。
なお、プロテクション膜２０は、シリサイドプロテクション膜（シリサイド形成防止膜）である。このシリサイドプロテクション膜は、金属シリサイド層を所望の領域に形成するのに先立って、金属シリサイド層を形成しない位置のＭＩＳトランジスタのシリサイド化を防ぐ膜である。そのため、シリサイドプロテクション膜は、金属シリサイド層を形成する工程前で、且つＭＩＳトランジスタのゲート電極、サイドウォール及びソース・ドレイン領域を形成する工程後に形成されることになる。また、シリサイドプロテクション膜は、一般的にシリコン酸化膜が用いられ、金属シリサイド層を形成しない回路領域において金属とシリコンとの反応を防止するためにある程度の膜厚（例えば、５０ｎｍ）が必要となる。
次に、図４（ａ）〜（ｆ）を用いてシリサイドプロテクション膜の形成方法を説明する。まず、図４（ａ）では、同一の半導体基板上に非シリサイド領域と、シリサイド領域とが示されている。そして、図４（ｂ）では、それぞれの領域にゲート電極、サイドウォール及びソース・ドレイン領域が形成される。さらに、図４（ｃ）では、両領域を含む全面にシリサイドプロテクション膜を成膜する。
次に、図４（ｄ）では、非シリサイド領域のシリサイドプロテクション膜上のみにレジストマスクを形成し、シリサイド領域のシリサイドプロテクション膜をエッチングにより除去する。つまり、レジストマスクにより、将来金属シリコン層を形成するシリサイド領域のみをエッチングにより開口する。図４（ｅ）では、両領域を含む全面にシリサイド用のメタル膜を成膜する。つまり、非シリサイド領域では、シリサイドプロテクション膜上に、シリサイド領域では、ゲート電極、サイドウォール及びソース・ドレイン領域上にメタル膜がそれぞれ成膜される。最後に、図４（ｆ）に示すように、シリサイド化のために熱処理及び未反応のメタル膜が除去され、非シリサイド領域にはシリサイドプロテクション膜、シリサイド領域にはシリサイド層がそれぞれ形成される。
次に、本実施の形態に係る半導体装置の製造方法について説明する。まず、本実施の形態に係る半導体装置は、シリコン酸化膜６の端面にプロテクション膜２０を形成するまでの工程は、背景技術と同じである。具体的には、図１０に示す工程までは同じである。そのため、本実施の形態では、図１０までの工程の説明は省略する。
図１０の工程後、プロテクション膜２０を形成するために、ＣＶＤ法等により、絶縁膜２１（例えば、シリコン酸化膜）を成膜する。絶縁膜２１の膜厚は、例えば５〜５０ｎｍ程度とする。図２に、絶縁膜２１を成膜した半導体装置の断面を示す。なお、絶縁膜２１を成膜する前のシリコン酸化膜６の端面は、シリコン窒化膜７の端面よりも内側（ゲート電極４側）にないので、絶縁膜２１（後のプロテクション膜２０）がシリコン窒化膜７の下層に延在することはない。
次に、エッチバック法により絶縁膜２１をエッチバックし、プロテクション膜２０を形成する。このプロテクション膜２０は、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６の端面を保護する。図３に示すプロテクション膜２０では、シリコン酸化膜６の端面以外にシリコン窒化膜７の一部も覆っているが、半導体装置の特性に影響を与えない範囲であれば、プロテクション膜２０の大きさは制限されない。
その後、ＨＦ溶液（フッ酸）洗浄により、シリコン基板１表面の自然酸化膜を除去し、背景技術で説明した図１１及び図１２の工程を経て、図１に示す半導体装置が形成される。なお、上述したように、プロテクション膜２０をシリコン酸化膜で形成した場合、ＨＦ溶液（フッ酸）洗浄工程においてプロテクション膜２０の膜厚は減少することになる。しかし、形成するプロテクション膜２０の膜厚を、ＨＦ溶液（フッ酸）洗浄によりエッチングされる膜厚よりも厚く形成しておくことで、サイドウォールスペーサ８のシリコン酸化膜６のエッチングを抑制することができる。
また、プロテクション膜２０の材料を、シリコン酸化膜に代えて、シリコン窒化膜若しくはＳｉＯＣ膜を用いることで、ＨＦ溶液（フッ酸）洗浄に対するエッチング耐性が向上する。これにより、サイドウォールスペーサ８のシリコン酸化膜６のエッチングをさらに効果的に抑制することができる。
なお、ＨＦ（フッ酸）溶液による洗浄の変わりに、ＮＦ3等のフッ素を含有するガスのプラズマ処理により、表面の自然酸化膜の除去を行っても良い。その場合であっても、本実施の形態のようにプロテクション膜２０を形成することで、効果的にサイドウォールスペーサ８のシリコン酸化膜６のエッチングを抑制することができる。
以上のように、本実施の形態に係る半導体装置では、シリコン窒化膜７の下層に延在することなく、ソース領域及びドレイン領域側のシリコン酸化膜６の端面を覆うプロテクション膜２０が設けられているので、ＨＦ溶液（フッ酸）洗浄によりサイドウォールスペーサ８のシリコン酸化膜６のエッチングを抑制することができ、金属シリサイド膜１１の第１の不純物拡散層領域への侵入を抑制し、不要な接合リーク電流の増大を防止することができる。
なお、本実施の形態では、金属シリサイド膜１１について特に限定していないが、金属シリサイド膜１１にＣｏＳｉ2を用いる場合に比べてＮｉＳｉを用いる場合の方が、接合リーク電流の増大を抑制する効果が大きい。それは、ＮｉＳｉを金属シリサイド膜１１に用いる場合、ＣｏＳｉ2に比べて金属シリサイド膜１１がシリコン基板１の面方向に成長するため、ゲートエッジ部で発生するゲートエッジ成分の接合リーク電流が増大する。よって、本実施の形態に係る半導体装置では、金属シリサイド膜１１の第１の不純物拡散層領域（ゲート電極４の方向）への侵入を抑制するので、金属シリサイド膜１１にＮｉＳｉを用いる場合のゲートエッジ成分の接合リーク電流を効果的に抑制することができる。なお、ＬＤＤ（Lightly Doped Drain）構造を有する最近のトランジスタではサイドウォールスペーサ８下部では不純物のプロファイルが異なり、接合構造も異なる。
また、本実施の形態に係る半導体装置では、プロテクション膜２０形成後、シリコン基板１表面の自然酸化膜を除去するために、ＨＦ溶液（フッ酸）洗浄を行っている。この場合、ＨＦ溶液（フッ酸）洗浄を行うウェット処理装置と、その後金属膜１０（例えば、Ｎｉ）を形成するスパッタ処理装置とは装置が異なるため、両工程の間に待機時間（ストレージ）が生じてしまう。この待機時間は半導体装置の特性に影響を与えるため、上記の製造方法では待機時間の管理が必要であった。
しかし、本発明に係る半導体装置は上記の製造方法に限られず、例えばin-situ処理（大気暴露なしの処理）でシリコン基板１表面の自然酸化膜を除去する製造方法を採用しても良い。具体的に、当該製造方法は、プロテクション膜２０形成後、同一のクラスタ化装置内でケミカルドライクリーニングを行って自然酸化膜を除去し、続いて金属膜１０（例えば、Ｎｉ）を形成するスパッタ処理を行う製造方法である。当該製造方法では、ケミカルドライクリーニングとスパッタとをin-situ処理するので、待機時間の管理を必要としない。
（実施の形態２）
実施の形態１に係る半導体装置では、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６の端面にプロテクション膜２０を設け、ＨＦ溶液（フッ酸）洗浄によるシリコン酸化膜６のエッチングを抑制していた。しかし、本実施の形態に係る半導体装置では、プロテクション膜２０を設けずに、シリコン酸化膜６の膜質自体をフッ酸（ＨＦ）に対するエッチング耐性を向上させる処理を行う。
実施の形態１に係る半導体装置では、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６の端面にプロテクション膜２０を設け、ＨＦ溶液（フッ酸）洗浄によるシリコン酸化膜６のエッチングを抑制していた。しかし、本実施の形態に係る半導体装置では、プロテクション膜２０を設けずに、シリコン酸化膜６の膜質自体をフッ酸（ＨＦ）に対するエッチング耐性を向上させる処理を行う。
本実施の形態に係る半導体装置では、シリコン酸化膜６のエッチング耐性を向上させるために、図１０の工程後、窒素雰囲気中でプラズマ処理を行う。プラズマ処理の温度は、プロテクション膜２０の形成温度（例えば、４００〜５００℃）より低温（例えば、室温〜４００℃）で行われる。図５は、図１０の工程後の半導体装置が窒素雰囲気中でプラズマ処理されていることを概念的に示した図である。図５の破線は、窒素雰囲気中であることを概念的に示している。
図５に示すように、窒素雰囲気中でプラズマ処理を行うと、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６の端面（ソース領域及びドレイン領域側）が窒化され、ＳｉＯＮ膜化する。シリコン酸化膜６の端面がＳｉＯＮ膜化すると、その後のＨＦ溶液（フッ酸）洗浄に対するエッチング耐性が向上する。シリコン酸化膜６のエッチング耐性が向上すれば、シリコン酸化膜６の後退を抑制でき、不要な接合リーク電流の増大を防止することができる。
以上のように、本実施の形態に係る半導体装置は、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６の端面が窒素雰囲気中でプラズマ処理により窒化されているので、ＨＦ溶液（フッ酸）洗浄によるシリコン酸化膜６のエッチングを抑制することができ、不要な接合リーク電流の増大を防止することができる。さらに、本実施の形態に係る半導体装置は、実施の形態１に比べシリコン酸化膜６の保護効果は劣るものの、プロテクション膜２０を設ける工程を省略できるのでプロセス工程を簡略化することができる。
（実施の形態３）
実施の形態２に係る半導体装置では、窒素雰囲気中でプラズマ処理を行うことでシリコン酸化膜６の端面を窒化していた。しかし、本実施の形態に係る半導体装置では、窒素雰囲気に代えて、炭素を含有するガスの雰囲気中でプラズマ処理を行うことでシリコン酸化膜６の端面を炭化している。なお、炭素を含有するガスとしては、例えばＣＦ4，ＣＨ4，ＣＨＦ3，ＣＮ，ＣＯ2がある。
実施の形態２に係る半導体装置では、窒素雰囲気中でプラズマ処理を行うことでシリコン酸化膜６の端面を窒化していた。しかし、本実施の形態に係る半導体装置では、窒素雰囲気に代えて、炭素を含有するガスの雰囲気中でプラズマ処理を行うことでシリコン酸化膜６の端面を炭化している。なお、炭素を含有するガスとしては、例えばＣＦ4，ＣＨ4，ＣＨＦ3，ＣＮ，ＣＯ2がある。
本実施の形態に係る半導体装置では、シリコン酸化膜６のエッチング耐性を向上させるために、図１０の工程後、炭素を含有するガスの雰囲気中でプラズマ処理を行う。プラズマ処理の温度は、プロテクション膜２０の形成温度（例えば、４００〜５００℃）より低温（例えば、室温〜４００℃）で行われる。
炭素を含有するガスの雰囲気中でプラズマ処理を行うと、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６の端面（ソース領域及びドレイン領域側）が炭化され、ＳｉＯＣ膜化する。シリコン酸化膜６の端面がＳｉＯＣ膜化すると、その後のＨＦ溶液（フッ酸）洗浄に対するエッチング耐性が向上する。シリコン酸化膜６のエッチング耐性が向上すれば、シリコン酸化膜６の後退を抑制でき、不要な接合リーク電流の増大を防止することができる。
以上のように、本実施の形態に係る半導体装置は、サイドウォールスペーサ８の最下層に位置するシリコン酸化膜６の端面が炭素を含有するガスの雰囲気中でプラズマ処理により炭化されているので、ＨＦ溶液（フッ酸）洗浄によるシリコン酸化膜６のエッチングを抑制することができ、不要な接合リーク電流の増大を防止することができる。さらに、本実施の形態に係る半導体装置は、実施の形態１に比べシリコン酸化膜６の保護効果は劣るものの、プロテクション膜２０を設ける工程を省略できるのでプロセス工程を簡略化することができる。
（実施の形態４）
実施の形態１乃至実施の形態３に係る半導体装置では、サイドウォールスペーサ８の最下層をシリコン酸化膜６で形成していた。そのため、ＨＦ溶液（フッ酸）洗浄によりシリコン酸化膜６がエッチングされる。そこで、本実施の形態に係る半導体装置では、フッ酸に対するエッチング耐性に優れたＳｉＯＣ膜をシリコン酸化膜６に代えて採用している。
実施の形態１乃至実施の形態３に係る半導体装置では、サイドウォールスペーサ８の最下層をシリコン酸化膜６で形成していた。そのため、ＨＦ溶液（フッ酸）洗浄によりシリコン酸化膜６がエッチングされる。そこで、本実施の形態に係る半導体装置では、フッ酸に対するエッチング耐性に優れたＳｉＯＣ膜をシリコン酸化膜６に代えて採用している。
背景技術で説明した図９の工程において、シリコン酸化膜６を形成する代わりに図６に示すようにＣＶＤ法によりＳｉＯＣ膜（シリコン炭酸化膜）３０を形成する。このＳｉＯＣ膜３０は、層間絶縁膜として既に実用化されている周知のＣＶＤ法により形成すれば良い。ＳｉＯＣ膜３０の上にシリコン窒化膜７を形成し、ＳｉＯＣ膜３０及びシリコン窒化膜７に対して工ッチバック法を用いることで、ゲート絶縁膜３及びゲート電極４の側面を覆うサイドウォールスペーサ８を形成している。図６に示すように、サイドウォールスペーサ８は、下層のＳｉＯＣ膜３０上にシリコン窒化膜７が積層された構成である。なお、サイドウォールスペーサ８は、図６の例では２層構造であるが、最下層をＳｉＯＣ膜３０とした３層以上の多層構造でも良い。
ＳｉＯＣ膜３０はフッ酸（ＨＦ）に対するエッチング耐性に優れているため、金属膜１０の形成前に行うＨＦ溶液（フッ酸）洗浄工程で、サイドウォールスペーサ８の最下層であるＳｉＯＣ膜３０の後退を防止できる。これにより、金属シリサイド膜１１の第１の不純物拡散層領域への侵入を抑制し、不要は接合リーク電流の増大を防止することができる。シリコン酸化膜６の変わりにＳｉＯＣ膜３０を形成するため、別途プロテクション膜２０を設ける必要がなく、工程をより簡略化することが可能となる。
１ シリコン基板、２ 素子分離、３ ゲート絶縁膜、４ ゲート電極、５ 第１の不純物拡散層、６ シリコン酸化膜、７ シリコン窒化膜、８ サイドウオールスペーサ、９ 第２の不純物拡散層、１０ 金属膜、１１ 金属シリサイド膜、２０ プロテクション膜、２１ 絶縁膜、３０ ＳｉＯＣ膜。
Claims (10)
- 半導体基板と、
前記半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面を覆うように形成され、最下層がシリコン酸化膜で、前記シリコン酸化膜上にシリコン窒化膜が形成された少なくとも２層からなるサイドウォールスペーサと、
前記ゲート電極を挟む前記半導体基板の主面に形成されたソース領域及びドレイン領域と、
前記シリコン窒化膜の下層に延在することなく、前記ソース領域及び前記ドレイン領域側の前記シリコン酸化膜の端面を覆うプロテクション膜と、
前記ゲート電極に対して前記プロテクション膜よりも外側の前記ソース領域及び前記ドレイン領域に形成される金属シリサイド層とを備える半導体装置。 - 請求項１に記載の半導体装置であって、
前記プロテクション膜がシリコン酸化膜であることを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記プロテクション膜がシリコン窒化膜であることを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記プロテクション膜がＳｉＯＣ膜であることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面を覆うように形成され、最下層がシリコン酸化膜で、前記シリコン酸化膜上にシリコン窒化膜が形成された少なくとも２層からなるサイドウォールスペーサと、
前記ゲート電極を挟む前記半導体基板の主面に形成されたソース領域及びドレイン領域と、
前記ゲート電極に対して前記サイドウォールスペーサよりも外側の前記ソース領域及び前記ドレイン領域に形成される金属シリサイド層とを備え、
前記シリコン酸化膜は、少なくとも前記ソース領域及び前記ドレイン領域側の端面が窒化されている半導体装置。 - 半導体基板と、
前記半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面を覆うように形成され、最下層がシリコン酸化膜で、前記シリコン酸化膜上にシリコン窒化膜が形成された少なくとも２層からなるサイドウォールスペーサと、
前記ゲート電極を挟む前記半導体基板の主面に形成されたソース領域及びドレイン領域と、
前記ゲート電極に対して前記サイドウォールスペーサよりも外側の前記ソース領域及び前記ドレイン領域に形成される金属シリサイド層とを備え、
前記シリコン酸化膜は、少なくとも前記ソース領域及び前記ドレイン領域側の端面が炭化されている半導体装置。 - 半導体基板と、
前記半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面を覆うように形成され、最下層がＳｉＯＣ膜で、複数層からなるサイドウォールスペーサと、
前記ゲート電極を挟む前記半導体基板の主面に形成されたソース領域及びドレイン領域と、
前記ゲート電極に対して前記サイドウォールスペーサよりも外側の前記ソース領域及び前記ドレイン領域に形成される金属シリサイド層とを備える半導体装置。 - 半導体基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を挟む前記半導体基板の主面にソース領域及びドレイン領域を形成する工程と、
前記ゲート電極の側面を覆うように形成され、最下層がシリコン酸化膜で、前記シリコン酸化膜上にシリコン窒化膜が形成された少なくとも２層からなるサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを形成後に、絶縁膜を成膜し、当該前記絶縁膜をエッチバックすることにより、少なくとも前記ソース領域及び前記ドレイン領域側の前記シリコン酸化膜の端面を覆うプロテクション膜を形成する工程と、
前記ゲート電極に対して前記サイドウォールスペーサよりも外側の前記ソース領域及び前記ドレイン領域に金属シリサイド層を形成する工程とを備える半導体装置の製造方法。 - 半導体基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を挟む前記半導体基板の主面にソース領域及びドレイン領域を形成する工程と、
前記ゲート電極の側面を覆うように形成され、最下層がシリコン酸化膜で、前記シリコン酸化膜上にシリコン窒化膜が形成された少なくとも２層からなるサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを形成後に、窒素を含有する雰囲気でプラズマ処理することにより、少なくとも前記ソース領域及び前記ドレイン領域側の前記シリコン酸化膜の端面を窒化する工程と、
前記ゲート電極に対して前記サイドウォールスペーサよりも外側の前記ソース領域及び前記ドレイン領域に金属シリサイド層を形成する工程とを備える半導体装置の製造方法。 - 半導体基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を挟む前記半導体基板の主面にソース領域及びドレイン領域を形成する工程と、
前記ゲート電極の側面を覆うように形成され、最下層がシリコン酸化膜で、前記シリコン酸化膜上にシリコン窒化膜が形成された少なくとも２層からなるサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを形成後に、炭素を含有するガスの雰囲気でプラズマ処理することにより、少なくとも前記ソース領域及び前記ドレイン領域側の前記シリコン酸化膜の端面を炭化する工程と、
前記ゲート電極に対して前記サイドウォールスペーサよりも外側の前記ソース領域及び前記ドレイン領域に金属シリサイド層を形成する工程とを備える半導体装置の製造方法。
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