JP2007019206A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】シリサイド形成領域における狭ゲート電極間の金属シリサイド膜の確保と、非シリサイド形成領域におけるシリサイド化反応防止を両立させる。
【解決手段】半導体装置１０１上にゲート電極１０３を形成し、表面が露出している半導体基板１０１に不純物拡散層１０４を形成する。次に、半導体基板１０１上にプラズマ酸化膜１１１及びＣＶＤ酸化膜１１２を形成する。次に、シリサイド形成領域においてダブルサイドウォール１１２ａを形成する。次に、ウェットエッチングにより、シリサイド形成領域においてダブルサイドウォール１１１ａを形成し、非シリサイド形成領域においてＣＶＤ酸化膜１１２を除去する。次に、半導体基板１０１上に高融点金属膜１１３を形成する。次に、シリサイド形成領域において金属シリサイド膜１１４ａ及び金属シリサイド膜１１４ｂを形成する。
【選択図】図２

Description

本発明は金属シリサイド層を有する半導体装置及びその製造方法に関するものであって、特に、サリサイド技術に関するものである。

近年の半導体装置の製造方法においては、回路素子の高速化を実現するため、ゲート電極やソース／ドレイン領域の不純物拡散層に金属シリサイド層を形成して低抵抗化するサリサイドプロセスが用いられている。ここで、ゲート電極やソース／ドレイン領域の不純物拡散層を抵抗素子として使用する場合には、それらはシリサイド化しない方が適している。そこで、同一のシリコン基板上にシリサイド素子と非シリサイド素子の両方を形成する半導体装置の製造方法が用いられている。

図５（ａ）〜図６は従来のサリサイドプロセスによる半導体装置の製造方法の各工程を示す断面図である。図５（ａ）〜図６において、左側はシリサイド素子を形成するシリサイド形成領域Ｒｓｉｌｉを示し、右側は非シリサイド素子を形成する非シリサイド形成領域Ｒｎｏｎを示している。

まず、図５（ａ）に示すように、シリコン基板１上に、ＳＴＩ分離法により、素子分離酸化膜２を形成する。次に、素子分離酸化膜２に囲まれた活性領域に、熱酸化法により、ゲート酸化膜（図示せず）を成長させる。次に、ゲート酸化膜上に、ＣＶＤ法によりポリシリコン膜を成長させ、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極３を形成する。次に、ゲート電極間に露出しているシリコン基板１に、フォトリソグラフィー法及びイオン注入法により、低濃度の浅い不純物拡散層４を形成する。次に、ＣＶＤ法を用いて、ゲート電極３を覆うようにシリコン酸化膜とシリコン窒化膜を順次堆積する。次に、エッチング技術を用いて、ゲート酸化膜の側面にシリコン酸化膜からなる酸化膜サイドウォール５と、シリコン窒化膜からなる窒化膜サイドウォール６を形成する。

次に、図５（ｂ）に示すように、ＣＶＤ法により、シリサイド反応を抑制するためのシリサイドプロテクション膜としてＣＶＤ酸化膜７を形成する。

次に、図５（ｃ）に示すように、非シリサイド形成領域Ｒｎｏｎにおいて、フォトリソグラフィー法及びドライエッチング法により、レジストパターン８を形成する。その後、レジストパターン８をエッチングマスクとして、異方性エッチングにより、シリサイド形成領域ＲｓｉｌｉにおけるＣＶＤ酸化膜７を除去する。このとき、シリサイド形成領域Ｒｓｉｌｉにおいて、窒化膜サイドウォール６の外側にさらにダブルサイドウォール７ａが形成される。このダブルサイドウォール７ａは、窒化膜サイドウォール６に挟まれた不純物拡散層４上の領域を覆う。その後、シリコン基板１の表面の清浄を行う。

次に、図５（ｄ）に示すように、Ａｒ逆スパッタ法等により、シリコン基板１の表面全体にＮｉ、Ｃｏ又はＴｉ等からなる高融点金属膜９を堆積する。

次に、図６に示すように、適当な熱処理を加えることにより、シリサイド形成領域Ｒｓｉｌｉにおける高融点金属膜９と、ゲート電極３及び不純物拡散層４との接触している部分のシリサイド化反応を行い、ゲート電極３上に金属シリサイド層１０ａを形成し、不純物拡散層４上に金属シリサイド層１０ｂを形成する。その後、選択エッチングにより、硫酸過水等を用いて、未反応の高融点金属膜９を除去する。これにより、シリサイド形成領域Ｒｓｉｌｉにシリサイド素子を形成し、非シリサイド形成領域Ｒｎｏｎに非シリサイド素子を形成する。

なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１が知られている。
特開２００４−１４６６１６号公報

しかしながら、従来のサリサイドプロセスによる半導体装置の製造方法には、以下のような問題がある。

従来のサリサイドプロセスによる半導体装置の製造方法では、図５（ｃ）に示す工程において、狭ゲート電極間の窒化膜サイドウォール６に挟まれた不純物拡散層４上の領域は、窒化膜サイドウォール６が近接して対向するために狭くなる。そのため、図５（ｃ）に示す工程において、異方性エッチングにより形成されるダブルサイドウォール７ａが窒化膜サイドウォール６に挟まれた不純物拡散層４上の領域をほとんど全て覆ってしまう。これにより、図５（ｄ）に示す工程において、窒化膜サイドウォール６に挟まれた不純物拡散層４上の領域に堆積される高融点金属膜９の段差被覆性（カバレッジ）が低下する。このため、シリサイド形成領域Ｒｓｉｌｉにおいて、図６に示す工程で、シリサイド化反応が十分に行われず、金属シリサイド層１０ｂが確保されないため、シリサイド抵抗が上昇する。このため、狭ゲート電極間の金属シリサイド層１０ｂの形成が困難となる。

一方、シリサイド形成領域Ｒｓｉｌｉにおける狭ゲート電極間において、ダブルサイドウォール７ａをウェットエッチングにより後退させることにより金属シリサイド層１０ｂを確保しようとした場合、ダブルサイドウォール７ａの後退とともに、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜７の膜厚が減ってしまう。これにより、非シリサイド形成領域Ｒｎｏｎにおけるシリサイドプロテクション膜としてのＣＶＤ酸化膜７の膜厚の確保ができなくなる。

特に、トランジスタ性能の劣化を防止するために５００℃以下の低温プロセスでＣＶＤ酸化膜７を形成した場合には、ＨＦ系（希ふっ酸やバッファードふっ酸等）のウェットエッチングによるエッチレートが熱酸化膜のエッチレートに比べて５〜３０倍と大きくなるため、シリサイド形成領域Ｒｓｉｌｉにおけるダブルサイドウォール７ａの後退と非シリサイド形成領域Ｒｎｏｎにおけるシリサイドプロテクション膜の膜厚の確保を両立させることが困難となる。

また、非シリサイド形成領域Ｒｎｏｎにおいて抵抗素子を形成する場合、Ｎ型またはＰ型にドーパントされた不純物の活性化熱処理時の不純物の外方拡散により、抵抗素子の抵抗ばらつきが生じやすい。一方、外方拡散防止のため、ＣＶＤ酸化膜等を被膜した状態で活性化熱処理を行った場合には、ＣＶＤ酸化膜の膜ストレスの影響により、サイドウォールエッジでの欠陥が発生しやすく、トランジスタ性能劣化や、信頼性不良が発生する。

本発明は、シリサイド形成領域における狭ゲート電極間の金属シリサイド層の確保と非シリサイド形成領域におけるシリサイド化反応防止の両立を可能にし、トランジスタ性能低下や信頼性劣化を生じさせることなくチップ面積を縮小し、また、抵抗素子の抵抗ばらつきを低減する半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するために、本発明における第１の半導体装置の製造方法は、シリサイド領域に形成された絶縁ゲート形トランジスタと非シリサイド領域に形成された抵抗素子とを有する半導体装置の製造方法において、シリコン基板上にゲート電極を形成する工程と、ゲート電極の側壁に第１のサイドウォールを形成する工程と、ゲート電極間に挟まれたシリコン基板に不純物拡散層を形成する工程と、不純物拡散層を形成した後に、シリコン基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の絶縁膜よりもウェットエッチングレートの大きい第２の絶縁膜を形成する工程と、非シリサイド領域の第２の絶縁膜上にレジストパターンを形成する工程と、レジストパターンをマスクにして異方性エッチングを行うことで、シリサイド領域のゲート電極の側壁に第１の絶縁膜及び第２の絶縁膜からなる第２のサイドウォールを形成する工程と、レジストパターンを除去する工程と、第１の絶縁膜をエッチングストッパーにしてウェットエッチングを行うことで、第２の絶縁膜を選択的に除去し、非シリサイド領域に第１の絶縁膜からなるプロテクション膜を形成する工程と、シリサイド領域のゲート電極上及び拡散層上に金属シリサイド層を形成する工程とを備えることを特徴とする。

これにより、第１の絶縁膜が第１のサイドウォール除去時のストッパー及びシリサイド化反応時のマスクとして機能するため、シリサイド領域における狭ゲート電極間の金属シリサイド層の確保と、非シリサイド領域におけるシリサイド化反応防止とを両立することができる。

また、本発明における第２の半導体装置の製造方法は、シリサイド領域に形成された絶縁ゲート形トランジスタと非シリサイド領域に形成された抵抗素子とを有する半導体装置の製造方法において、シリコン基板上にゲート電極を形成する工程と、ゲート電極の側壁に第１のサイドウォールを形成する工程と、ゲート電極間に挟まれたシリコン基板に不純物を注入する工程と、不純物を注入した後に、シリコン基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜を形成した後に、シリコン基板に熱処理を行うことで、不純物を活性化してシリコン基板に不純物拡散層を形成する工程と、第１の絶縁膜上に第１の絶縁膜よりもウェットエッチングレートの大きい第２の絶縁膜を形成する工程と、非シリサイド領域の第２の絶縁膜上にレジストパターンを形成する工程と、レジストパターンをマスクにして異方性エッチングを行うことで、シリサイド領域のゲート電極の側壁に第１の絶縁膜及び第２の絶縁膜からなる第２のサイドウォールを形成する工程と、レジストパターンを除去する工程と、第１の絶縁膜をエッチングストッパーにしてウェットエッチングを行うことで、第２の絶縁膜を選択的に除去し、非シリサイド領域に第１の絶縁膜からなるプロテクション膜を形成する工程と、シリサイド領域のゲート電極上及び拡散層上に金属シリサイド層を形成する工程とを備えることを特徴とする。

これにより、第１の絶縁膜が第１のサイドウォール除去時のストッパー及びシリサイド化反応時のマスクとして機能するため、シリサイド領域における狭ゲート電極間の金属シリサイド層の確保と、非シリサイド領域におけるシリサイド化反応防止とを両立することができる。

さらに、第１の絶縁膜が拡散層の熱処理時のカバー膜としても機能するため、トランジスタ性能低下や信頼性劣化を生じさせることなくチップ面積を縮小し、また、抵抗素子の抵抗ばらつきを抑制することができる。

上記の半導体装置の製造方法において、第１の絶縁膜はプラズマ酸化膜又はプラズマ窒化膜からなり、第２の絶縁膜はＣＶＤ酸化膜からなることが好ましい。

また、上記の半導体装置の製造方法において、第１の絶縁膜の膜厚は１〜５ｎｍであることが好ましい。

次に、本発明における半導体装置は、シリサイド領域に形成された絶縁ゲート形トランジスタと非シリサイド領域に形成された抵抗素子とを有する半導体装置において、トランジスタは、シリコン基板上に形成されたゲート電極と、ゲート電極の側壁に形成された第１のサイドウォールと、ゲート電極間に挟まれたシリコン基板に形成された不純物拡散層と、第１のサイドウォールの側壁に形成された第２のサイドウォールと、ゲート電極上及び拡散層上に形成された金属シリサイド層とを備え、抵抗素子は、ゲート電極又は不純物拡散層からなり、その上部にプロテクション膜を備え、第２のサイドウォール及びプロテクション膜は、プラズマ酸化膜又はプラズマ窒化膜からなることを特徴とする。

これにより、シリサイド領域では隣接するゲート電極間が狭くならないため、十分な金属シリサイド層を確保することができる。また、非シリサイド領域ではプロテクション膜を薄くすることができるため、この膜の膜ストレスが低減されてトランジスタ性能や信頼性劣化を生じさせることなく、チップを縮小し、また、抵抗素子の抵抗ばらつきを抑制することができる。

上記の半導体装置の製造方法において、プラズマ酸化膜又はプラズマ窒化膜の膜厚は１〜５ｎｍであることが好ましい。

本発明の半導体装置及びその製造方法によると、シリサイド形成領域における狭ゲート電極間の金属シリサイド層の確保と、非シリサイド形成領域におけるシリサイド化反応防止を両立することが可能になる。また、トランジスタ性能低下や信頼性劣化を生じさせることなくチップ面積の縮小を可能にし、また、非シリサイド形成領域における抵抗素子の抵抗ばらつきを抑制することが可能となる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。

図１（ａ）〜図２（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。図１（ａ）〜図２（ｃ）において、左側はシリサイド素子を形成するシリサイド形成領域Ｒｓｉｌｉを示し、右側は非シリサイド素子を形成する非シリサイド形成領域Ｒｎｏｎを示している。

まず、図１（ａ）に示すように、シリコン基板１０１上に、ＳＴＩ分離法により、素子分離酸化膜１０２を形成する。次に、素子分離酸化膜１０２に囲まれた活性領域に、熱酸化法により、ゲート酸化膜（図示せず）を成長させる。次に、ゲート酸化膜上に、ＣＶＤ法により、ポリシリコン膜を成長し、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極１０３を形成する。次に、ゲート電極間に露出しているシリコン基板１０１に、フォトリソグラフィー法及びイオン注入法により、低濃度の浅い不純物拡散層１０４を形成する。次に、ＣＶＤ法を用いて、ゲート電極１０３を覆うようにシリコン酸化膜とシリコン窒化膜を順次堆積する。次に、エッチング技術を用いて、ゲート酸化膜の側面にシリコン酸化膜からなる酸化膜サイドウォール１０５と、シリコン窒化膜からなる窒化膜サイドウォール１０６を形成する。

次に、図１（ｂ）に示すように、常温〜５００℃の基板温度で、酸素プラズマ中で酸化処理を行い、厚さ１〜５ｎｍのプラズマ酸化膜１１１を形成する。

次に、図１（ｃ）に示すように、５００℃以下のＣＶＤ法により、プラズマ酸化膜１１１上に厚さ３０〜６０ｎｍのＣＶＤ酸化膜１１２を形成する。

次に、図１（ｄ）に示すように、非シリサイド形成領域Ｒｎｏｎにおいて、フォトリソグラフィー法及びドライエッチング法により、レジストパターン１０８を形成する。その後、レジストパターン１０８をエッチングマスクとして、異方性エッチングにより、シリサイド形成領域ＲｓｉｌｉにおけるＣＶＤ酸化膜１１２及びプラズマ酸化膜１１１を除去する。このとき、シリサイド形成領域Ｒｓｉｌｉの窒化膜サイドウォール１０６の外側にはプラズマ酸化膜１１１とＣＶＤ酸化膜１１２から成るダブルサイドウォール１１２ａが形成される。このダブルサイドウォール１１２ａは、ゲート電極１０３で挟まれた不純物拡散層１０４を覆うものであり、ダブルサイドウォール１１２ａの横方向の寸法は、堆積したＣＶＤ酸化膜１１２の膜厚の約１／２、１５〜３０ｎｍとなっている。

次に、図２（ａ）に示すように、レジストパターン１０８を除去した後に、ウェットエッチング法により、希ふっ酸又はバッファードふっ酸を用いて、シリサイド形成領域Ｒｓｉｌｉにおけるダブルサイドウォール１１２ａを後退させてダブルサイドウォール１１１ａを形成するとともに、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜１１２を除去する。このとき、プラズマ酸化膜１１１のエッチングレートはＣＶＤ酸化膜１１２のエッチングレートよりも遅く、約１０〜２０倍のエッチングレート差を持たせることが可能であるため、ダブルサイドウォール１１２ａのＣＶＤ酸化膜１１２の幅に合わせて、エッチング量を調整することができる。これにより、プラズマ酸化膜１１１が現れた時点で自己整合的にエッチングを止めることが可能となる。ここで、不純物拡散層１０４上のダブルサイドウォール１１１ａの横方向の寸法は、１〜５ｎｍとなる。

次に、図２（ｂ）に示すように、Ａｒ逆スパッタ法等により、シリコン基板１０１の表面全体にＮｉ、Ｃｏ又はＴｉ等からなる高融点金属膜１１３を堆積する。このとき、互いに隣接する窒化膜サイドウォール１０６間のスペースが５０ｎｍ以下となるような狭ゲート電極間の窒化膜サイドウォール１０６に挟まれた不純物拡散層１０４上の領域においても高融点金属膜１１３を埋め込むことが可能となる。

次に、図２（ｃ）に示すように、適切な熱処理を加えることにより、シリサイド形成領域Ｒｓｉｌｉにおける高融点金属膜１１３と、ゲート電極１０３及び不純物拡散層１０４との接触している部分のシリサイド化反応を行い、ゲート電極１０３上に金属シリサイド層１１４ａを形成し、不純物拡散層１０４上に金属シリサイド層１１４ｂを形成する。このとき、非シリサイド形成領域Ｒｎｏｎにおいてはプラズマ酸化膜１１１がシリサイドプロテクション膜として働くため、シリサイド化を防止することができる。その後、選択エッチングにより、硫酸過水等を用いて未反応の高融点金属膜１１３を除去する。これにより、シリサイド形成領域Ｒｓｉｌｉにシリサイド素子を形成し、非シリサイド形成領域Ｒｎｏｎに非シリサイド素子を形成する。

本発明の第１の実施形態によると、プラズマ酸化膜１１１がダブルサイドウォール１１２ａ除去時のウェットエッチングのストッパーとして機能するため、シリサイド形成領域Ｒｓｉｌｉにおける狭ゲート電極間の金属シリサイド層１１４ｂの確保と、非シリサイド形成領域Ｒｎｏｎにおけるシリサイド化反応防止とを両立することが可能になる。

なお、図２（ｂ）に示す工程において、シリサイドプロテクション膜としてプラズマ酸化膜１１１を用いたが、常温〜５００℃、窒素プラズマ中で窒化処理を行って得られるプラズマ窒化膜を用いても、同様の効果が得られる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。

図３（ａ）〜図４（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。図３（ａ）〜図４（ｄ）において、左側はシリサイド素子を形成するシリサイド形成領域Ｒｓｉｌｉを示し、右側は非シリサイド素子を形成する非シリサイド形成領域Ｒｎｏｎを示している。

まず、図３（ａ）に示すように、シリコン基板１０１上に、ＳＴＩ分離法により、素子分離酸化膜１０２を形成する。次に、素子分離酸化膜１０２に囲まれた活性領域に、熱酸化法により、ゲート酸化膜（図示せず）を成長させる。次に、ゲート酸化膜上に、ＣＶＤ法により、ポリシリコン膜を成長し、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極１０３を形成する。次に、ゲート電極間に露出しているシリコン基板１０１に、フォトリソグラフィー法及びイオン注入法により、低濃度の浅い不純物拡散層２０１を形成する。このとき、シリコン基板１０１に対して熱処理は行わず、不純物拡散層２０１を不活性な状態にしておく。次に、ＣＶＤ法を用いて、ゲート電極１０３を覆うようにシリコン酸化膜とシリコン窒化膜を順次堆積する。次に、エッチング技術を用いて、ゲート酸化膜の側面にシリコン酸化膜からなる酸化膜サイドウォール１０５と、シリコン窒化膜からなる窒化膜サイドウォール１０６を形成する。

次に、図３（ｂ）に示すように、常温〜５００℃の基板温度で、酸素プラズマ中で酸化処理を行い、厚さ１〜５ｎｍのプラズマ酸化膜２１１を形成する。

次に、図３（ｃ）に示すように、熱処理を行い、不純物拡散層２０１を活性化して不純物拡散層２０２を形成する。このとき、プラズマ酸化膜２１１が不純物拡散層２０１のカバー膜として働くことで、不純物の外方拡散を抑制する。また、プラズマ酸化膜２１１は１〜５ｎｍと薄く、膜ストレスが低いため、熱処理時に生じるストレス開放による窒化膜サイドウォール１０６のエッジ部での結晶欠陥の発生を抑制することが可能となる。

次に、図３（ｄ）に示すように、５００℃以下のＣＶＤ法により、プラズマ酸化膜２１１上に厚さ３０〜６０ｎｍのＣＶＤ酸化膜２１２を形成する。

次に、図４（ａ）に示すように、非シリサイド形成領域Ｒｎｏｎにおいて、フォトリソグラフィー法及びドライエッチング法により、レジストパターン１０８を形成する。その後、レジストパターン１０８をエッチングマスクとして、異方性エッチングにより、シリサイド形成領域ＲｓｉｌｉにおけるＣＶＤ酸化膜２１２及びプラズマ酸化膜２１１を除去する。このとき、シリサイド形成領域Ｒｓｉｌｉの窒化膜サイドウォール１０６の外側にはプラズマ酸化膜２１１とＣＶＤ酸化膜２１２から成るダブルサイドウォール２１２ａが形成される。このダブルサイドウォール２１２ａは、ゲート電極１０３で挟まれた不純物拡散層２０２を覆うものであり、ダブルサイドウォール２１２ａの横方向の寸法は、堆積したＣＶＤ酸化膜２１２の膜厚の約１／２、１５〜３０ｎｍとなっている。

次に、図４（ｂ）に示すように、レジストパターン１０８を除去した後に、ウェットエッチング法により、希ふっ酸又はバッファードふっ酸を用いて、シリサイド形成領域Ｒｓｉｌｉにおいてダブルサイドウォール２１２ａを後退させてダブルサイドウォール２１１ａを形成するとともに、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜２１２を除去する。このとき、プラズマ酸化膜２１１のエッチングレートはＣＶＤ酸化膜２１２のエッチングレートよりも遅く、約１０〜２０倍のエッチングレート差を持たせることが可能であるため、ダブルサイドウォール２１２ａのＣＶＤ酸化膜２１２の幅に合わせて、エッチング量を調整することができる。これにより、プラズマ酸化膜２１１が現れた時点で自己整合的にエッチングを止めることが可能となる。ここで、不純物拡散層２０２上のダブルサイドウォール２１１ａの横方向の寸法は、１〜５ｎｍとなる。

次に、図４（ｃ）に示すように、Ａｒ逆スパッタ法等により、シリコン基板１０１の表面全体にＮｉ、Ｃｏ又はＴｉ等からなる高融点金属膜１１３を堆積する。このとき、互いに隣接する窒化膜サイドウォール１０６間のスペースが５０ｎｍ以下となるような狭ゲート電極間の窒化膜サイドウォール１０６に挟まれた不純物拡散層２０２上の領域においても高融点金属膜１１３を埋め込むことが可能となる。

次に、図４（ｄ）に示すように、適切な熱処理を加えることにより、シリサイド形成領域Ｒｓｉｌｉにおける高融点金属膜１１３と、ゲート電極１０３及び不純物拡散層２０２との接触している部分のシリサイド化反応を行い、ゲート電極１０３上に金属シリサイド層１１４ａを形成し、不純物拡散層２０２上に金属シリサイド層１１４ｂを形成する。このとき、非シリサイド形成領域Ｒｎｏｎにおいてはプラズマ酸化膜２１１がシリサイドプロテクション膜として働くため、シリサイド化反応を防止することができる。その後、選択エッチングにより、硫酸過水等を用いて未反応の高融点金属膜１１３を除去する。これにより、シリサイド形成領域Ｒｓｉｌｉにシリサイド素子を形成し、非シリサイド形成領域Ｒｎｏｎに非シリサイド素子を形成する。

本発明の第２の実施形態によると、プラズマ酸化膜２１１がダブルサイドウォール２１２ａ除去時のウェットエッチングのストッパーとして機能するため、シリサイド形成領域Ｒｓｉｌｉにおける狭ゲート電極間の金属シリサイド層１１４ｂの確保と、非シリサイド形成領域Ｒｎｏｎにおけるシリサイド化反応防止とを両立することが可能になる。

また、本発明の第２の実施形態によると、プラズマ酸化膜２１１を不純物拡散層２０２の活性化熱処理時のカバー膜として機能させることで、トランジスタ性能低下や信頼性劣化を生じさせることなく、抵抗素子の抵抗ばらつきを抑制することが可能となる。

なお、図３（ｂ）に示す工程において、カバー膜及びシリサイドプロテクション膜としてプラズマ酸化膜２１１を用いたが、常温〜５００℃、窒素プラズマ中で窒化処理を行って得られるプラズマ窒化膜を用いても、同様の効果が得られる。

以上説明したように、本発明は、シリサイド素子と非シリサイド素子とを有する半導体装置等に有用である。

本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図 本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図 本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図 本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図 従来の半導体装置の製造方法の各工程を示す断面図 従来の半導体装置の製造方法の各工程を示す断面図

符号の説明

１０１ シリコン基板
１０２ 素子分離酸化膜
１０３ ゲート電極
１０４ 不純物拡散層
１０５ 酸化膜サイドウォール
１０６ 窒化膜サイドウォール
１０８ レジストパターン
１１１ プラズマ酸化膜
１１１ａ ダブルサイドウォール
１１２ ＣＶＤ酸化膜
１１２ａ ダブルサイドウォール
１１３ 高融点金属膜
１１４ａ 金属シリサイド層
１１４ｂ 金属シリサイド層
２０１ 不純物拡散層
２０２ 不純物拡散層
２１１ プラズマ酸化膜
２１１ａ ダブルサイドウォール
２１２ ＣＶＤ酸化膜
２１２ａ ダブルサイドウォール

Claims (6)

1. シリサイド領域に形成された絶縁ゲート形トランジスタと非シリサイド領域に形成された抵抗素子とを有する半導体装置の製造方法において、
   シリコン基板上にゲート電極を形成する工程と、
   前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、
   前記ゲート電極間に挟まれた前記シリコン基板に不純物拡散層を形成する工程と、
   前記不純物拡散層を形成した後に、前記シリコン基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に前記第１の絶縁膜よりもウェットエッチングレートの大きい第２の絶縁膜を形成する工程と、
   前記非シリサイド領域の前記第２の絶縁膜上にレジストパターンを形成する工程と、
   前記レジストパターンをマスクにして異方性エッチングを行うことで、前記シリサイド領域の前記ゲート電極の側壁に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のサイドウォールを形成する工程と、
   前記レジストパターンを除去する工程と、
   前記第１の絶縁膜をエッチングストッパーにしてウェットエッチングを行うことで、前記第２の絶縁膜を選択的に除去し、前記非シリサイド領域に前記第１の絶縁膜からなるプロテクション膜を形成する工程と、
   前記シリサイド領域の前記ゲート電極上及び前記拡散層上に金属シリサイド層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
2. シリサイド領域に形成された絶縁ゲート形トランジスタと非シリサイド領域に形成された抵抗素子とを有する半導体装置の製造方法において、
   シリコン基板上にゲート電極を形成する工程と、
   前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、
   前記ゲート電極間に挟まれた前記シリコン基板に不純物を注入する工程と、
   前記不純物を注入した後に、前記シリコン基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜を形成した後に、前記シリコン基板に熱処理を行うことで、前記不純物を活性化して前記シリコン基板に不純物拡散層を形成する工程と、
   前記第１の絶縁膜上に前記第１の絶縁膜よりもウェットエッチングレートの大きい第２の絶縁膜を形成する工程と、
   前記非シリサイド領域の前記第２の絶縁膜上にレジストパターンを形成する工程と、
   前記レジストパターンをマスクにして異方性エッチングを行うことで、前記シリサイド領域の前記ゲート電極の側壁に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のサイドウォールを形成する工程と、
   前記レジストパターンを除去する工程と、
   前記第１の絶縁膜をエッチングストッパーにしてウェットエッチングを行うことで、前記第２の絶縁膜を選択的に除去し、前記非シリサイド領域に前記第１の絶縁膜からなるプロテクション膜を形成する工程と、
   前記シリサイド領域の前記ゲート電極上及び前記拡散層上に金属シリサイド層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   前記第１の絶縁膜はプラズマ酸化膜又はプラズマ窒化膜からなり、
   前記第２の絶縁膜はＣＶＤ酸化膜からなることを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法において、
   前記第１の絶縁膜の膜厚は１〜５ｎｍであることを特徴とする半導体装置の製造方法。
5. シリサイド領域に形成された絶縁ゲート形トランジスタと非シリサイド領域に形成された抵抗素子とを有する半導体装置において、
   前記トランジスタは、シリコン基板上に形成されたゲート電極と、前記ゲート電極の側壁に形成された第１のサイドウォールと、前記ゲート電極間に挟まれた前記シリコン基板に形成された不純物拡散層と、前記第１のサイドウォールの側壁に形成された第２のサイドウォールと、前記ゲート電極上及び前記拡散層上に形成された金属シリサイド層とを備え、
   前記抵抗素子は、前記ゲート電極又は前記不純物拡散層からなり、その上部にプロテクション膜を備え、
   前記第２のサイドウォール及び前記プロテクション膜は、プラズマ酸化膜又はプラズマ窒化膜からなることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記プラズマ酸化膜又は前記プラズマ窒化膜の膜厚は１〜５ｎｍであることを特徴とする半導体装置。

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