KR100752200B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 게이트 절연막 형성 후, 상기 게이트 절연막의 일부분 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극이 형성된 상기 기판 전면에 비살리사이드막(non-salicide)을 형성한 후, 상기 비살리사이드막에서 살리사이드막이 형성되지 않을 부분을 식각하는 단계와, 살리사이드막을 형성할 영역에 대해 습식 공정 및 전 세정 공정(pre-clean)을 수행하는 단계와, 상기 게이트 전극 및 소스/드레인 상부에 살리사이드막을 형성하는 단계와, 상기 살리사이드막에 대해 1차 열공정, 습식 식각 공정 및 2차 열공정을 수행하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
비살리사이드, 과식각(over etching), 언더 컷(undercut)

Description

반도체 소자의 제조 방법{Manufacturing Metfod of Semiconductor Device}
도 1은 종래의 살리사이드 공정 후의 반도체 소자의 결과물을 보여주는 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 살리사이드 공정 과정을 나타낸 공정 흐름도.
도 3은 본 발명의 실시예에 따른 살리사이드 공정 후의 반도체 소자의 결과물을 보여주는 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 게이트 및 소스/드레인 상부의 실리콘이 과식각 되지 않게 함으로써 언더 컷(undercut)이 발생하는 것을 방지하며, 소자의 고집적화에 따른 살리사이드막의 깊이를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 설계 규칙(design rule)이 미세화되고, 동작속도가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 면 저항(sheet resis tance)과 콘택 저항의 증가 가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소스/드레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소스/드레인의 콘택 저항이 현저하게 감소되었다. 초기에는 게이트 전극에 실리사이드를 형성하는 공정과 소스/드레인에 실리사이드를 형성하는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(salicide : self aligned silicide) 공정이 개발되었다. 살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층이 형성되지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 미반응한 고융점 금속을 선택적으로 식각, 제거해주어야 한다.
한편, 반도체 소자의 정전기(electro-static discharge) 방지 및 저항을 위한 비살리사이드 영역에는 트랜지스터의 게이트 전극 및 소스/드레인의 실리콘 상에 살리사이드층을 위한 고융점 금속층이 증착되는 것을 차단하도록 층간 절연막이 적층되어 있어야 한다. 이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대체하게 되었고, 특히, 기존에는 실리사이드막으로 티타늄 실리사이드막(TiSi2), 텅스텐 실 리사이드막(WSi2) 등을 주로 사용하였으나, 90nm이하의 게이트 길이를 갖는 로직 또는 로직과 디램(DRAM)을 결합한 MDL(Merged DRAM on Logic) 소자에서는 성능 향상을 위하여 선폭 의존성 및 열적 안정성을 갖는 코발트 실리사이드막(CoSi2)을 사용한 살리사이드 공정이 트랜지스터의 제조공정에 널리 사용되고 있다.
종래의 살리사이드를 형성하기 위한 반도체 소자의 제조 방법을 간략하게 설명하면 다음과 같다. 소자 분리막이 형성된 기판에 게이트 절연층을 형성하고, 게이트 절연층상에 폴리실리콘을 포함한 게이트 형성용 물질층을 증착한다. 이어서, 증착된 폴리실리콘층을 선택적으로 패터닝하여 게이트 전극층을 형성한다. 게이트 전극층이 형성된 반도체 기판의 전면에 CVD 산화막 또는 질화막을 포함하는 측벽 형성용 물질층을 증착하고 식각하여 게이트 전극층의 측면에 게이트 측벽을 형성한다. 이때, 게이트 측벽을 형성하기 위한 식각 과정에서 게이트 전극이나 소스/드레인이 형성될 영역 상부의 실리콘(Si)에 손실이 있을 정도로 과식각(over etching)이 일어날 수 있다. 그 후에는, 이온주입법을 이용하여 소스/드레인 영역을 형성한다. 이어서, 게이트 전극층을 포함하는 기판 전면에 살리사이드층을 형성하기 위한 Co층과 Ti층 및 TiN을 순차적으로 증착한다. 그 후, 1차 열처리 공정으로 CoSi층을 형성하고, 습식 공정을 통해 반응하지 않은 Co층과 Ti층을 제거한 후 2차 열처리 공정을 통해 코발트 살리사이드층을 형성한다.
하지만, 도 1에 도시된 바와 같이, 게이트 측벽을 형성하기 위하여 게이트 측벽용 산화막에 대한 식각 공정 후 코발트 살리사이드의 습식 식각 과정에서, 살 리사이드의 언더컷(undercut) 문제가 발생한다. 또한, 게이트 전극 위에 살리사이드 정도가 기존의 130nm의 디바이스에서보다 2배 이상 됨을 알 수 있다. 이는 반도체 소자가 축소됨에 따라 접합 두께 및 게이트의 폭 크기가 점차 감소하면서 기존 130nm의 살리사이드 공정을 90nm 혹은 그 이하의 공정에서 사용하게 되면 살리사이드의 두께가 과도하게 증가해 얕은 접합을 파괴하게 되어 접합 누설 전류(junction leakage current) 및 접합 저항(contact resistance)의 문제가 발생하게 된다.
본 발명의 목적은 게이트 및 소스/드레인 상부의 실리콘이 과식각 되지 않게 함으로써 언더 컷(undercut)이 발생하는 것을 방지하고, 소자의 고집적화에 따른 살리사이드막의 깊이를 개선할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 게이트 절연막 형성 후, 상기 게이트 절연막의 일부분 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극이 형성된 상기 기판 전면에 비살리사이드막(non-salicide)을 형성한 후, 상기 비살리사이드막에서 살리사이드막이 형성되지 않을 부분을 식각하는 단계와, 살리사이드막을 형성할 영역에 대해 습식 공정 및 전 세정 공정(pre-clean)을 수행하는 단계와, 상기 게이트 전극 및 소스/드레인 상부에 살리사이드막을 형성하는 단계와, 상기 살리사이드막에 대해 1차 열공정, 습식 식각 공정 및 2차 열공정을 수행하는 단계를 포함한다.
본 발명의 실시예에 의하면, 상기 스페이서를 형성하는 단계는, 상기 게이트 전극이 형성된 상기 기판 전면에 화학 기상 증착 공정에 의해 ONO(Oxide-Nitride-Oxide)막을 형성하는 단계와, 상기 ONO막에 대해 에치 백(etch ba차) 공정을 이용하여 식각 공정을 수행함으로써 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계를 포함하는 것이 바람직하다.
본 발명의 실시예에 의하면, 상기 살리사이드막은 110~130Å 두께의 Co막, 190~210Å 두께의 Ti막 및 210~230Å 두께의 TiN막 중 어느 하나의 막으로 이루어지는 것이 바람직하다.
또한, 본 발명의 실시예에 의하면, 상기 1차 열공정은 400~500℃의 온도에서 수행하고, 2차 열공정은 700~900℃의 온도에서 수행하는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 2는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 2를 참조하면, 먼저, 반도체 기판 예를 들어, P형 내지 N형 단결정 실리콘 기판의 활성 영역을 한정하기 위해 기판의 필드영역에 예를 들어 실리콘 산화막과 같은 절연층을 형성한다. 여기서, 절연층은 얕은 트렌치 분리(Shallow Trench Isolation : STI) 공정이나 실리콘 국부 산화(Local Oxidation of Silicon : LOCOS) 공정 등에 의해 형성될 수 있다. 이어서, 기판의 활성 영역 상에 게이트 절연막, 예를 들어 산화막을 열산화 공정에 의해 성장시키고, 게이트 전극을 위한 게이트 절연막의 일부분 상에 게이트 전극의 패턴을 형성한다.(S20) 이를 좀 더 상세히 언급하면, 게이트 절연막을 포함한 기판상에 게이트 전극을 위한 도전층, 예를 들어 다결정 실리콘층을 소정의 두께로 적층 한다. 이어서, 사진식각 공정을 이용하여 게이트 절연막의 일부 영역에만 게이트 전극의 패턴을 형성시킨다.
다음으로, 게이트 전극 및 게이트 절연막을 포함한 기판상에 스페이서를 위한 ONO(Oxide-Nitride-Oxide)막을 적층하고, 이방성 식각 특성을 갖는 에치백(etch back) 공정에 의해 게이트 전극의 다결정 실리콘층 및 게이트 절연막이 노출될 때까지 ONO막을 식각한다. 따라서, 게이트 전극의 좌, 우 양 측벽에 스페이서가 형성된다.(S21)
이때, 스페이서를 형성하기 위하여 ONO막의 식각 공정시, 이미 형성된 게이트 전극 및 후속 공정에 의해 형성될 소스/드레인 영역 상부에 실리콘(Si)의 손실이 없도록 과식각(over etching) 공정을 수행하지 않음으로써 후속의 살리사이드 습식 공정에 의한 언더 컷이 발생하는 것을 억제할 수 있다.
다음으로, 게이트 전극이 형성된 기판 전면에 비살리사이드막(non-salicide) 을 증착한다. 그 후, 비살리사이드막에서 살리사이드막이 형성되지 않을 부분에 대해 소정의 식각 공정을 수행한다.(S22) 따라서, 게이트 전극 및 소스/드레인 영역 상부 즉, 살리사이드가 형성될 영역에 비살리사이드막이 형성될 수 있다. 후속의 살리사이드막을 형성하기 위한 공정 전에 이러한 비살리사이드막을 형성함으로써 90nm 이하의 공정에서도 얕은 살리사이드막을 형성할 수 있는 기술을 확보할 수 있어 접합 누설 전류(junction leakage current) 및 접합 저항(contact resistance)의 문제를 해소할 수 있다.
따라서, 다음 후속의 살리사이드(salicide)막 형성을 위해, 전술한 바와 같은 결과물에 대해 HF용액을 이용하여 습식 세정 공정 및 전 세정 공정(pre-clean)을 수행하여 자연산화막(미도시) 등을 제거하는 공정을 수행한다.(S23) 이러한 습식 세정 공정시, 게이트 및 소스/드레인 영역 상부에 형성된 비살리사이드막으로 인해 언더 컷의 문제를 개선할 수 있다.
다음으로, 상기와 같은 결과물이 구비된 기판상에 살리사이드를 형성하기 위해 Co막, Ti막 및 TiN막을 차례로 형성한다.(S24) 이때, Co막은 110~130Å, Ti막은 190~210Å 그리고 TiN막은 210~230Å의 두께로 형성하는 것이 바람직하다. 또한, 여기서 Ti막층은 열처리 공정으로 Co와 Si를 반응시킬 때 산소의 영향을 막기 위한 방어막 역할과, Co-Si의 반응을 제어하기 위해 형성한 것이다. 이때, Ti막이 다른 막에 비해 상대적으로 너무 두꺼울 경우 면저항(Sheet Resistance : Rs)이 증가하는 문제가 발생될 우려가 있으므로 소정의 두께로 얇게 형성한다. 또한, Ti막 및 TiN막 형성공정은 동일한 증착용 챔버(Chamber) 내에서 연속적으로 진행하거나, 또는 각각 다른 증착용 챔버 내에서 진행할 수도 있다.
그 후, 상기한 바와 같은 결과물에 대해 선택적으로 게이트 전극 및 소스/드레인의 표면에 CoSi층을 형성하기 위하여 1차 열공정을 수행한다.(S25) 여기서, 1차 열공정은 400 ~ 500℃의 온도에서 진행하는 것이 바람직하다. 이어서, 1차 열공정이 완료된 후에 실리사이드 반응이 일어나지 않아 미반응된 Co막, Ti막 및 TiN막을 차례로 제거한다. 이때, 스페이서에 의해 반응하지 않는 Co층과 Ti층을 소정의 식각액을 사용하여 습식 식각 공정으로 제거한다. 그런 다음, 상기한 바와 같은 결과물에 대해 게이트 전극과 소스/드레인의 표면에 선택적으로 코발트 실리사이드층을 형성하기 위하여 2차 열공정을 수행한다.(S26) 이때, 2차 열공정은 700 ~ 900℃의 온도에서 진행하는 것이 바람직하다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
상기한 바와 같이 본 발명은 게이트 및 소스/드레인 상부의 실리콘이 과식각 되지 않게 함으로써 언더 컷(undercut)이 발생하는 것을 방지하고, 살리사이드막을 형성하기 전에 비살리사이드막을 형성함으로써 소자의 고집적화에 따른 살리사이드 막의 깊이를 얕게하여 90nm 이하의 디바이스에서도 신뢰성이 향상된 살리사이드 공정을 수행할 수 있다.

Claims (4)

  1. 반도체 기판상에 게이트 절연막 형성 후, 상기 게이트 절연막의 일부분 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계와,
    상기 게이트 전극이 형성된 상기 기판 전면에 비살리사이드막(non-salicide)을 형성한 후, 상기 비살리사이드막에서 살리사이드막이 형성되지 않을 부분을 식각하는 단계와,
    살리사이드막을 형성할 영역에 대해 습식 공정 및 전 세정 공정(pre-clean)을 수행하는 단계와,
    상기 게이트 전극 및 소스/드레인 상부에 살리사이드막을 형성하는 단계와,
    상기 살리사이드막에 대해 1차 열공정, 습식 식각 공정 및 2차 열공정을 수행하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 스페이서를 형성하는 단계는
    상기 게이트 전극이 형성된 상기 기판 전면에 화학 기상 증착 공정에 의해 ONO(Oxide-Nitride-Oxide)막을 형성하는 단계와,
    상기 ONO막에 대해 에치 백(etch back) 공정을 이용하여 식각 공정을 수행함으로써 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 살리사이드막은 110~130Å 두께의 Co막, 190~210Å 두께의 Ti막 및 210~230Å 두께의 TiN막 중 적어도 어느 하나의 막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 1차 열공정은 400~500℃의 온도에서 수행하고, 2차 열공정은 700~900℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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