KR100845719B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 이에 의하면, 반도체 기판의 액티브 영역의 게이트 전극 상에 비정질 다결정 실리콘층의 패턴을 형성시키고 또한 상기 소스(S)에 이웃한 상기 반도체 기판의 트렌치 내의 산화막 일부분 상에 비정질 다결정 실리콘층의 패턴을 형성시킨다. 그런 다음, 상기 비정질 다결정 실리콘층의 패턴과 상기 소스/드레인(S/D) 상에 실리사이드층을 형성시킨다.
따라서, 본 발명은 상기 소스(S)의 실리사이드층을 상기 산화막으로까지 확대시킬 수가 있다. 그 결과, 상기 소스(S)의 콘택 마진을 확보하기가 용이하므로 콘택공정의 신뢰성을 향상시킬 수가 있다. 또한, 콘택불량이 억제되므로 반도체 소자의 전기적 특성이 향상될 수 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Method For Manufacturing The Same}
도 1 내지 도 4는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
도 5는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 6 내지 도 9는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 고집적 반도체 소자의 콘택공정 마진을 용이하게 함으로써 반도체 소자의 전기적 특성을 향상시키도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 트랜지스터의 미세화가 지속적으로 진행되고 있고, 또한. 반도체 소자의 고속화에 맞추어 트랜지스터의 고속화가 진행되는 추세에 있다. 이러한 추세가 급격히 진행되면서 지금까지 아무런 문제를 일으키지 않던 면저항(Sheet Resistance)과 콘택 저항이 트랜지스터의 특성을 유지하기 어려울 정도로 높아지고 있다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소스/드레인의 실리콘 기판에 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄타륨(Ta)과 같은 비저항이 낮은 고융점 금속을 실리사이드(Silicide)화시킨 실리사이드층을 형성시키는 기술이 개발되었다. 그 결과, 게이트 전극의 콘택 저항과 소스/드레인의 콘택 저항이 현저히 저감될 수가 있었다.
한편, 초기에는 게이트 전극에 실리사이드층을 형성시키는 공정과 소스/드레인에 실리사이드층을 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 최근에는 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소스/드레인에 실리사이드층을 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 널리 사용되고 있다. 살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형되지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다.
이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정에 유망하게 사용되고 있다.
이러한 살리사이드 공정을 적용한 종래의 반도체 소자의 제조 방법을 도 1 내지 도 4를 참조하여 설명하면, 도 1에 도시된 바와 같이, 먼저, 제 1 도전형, 예를 들어 P형 반도체 기판(10)의 액티브 영역간의 전기적 절연을 위해 예를 들어, 통상적인 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정을 이용하여 반도체 기판(10)의 필드 영역에 일정 깊이의 트렌치(11)를 형성시키고 상기 트렌치(11) 내에 갭 필링용 산화막(13)을 매립, 평탄화시킨 후 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다. 도 2에 도시된 바와 같이, 이후, 열산화 공정이나 저압 화학 기상 증착 공정을 이용하여 반도체 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 산화막(15)을 적층시키고 나서 저압 화학기상증착 공정을 이용하여 산화막(15) 상에 게이트 전극(17)을 위한 도전층, 예를 들어 다결정 실리콘층 또는 도핑된 다결정 실리콘층을 적층시킨다. 그런 다음, 사진식각 공정을 이용하여 게이트 전극(17)을 위한 정해진 위치에 게이트 전극(17)의 패턴을 각각 형성시킨다. 이때, 게이트 전극(17)의 패턴 아래에 동일한 크기의 산화막(15)의 패턴이 형성되는 것이 바람직하다. 이후, 도면에 도시하지 않았으나 엘디디(lightly doped Drain: LDD) 구조를 위한 저농도 드레인 영역을 형성하기 위해 게이트 전극(17)의 양측 액티브 영역에 제 2 도전형인 n형의 불순물(도시 안됨), 예를 들어 인(phosphorous)을 저농도(n_)로 이온주입시킨다. 그런 다음, 도 3에 도시된 바와 같이, 스페이서(19)를 위한 절연막, 예를 들어 산화막을 게이트 전극(17)을 포함한 상기 반도체 기판(10)의 전역에 적층시킨다. 이어서, 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 반응성 이온 식각(Reactive ion etching: RIE) 공정을 이용하여 상기 산화막을 식각시킴으로써 게이트 전극(17)의 양 측벽에 상기 산화막의 스페이서(19)를 형성시키고 게이트 전극(17)과 상기 액티브 영역의 표면을 노출시킨다. 이때, 게이트 전극(17)과 상기 액티브 영역의 표면에는 상기 산화막이 잔존하지 않는 것이 바람직하다. 이후, 도면에 도시하지 않았으나, 게이트 전극(17)의 양측 액티브 영역에 고농도의 소스/드레인(S/D)을 위한 인과 같은 불순물(도시 안됨)을 고농도(n+)로 이온주입시킨 후 열처리 공정을 실시한다. 따라서, 게이트 전극(17)을 사이에 두고 LDD 구조를 갖는 소스/드레인(S/D)이 형성된다. 이어서, 도 4에 도시된 바와 같이, 게이트 전극(17)과 소스/드레인(S/D) 및 스페이서(19)를 포함한 반도체 기판(10)의 전면 상에 티타늄(Ti), 코발트(Co) 또는 니켈(Ni) 등과 같은 비저항이 낮은 고융점 금속층을 적층시키고 상기 고융점 금속층을 예를 들어, 급속 열처리 공정(Rapid Thermal Processing: RTP) 또는 통상적인 로(Furnace)를 이용한 통상적인 열처리 공정에 의해 질소(N2) 가스이나, 헬륨(He) 또는 알곤(Ar)과 같은 불활성 가스 분위기에서 열처리시킨다. 이때, 게이트 전극(17)과 소스/드레인(S/D) 상의 고융점 금속층이 실리사이드층(21)으로 변형된다. 그러나, 스페이서(19)와 산화막(13) 상의 고융점 금속층은 실리사이드화하지 않고 미반응한 채 그대로 존재한다. 마지막으로, 예를 들어, 습식 식각공정을 이용하여 상기 미반응 고융점 금속층만을 완전히 식각시켜버리면, 상기 게이트 전극(17)과 소스/드레인(S/D) 상에만 실리사이드층(21)이 남게 된다.
그런데, 종래에는 상기 게이트 전극(17)과 상기 소스/드레인(S/D) 상에 실리사이드층(21)을 형성시켜줌으로써 후속의 콘택공정에서 상기 게이트 전극(17)과 상기 소스/드레인의 콘택 저항을 저감시켜줄 수가 있다.
그러나, 반도체 소자의 고밀도화가 계속 진행되면서 반도체 소자가 미세화되므로 상기 소스/드레인(S/D)의 사이즈가 미세화된다. 그러므로, 상기 소스/드레인(S/D) 상의 실리사이드층(21)이 상기 트렌치(11)와 스페이서(19) 사이의 사이즈(D1)로 한정된다. 그 결과, 상기 소스/드레인(S/D)의 콘택 공정에서는 공정 마진을 충분히 확보하기가 어려우므로 상기 소스/드레인(S/D)의 콘택 불량이 다발하기 쉽다. 이는 반도체 소자의 전기적 특성을 악화시키고 심한 경우, 반도체 소자의 동작 불능을 가져온다.
따라서, 본 발명의 목적은 반도체 소자의 고집적화를 이루면서도 소스/드레인의 콘택 불량을 방지시킴으로써 반도체 소자의 전기적 특성 악화를 억제하도록 하는데 있다.
본 발명의 다른 목적은 소스/드레인의 콘택 마진을 확보하여 콘택공정의 신 뢰성을 향상시키도록 하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
액티브 영역과 필드 영역을 가지며, 상기 필드 영역에 아이솔레이션용 절연막이 형성된 반도체 기판; 상기 액티브 영역의 일부분 상에 형성되는 게이트 전극; 상기 게이트 전극을 사이에 두고 상기 액티브 영역에 형성되는 소스/드레인; 상기 게이트 전극과 상기 소스/드레인 상에 형성되는 실리사이드층; 및 상기 소스 상에 형성된 실리사이드층에 일체로 연결되며 상기 필드 영역의 산화막 상에 일부 연장하여 형성된 실리사이드층을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 절연막이 상기 필드 영역에 형성된 트렌치 내의 산화막으로 형성될 수 있다.
또한, 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 액티브 영역을 전기적으로 절연시키기 위해 상기 반도체 기판의 필드 영역에 아이솔레이션용 절연막을 형성시키는 단계; 상기 액티브 영역의 일부분 상에 게이트 전극을 형성시키는 단계; 상기 게이트 전극의 양 측벽에 절연막의 스페이서를 형성시키는 단계; 상기 게이트 전극을 사이에 두고 상기 액티브 영역에 소스/드레인을 형성시키는 단계; 및 상기 게이트 전극과, 상기 소스/드레인 상에 실리사이드층을 형성시킴과 아울러 상기 소스 상의 실리사이드층에 일체로 연결되며 상기 소스에 이웃한 상기 절연막의 일부분 상에도 실리사이드층을 형성시키 는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 실리사이드층을 형성시키는 단계는
상기 게이트 전극과, 상기 소스에 이웃한 상기 절연막의 일부분 상에 비정질 다결정 실리콘층의 패턴을 각각 형성시키는 단계; 및 상기 비정질 다결정 실리콘층과 상기 소스/드레인에 상기 실리사이드층을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 비정질 다결정 실리콘층과 상기 소스/드레인에 상기 실리사이드층을 형성시키는 단계는
상기 비정질 다결정 실리콘층과 상기 소스/드레인을 포함한 상기 반도체 기판의 전역에 상기 실리사이드층을 위한 고융점 금속층을 적층시키는 단계; 상기 고융점 금속층을 700~750℃의 온도에서 열처리시킴으로써 상기 비정질 다결정 실리콘층과 상기 소스/드레인에 상기 실리사이드층을 형성시키는 단계; 상기 스페이서와 상기 절연막 상의 미반응한 상기 고융점 금속층을 제거시키는 단계; 및 상기 비정질 다결정 실리콘층과 상기 소스/드레인에 상에 형성된 상기 실리사이드층을 800~850℃의 온도에서 열처리시키는 단계를 포함할 수 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 5는 본 발명에 의한 반도체 소자의 구조를 나타낸 단면도이다. 도 5를 참조하면, 제 1 도전형인 P형 반도체 기판(10)의 액티브 영역이 필드 영역에 형성된 트렌치(11) 내의 산화막(13)에 의해 아이솔레이션되고, 상기 액티브 영역의 일부분 상에 게이트 절연막인 산화막(15)과 게이트 전극(17)이 동일 패턴으로 형성되고, 게이트 전극(17)의 양 측벽에 산화막의 스페이서(19)가 형성되고, 게이트 전극(17)을 사이에 두고 상기 액티브 영역에 제 2 도전형인 N형 소스/드레인(S/D)이 형성되고, 상기 소스/드레인(S/D)과 게이트 전극(17) 상에 고융점 금속의 실리사이드층(37)이 형성된다. 상기 소스/드레인(S/D)과 게이트 전극(17) 상의 실리사이드층(37)이 층간 절연막(39)의 콘택홀을 각각 거쳐 도전성 배선(41)에 전기적으로 연결된다.
또한, 상기 소스(S) 상의 실리사이드층(37)은 상기 트렌치(11) 내의 산화막(13) 상에 일부 연장하여 형성된다.
이와 같이 구성된 본 발명의 반도체 소자의 경우, 상기 소스(S)의 실리사이드층(37)이 도 1의 소스(S)의 실리사이드층(21)의 사이즈(D1)보다 큰 사이즈(D2; 도 8 참조)를 갖는다. 그러므로, 상기 소스(S)의 실리사이드층(37)에 콘택홀이 정확하게 위치하지 않고 약간의 부정합이 발생하더라도 상기 소스(S)의 실리사이드층(37)이 여전히 양호한 콘택을 유지할 수 있다.
따라서, 본 발명은 종래와 동일한 콘택공정을 이용하면서도 콘택공정의 마진을 충분히 확보할 수 있고 나아가 상기 소스(S)의 실리사이드층(37)에 대한 콘택불량 발생을 억제할 수 있다. 이는 콘택공정의 신뢰성을 향상시키고 반도체 소자의 전기적 특성을 향상시킬 수가 있다.
이와 같이 구성되는 본 발명에 의한 반도체 소자의 제조 방법을 도 6 내지 도 9를 참조하여 설명하기로 한다.
도 6을 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판(10)의 액티브 영역간의 전기적 절연을 위해 반도체 기판(10)의 필드 영역에 예를 들어, 샐로우 트렌치 아이솔레이션 공정에 의해 트렌치(11)를 형성시키고 상기 트렌치(11) 내에 산화막(13)을 매립시킨다. 그런 다음, 상기 산화막(13)을 화학기계연마공정에 의해 평탄화시키고 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다. 한편, 샐로우 트렌치 아이솔레이션 공정 이외의 통상적인 아이솔레이션 공정, 예를 들어 로코스(LOCOS: Local Oxidation Of Silicon) 공정 등에 의해 형성시키는 것도 가능하다.
이후, 열산화 공정이나 저압 화학 기상 증착 공정을 이용하여 반도체 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 산화막(15)을 100Å 정도의 두께로 형성시키고 나서 저압 화학기상증착 공정을 이용하여 산화막(15) 상에 게이트 전극(17)을 위한 도전층, 예를 들어 다결정 실리콘층 또는 도핑된 다결정 실리콘층을 적층시킨다.
그런 다음, 사진식각 공정을 이용하여 게이트 전극들을 형성시키기 위한 영역에 상기 도전층을 게이트 전극(17)의 패턴으로 형성시킨다. 이때, 게이트 전극(17)의 패턴 아래에 동일한 크기의 산화막(15)의 패턴이 형성되는 것이 바람직하다.
이후, 엘디디(lightly doped Drain: LDD) 구조를 위한 저농도 드레인 영역을 형성하기 위해 게이트 전극(17)의 양측 액티브 영역에 제 2 도전형인 n형의 불순물(도시 안됨), 예를 들어 인(phosphorous)을 저농도(n_)로 이온주입시킨다.
그런 다음, 스페이서(19)를 위한 절연막, 예를 들어 산화막을 게이트 전극(17)을 포함한 상기 반도체 기판(10)의 전역에 적층시킨다. 이어서, 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 반응성 이온 식각(Reactive ion etching: RIE) 공정을 이용하여 상기 산화막을 식각시킴으로써 게이트 전극(17)의 양 측벽에 상기 산화막의 스페이서(19)를 형성시키고 게이트 전극(17)과 상기 액티브 영역의 표면을 노출시킨다. 이때, 게이트 전극(17)과 상기 액티브 영역의 표면에는 상기 산화막이 잔존하지 않는 것이 바람직하다.
이후, 게이트 전극(17)의 양측 액티브 영역에 고농도의 소스/드레인(S/D)을 위한 인과 같은 불순물(도시 안됨)을 고농도(n+)로 이온주입시킨 후 열처리 공정을 실시함으로써 게이트 전극(17)을 사이에 두고 LDD 구조를 갖는 소스/드레인(S/D)을 형성시킨다.
그런 다음, 상기 소스/드레인(S/D), 상기 게이트 전극(17), 상기 스페이서(19) 및 상기 산화막(13) 상에 비정질 다결정 실리콘층(31)을 적층시킨다. 이때, 상기 비정질 다결정 실리콘층(31)을 500~550℃의 온도에서 300~500Å의 두께로 적층시키는 것이 바람직하다. 여기서, 상기 비정질 다결정 실리콘층(31)을 적층하는 것은 상기 게이트 전극(17) 상에 실리사이드층의 형성을 촉진화시킴으로써 모스 트랜지스터 구동회로의 콘택 저항 편차를 저감시키고 나아가 금속 배선의 콘택 저항을 저감시키기 위함이다. 뿐만 아니라 상기 소스(S)와의 콘택 마진을 확보하고 나아가 콘택 불량을 방지하기 위함이다.
도 7을 참조하면, 사진식각공정을 이용하여 상기 게이트 전극(17) 상에 상기 비정질 다결정 실리콘층(33)의 패턴을 형성시키고, 아울러 상기 소스(S)와 상기 산화막(13)의 경계점 근처의 상기 산화막(13)에 비정질 다결정 실리콘층(35)의 패턴을 형성시킨다. 이때, 도면에 도시된 바와 같이, 상기 비정질 다결정 실리콘층(35)의 패턴은 상기 소스(S) 상에도 함께 형성되어도 좋다.
따라서, 본 발명은 상기 소스(S) 뿐만 아니라 상기 산화막(13) 상에도 상기 비정질 다결정 실리콘층(35)의 패턴을 형성시키므로 후속의 살리사이드 공정에서 상기 소스(S)의 사이즈보다 큰 실리사이드층을 형성시킬 수가 있다. 그 결과, 콘택 공정의 공정 마진을 충분히 확보할 수가 있다.
도 8을 참조하면, 도 7의 비정질 다결정 실리콘층의 패턴(33),(35)과 스페이서(19), 소스/드레인(S/D) 및 산화막(13) 상에 예를 들어 티타늄(Ti), 코발트(Co) 또는 니켈(Ni) 등과 같은 비저항이 낮은 고융점 금속층을 50~500Å의 두께로 적층시킨다. 이어서, 상기 고융점 금속층을 급속 열처리 공정(Rapid Thermal Processing: RTP) 또는 통상적인 로(Furnace)를 이용한 통상적인 열처리 공정에 의해 질소(N2) 가스이나, 헬륨(He) 또는 알곤(Ar)과 같은 불활성 가스 분위기 및 700~750℃의 온도에서 1차 열처리시킨다. 이때, 상기 비정질 다결정 실리콘층의 패턴(33),(35)과 소스/드레인(S/D) 상의 고융점 금속층만이 실리사이드층(37)으로 변형된다. 반면에, 스페이서(19)와 산화막(13) 상의 고융점 금속층은 실리사이드화하지 않고 미반응한 채 그대로 존재한다.
그런 다음, 예를 들어, 습식 식각공정을 이용하여 상기 미반응 고융점 금속층만을 완전히 식각시켜버리면, 상기 게이트 전극(17)과 소스/드레인(S/D) 상에 실리사이드층(37)이 남는다. 또한, 상기 소스(S)에 이웃한 상기 산화막(13)의 일부분 상에 실리사이드층(37)이 형성된다. 이때, 상기 소스(S)와 상기 산화막(13) 상의 실리사이드층(37)은 서로 연결된 상태가 된다.
그 다음, 상기 실리사이드층(37)의 치밀화를 위해 상기 실리사이드층(37)을 급속 열처리 공정(Rapid Thermal Processing: RTP) 또는 통상적인 로(Furnace)를 이용한 통상적인 열처리 공정에 의해 질소(N2) 가스이나, 헬륨(He) 또는 알곤(Ar)과 같은 불활성 가스 분위기 및 800~850℃의 온도에서 2차 열처리시킨다.
따라서, 상기 소스(S) 상의 실리사이드층(37)은 종래의 도 4의 실리사이드층(21)의 사이즈(D1)보다 큰 사이즈(D2)로 확대될 수가 있다. 이는 후속의 콘택 공정에서의 마진을 확대시킬 수가 있으므로 콘택공정을 용이하게 진행할 수 있고 나아가 콘택공정의 신뢰성을 향상시킬 수 있다. 또한, 콘택공정에서의 콘택 불량을 억제시키고 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 9를 참조하면, 상기 실리사이드층(37)을 포함한 상기 반도체 기판(10)의 전역 상에 층간 절연막(39)을 두껍게 적층시키고 화학기계연마공정에 의해 평탄화시킨다. 여기서, 층간 절연막(39)으로는 오존-티이오에스(O3-TEOS) 화학 기상 증착 공정에 의해 적층되는 비피에스지(BPSG)막이나 피에스지(PSG)막 또는 고밀도 플라즈마 화학 기상 증착 공정에 의해 적층되는 비피에스지(BPSG)막이나 피에스지(PSG) 막이 사용될 수가 있다.
그런 다음, 통상적인 사진식각공정을 이용하여 상기 게이트전극(17)과 상기 소스/드레인(S/D) 상의 실리사이드층(37)의 콘택 영역을 노출시키는 콘택홀을 각각 형성시킨다. 이어서, 상기 콘택홀을 거쳐 상기 노출된 영역의 실리사이드층(37)에 배선용 도전층(41), 예를 들어 알루미늄층을 콘택시키도록 상기 층간 절연막(39) 상에 상기 도전층(41)을 적층시킨다. 물론, 상기 도전층(41)과 상기 실리사이드층(37) 사이에 장벽 금속층(도시 안됨)을 형성시키기 위해 상기 도전층(41)의 적층 이전에 상기 장벽 금속층의 적층을 진행할 수 있다.
마지막으로, 통상적인 사진식각공정을 이용하여 상기 도전층(41)을 상기 게이트 전극(17)과 상기 소스/드레인(S/D)의 배선으로 각각 형성시킴으로써 도 5에 도시된 바와 같은 반도체 소자를 완성한다.
따라서, 본 발명은 상기 소스(S) 상에 실리사이드층(37)을 형성시킴과 아울러 상기 소스(S)에 이웃한 트렌치(11) 내의 산화막(13) 상에도 실리사이드층(37)을 함께 형성시키므로 실제적으로 상기 소스(S)의 실리사이드층(37)을 사이즈를 확대시킬 수가 있다.
따라서, 본 발명은 반도체 소자의 사이즈를 확대시키지 않으면서도 상기 소스(S)의 콘택 마진을 충분히 확보하기가 용이하고 나아가 콘택공정의 공정 신뢰성을 향상시킬 수가 있다. 더욱이, 상기 소스(S)에서의 콘택 불량의 발생을 억제하여 반도체 소자의 전기적 특성을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 반도체 기판의 액티브 영역의 게이트 전극 상에 비정질 다결정 실리콘층의 패턴을 형성시키고 또한 상기 소스(S)에 이웃한 상기 반도체 기판의 트렌치 내의 산화막 일부분 상에 비정질 다결정 실리콘층의 패턴을 형성시킨다. 그런 다음, 상기 비정질 다결정 실리콘층의 패턴과 상기 소스/드레인(S/D) 상에 실리사이드층을 형성시킨다.
따라서, 본 발명은 상기 소스(S)의 실리사이드층을 상기 산화막으로까지 확대시킬 수가 있다. 그 결과, 상기 소스(S)의 콘택 마진을 확보하기가 용이하므로 콘택공정의 신뢰성을 향상시킬 수가 있다. 또한, 콘택불량이 억제되므로 반도체 소자의 전기적 특성이 향상될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 반도체 기판의 액티브 영역을 전기적으로 절연시키기 위해 상기 반도체 기판의 필드 영역에 아이솔레이션용 절연막을 형성시키는 단계;
    상기 액티브 영역의 일부분 상에 게이트 전극을 형성시키는 단계;
    상기 게이트 전극의 양 측벽에 절연막의 스페이서를 형성시키는 단계;
    상기 게이트 전극을 사이에 두고 상기 액티브 영역에 소스/드레인을 형성시키는 단계; 및
    상기 게이트 전극과 상기 소스/드레인 상에 실리사이드층을 형성시킴과 아울러 상기 소스 상의 실리사이드층에 일체로 연결되며 상기 소스에 이웃한 상기 절연막의 일부분 상에도 실리사이드층을 형성시키는 단계를 포함하고,
    상기 실리사이드층을 형성시키는 단계는
    상기 게이트 전극과 상기 소스에 이웃한 상기 절연막의 일부분 상에 비정질 다결정 실리콘층의 패턴을 각각 형성시키는 단계; 및
    상기 비정질 다결정 실리콘층과 상기 소스/드레인에 상기 실리사이드층을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제 3항에 있어서, 상기 비정질 다결정 실리콘층과 상기 소스/드레인에 상기 실리사이드층을 형성시키는 단계는
    상기 비정질 다결정 실리콘층과 상기 소스/드레인을 포함한 상기 반도체 기판의 전역에 상기 실리사이드층을 위한 고융점 금속층을 적층시키는 단계;
    상기 고융점 금속층을 700~750℃의 온도에서 열처리시킴으로써 상기 비정질 다결정 실리콘층과 상기 소스/드레인에 상기 실리사이드층을 형성시키는 단계;
    상기 스페이서와 상기 절연막 상의 미반응한 상기 고융점 금속층을 제거시키는 단계; 및
    상기 비정질 다결정 실리콘층과 상기 소스/드레인에 상에 형성된 상기 실리사이드층을 800~850℃의 온도에서 열처리시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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JPH0483342A (ja) * 1990-07-26 1992-03-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR19980058381A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자 및 그외 제조방법
KR20000005660A (ko) * 1998-06-04 2000-01-25 마찌다 가쯔히꼬 Ｃｍｏｓ자기-정합스트랩상상호접속및그방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0483342A (ja) * 1990-07-26 1992-03-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR19980058381A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자 및 그외 제조방법
KR20000005660A (ko) * 1998-06-04 2000-01-25 마찌다 가쯔히꼬 Ｃｍｏｓ자기-정합스트랩상상호접속및그방법

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