KR20040017038A - 반도체 소자의 콘택 구조체 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 148
- 239000010941 cobalt Substances 0.000 claims abstract description 97
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 97
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 97
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 55
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 125000006850 spacer group Chemical group 0.000 claims abstract description 34
- 239000011229 interlayer Substances 0.000 claims abstract description 30
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 33
- 230000004888 barrier function Effects 0.000 claims description 27
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910052582 BN Inorganic materials 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
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Abstract
낮은 콘택 저항과 낮은 접합 누설전류를 갖는 콘택 구조체 및 그 제조방법이 개시된다. 도전영역을 갖는 기판 상에 층간절연막을 형성한 후에 상기 층간절연막을 관통하여 상기 도전영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀의 내측벽에 스페이서를 형성하고, 상기 스페이서가 내측벽에 형성된 콘택홀의 저면에 코발트 실리사이드막을 형성한다. 상기 코발트 실리사이드막은 부피 팽창하여 유효 콘택 크기가 증가한다. 상기 콘택홀의 내측벽에 형성된 스페이서는 상기 코발트 실리사이드막의 부피 팽창을 제어하여 콘택홀에 인접하는 도전층과 상기 코발트 실리사이드막이 단락되는 것을 막는다. 이어서, 상기 코발트 실리사이드막 상에 상기 콘택홀를 채우는 도전막을 형성하여 콘택 구조체를 형성한다.
Description
본 발명은 반도체 장치의 오믹(ohmic) 콘택 구조체 및 그 제조방법에 관한 것으로, 특히 낮은 콘택 저항과 낮은 접합 누설전류를 갖는 콘택 구조체 및 그 제조방법에 관한 것이다.
종래 반도체 장치의 콘택 구조체의 제조방법은 기판 상에 층간절연막을 적층하고, 상기 층간절연막을 관통하여 기판을 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀 하부의 노출된 기판에는 콘택 저항을 감소시키기 위하여 금속 실리사이드막을 형성한다. 금속 실리사이드막은 콘택 하부의 노출된 실리콘 기판 상부에 소정 금속층을 증착하고, 이후 열처리 공정을 진행하여 실리콘 기판과 금속 간의 화학반응에 의하여 형성한다. 이어서, 바닥에 금속 실리사이드막이 형성된 콘택홀을 도전막으로 채워 콘택 구조체를 형성한다.
이러한 종래의 콘택 구조체에서 콘택 저항을 감소시키기 위하여 널리 이용되는 금속 실리사이드막은 티타늄 실리사이드막이다.
그러나, 티타늄 실리사이드막은 후속 고온 열처리 공정에 의하여 응집 현상(agglomeration)이 발생될 수 있다. 이로 인하여 양호한 콘택 저항을 이룰 수 없는 문제가 발생하며 상당한 정도의 누설 전류(leakage current)가 발생되는 문제점이 있다. 또한, 보론(B)으로 도핑된 기판 상에 티타늄 실리사이드(TiSi2)를 형성하는 경우에는 후속 열처리 공정에서 보론과 티타늄 실리사이드막이 반응하게 되며, 이는 콘택 저항을 증가시킨다.
이에 따라, 최근에는 콘택 하부에 오믹 콘택을 형성하기 위해서는 티타늄 실리사이드막에 비하여 열적 안정성이 양호한 코발트 실리사이드막이 대체 물질로 대두되고 있다. 코발트 실리사이드막은 활성영역에 도핑된 붕소(B), 인(P), 비소(As)에 대한 용해도가 티타늄 실리사이드막보다 낮을 뿐만아니라, 보론에 대한 반응성도 없기 때문에 티타늄 실리사이드막보다 더 낮은 저항 특성을 얻을 수 있다.
그런데, 코발트로 실리사이드막을 형성할 때에 콘택 바닥의 유효 콘택 크기(effective contact size)가 증가하는 것이 문제로 부각되고 있다. 이는 코발트가 기판의 실리콘과 반응하여 코발트 실리사이드막을 형성할 때에 부피가 팽창하면서 콘택 크기가 증가하는 것이다. 코발트(Co)가 코발트 실리사이드막(CoSi2)이 될 때까지 부피 팽창은 증착된 코발트의 양 3.5배로 알려져 있으며, 콘택 옆으로도 코발트 실리사이드막이 부피 팽창하게 된다.
도 1은 종래기술에 따른 콘택 구조체에서 디자인 룰에 따라서 콘택홀 하부 기판에 티타늄 실리사이드막 및 코발트 실리사이드막을 형성하고 측정한 유효 콘택 크기를 나타낸 그래프이다.
도 1을 참조하면, 코발트 실리사이드막을 형성할 때의 유효 콘택 크기가 티타늄 실리사이드막을 형성할 때의 유효 콘택 크기보다 0.02μm 내지 0,05μm 정도 콘택 크기가 커지는 것을 확인할 수 있다.
이와 같이 콘택홀 하부에 코발트 실리사이드막을 형성하면 유효 콘택 크기가 증가하여 콘택 저항을 낮출 수 있어서 디자인 룰이 엄격(tight)하지 않은 경우에는장점이 된다. 그런데, 디자인 룰이 감소하는 경우에는 이러한 유효 콘택 크기의 증가는 오히려 인접하는 다른 도전층(예컨대, 게이트 전극)과의 단락(short)을 유발한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 콘택 바닥에 코발트 실리사이드막을 형성할 때에 디바이스의 특성이 열화되지 않는 콘택 구조체 및 그 제조방법을 제공하는데 목적이 있다.
도 1은 종래기술에 따른 콘택 구조체에서 유효 콘택 크기를 나타낸 그래프,
도 2 내지 도 7은 본 발명의 제1 실시예에 따른 콘택 구조체의 제조방법을 나타내는 단면도들,
도 8 내지 도 12는 본 발명의 제2 실시예에 따른 콘택 구조체의 제조방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
2 : 기판 10 : 게이트 도전막
12 : 저도핑 불순물 영역 16 : 고도핑 불순물 영역
20 : 층간절연막 22 : 콘택홀
24 : 스페이서 26: 코발트층
28 : 배리어막 30, 36 : 코발트 실리사이드막
32 : 캐핑막 34 : 코발트 모노 실리사이드막
38 : 도전막
상기 목적을 달성하기 위하여, 본 발명의 콘택 구조체의 제조방법은 도전영역을 갖는 기판 상에 층간절연막을 형성한 후에 상기 층간절연막을 관통하여 상기 도전영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀의 내측벽에 스페이서를 형성하고, 상기 스페이서가 내측벽에 형성된 콘택홀의 저면에 코발트 실리사이드막을 형성한다. 상기 코발트 실리사이드막은 부피 팽창하여 유효 콘택 크기가 증가한다. 그런데, 상기 콘택홀의 내측벽에 형성된 스페이서는 상기 코발트 실리사이드막의 부피 팽창을 제어하여 콘택홀에 인접하는 도전층과 상기 코발트 실리사이드막이 단락되는 것을 막는다. 이어서, 상기 코발트 실리사이드막 상에 상기 콘택홀를 채우는 도전막을 형성하여 콘택 구조체를 형성한다.
상기 콘택홀의 저면에 코발트 실리사이드막을 형성하는 방법으로는 상기 콘택홀의 저면에 노출된 기판, 상기 스페이서의 측벽 및 상기 층간절연막 상에 코발트층을 형성한다. 이어서, 상기 코발트층 상에 배리어막을 형성하는데, 상기 배리어막을 형성할 때 상기 코발트층과 상기 기판이 반응하여 코발트 실리사이드막이 형성된다. 상기 코발트층 및 상기 배리어막은 인시츄(in-situ)로 형성하는 것이 바람직하며, 배리어막으로는 티타늄 질화막(TiN) 또는 티타늄(Ti) 및 티타늄 질화막(TiN)으로 형성할 수 있다.
상기 콘택홀의 저면에 코발트 실리사이드막을 형성하는 다른 방법으로는 상기 콘택홀의 저면에 노출된 기판, 상기 스페이서의 측벽 및 상기 층간절연막 상에 코발트층을 형성하고, 상기 코발트층을 열처리하여 상기 기판과 접하는 부분에 코발트 실리사이드막을 형성한다. 이어서, 상기 코발트층 중에서 미반응 코발트층을 제거하다.
상기 콘택홀의 저면에 코발트 실리사이드막을 형성하는 다른 방법으로는 상기 콘택홀의 저면에 노출된 기판, 상기 스페이서의 측벽 및 상기 층간절연막 상에 코발트층 및 캐핑막을 순서대로 형성하고, 상기 코발트층을 열처리하여 상기 기판과 접하는 부분에 코발트 모노 실리사이드막을 형성한다. 이어서, 상기 캐핑막 및 미반응 코발트층을 제거하고, 상기 코발트 모노 실리사이드막을 열처리하여 코발트 실리사이드막을 형성한다.
본 발명의 콘택 구조체는 기판 상에 형성된 층간절연막, 상기 층간절연막을 관통하여 상기 기판의 표면의 소정영역을 노출시키는 콘택홀, 상기 콘택홀의 내측벽에 형성된 스페이서, 상기 콘택홀의 저면에 형성된 코발트 실리사이드막, 및 상기 콘택홀의 내부를 채우는 도전막을 포함한다. 상기 내측벽 스페이서 및 상기 도전막 사이에 배리어막이 개재될 수 있다. 또한, 상기 배리어막 및 상기 내측벽 스페이서 사이에는 코발트층이 개재될 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
(제1 실시예)
도 2 내지 도 7은 본 발명의 제1 실시예에 따른 콘택 구조체의 제조방법을 나타내는 단면도들이다.
도 2를 참조하면, 기판(2)에 활성 영역을 정의하는 소자 분리 영역(도면에는 도시되어 있지 않음)을 형성하고, 활성 영역이 정의된 기판(2) 상에 게이트 절연막(4) 및 게이트 도전막(10)을 순서대로 적층한다. 상기 게이트 도전막(10)은 폴리실리콘막(6) 및 실리사이드막(8)으로 구성될 수 있다. 상기 게이트 도전막(10) 및 게이트 절연막(4)을 패터닝하여 게이트 스택을 형성한다. 상기 게이트 스택을 이온주입의 마스크로 이용하여 저도핑 불순물 영역(12)을 형성한다. 상기 게이트 스택이 형성된 기판 전면에 스페이서 절연막을 형성하고, 이방성 플라즈마 에치백하여 상기 게이트 스택의 측벽에 게이트 스페이서(14)를 형성한다. 이어서, 상기 게이트 스페이서(14)가 측벽에 형성된 게이트 스택을 이온주입의 마스크로 이용하여 고도핑 불순물 영역(16)을 형성한다. 상기 저도핑 불순물 영역(12) 및 고도핑 불순물 영역(16)은 소오스 및 드레인 영역(18)이 된다. 이어서, 게이트 스택이 형성된 기판 전면에 층간절연막(20)을 형성하고 평탄화한다.
도 3을 참조하면, 상기 층간절연막(20)을 통상의 사진 식각 공정을 진행하여상기 불순물 영역(18)을 노출시키는 콘택홀(22)를 형성한다.
도 4를 참조하면, 상기 콘택홀(22)의 바닥과 측벽 및 상기 층간절연막(20) 상에 스페이서 절연막을 콘포멀하게 적층하고, 상기 스페이서 절연막을 이방성 건식식각하여 상기 콘택홀의 내측벽에 스페이서(24)를 형성한다. 상기 스페이서 절연막은 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 붕소 질화막(BN), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 중에서 선택된 적어도 어느 하나로 형성할 수 있으며, 두께는 100Å 내지 1000Å으로 형성할 수 있다.
도 5를 참조하면, 상기 콘택홀(22)의 바닥, 콘택홀의 내측벽에 형성된 스페이서(24) 및 상기 층간절연막(20) 상에 코발트층(26)을 형성한다. 상기 코발트층(26)은 ALD(Atomic Layer Depositin)법, CVD(Chemical Vapor Deposition)법 및 PVD(Physical Vapor Deposition)법 등을 사용할 수 있다. PVD법을 사용하는 경우에는 코발트층의 모폴로지(morphology)의 개선을 위하여 코발트층을 증착하고 온도를 500℃까지 증가시킬 수 있다.
도 6을 참조하면, 상기 코발트층(26) 상에 배리어막(28)을 형성한다. 상기 배리어막(28)은 티타늄 질화막(TiN)으로 형성할 수 있으며, 상기 티타늄 질화막(TiN)을 형성하기 전에 티타늄(Ti)을 더 형성할 수도 있다. 상기 코발트층(26) 및 배리어막(28)의 적층은 동일 장비에서 인시츄(in-situ)로 진행하는 것이 바람직하다. 배리어막으로 사용되는 상기 티타늄(Ti)은 CVD법으로 630℃의 온도에서 10Å 내지 500Å의 범위의 두께로 형성할 수 있으며, 상기 티타늄질화막(TiN)은 CVD법으로 680℃ 내지 700℃의 온도 범위에서 100Å의 이상으로 형성할 수 있다. 상기 배리어막(28)을 형성할 때에 상기 콘택홀(22) 저면에서 상기 실리콘 기판과 접하고 있는 상기 코발트층(26)은 실리콘 기판과 반응을 하여 코발트 실리사이드막(30)을 형성한다. 상기 코발트 실리사이드막(30)은 도면에 도시한 바와 같이 부피 팽창하여 실제로 유효 콘택 크기가 증가한다. 그런데, 상기 콘택홀(22)의 내측벽에 형성된 스페이서(24)는 상기 코발트 실리사이드막(30)의 부피 팽창을 제어하여 콘택홀의 양 옆의 상기 게이트 전극(10)과 상기 코발트 실리사이드막(30)이 단락되는 것을 막는다.
도 7을 참조하면, 상기 배리어막(26) 상에 상기 콘택홀(22)을 채우는 도전막(38)을 형성하여 콘택 구조체를 완성한다. 상기 도전막(38)은 텅스텐(W), 알류미늄(Al). 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 중에서 선택된 어느 하나로 또는 이들의 조합으로 형성할 수 있다. 경우에 따라서는 상기 도전막(38)을 에치백 또는 CMP로 상기 층간절연막이 노출될 때까지 평탄화하여 콘택플러그를 형성할 수도 있다.
(제2 실시예)
도 8 내지 도 12는 본 발명의 제2 실시예에 따른 콘택 구조체의 제조방법을 나타내는 단면도들이다. 제2 실시예에서는 제1 실시예와 공통된 부분을 동일한 도면부호로 표시한다.
도 8을 참조하면, 상기 콘택홀(22)의 바닥, 상기 콘택홀의 내측벽에 형성된 스페이서(24) 및 상기 층간절연막(20) 상에 코발트층(26)을 증착하고, 계속하여 상기 코발트층(26) 상에 캐핑막(32)을 형성할 수 있다. 상기 캐핑막(32)은 티타늄 질화막(TiN)으로 형성할 수 있다.
도 9를 참조하면, 기판 전면적에 열처리를 실시하여 상기 콘택홀(22) 바닥의 코발트층(26)과 실리콘 기판이 반응하여 코발트 모노실리사이드막(CoSi, 34)을 형성한다. 이 때 상기 캐핑층(32)은 코발트 모노 실리사이드가 균일하게 형성되게 하는 역할을 하며, 상기 코발트 모노 실리사이드막(34)은 도면에 도시한 바와 같이 부피 팽창하면서 실제로 유효 콘택 크기가 증가한다. 그런데, 상기 콘택홀(22)의 내측벽에 형성된 스페이서(24)는 상기 코발트 모노 실리사이드막(34)의 부피 팽창을 제어하여 콘택홀의 양 옆의 상기 게이트 전극(10)과 상기 코발트 모노 실리사이드막(34)이 단락되는 것을 막는다.
도 10을 참조하면, 상기 캐핑층(32) 및 상기 미반응 코발트층(26)을 제거하여 상기 콘택홀(22)의 바닥에 형성된 코발트 모노 실리사이드막을 노출시킨다. 이어서, 기판 전면에 열처리를 실시하여 상기 코발트 모노 실리사이드막을 코발트 실리사이드막(36)으로 변환시킨다. 이 때 열처리하면서 상기 코발트 실리사이드막(36) 상에는 산화층이 형성될 수 있는데, 상기 산화층을 세정(cleaning) 공정으로 제거한다.
도 11을 참조하면, 상기 코발트 실리사이드막(36)이 바닥에 형성된 콘택홀(22)의 내부 및 상기 층간절연막(20) 상에 배리어막(28)을 형성한다. 상기 배리어막(28)은 티타늄 질화막(TiN)으로 형성할 수 있으며, 상기 티타늄 질화막(TiN)을 형성하기 전에 티타늄(Ti)을 더 형성할 수도 있다. 상기코발트층(26) 및 배리어막(28)의 적층은 동일 장비에서 인시츄(in-situ)로 진행하는 것이 바람직하다.
도 12를 참조하면, 상기 배리어막(28) 상에 상기 콘택홀(22)을 채우는 도전막(38)을 형성하여 콘택 구조체를 완성한다. 상기 도전막(38)은 텅스텐(W), 알류미늄(Al). 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 중에서 선택된 어느 하나로 또는 이들의 조합으로 형성할 수 있다. 경우에 따라서는 상기 도전막(38)을 에치백 또는 CMP로 상기 층간절연막이 노출될 때까지 평탄화하여 콘택플러그를 형성할 수도 있다.
제2 실시예에서는 코발트층 및 캐핑막을 콘택홀의 저면에 형성한 후에 코발트층 및 캐핑막을 적층하고, 코발트층을 열처리하여 코발트 모노 실리사이드층로 변환시킨다. 이어서 캐핑막과 미반응 코발트층을 제거하고, 상기 코발트 모노 실리사이드막(CoSi)을 코발트 실리사이드막(CoSi2)으로 변환시키는 열처리를 한다. 즉, 두번의 열처리 공정을 거쳐 코발트 실리사이드막을 형성한다. 이와는 달리, 콘택홀의 저면에 코발트층을 형성하고, 상기 코발트층을 한 번의 열 처리로 코발트 실리사이드막(CoSi2)으로 변환시키고, 미반응 코발트층을 제거할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 층간절연막을 관통하는 콘택홀을 형성한 후에 콘택홀의 내측벽에 스페이서를 형성함으로서 오믹 콘택을 위하여 형성하는 코발트 실리사이드막과 인접하는 도전층간의 단락을 방지하는 효과가 있다.
Claims (16)
- 도전영역을 갖는 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 관통하여 상기 도전영역을 노출시키는 콘택홀를 형성하는 단계;상기 콘택홀의 내측벽에 스페이서를 형성하는 단계;상기 스페이서가 내측벽에 형성된 콘택홀의 저면에 코발트 실리사이드막을 형성하는 단계; 및상기 코발트 실리사이드막 상에 상기 콘택홀를 채우는 도전막을 형성하는 단계를 포함하는 콘택 구조체 제조방법.
- 제 1 항에 있어서,상기 스페이서는 실리콘 산화막, 실리콘 질화막, 티타늄 질화막, 탄탈륨 질화막, 붕소 질화막 중에서 선택된 어느 하나로 형성하며, 두께는 100Å 내지 1000Å의 범위로 형성하는 것을 특징으로 하는 콘택 구조체 제조방법.
- 제 1 항에 있어서,상기 콘택홀의 저면에 코발트 실리사이드막을 형성하는 단계는,상기 콘택홀의 저면에 노출된 기판, 상기 스페이서의 측벽 및 상기 층간절연막 상에 코발트층을 형성하는 단계; 및상기 코발트층 상에 배리어막을 형성하되, 상기 배리어막을 형성할 때 상기 코발트층과 상기 기판이 반응하여 코발트 실리사이드막이 형성되는 것을 특징으로하는 콘택 구조체 제조방법.
- 제 3 항에 있어서,상기 코발트층 및 상기 배리어막은 인시츄(in-situ)로 형성하는 것을 특징으로 하는 콘택 구조체 제조방법.
- 제 3 항에 있어서,상기 배리어막은 티타늄 질화막(TiN) 또는 티타늄(Ti) 및 티타늄 질화막(TiN)으로 형성하는 것을 특징으로 하는 콘택 구조체 제조방법.
- 제 1 항에 있어서,상기 콘택홀의 저면에 코발트 실리사이드막을 형성하는 단계는,상기 콘택홀의 저면에 노출된 기판, 상기 스페이서의 측벽 및 상기 층간절연막 상에 코발트층을 형성하는 단계;상기 코발트층을 열처리하여 상기 기판과 접하는 부분에 코발트 실리사이드막을 형성하는 단계; 및상기 코발트층 중에서 미반응 코발트층을 제거하여 상기 개구부 저면에 코발트 실리사이드막을 노출시키는 단계를 포함하는 콘택 구조체 제조방법.
- 제 6 항에 있어서,상기 코발트 실리사이드막을 형성한 후에 티타늄 질화막(TiN) 또는 티타늄(Ti) 및 티타늄 질화막(TiN)으로 이루어진 배리어막을 더 형성하는 것을 특징으로 하는 콘택 구조체 제조방법.
- 제 1 항에 있어서,상기 콘택홀의 저면에 코발트 실리사이드막을 형성하는 단계는,상기 콘택홀의 저면에 노출된 기판, 상기 스페이서의 측벽 및 상기 층간절연막 상에 코발트층 및 캐핑막을 순서대로 형성하는 단계;상기 코발트층을 열처리하여 상기 기판과 접하는 부분에 코발트 모노 실리사이드막을 형성하는 단계;상기 캐핑막 및 미반응 코발트층을 제거하여 상기 콘택홀 저면에 코발트 모노 실리사이드막을 노출시키는 단계; 및상기 코발트 모노 실리사이드막을 열처리하여 코발트 실리사이드막을 형성하는 단계를 포함하는 콘택 구조체 제조방법.
- 제 8 항에 있어서,상기 코발트 실리사이드막을 형성한 후에 티타늄 질화막(TiN) 또는 티타늄(Ti) 및 티타늄 질화막(TiN)으로 이루어진 배리어막을 더 형성하는 것을 특징으로 하는 콘택 구조체 제조방법.
- 제 1 항에 있어서,상기 콘택홀를 채우는 도전막을 형성하기 전에 배리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택 구조체 제조방법.
- 제 1 항에 있어서,상기 도전막을 상기 층간절연막이 노출될 때까지 평탄화하여 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택 구조체 제조방법.
- 기판 상에 형성된 층간절연막;상기 층간절연막을 관통하여 상기 기판의 표면의 소정영역을 노출시키는 콘택홀;상기 콘택홀의 내측벽에 형성된 스페이서;상기 콘택홀의 저면에 형성된 코발트 실리사이드막; 및상기 콘택홀의 내부를 채우는 도전막을 포함하는 콘택 구조체.
- 제 12 항에 있어서,상기 내측벽 스페이서 및 상기 도전막 사이에 배리어막이 개재되어 있는 것을 특징으로 하는 콘택 구조체.
- 제 13 항에 있어서,상기 배리어막은 티타늄 질화막(TiN) 또는 티타늄(Ti) 및 티타늄 질화막(TiN)으로 이루어진 것을 특징으로 하는 콘택 구조체.
- 제 14 항에 있어서,상기 배리어막 및 상기 내측벽 스페이서 사이에 코발트층이 개재되어 있는 것을 특징으로 하는 콘택 구조체.
- 제 12 항에 있어서,상기 내측벽 스페이서는 실리콘 산화막, 실리콘 질화막, 티타늄 질화막, 탄탈륨 질화막, 붕소 질화막 중에서 선택된 어느 하나인 것을 특징으로 하는 콘택 구조체.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0049131A KR100467021B1 (ko) | 2002-08-20 | 2002-08-20 | 반도체 소자의 콘택 구조체 및 그 제조방법 |
US10/609,983 US20040038517A1 (en) | 2002-08-20 | 2003-06-30 | Methods of forming cobalt silicide contact structures including sidewall spacers for electrical isolation and contact structures formed thereby |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0049131A KR100467021B1 (ko) | 2002-08-20 | 2002-08-20 | 반도체 소자의 콘택 구조체 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040017038A true KR20040017038A (ko) | 2004-02-26 |
KR100467021B1 KR100467021B1 (ko) | 2005-01-24 |
Family
ID=31884915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0049131A KR100467021B1 (ko) | 2002-08-20 | 2002-08-20 | 반도체 소자의 콘택 구조체 및 그 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20040038517A1 (ko) |
KR (1) | KR100467021B1 (ko) |
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KR100467021B1 (ko) | 2005-01-24 |
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