KR20180060943A - 개구들 내에 금속 층들을 형성하기 위한 방법들 및 그것을 형성하기 위한 장치 - Google Patents

개구들 내에 금속 층들을 형성하기 위한 방법들 및 그것을 형성하기 위한 장치 Download PDF

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Abstract

방법은, 트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD, Inter-layer Dielectric)를 형성하는 단계를 포함한다. ILD 및 금속 게이트는 웨이퍼의 부분들이다. ILD는 에칭되어 콘택 개구를 형성한다. 웨이퍼는 PVD 툴에 배치되고, PVD 툴 내에는 금속 타겟이 있다. 금속 타겟은 금속 타겟 위의 자석으로부터의 제1 간격 및 웨이퍼로부터의 제2 간격을 갖는다. 제1 간격 대 제2 간격의 비율은 약 0.02보다 크다. 금속 층은 웨이퍼 상에 성막되고, 금속 층은 콘택 개구 내의 하단 부분 및 콘택 개구 내의 측벽 부분을 갖는다. 금속 층의 하단 부분을 소스/드레인 영역과 반응시켜 실리사이드 영역을 형성하기 위해 어닐링이 수행된다.

Description

개구들 내에 금속 층들을 형성하기 위한 방법들 및 그것을 형성하기 위한 장치{METHODS FOR FORMING METAL LAYERS IN OPENINGS AND APPARATUS FOR FORMING SAME}
이 출원은 다음의 가출원된 미국 특허 출원의 우선권을 주장한다: "Methods for Forming Metal Layers in Openings and Apparatus for Forming Same"라는 제목으로 2016년 11월 29일자로 출원된 출원 번호 제62/427,457호(이 출원은 인용에 의해 본 명세서에 포함됨).
집적 회로들의 제조에 있어서, 트랜지스터들의 게이트들 및 소스 및 드레인 영역들에 연결하기 위해 콘택 플러그들이 사용된다. 소스/드레인 콘택 플러그들은 통상적으로 소스/드레인 실리사이드 영역들에 연결되며, 이는 금속 층을 성막하고, 그 후 소스/드레인 영역들의 실리콘과 금속 층을 반응시키기 위해 어닐링을 수행함으로써 형성된다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 11은 몇몇 실시예들에 따른 트랜지스터의 형성에 있어서의 중간 단계들의 단면도들이다.
도 12는 몇몇의 실시예들에 따른 물리 기상 증착을 위한 챔버의 단면도를 예시한다.
도 13은 몇몇 실시예들에 따른 트랜지스터를 형성하기 위한 프로세스 흐름을 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간단히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, "아래 놓인", "아래에", "하부에", "위에 놓인", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 예시적인 실시예들에 따라 실리사이드 영역에 연결된 콘택 플러그들을 갖는 트랜지스터 및 그 형성 방법이 제공된다. 트랜지스터를 형성하는 중간 단계들이 예시된다. 몇몇 실시예들의 변형들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다. 도 1 내지 도 11에 도시된 단계들은 또한 도 13에 도시된 프로세스 흐름(200)에 개략적으로 예시된다.
도 1 내지 도 11은 몇몇 예시적인 실시예들에 따른 트랜지스터 및 개별 콘택 플러그들의 형성에 있어서의 중간 단계들의 단면도들이다. 도 1을 참조하면, 웨이퍼(10)가 제공된다. 웨이퍼(10)는, 실리콘, 실리콘 게르마늄, 실리콘 탄소, III-V족 화합물 반도체 재료들 등과 같은 다른 반도체 재료로 형성될 수 있는 기판(20)을 포함한다. 기판(20)은 벌크 기판 또는 SOI(Semiconductor-On-Insulator) 기판일 수 있다.
집합적으로 게이트 스택들(26)로 지칭되는 게이트 스택들(26A 및 26B)은 기판(20) 위에 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 게이트 스택들(26A 및 26B)은 서로에 대해 평행한 길이 방향을 갖는 게이트 스택 스트립들(웨이퍼 (10)의 상면도에서)로서 형성되며, 게이트 스택들(26A 및 26B) 사이의 거리는 최소화된다 게이트 스택들(26A 및 26B) 각각은 게이트 유전체(24), 게이트 유전체(24) 위의 게이트 전극(28) 및 게이트 전극(28) 위의 하드 마스크(38)를 포함할 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 게이트 스택들(26)은, 더미 게이트 스택들(미도시)을 형성하고, 더미 게이트 스택들을 제거하여 리세스들을 형성하고, 리세스들 내에 대체 게이트들을 형성함으로써 형성되는 대체 게이트 스택들이다. 결과적으로, 게이트 유전체들(24) 각각은 개별적 게이트 전극(28)의 아래 놓인 하단 부분과, 개별적 게이트 전극(28)의 측벽들 상의 측벽 부분들을 포함한다. 측벽 부분들은 개별적 게이트 전극들(28)을 둘러싸는 링들을 형성한다.
본 개시물의 몇몇 실시예들에 따르면, 소스 및 드레인 영역들(22)(이하, 소스/드레인 영역들(22)로 지칭됨)은 기판(20) 내로 연장하도록 형성된다. 대안적인 실시예들에 따르면, 소스/드레인 영역들(22)은 도 2에 도시된 바와 같이 콘택 개구의 형성 이후에 형성된다. 소스/드레인 영역들(22) 중 하나는 게이트 스택들(26A 및 26B)에 의해 공유되는 공통 소스 영역 또는 공통 드레인 영역일 수 있다. 따라서, 게이트 스택(26A)은 게이트 스택(26A)의 대향 측들 상의 소스/드레인 영역들과 함께 제1 트랜지스터를 형성할 수 있고, 게이트 스택(26B)은 게이트 스택(26B)의 대향 측들 상의 소스/드레인 영역들과 함께 제2 트랜지스터를 형성할 수 있다. 제1 트랜지스터 및 제2 트랜지스터는 전기적으로 병렬로 연결되어 단일 트랜지스터로 작동할 수 있다.
게이트 유전체(24)는 단일 층 또는 복수의 층들을 포함하는 복합 층일 수 있다. 예를 들어, 게이트 유전체(24)는 산화물 층 위에 계면 산화물 층 및 하이-k(high-k) 유전체 층을 포함할 수 있다. 산화물 층은 열 산화 또는 화학적 산화를 통해 형성된 실리콘 산화물 층일 수 있다. 하이-k 유전체 층은 7보다 큰 k 값 또는 20보다 큰 k 값을 가질 수 있다. 예시적인 하이-k 유전체 재료들은 하프늄 산화물, 지르코늄 산화물, 란탄 산화물 등을 포함한다.
본 개시물의 몇몇 실시예들에 따르면, 각각의 게이트 전극(28)은 균질한 도전성 재료로 형성된 단일 층 구조를 갖는다. 대안적인 실시예들에 따르면, 각각의 게이트 전극(28)은 TiN, TaSiN, WN, TiAl, TiAlN, TaC, TaN, 알루미늄, 또는 이들의 합금들로 형성된 복수의 층들을 포함하는 복합 구조를 갖는다. 게이트 전극들(28)의 형성은 물리 기상 증착(PVD, Physical Vapor Deposition), 금속-유기 화학 기상 증착(MOCVD, Metal-Organic Chemical Vapor Deposition) 및/또는 다른 적용가능한 방법들을 포함할 수 있다. 하드 마스크들(38)은 예를 들어 실리콘 질화물로 형성될 수 있다.
본 개시물의 대안적 실시예들에 따르면, 대체 게이트 스택들이기보다는, 게이트 스택들(26A 및 26B)이 블랭킷 게이트 유전체 층 및 블랭킷 게이트 전극 층(폴리실리콘 층과 같은)을 형성한 다음 블랭킷 게이트 유전체 층 및 블랭킷 게이트 전극 층을 패터닝함으로써 형성된다.
다시 도 1을 참조하면, 콘택 에칭 스탑 층(CESL, Contact Etch Stop Layer)(34)은 기판(20)을 커버하도록 형성되고, 게이트 스페이서(30)의 측벽들 상에서 연장될 수 있다. 본 개시물의 몇몇 실시예들에 따르면, CESL(34)은 실리콘 질화물, 실리콘 탄화물, 또는 다른 유전체 재료들을 포함한다. 층간 유전체(ILD)(36)는 CESL 및 게이트 스택들(26A 및 26B) 위에 형성된다. ILD(36)는 또한 포스포-실리케이트 유리(PSG, Phospho-Silicate Glass), 보로-실리케이트 유리(BSG, Boro-Silicate Glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 테트라 에틸 오르소 실리케이트(TEOS, Tetra Ethyl Ortho Silicate) 산화물 등과 같은 산화물로 형성될 수 있다. 형성은 예를 들어, 화학 기상 증착(CVD), 유동성 CVD(FCVD), 스핀 온 코팅(spin-on coating) 등을 포함할 수 있다.
도 2를 참조하면, ILD(36) 및 CESL(34)이 에칭되어 콘택 개구(40)를 형성한다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(202)로서 예시된다. 개구(40)는 몇몇 실시예들에 따른 소스/드레인 콘택 개구이다. 소스/드레인 영역(22)(이미 형성된 경우)은 콘택 개구(40)에 노출된다. 본 개시물의 몇몇 실시예들에 따르면, 개구(40)는 약 40nm보다 작은 폭(W1)을 갖는다. 깊이(D1)는 약 100nm보다 클 수 있다. 따라서, 개구(40)는 높은 종횡비를 갖는다.
이 때 소스/드레인 영역들(22)이 아직 형성되지 않은 실시예들에 따라, 소스/드레인 영역들(22)을 형성하기 위해 예비 비정질 주입(PAI, pre-Amorphization Implantation) 및 소스/드레인 주입이 수행될 수 있으며, 여기서 소스/드레인 영역들(22)을 형성하기 위한 주입된 불순물 및 PAI의 종이 개구(40)를 통해 기판(20) 내로 주입된다. PAI는 게르마늄, 실리콘 등을 사용하여 수행될 수 있으며, 이는 후속하는 소스/드레인 주입의 깊이를 제어하기 위해 주입된 영역들의 격자 구조를 파괴한다. 소스/드레인 주입은 각각의 트랜지스터가 p-타입 트랜지스터인 경우 붕소 또는 인듐을 사용하여 또는 각각의 트랜지스터가 n-타입 트랜지스터인 경우 인, 비소, 또는 안티몬을 사용하여 수행될 수 있다.
도 3은 본 개시물의 몇몇 실시예들에 따른 콘택(플러그) 스페이서들(44)의 형성을 예시한다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(204)로서 예시된다. 콘택 스페이서들(44)의 형성은 하나 또는 복수의 컨포멀한 유전체 층(들)을 성막하는 단계를 포함할 수 있다. 유전체 층은 콘택 개구(40) 내로 연장되고, ILD(36)의 측벽들 상의 수직 부분들, 및 ILD(36) 위 뿐만 아니라 개구(40)의 하단에 수평 부분들을 포함한다. 성막된 층의 수평 부분들 및 수직 부분들이 유사한 두께를 갖도록, 성막 프로세스는 원자 층 증착(ALD, Atomic Layer Deposition), CVD 등과 같은 컨포멀한 성막 프로세스를 사용하여 수행된다. 그 후, 이방성 에칭이 수행되어 수평 부분들을 제거하고, 수직 부분을 콘택 스페이서들(44)로 남긴다. 이방성 에칭은 에칭 가스들로서 암모니아(NH3) 및 NF3를 사용하여 수행될 수 있다. 동일한 개구(40)의 콘택 스페이서들(44)은 웨이퍼(10)의 상면도에서 볼 때 통합 스페이서 링의 부분들이라는 것을 알 수 있다.
본 개시물의 몇몇 실시예들에 따르면, 스페이서들(44)은 산화물에 비해 높은 에칭 선택도를 갖는 유전체 재료로 형성되어, 후속 세정 프로세스들(산화물들이 제거되는)에서 스페이서들이 손상되지 않는다. 예를 들어, 콘택 스페이서들(44)은 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물 등으로 형성될 수 있다.
본 개시물의 대안적인 실시예들에 따르면, 게이트 스페이서들(44)은 형성되지 않는다. 따라서, 도 13의 단계(204)는 이 단계가 수행되거나 생략될 수 있음을 표시하기 위해 점선 박스로 도시된다. 이들 실시예들에 따라, 후속하여 형성된 금속 층(46)(도 4)은 ILD(36)의 측벽들과 접촉하는 측벽 부분들을 가질 수 있다.
다음으로, 도 4를 참조하면, 금속 층(46)이 성막된다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(206)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 금속 층(46)은 물리 기상 증착(PVD)을 사용하여 형성될 수 있는 티타늄(Ti) 층이다. 금속 층(46)은 개구(40)의 하단에 하단 부분(46A) 및 ILD(36)의 측벽 표면들 상에 측벽 부분들(46B)을 포함한다. 측벽 부분들(46B)은 측벽 두께(T1)를 갖고, 하단 부분(46A)은 하단 두께(T2)를 갖는다. 측벽 두께(T1)는 개구(40)의 깊이(D1)의 2/3과 동일한 높이에서 측정될 수 있다. 비율 T1/T2은 약 0.35보다 작을 수 있고, 약 0.26 내지 약 0.34 범위일 수 있다. 금속 층(46)은 2개의 기능들을 갖는다. 제1 기능은, 금속 층(46)의 하단 부분이 아래 놓인 소스/드레인 영역(22)과 반응하여 소스/드레인 실리사이드 영역을 형성하는 것이다. 따라서, 두께(T2)가 큰 값을 가져, 결과적인 실리사이드 영역과 위에 놓인 콘택 플러그 사이의 접촉 저항은 낮은 것이 바람직하다. 제2 기능은 금속 층(46)이 후속하여 형성된 캐핑/접착 층을 위한 접착 층으로서 작용하는 것이다. 따라서, 측벽 두께(T1)는 바람직하게는 0보다 큰 값을 갖는다. 반면에, 두께(T1)는 큰 값을 가질 수 없는데, 이는 콘택 개구(40)의 상부 부분이 너무 좁아지게 하여, 후속하여 형성된 콘택 플러그에 시임(seam)(결함)을 초래하기 때문이다. 따라서, 결함을 야기하지 않고 접촉 저항을 감소시키기 위해, 몇몇 실시예들에 따라, 하단 두께 (T2)는 증가되고, 측벽 두께(T1)가는 작은(그러나 0은 아닌) 값으로 감소된다. 또한, 측벽 부분들(46B)은 본 개시물의 몇몇 실시예들에 따라 균일한 두께를 가질 수 있다.
개구(40)의 폭(W1)(도 2)이 매우 작으면, 예를 들어 약 5nm보다 크게, 특히 약 9nm보다 크게, 하단 두께(T2)를 증가시키는 것이 어렵다. 따라서, PVD 툴은 이러한 목표를 달성하도록 설계 및 구성된다. 도 12는 본 개시물의 몇몇 실시예들에 따른 PVD 툴(100)을 예시한다. PVD 툴(100)은 진공 챔버(102)를 포함한다. 척 (104), 전자기 코일(106), 콜리메이터(108), 타겟(110), 타겟 커버 플레이트(112) 및 자석(114)은 진공 챔버(102) 내에 위치된다.
웨이퍼(10)(도 3에 또한 도시됨)는 금속 층(46)(도 4)을 형성하기 위해 척(104)에 배치되고 고정된다. 타겟(110)은 증착될 금속으로 형성되고, 예를 들어 티타늄 타겟일 수 있다. 타겟(110)은 위에 놓인 타겟 커버 플레이트(112) 상에 장착된다. 자석(114)은 타겟 커버 플레이트(112) 위에 배치된다. 자석(114)은 플레이트(116) 상에 장착될 수 있다. 플레이트(116)는 타겟(110) 및 웨이퍼(10)의 중심에 정렬된(aligned) 수직 축(118) 주위로 회전하도록 구성된다. 자석(114)은 각각이 축(118)의 일 측 상에 위치된 복수의 피스(piece)들 또는 하나의 피스를 포함할 수 있다. 성막 동안, 자석(114)은 축(118) 주위로 회전된다. 회전할 수 있는 위치를 보여주기 위해 점선을 사용하여 자석이 예시된다.
타겟(110)은 간격(S1)만큼 자석(114)으로부터 이격되고, 간격(S2)만큼 웨이퍼(10)로부터 이격된다. 금속 층(46)의 하단 두께(T2)(도 4)를 증가시키기 위해, 간격(S2)은 감소된다. 그러나, 이는 웨이퍼(10) 전반에 걸친 금속 층(46)의 두께의 전체 웨이퍼 균일성이 불균일해지게 할 수 있다. 예를 들어, 웨이퍼(10)의 에지 및 웨이퍼(10)의 중심에서의 금속 층(46)의 두께는 간격(S2)의 감소로 인해 증가된 차이를 가질 수 있다. 따라서, 간격(S1)은 금속 층(46)의 두께의 불균일성을 감소시키기 위해 조정되고 증가된다. 본 개시물의 몇몇 실시예들에 따르면, 간격(S1)의 감소는 하드웨어 변경 및 조정, 예를 들어 자석(114)의 장착 메커니즘의 위치들의 변경 및 조정을 통해 달성될 수 있는, 자석(114)의 위치를 보다 높게 조정하는 것을 포함한다. 대안적인 실시예들에 따라, 타겟(110)을 아래로 이동시켜 간격(S2)을 감소시키고 간격(S1)을 증가시키기 위해 하드웨어 조정이 수행된다. 자석(114)은 또한 타겟(110)의 높이의 조정에 추가하여 이동될 수 있다.
실험 결과들은 프로세스 조건을 최적화함으로써, 비율 S1/S2이 약 0.02보다 큰 경우, 금속 층(46)의 두께 및 웨이퍼 전반에 걸친 균일성이 만족스러울 수 있고 사양 내에 들어오게 할 수 있음을 나타낸다. 비율 S1/S2은 약 0.02 내지 약 0.03의 범위일 수 있다. 비율 S1/S2이 약 0.02보다 큰 본 개시물의 몇몇 실시예들에 따르면, 간격(S1)은 약 3.7 mm 내지 약 3.9 mm 범위일 수 있고, 간격(S2)은 약 184 mm 내지 약 186 mm 범위일 수 있다.
두께들(T1 및 T2)은 또한 다양한 프로세스 조건들에 의해 영향을 받는다. 본 개시물의 몇몇 실시예들에 따르면, 몇몇 프로세스 조건들이 바람직한 두께들(T1 및 T2)을 달성하도록 조정된다. 예를 들어, 금속 층(46)의 성막에 있어서, 프로세스 가스로서 아르곤이 사용될 수 있다. 성막 속도를 증가시키고 비율 T2/T1을 증가시키기 위해(따라서 측벽 두께(T2)를 증가시키지 않고 하단 두께(T1)가 더 크도록) 프로세스 가스의 유량은 증가된다. 유량은 약 160sccm보다 클 수 있으며, 약 160sccm 내지 약 200sccm의 범위일 수 있다. 비율 T2/T1을 증가시키기 위해 프로세스의 압력이 또한 증가될 수 있다. 예를 들어, 금속 층(46)의 성막에 있어서, 챔버(102)(도 12) 내의 압력은 약 80 mTorr보다 클 수 있으며, 약 80 mTorr 내지 약 120 mTorr 범위일 수 있다.
두께들(T1 및 T2)에 영향을 미치는 추가의 프로세스 조건들은 타겟 커버 플레이트(112)에 연결된 RF 전력(126), 타겟 커버 플레이트(112)에 연결된 DC 전력(124), 및 척(104)에 제공된 자동 용량 튜너(ACT, Auto Capacity Tuner)(120) 전류를 포함한다. 본 개시물의 몇몇 실시예들에 따르면, RF 전력(126)은 약 5KW보다 낮으며, 약 1,200 와트 내지 약 2,100 와트 범위(예를 들어, 13.5MHz 주파수에서)일 수 있다. DC 전력(124)은 약 1.5KW보다 낮으며, 약 50 와트 내지 약 800 와트의 범위일 수 있다.
비율 S1/S2을 튜닝하기 위한 하드웨어 조정 및 성막에서의 프로세스 조건들의 튜닝을 통해, 금속 층(46)(도 4)은 금속 층(46)이 매우 작은 개구(40)(예를 들어, 폭(W1)이 약 40nm보다 작은) 내로 성막되더라도, 두께(T1)를 증가시키지 않고 증가된 하단 두께(T2)를 가질 수 있다. 실험 결과들은, 하단 두께(T2)가 약 8nm 이하일 때, 후속하여 형성된 콘택 플러그(56)(도 8)이 시임(seam)을 가질 것임을 나타냈다. 반대로, 하단 두께(T2)가 약 9.5nm 이상일 때, 후속하여 형성된 콘택 플러그(56)(도 8)는 시임을 갖지 않을 것이다. 따라서, 본 개시물의 몇몇 실시예들에 따르면, 개구의 폭(W1)이 약 40nm보다 작을 때, 두께(T2)는 약 9.5nm보다 크다. 두께 비율 T1/T2은 약 0.35보다 작을 수 있고, 약 0.26 내지 약 0.34 범위일 수 있다.
도 5를 참조하면, 캐핑 층(48)이 성막된다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(208)로서 예시된다. 캐핑 층(48)은 또한 확산 배리어 층으로서의 역할을 한다. 본 개시물의 몇몇 실시예들에 따라, 캐핑 층(48)은 티타늄 질화물과 같은 금속 질화물로 형성된다. 캐핑 층(48)은 CVD를 사용하여 형성될 수 있으며, 이는 CVD 챔버 내에서 형성될 수 있다. 따라서, 웨이퍼(10)는 PVD 챔버(102)(도 13)로부터 제거되고, 캐핑 층(48)을 형성하기 위해 CVD 챔버 내에 배치될 수 있다. 캐핑 층(48)은 수평 두께 및 수직 두께가 서로 가까운 컨포멀한 층일 수 있다. 대안적인 실시예들에 따라, 캐핑 층(48)은 동일한 챔버 (102) 내에 형성되며, 금속이 타겟(110)으로부터 스퍼터링될 때 추가의 질소 가스가 도입된다.
도 6은 실리사이드 영역(50)을 형성하기 위한 실리사이드화 프로세스를 예시한다. 본 개시물의 몇몇 실시예들에 따르면, 실리사이드화 프로세스는 어닐링을 통해 수행되며, 이는 화살표들(52)에 의해 표현된다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(210)로서 예시된다. 어닐링은 급속 열 어닐링(RTA, Rapid Thermal Anneal), 퍼니스 어닐링(furnace anneal) 등을 통해 수행될 수 있다. 따라서, 금속 층(46)의 하단 부분(46A)(도 5)은 소스/드레인 영역(22)과 반응하여 실리사이드 영역(50)을 형성한다. 측벽 부분들(46B)은 도 6에 도시된 바와 같이, 실리사이드화 프로세스 이후에 남아있다. 본 개시물의 몇몇 실시예들에 따르면, 하단 부분(46A)(도 5)은 완전히 반응되고, 실리사이드 영역(50)의 상부면은 캐핑 층(48)의 하부면과 접촉한다. 실리사이드화 이후에, 비율 T1/T3은 약 0.35보다 작고, 두께(T3)는 실리사이드 영역(50)의 두께이다.
다음으로, 금속성 재료(54)가 나머지 콘택 개구(40) 내로 채워지고, 결과적인 웨이퍼(10)가 도 7에 도시된다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(212)로서 예시된다. 금속성 재료(54)는 예를 들어, 텅스텐, 구리, 알루미늄, 또는 금속 합금으로 형성될 수 있다. 다음으로, 화학 기계적 연마(CMP, Chemical Mechanical Polish)와 같은 평탄화 프로세스가 수행되어, ILD(36) 위의 금속 재료(54), 캐핑 층(48) 및 금속 층(46)의 초과 부분들을 제거한다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(214)로서 예시된다. 따라서, 도 8에 도시된 바와 같이 소스/드레인 콘택 플러그(56)가 형성된다.
도 9 내지 도 10은 게이트 콘택 플러그들의 형성을 예시한다. 도 9에 도시된 바와 같이, 개구들(58)이 형성되도록, ILD(36) 및 마스크 층들(38)(도 8)을 에칭하기 위해 에칭 프로세스(들)가 수행된다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(216)로서 예시된다.
다음으로, 콘택 개구들(58)은 도 10에 도시된 바와 같이, 게이트 콘택 플러그들(60)을 형성하기 위해 도전성 재료(들)로 채워진다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(218)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 게이트 콘택 플러그들(60)은 도전성 접착/배리어 층들(62) 및 접착/배리어 층들(62) 위의 금속성 재료(64)를 포함한다. 접착/배리어 층(62)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합들, 또는 이들의 다중 층들로부터 선택되는 재료로 형성될 수 있다. 금속성 재료(64)는 텅스텐, 구리, 알루미늄, 또는 이들의 합금들로 형성될 수 있으며, PVD, 금속-유기 화학 기상 증착(MOCVD, Metal-Organic Chemical Vapor Deposition) 또는 도금을 사용하여 형성될 수 있다.
본 개시물의 몇몇 실시예들에 따르면, 유전체 콘택 스페이서들(66)은 게이트 콘택 플러그들(60)을 둘러싸도록 형성된다. 유전체 콘택 스페이서들(66)의 재료 및 형성 프로세스는 각각 콘택 스페이서들(44)의 재료 및 형성 프로세스와 유사할 수 있다. 대안적인 실시예들에 따르면, 콘택 스페이서들(66)은 형성되지 않고, 따라서 게이트 콘택 플러그들은 ILD(36)의 측벽들과 접촉한다. 콘택 플러그들(56 및 60)이 서로 가깝게 위치되기 때문에, 유전체 콘택 스페이서들(44 및 66)의 형성은 콘택 플러그(56 및 60)의 전기적 단락을 제거할 수 있으며, 이 전기적 단락은 콘택 플러그들(56 및/또는 60)의 오정렬에 의해 야기될 수 있다.
도 11은 에칭 스탑 층(70), 유전체 층(72) 및 도전성 피처들(74)의 형성을 예시한다. 각각의 단계는 도 13에 도시된 프로세스 흐름에서 단계(220)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 도전성 피처들(74)은 금속 라인들이고, 유전체 층(72)은 금속간 유전체(IMD, Inter-Metal Dielectric)이다. 대안적인 실시예들에 따르면, 도전성 피처들(74)은 상부 콘택 플러그들이며, 유전체 층(72)은 (하부 ILD(36)와 비교하여) 상부 ILD이다. 유전체 콘택 스페이서들(76)은 몇몇 실시예들에 따라 도전성 피처들(74)을 둘러싸도록 형성될 수 있다. 대안적으로, 유전체 콘택 스페이서들(76)은 형성되지 않는다. 따라서, 유전체 콘택 스페이서들(76)은 그들이 형성되거나 생략될 수 있음을 나타내기 위해 점선들을 사용하여 예시된다. 콘택 스페이서들(44, 66 및 76)의 형성은 유리하게 이웃 콘택 플러그들(56, 60 및 74)의 브릿징(bridging) 및 전기적 단락의 가능성을 감소시킬 수 있다.
도전성 피처들(74)은 접착/배리어 층들(75) 및 접착/배리어 층들(75) 위의 금속성 재료(77)를 포함할 수 있다. 유사하게, 접착/배리어 층(75)은 티타늄 층들 또는 탄탈룸 층들 또는 금속 질화물 층들과 같은 금속 층들일 수 있다. 접착/배리어 층들(62 또는 75)이 티타늄 층들 또는 탄탈룸 층들과 같은 금속 층들로 형성되는 몇몇 실시예들에 따르면, PVD 툴에서 PVD를 사용하여 층들(62 및/또는 75)이 형성될 수 있는데, 이 PVD 툴은 본질적으로 층들(62 및/또는 75)을 형성하기 위한 PVD 툴의 비율 S1/S2이 금속 층(46)을 형성하기 위한 PVD 툴에서의 비율 S1/S2보다 작은 것을 제외하고는, 도 12에 도시된 PVD 툴과 동일하다. 개구(58)(도 9) 및/또는 도전성 피처들(74)을 형성하기 위한 개구의 종횡비는 도 2의 개구(40)의 종횡비보다 낮을 수 있다. 따라서, 금속 층(46)(도 4)을 형성하는 것보다 층들(62 및/또는 75)을 형성하는 것이 더 쉬울 수 있다. 또한, 층들(62 및/또는 75)로부터 실리사이드가 형성되지 않기 때문에, 층들(62 및/또는 75)의 하단 두께는 각각의 측벽 두께보다 현저히 클 필요가 없다. 따라서, 층들(62 및/또는 75)을 형성하기 위한 PVD 툴은 0.02보다 작은 비율 S1/S2를 가질 수 있는데, 이 비율은 약 0.01 내지 약 0.02의 범위일 수 있다.
본 개시물의 실시예들은 몇 가지 유리한 피처들을 갖는다. 트랜지스터들의 사이즈를 줄이기 위해, 콘택 플러그들의 폭들이 또한 감소된다. 그러나, 콘택 플러그들의 폭을 줄이는 것은 콘택 저항이 증가하게 한다. 본 개시물의 몇몇 실시예들에 따르면, (티타늄 층과 같은) 실리사이드화에 사용되는 금속 층을 성막하기 위한 PVD 툴은 조정되고,티타늄 층의 측벽 두께를 비례하여 증가시키지 않으면 서 금속 층을 성막하기 위한 프로세스 조건들을 튜닝하여 티타늄 층의 하단 두께를 증가시킨다. 이는 유리하게 콘택 플러그들에 시임들을 야기하지 않고 콘택 저항의 감소를 초래한다. 또한, 콘택 플러그들의 전기적 단락을 제거하기 위해, 유전체 스페이서들이 형성될 수 있다. 그러나, 유전체 스페이서들의 형성은 소스/드레인 콘택 개구의 사이즈의 추가적 감소를 야기한다. 이 문제는 또한 PVD 툴을 수정하고 성막 프로세스의 프로세스 조건들을 조정함으로써 해결될 수 있다.
본 개시물의 몇몇 실시예들에 따르면, 방법은, 트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 ILD를 형성하는 단계 ― ILD 및 금속 게이트는 웨이퍼의 부분들임 ― , 및 콘택 개구를 형성하기 위해 ILD를 에칭하는 단계를 포함한다. 트랜지스터의 소스/드레인 영역은 콘택 개구를 통해 노출된다. 웨이퍼는 PVD 툴에 배치된다. 금속 타겟은 PVD 툴 내에 있고, 금속 타겟은 금속 타겟 위의 자석으로부터의 제1 간격 및 웨이퍼로부터의 제2 간격을 갖는다. 제1 간격 대 제2 간격의 비율은 약 0.02보다 크다. 웨이퍼 상에 금속 층이 성막된다. 금속 층은 제1 콘택 개구 내의 하단 부분 및 제1 콘택 개구 내의 측벽 부분을 포함한다. 금속 층의 하단 부분을 소스/드레인 영역과 반응시켜 실리사이드 영역을 형성하기 위해 어닐링이 수행된다.
본 개시물의 몇몇 실시예들에 따르면, 방법은, 트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD)를 형성하는 단계 ― ILD 및 금속 게이트는 웨이퍼의 부분들임 ― , 및 소스/드레인 콘택 개구를 형성하기 위해 ILD를 에칭하는 단계 ― 트랜지스터의 소스/드레인 영역은 소스/드레인 콘택 개구를 통해 노출됨 ― , 및 웨이퍼 상에 제1 티타늄 층을 성막하는 단계를 포함한다. 제1 티타늄 층은 소스/드레인 콘택 개구 내의 하단 부분 및 소스/드레인 콘택 개구 내의 측벽 부분을 갖는다. 측벽 부분은 제1 두께를 갖는다. 제1 티타늄 층의 하단 부분을 소스/드레인 영역과 반응시켜 실리사이드 영역을 형성하기 위해 어닐링이 수행된다. 실리사이드 영역은 제2 두께를 갖는다. 제1 두께 대 제2 두께의 비율은 약 0.35보다 작다.
본 개시물의 몇몇 실시예들에 따르면, 방법은, 트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD)를 형성하는 단계 ― ILD 및 금속 게이트는 웨이퍼의 부분들임 ― , 및 소스/드레인 콘택 개구를 형성하기 위해 ILD를 에칭하는 단계 ― 트랜지스터의 소스/드레인 영역은 소스/드레인 콘택 개구를 통해 노출됨 ― , 및 PVD 툴을 조정하는 단계를 포함한다. 금속 타겟은 PVD 툴 내에 있고, 금속 타겟은 금속 타겟 위의 자석으로부터의 제1 간격을 갖는다. 방법은 제1 간격을 증가시키는 단계를 포함한다. 티타늄 층은 PVD 툴 내의 웨이퍼 상에 성막된다. 티타늄 층은 소스/드레인 콘택 개구 내로 연장된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD, Inter-layer Dielectric)를 형성하는 단계 ― 상기 ILD 및 상기 금속 게이트는 웨이퍼의 부분들임 ― ;
제1 콘택 개구를 형성하기 위해 상기 ILD를 에칭하는 단계 ― 상기 트랜지스터의 소스/드레인 영역은 상기 제1 콘택 개구를 통해 노출됨 ― ;
물리 기상 증착(PVD, Physical Vapor Deposition) 툴에 상기 웨이퍼를 배치하는 단계 ― 금속 타겟은 상기 PVD 툴 내에 있고, 상기 금속 타겟은 상기 금속 타겟 위의 자석으로부터의 제1 간격 및 상기 웨이퍼로부터의 제2 간격을 가지며, 상기 제1 간격 대 상기 제2 간격의 비율은 약 0.02보다 큼 ― ;
상기 웨이퍼 상에 금속 층을 성막하는 단계 ― 상기 금속 층은 상기 제1 콘택 개구 내의 하단 부분 및 상기 제1 콘택 개구 내의 측벽 부분을 포함함 ― ; 및
상기 금속 층의 하단 부분을 상기 소스/드레인 영역과 반응시켜 실리사이드 영역을 형성하기 위해 어닐링을 수행하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 비율을 0.02보다 작은 것에서 약 0.02보다 큰 것으로 조정하기 위해 상기 제1 간격을 증가시키는 단계를 더 포함하는, 방법.
실시예 3. 실시예 1에 있어서,
상기 비율은 약 0.02 내지 약 0.03의 범위인 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 콘택 개구 내에 콘택 스페이서를 형성하는 단계를 더 포함하며,
상기 콘택 스페이서는 상기 금속 층의 일부를 둘러싸는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 금속 층 위에 캐핑 층을 형성하는 단계를 더 포함하며,
상기 어닐링은 상기 금속 층을 커버하는 캐핑 층으로 수행되는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 금속 층은 제1 두께를 갖는 측벽 부분을 갖고, 상기 실리사이드 영역은 제2 두께를 갖고, 상기 제1 두께 대 상기 제2 두께의 비율은 약 0.35보다 작은 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 제1 콘택 개구는 약 40 nm보다 작은 폭을 갖고, 상기 실리사이드 영역은 약 9 nm보다 큰 두께를 갖는 것인, 방법.
실시예 8. 실시예 1에 있어서,
제2 콘택 개구를 형성하기 위해 상기 금속 게이트 위에 마스크 층 및 상기 ILD를 에칭하는 단계; 및
상기 제2 콘택 개구 내에 게이트 콘택 플러그 및 추가 콘택 스페이서를 형성하는 단계 ― 상기 추가 콘택 스페이서는 상기 게이트 콘택 플러그를 둘러쌈 ―
를 더 포함하는, 방법.
실시예 9. 방법에 있어서,
트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD)를 형성하는 단계 ― 상기 ILD 및 상기 금속 게이트는 웨이퍼의 부분들임 ― ;
소스/드레인 콘택 개구를 형성하기 위해 상기 ILD를 에칭하는 단계 ― 상기 트랜지스터의 소스/드레인 영역은 상기 소스/드레인 콘택 개구를 통해 노출됨 ― ;
상기 웨이퍼 상에 제1 티타늄 층을 성막하는 단계 ― 상기 제1 티타늄 층은 상기 소스/드레인 콘택 개구 내의 하단 부분 및 상기 소스/드레인 콘택 개구 내의 측벽 부분을 포함하고, 상기 측벽 부분은 제1 두께를 가짐 ― ; 및
상기 제1 티타늄 층의 하단 부분을 상기 소스/드레인 영역과 반응시켜 실리사이드 영역을 형성하기 위해 어닐링을 수행하는 단계 ― 상기 실리사이드 영역은 제2 두께를 갖고, 상기 제1 두께 대 상기 제2 두께의 비율은 약 0.35보다 작음 ―
를 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 소스/드레인 콘택 개구 내에 콘택 스페이서를 형성하는 단계를 더 포함하며,
상기 콘택 스페이서는 상기 제1 티타늄 층의 일부를 둘러싸는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 소스/드레인 콘택 개구는 약 40 nm보다 작은 폭을 갖고, 상기 실리사이드 영역은 약 9 nm보다 큰 두께를 갖는 것인, 방법.
실시예 12. 실시예 9에 있어서,
상기 제1 티타늄 층은 상기 제1 PVD 챔버 내에서 물리 기상 증착(PVD)을 통해 성막되고, 제1 금속 타겟은 상기 제1 PVD 챔버 내에 있고, 상기 제1 금속 타겟은 상기 제1 금속 타겟 위의 제1 자석으로부터의 제1 간격 및 상기 웨이퍼로부터의 제2 간격을 가지며, 상기 제1 간격 대 상기 제2 간격의 비율은 약 0.02보다 큰 것인, 방법.
실시예 13. 실시예 12에 있어서,
상기 ILD 위에 유전체 층을 형성하는 단계;
추가 콘택 개구를 형성하기 위해 상기 유전체 층을 에칭하는 단계; 및
상기 웨이퍼 상에 제2 티타늄 층을 성막하는 단계
를 더 포함하며,
상기 제2 티타늄 층은 상기 추가 콘택 개구 내로 연장되고, 상기 제2 티타늄 층은 제2 PVD 챔버 내에 성막되고, 제2 금속 타겟은 상기 제2 PVD 챔버 내에 있고, 상기 제2 금속 타겟은 상기 제2 금속 타겟 위의 제2 자석으로부터의 제3 간격 및 상기 웨이퍼로부터의 제4 간격을 갖고, 상기 제3 간격 대 상기 제4 간격의 비율은 0.02보다 작은 것인, 방법.
실시예 14. 실시예 9에 있어서,
상기 제1 티타늄 층 위에 캐핑 층을 형성하는 단계를 더 포함하며,
상기 어닐링은 상기 제1 티타늄 층을 커버하는 캐핑 층으로 수행되는 것인, 방법.
실시예 15. 실시예 9에 있어서,
상기 제1 티타늄 층은 제1 두께를 갖는 측벽 부분을 갖고, 상기 실리사이드 영역은 제2 두께를 가지며, 상기 제1 두께 대 상기 제2 두께의 비율은 약 0.35보다 작은 것인, 방법.
실시예 16. 방법에 있어서,
트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD)를 형성하는 단계 ― 상기 ILD 및 상기 금속 게이트는 웨이퍼의 부분들임 ― ;
소스/드레인 콘택 개구를 형성하기 위해 상기 ILD를 에칭하는 단계 ― 상기 트랜지스터의 소스/드레인 영역은 상기 소스/드레인 콘택 개구를 통해 노출됨 ― ;
물리 기상 증착(PVD) 툴을 조정하는 단계 ― 금속 타겟은 상기 PVD 툴 내에 있고, 상기 금속 타겟은 상기 금속 타겟 위의 자석으로부터의 제1 간격을 갖고, 상기 PVD 툴을 조정하는 단계는 상기 제1 간격을 증가시키는 단계를 포함함 ― ; 및
상기 PVD 툴 내의 상기 웨이퍼 상에 티타늄 층을 성막하는 단계 ― 상기 티타늄 층은 상기 소스/드레인 콘택 개구 내로 연장됨 ―
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 금속 타겟은 상기 웨이퍼로부터의 제2 간격을 갖고, 상기 제1 간격은, 상기 제1 간격 대 상기 제2 간격의 비율이 약 0.02보다 작은 값으로부터 약 0.02보다 큰 값으로 증가되도록 증가되는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 티타늄 층의 하단 부분을 상기 소스/드레인 영역과 반응시켜 실리사이드 영역을 형성하기 위해 어닐링을 수행하는 단계를 더 포함하는, 방법.
실시예 19. 실시예 18에 있어서,
소스/드레인 콘택 개구는 약 40 nm보다 작은 폭을 갖고, 상기 실리사이드 영역은 약 9 nm보다 큰 두께를 갖는 것인, 방법.
실시예 20. 실시예 16에 있어서,
상기 소스/드레인 콘택 개구 내에 콘택 스페이서를 형성하는 단계를 더 포함하며,
상기 콘택 스페이서는 상기 티타늄 층의 일부를 둘러싸는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD, Inter-layer Dielectric)를 형성하는 단계 ― 상기 ILD 및 상기 금속 게이트는 웨이퍼의 부분들임 ― ;
    제1 콘택 개구를 형성하기 위해 상기 ILD를 에칭하는 단계 ― 상기 트랜지스터의 소스/드레인 영역은 상기 제1 콘택 개구를 통해 노출됨 ― ;
    물리 기상 증착(PVD, Physical Vapor Deposition) 툴에 상기 웨이퍼를 배치하는 단계 ― 금속 타겟은 상기 PVD 툴 내에 있고, 상기 금속 타겟은 상기 금속 타겟 위의 자석으로부터의 제1 간격 및 상기 웨이퍼로부터의 제2 간격을 가지며, 상기 제1 간격 대 상기 제2 간격의 비율은 0.02보다 큼 ― ;
    상기 웨이퍼 상에 금속 층을 성막하는 단계 ― 상기 금속 층은 상기 제1 콘택 개구 내의 하단 부분 및 상기 제1 콘택 개구 내의 측벽 부분을 포함함 ― ; 및
    상기 금속 층의 하단 부분을 상기 소스/드레인 영역과 반응시켜 실리사이드 영역을 형성하기 위해 어닐링을 수행하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 비율을 0.02보다 작은 것에서 0.02보다 큰 것으로 조정하기 위해 상기 제1 간격을 증가시키는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 제1 콘택 개구 내에 콘택 스페이서를 형성하는 단계를 더 포함하며,
    상기 콘택 스페이서는 상기 금속 층의 일부를 둘러싸는 것인, 방법.
  4. 제1항에 있어서,
    상기 금속 층 위에 캐핑 층을 형성하는 단계를 더 포함하며,
    상기 어닐링은 상기 금속 층을 커버하는 캐핑 층으로 수행되는 것인, 방법.
  5. 제1항에 있어서,
    상기 금속 층은 제1 두께를 갖는 측벽 부분을 갖고, 상기 실리사이드 영역은 제2 두께를 갖고, 상기 제1 두께 대 상기 제2 두께의 비율은 0.35보다 작은 것인, 방법.
  6. 제1항에 있어서,
    제2 콘택 개구를 형성하기 위해 상기 금속 게이트 위에 마스크 층 및 상기 ILD를 에칭하는 단계; 및
    상기 제2 콘택 개구 내에 게이트 콘택 플러그 및 추가 콘택 스페이서를 형성하는 단계 ― 상기 추가 콘택 스페이서는 상기 게이트 콘택 플러그를 둘러쌈 ―
    를 더 포함하는, 방법.
  7. 방법에 있어서,
    트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD)를 형성하는 단계 ― 상기 ILD 및 상기 금속 게이트는 웨이퍼의 부분들임 ― ;
    소스/드레인 콘택 개구를 형성하기 위해 상기 ILD를 에칭하는 단계 ― 상기 트랜지스터의 소스/드레인 영역은 상기 소스/드레인 콘택 개구를 통해 노출됨 ― ;
    상기 웨이퍼 상에 제1 티타늄 층을 성막하는 단계 ― 상기 제1 티타늄 층은 상기 소스/드레인 콘택 개구 내에 하단 부분 및 상기 소스/드레인 콘택 개구 내에 측벽 부분을 포함하고, 상기 측벽 부분은 제1 두께를 가짐 ― ; 및
    상기 제1 티타늄 층의 하단 부분을 상기 소스/드레인 영역과 반응시켜 실리사이드 영역을 형성하기 위해 어닐링을 수행하는 단계 ― 상기 실리사이드 영역은 제2 두께를 갖고, 상기 제1 두께 대 상기 제2 두께의 비율은 0.35보다 작음 ―
    를 포함하는, 방법.
  8. 제7항에 있어서,
    상기 제1 티타늄 층은 상기 제1 PVD 챔버 내에서 물리 기상 증착(PVD)을 통해 성막되고, 제1 금속 타겟은 상기 제1 PVD 챔버 내에 있고, 상기 제1 금속 타겟은 상기 제1 금속 타겟 위의 제1 자석으로부터의 제1 간격 및 상기 웨이퍼로부터의 제2 간격을 가지며, 상기 제1 간격 대 상기 제2 간격의 비율은 0.02보다 큰 것인, 방법.
  9. 제8항에 있어서,
    상기 ILD 위에 유전체 층을 형성하는 단계;
    추가 콘택 개구를 형성하기 위해 상기 유전체 층을 에칭하는 단계; 및
    상기 웨이퍼 상에 제2 티타늄 층을 성막하는 단계
    를 더 포함하며,
    상기 제2 티타늄 층은 상기 추가 콘택 개구 내로 연장되고, 상기 제2 티타늄 층은 제2 PVD 챔버 내에 성막되고, 제2 금속 타겟은 상기 제2 PVD 챔버 내에 있고, 상기 제2 금속 타겟은 상기 제2 금속 타겟 위의 제2 자석으로부터의 제3 간격 및 상기 웨이퍼로부터의 제4 간격을 갖고, 상기 제3 간격 대 상기 제4 간격의 비율은 0.02보다 작은 것인, 방법.
  10. 방법에 있어서,
    트랜지스터의 금속 게이트와 동일한 레벨에 있는 부분을 갖는 층간 유전체(ILD)를 형성하는 단계 ― 상기 ILD 및 상기 금속 게이트는 웨이퍼의 부분들임 ― ;
    소스/드레인 콘택 개구를 형성하기 위해 상기 ILD를 에칭하는 단계 ― 상기 트랜지스터의 소스/드레인 영역은 상기 소스/드레인 콘택 개구를 통해 노출됨 ― ;
    물리 기상 증착(PVD) 툴을 조정하는 단계 ― 금속 타겟은 상기 PVD 툴 내에 있고, 상기 금속 타겟은 상기 금속 타겟 위의 자석으로부터의 제1 간격을 갖고, 상기 PVD 툴을 조정하는 단계는 상기 제1 간격을 증가시키는 단계를 포함함 ― ; 및
    상기 PVD 툴 내의 상기 웨이퍼 상에 티타늄 층을 성막하는 단계 ― 상기 티타늄 층은 상기 소스/드레인 콘택 개구 내로 연장됨 ―
    를 포함하는, 방법.
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