DE102017118485A1 - Verfahren zum Bilden von Metallschichten in Öffnungen und Vorrichtung zu deren Bildung - Google Patents

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Yu-Ting Lin
Hung-Chang Hsu
Hsiao-Ping Liu
Hung Lu
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Abstract

Ein Verfahren umfasst das Bilden einer dielektrischen Zwischenschicht (Inter-layer Dielectric - ILD), die einen Abschnitt auf einer gleichen Höhe wie ein Metall-Gate eines Transistors aufweist. Die ILD und das Metall-Gate sind Teile eines Wafers. Die ILD wird geätzt, um eine Kontaktöffnung zu bilden. Der Wafer wird in einem PVD-Werkzeug mit einem Metall-Target in dem PVD-Werkzeug platziert. Das Metall-Target weist einen ersten Abstand von einem Magneten über dem Metall-Target und einen zweiten Abstand von dem Wafer auf. Ein Verhältnis des ersten Abstands zum zweiten Abstand ist höher als etwa 0,02. Eine Metallschicht wird auf dem Wafer abgeschieden, wobei die Metallschicht einen Bodenabschnitt in der Kontaktöffnung und einen Seitenwandabschnitt in der Kontaktöffnung umfasst. Ein Tempern wird durchgeführt, um den Bodenabschnitt der Metallschicht mit dem Source/Drain-Gebiet zu reagieren, um ein Silicid-Gebiet zu bilden.

Description

  • INANSPRUCHNAHME EINER PRIORITÄT UND QUERVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US-Patentanmeldung: Anmeldung mit dem Aktenzeichen Nr. 62/427,457 , eingereicht am 29. November 2016 und mit dem Titel „Methods for Forming Metal Layers in Openings and Apparatus for Forming Same“, die durch Bezugnahme hierin aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Bei der Herstellung von integrierten Schaltungen werden Kontaktstifte zur Verbindung mit den Source- und Drain-Gebieten und den Gates von Transistoren verwendet. Die Source/Drain-Kontaktstifte sind typischerweise mit Source/Drain-Silicid-Gebieten verbunden, die durch Abscheiden einer Metallschicht und dann Durchführen eines Temperns zum Reagieren der Metallschicht mit dem Silizium der Source/Drain-Gebiete gebildet werden.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Merkmale gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Verständlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
    • 1 bis 11 sind Querschnittsansichten von Zwischenstufen bei der Bildung eines Transistors gemäß einigen Ausführungsformen.
    • 12 veranschaulicht eine Querschnittsansicht einer Kammer zur physikalischen Gasphasenabscheidung gemäß einigen Ausführungsformen.
    • 13 veranschaulicht einen Prozessablauf zum Bilden eines Transistors gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart dass es sein kann, dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können Begriffe, die ein räumliches Verhältnis beschreiben, wie beispielsweise „darunterliegend“, „unter“, „untere/r/s“, „darüberliegend“, „obere/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um das Verhältnis eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Beschreibungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • Ein Transistor, der Kontaktstifte aufweist, die mit Silicid-Gebieten verbunden sind, und das Verfahren zu deren Bildung werden gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen der Bildung des Transistors sind veranschaulicht. Die Varianten einiger Ausführungsformen werden erörtert. Über die verschiedenen Ansichten und veranschaulichenden Ausführungsformen hinweg werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Die in 1 bis 11 gezeigten Schritte sind auch schematisch in dem Prozessablauf 200 veranschaulicht, der in 13 gezeigt ist.
  • 1 bis 11 sind Querschnittsansichten von Zwischenstufen bei der Bildung eines Transistors und der entsprechenden Kontaktstifte gemäß einigen Ausführungsbeispielen. Unter Bezugnahme auf 1 ist ein Wafer 10 bereitgestellt. Der Wafer 10 umfasst das Substrat 20, das aus einem Halbleitermaterial, wie beispielsweise Silizium, Siliziumgermanium, Siliziumkohlenstoff, III-V-Verbundhalbleitermaterialien oder dergleichen, gebildet werden. Das Substrat 20 kann ein massives Substrat oder ein Semiconductor-On-Insulator-Substrat (SOI) sein.
  • Gate-Stapel 26A und 26B, die gemeinsam als Gate-Stapel 26 bezeichnet werden, sind über dem Substrat 20 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Stapel 26A und 26B als Gate-Stapelstreifen (in einer Draufsicht des Wafers 10) gebildet, die Längsrichtungen aufweisen, die parallel zueinander sind, wobei der Abstand zwischen den Gate-Stapeln 26A und 26B minimiert ist. Jeder von den Gate-Stapeln 26A und 26B kann das Gate-Dielektrikum 24, die Gate-Elektrode 28 über dem Gate-Dielektrikum und die harte Maske 38 über der Gate-Elektrode 28 umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Stapel 26 Replacement-Gate-Stapel, die durch Bilden von Dummy-Gate-Stapeln (nicht gezeigt), Entfernen der Dummy-Gate-Stapel zum Bilden von Aussparungen und Bilden der Replacement-Gates in den Aussparungen gebildet werden. Folglich umfasst jedes von den Gate-Dielektrika 24 einen Bodenabschnitt, der unter der entsprechenden Gate-Elektrode 28 liegt, und Seitenwandabschnitte auf den Seitenwänden der entsprechenden Gate-Elektrode 28. Die Seitenwandabschnitte bilden Ringe, die die entsprechenden Gate-Elektroden 28 umgeben.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind Source- und Drain-Gebiete 22 (in der Folge als Source/Drain-Gebiete 22 bezeichnet), gebildet, um sich in das Substrat 20 zu erstrecken. Gemäß alternativen Ausführungsformen werden Source/Drain-Gebiete 22 nach der Bildung der Kontaktöffnung gebildet, wie in 2 gezeigt. Eines von den Source/Drain-Gebieten 22 kann ein gemeinsames Source-Gebiet oder ein gemeinsames Drain-Gebiet sein, das durch die Gate-Stapel 26A und 26B geteilt wird. Dementsprechend kann der Gate-Stapel 26A einen ersten Transistor gemeinsam mit den Source/Drain-Gebieten auf den entgegengesetzten Seiten des Gate-Stapels 26A bilden und der Gate-Stapel 26B kann einen zweiten Transistor gemeinsam mit den Source/Drain-Gebieten auf den entgegengesetzten Seiten des Gate-Stapels 26B bilden. Der erste Transistor und der zweite Transistor können elektrisch parallel geschaltet sein, um als ein einziger Transistor zu wirken.
  • Das Gate-Dielektrikum 24 kann eine einzelne Schicht oder eine Verbundschicht sein, die mehrere Schichten umfasst. Zum Beispiel kann das Gate-Dielektrikum 24 eine Oxid-Grenzflächenschicht und eine High-k-Dielektrikumschicht über der Oxidschicht umfassen. Die Oxidschicht kann eine Siliziumoxidschicht sein, die durch thermische Oxidation oder chemische Oxidation gebildet wird. Die High-k-Dielektrikumschicht kann einen k-Wert aufweisen, der höher als 7 oder sogar höher als 20 ist. Beispielhafte High-k-Dielektrika umfassen Hafniumoxid, Zirkonoxid, Lanthanoxid und dergleichen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist jede Gate-Elektrode 28 eine einschichtige Struktur auf, die aus einem homogenen leitfähigen Material gebildet ist. Gemäß alternativen Ausführungsformen weist jede Gate-Elektrode 28 eine Verbundstruktur auf, die mehrere Schichten umfasst, die aus TiN, TaSiN, WN, TiAl, TiAlN, TaC, TaN, Aluminium oder Legierungen davon gebildet sind. Die Bildung von Gate-Elektroden 28 kann physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), metallorganische Gasphasenabscheidung (Metal-Organic Chemical Vapor Deposition - MOCVD) und/oder andere anwendbare Verfahren umfassen. Harte Masken 38 können zum Beispiel aus Siliziumnitrid gebildet werden.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Stapel 26A und 26B, anstatt Replacement-Gate-Stapel zu sein, durch Bilden einer Gate-Dielektrikum-Abdeckschicht und einer Gate-Elektroden-Abdeckschicht (wie beispielsweise einer Polysiliziumschicht) und dann Strukturieren der Gate-Dielektrikum-Abdeckschicht und der Gate-Elektroden-Abdeckschicht gebildet.
  • Erneut unter Bezugnahme auf 1 wird die Kontakt-Ätzstoppschicht (Contact Etch Stop Layer - CESL) 34 gebildet, um das Substrat 20 abzudecken, und kann sich auf den Seitenwänden von Gate-Spacern 30 erstrecken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die CESL 34 Siliziumnitrid, Siliziumcarbid oder andere dielektrische Materialien. Die dielektrische Zwischenschicht (Inter-Layer Dielectric - ILD) 36 ist über der CESL und den Gate-Stapeln 26A und 26B gebildet. Die ILD 36 kann aus einem Oxid, wie beispielsweise Phosphorsilicatglas (PSG), Borosilicatglas (BSG), mit Bor dotiertes Phosphorsilicatglas (BPSG), Tetraethylorthosilicatoxid (TEOS) oder dergleichen, gebildet sein. Die Bildung kann zum Beispiel chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), Flowable CVD (FCVD), Beschichtung durch Aufschleudern oder dergleichen umfassen.
  • Unter Bezugnahme auf 2, werden die ILD 36 und die CESL 34 geätzt, um die Kontaktöffnung 40 zu bilden. Der entsprechende Schritt ist als Schritt 202 in dem in 13 gezeigten Prozessablauf veranschaulicht. Die Öffnung 40 ist gemäß einigen Ausführungsformen eine Source/Drain-Kontaktöffnung. Das Source/Drain-Gebiet 22 liegt (wenn es bereits gebildet ist) gegenüber der Kontaktöffnung 40 frei. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Öffnung 40 eine Breite W1 auf, die kleiner als etwa 40 nm ist. Die Tiefe D1 kann größer als etwa 100 nm sein. Dementsprechend weist die Öffnung 40 ein hohes Seitenverhältnis auf.
  • Gemäß den Ausführungsformen, in denen die Source/Drain-Gebiete 22 an diesem Zeitpunkt noch nicht gebildet wurden, können eine Voramorphisierungsimplantation (Pre-Amorphization Implantation - PAI) und eine Source/Drain-Implantation durchgeführt werden, um Source/Drain-Gebiete 22 zu bilden, wobei die Art der PAI und des implantierten Fremdatoms zum Bilden der Source/Drain-Gebiete 22 durch die Öffnung 40 in das Substrat 20 implantiert werden. Die PAI kann unter Verwendung von Germanium, Silizium oder dergleichen, durchgeführt werden, wodurch die Gitterstruktur der implantierten Gebiete zerstört wird, um die Tiefe der anschließenden Source/Drain-Implantation zu steuern. Die Source/Drain-Implantation kann unter Verwendung von Bor oder Indium, wenn der entsprechende Transistor ein p-Transistor ist, oder unter Verwendung von Phosphor, Arsen oder Antimon durchgeführt werden, wenn der entsprechende Transistor ein n-Transistor ist.
  • 3 veranschaulicht die Bildung der Kontakt-(Stift-)Spacer 44 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der entsprechende Schritt ist als Schritt 204 in dem in 13 gezeigten Prozessablauf veranschaulicht. Die Bildung von Kontakt-Spacern 44 kann das Abscheiden von einer oder mehreren konformalen dielektrischen Schichten umfassen. Die dielektrischen Schichten erstrecken sich in die Kontaktöffnung 40 und umfassen vertikale Abschnitte auf den Seitenwänden der ILD 36 und horizontale Abschnitte am Boden der Öffnung 40 sowie über der ILD 36. Der Abscheidungsprozess wird unter Verwendung eines konformalen Abscheidungsprozesses, wie beispielsweise Atomlagenabscheidung (Atomic Layer Deposition - ALD), CVD oder dergleichen durchgeführt, derart, dass die horizontalen Abschnitte und vertikalen Abschnitte der abgeschiedenen Schicht ähnliche Dicken aufweisen. Dann wird ein anisotropes Ätzen durchgeführt, um die horizontalen Abschnitte zu beseitigen, wobei die vertikalen Abschnitte als Kontakt-Spacer 44 übrig gelassen werden. Das anisotrope Ätzen kann unter Verwendung von Ammoniak (NH3) und NF3 als Ätzgase durchgeführt werden. Es sei erwähnt, dass die Kontakt-Spacer 44 der gleichen Öffnung 40, in einer Draufsicht des Wafers 10 betrachtet, Abschnitte eines integrierten Spacer-Rings sind.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Spacer 44 aus einem dielektrischen Material gebildet, das eine hohe Ätzselektivität gegenüber Oxid aufweist, derart, dass die Spacer in den anschließenden Reinigungsprozessen (in denen Oxide beseitigt werden) nicht beschädigt werden. Zum Beispiel können die Kontakt-Spacer 44 aus Siliziumnitrid, Siliziumoxicarbid, Siliziumoxinitrid oder dergleichen gebildet werden.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden keine Spacer 44 gebildet. Dementsprechend ist der Schritt 204 in 13 mit einem gestrichelten Kasten gezeigt, um anzugeben, dass dieser Schritt durchgeführt oder übersprungen werden kann. Gemäß diesen Ausführungsformen kann die anschließend gebildete Metallschicht 46 (4) Seitenwandabschnitte aufweisen, die mit den Seitenwänden der ILD 36 in Kontakt sind.
  • Als Nächstes wird unter Bezugnahme auf 4 die Metallschicht 46 abgeschieden. Der entsprechende Schritt ist als Schritt 206 in dem in 13 gezeigten Prozessablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Metallschicht 46 eine Titanschicht (Ti), die unter Verwendung von physikalischer Gasphasenabscheidung (Physical Vapor Deposition - PVD) gebildet werden kann. Die Metallschicht 46 umfasst den Bodenabschnitt 46A am Boden der Öffnung 40 und die Seitenwandabschnitte 46B auf den Seitenwandflächen der ILD 36. Die Seitenwandabschnitte 46B weisen Seitenwanddicken T1 auf und der untere Abschnitt 46A weist die Bodendicke T2 auf. Die Seitenwanddicke T1 kann an einer Höhe gleich 2/3 der Tiefe D1 der Öffnung 40 gemessen werden. Das Verhältnis T1/T2 kann kleiner als etwa 0,35 sein und kann in dem Bereich zwischen etwa 0,26 und etwa 0,34 liegen. Die Metallschicht 46 weist zwei Funktionen auf. Die erste Funktion besteht darin, dass der Bodenabschnitt der Metallschicht 46 mit dem darunterliegenden Source/Drain-Gebiet 22 reagiert, um ein Source/Drain-Silicid-Gebiet zu bilden. Dementsprechend ist es wünschenswert, dass die Dicke T2 einen hohen Wert aufweist, derart, dass der Kontaktwiderstand zwischen dem resultierenden Silicid-Gebiet und dem darüber liegenden Kontaktstift niedrig ist. Die zweite Funktion besteht darin, dass die Metallschicht 46 als eine Haftschicht für die anschließend gebildete Deck/Haftschicht wirkt. Dementsprechend weist die Seitenwanddicke T1 vorzugsweise einen Wert auf, der höher als null ist. Die Dicke T1 kann hingegen keinen hohen Wert aufweisen, da dies verursachen wird, dass der obere Abschnitt der Kontaktöffnung 40 zu schmal ist, was eine Naht (Defekt) in dem anschließend gebildeten Kontaktstift zur Folge hat. Dementsprechend wird, um den Kontaktwiderstand zu verringern, ohne den Defekt zu verursachen, die Bodendicke T2 vergrößert und die Seitenwanddicke T1 wird gemäß einigen Ausführungsformen auf einen kleinen Wert (aber nicht null) verringert. Ferner können die Seitenwandabschnitte 46B gemäß einigen Ausführungsformen der vorliegenden Offenbarung eine gleichförmige Dicke aufweisen.
  • Wenn die Breite W1 (2) der Öffnung 40 sehr gering ist, ist es schwierig, die Bodendicke T2 auf zum Beispiel größer als etwa 5 nm und insbesondere größer als etwa 9 nm zu vergrößern. Dementsprechend ist ein PVD-Werkzeug geplant und ausgestaltet, um ein solches Ziel zu erreichen. 12 veranschaulicht ein PVD-Werkzeug 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das PVD-Werkzeug 100 umfasst die Vakuumkammer 102. Der Chuck 104, die elektromagnetische Spule 106, der Kollimator 108, das Target 110, die Target-Abdeckplatte 112 und der Magnet 114 befinden sich in der Vakuumkammer 102.
  • Der Wafer 10 (der auch in 3 gezeigt ist) wird auf dem Chuck 104 platziert und gehalten, um die Metallschicht 46 (4) zu bilden. Das Target 110 ist aus dem abzuscheidenden Metall gebildet und kann zum Beispiel ein Titan-Target sein. Das Target 110 ist an der darüber liegenden Target-Abdeckplatte 112 angebracht. Der Magnet 114 ist über der Target-Abdeckplatte 112 angeordnet. Der Magnet 114 kann auf der Platte 116 angebracht sein. Die Platte 116 ist ausgestaltet, um um die vertikale Achse 118 gedreht zu werden, die auf den Mittelpunkt des Targets 110 und des Wafers 10 ausgerichtet ist. Der Magnet 114 kann ein Teil oder mehrere Teile umfassen, die sich jeweils auf einer Seite der Achse 118 befinden. Während der Abscheidung wird der Magnet 114 um die Achse 118 gedreht. Ein Magnet ist unter Verwendung einer gestrichelten Linie veranschaulicht, um den Ort zu zeigen, an den es sich drehen kann.
  • Das Target 110 ist von dem Magneten 114 um einen Abstand S1 beabstandet und ist um den Abstand S2 von dem Wafer 10 beabstandet. Zur Vergrößerung der Bodendicke T2 (4) der Metallschicht 46 wird der Abstand S2 verringert. Dies kann indes zur Folge haben, dass die einheitliche Beschaffenheit des gesamten Wafers in der Dicke der Metallschicht 46 über den Wafer 10 hinweg ungleichförmig wird. Zum Beispiel kann die Dicke der Metallschicht 46 am Rand des Wafers 10 und in der Mitte des Wafers 10 aufgrund der Verringerung des Abstands S2 eine vergrößerte Differenz aufweisen. Der Abstand S1 wird angepasst und vergrößert, um die Ungleichförmigkeit der Dicke der Metallschicht 46 zu verringern. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Verringerung des Abstands S1 das Einstellen der Stelle des Magneten 114, um höher zu sein, was durch eine Änderung oder Anpassung der Hardware, zum Beispiel die Änderung und die Einstellung der Positionen des Anbringungsmechanismus des Magneten 114 bewerkstelligt werden kann. Gemäß alternativen Ausführungsformen wird eine Hardware-Anpassung durchgeführt, um das Target 110 nach unten zu bewegen, um den Abstand S2 zu verringern und den Abstand S1 zu vergrößern. Der Magnet 114 kann auch zusätzlich zur Einstellung der Höhe des Targets 110 bewegt werden.
  • Ergebnisse von Experimenten zeigen, dass, wenn das Verhältnis S1/S2 größer als etwa 0,02 ist, durch Optimierung der Prozessbedingungen die einheitliche Beschaffenheit durch den Wafer und die Dicke der Metallschicht 46 zufriedenstellend sein können und in einen spezifizierten Bereich gebracht werden können. Das Verhältnis S1/S2 kann in dem Bereich zwischen etwa 0,02 und etwa 0,03 liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann, wenn das Verhältnis S1/S2 größer als etwa 0,02 ist, der Abstand S1 im Bereich zwischen etwa 3,7 mm und etwa 3,9 mm liegen und der Abstand S2 kann im Bereich zwischen etwa 184 mm und etwa 186 mm liegen.
  • Die Dicken T1 und T2 werden auch durch verschiedene Prozessbedingungen beeinflusst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden einige Prozessbedingungen angepasst, um die gewünschten Dicken T1 und T2 zu bewerkstelligen. Zum Beispiel kann beim Abscheiden der Metallschicht 46 Argon als das Prozessgas verwendet werden. Die Strömungsrate des Prozessgases wird vergrößert, um die Abscheidungsrate zu erhöhen und um das Verhältnis T2/T1 zu erhöhen (derart, dass die Bodendicke T1 größer ist, ohne die Seitenwanddicke T2 zu vergrößern). Die Strömungsrate kann höher als etwa 160 sccm sein und kann im Bereich zwischen etwa 160 sccm und etwa 200 sccm liegen. Der Druck des Prozesses kann auch erhöht werden, um das Verhältnis T2/T1 zu erhöhen. Zum Beispiel kann bei der Abscheidung der Metallschicht 46 der Druck in der Kammer 102 (12) höher als etwa 80 mTorr betragen und kann in dem Bereich zwischen etwa 80 mTorr und etwa 120 mTorr liegen.
  • Zusätzliche Prozessbedingungen, die die Dicken T1 und T2 beeinflussen, umfassen die HF-Leistung 126, die mit der Target-Abdeckplatte 112 verbunden ist, die Gleichstromleistung 124, die mit der Target-Abdeckplatte 112 verbunden ist, und den Strom der Selbstkapazitätsabstimmvorrichtung (Auto Capacity Tuner - ACT) 120, der dem Chuck 104 bereitgestellt wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die HF-Leistung 126 niedriger als etwa 5 KW und kann im Bereich zwischen etwa 1200 Watt und etwa 2100 Watt (bei einer Frequenz von zum Beispiel 13,5 MHz) liegen. Die Gleichstromleistung 124 ist niedriger als etwa 1,5 KW und kann im Bereich zwischen etwa 50 Watt und etwa 800 Watt liegen.
  • Durch die Hardware-Anpassung zum Abstimmen des Verhältnisses S1/S2 und durch das Abstimmen von Prozessbedingungen in der Abscheidung kann die Metallschicht 46 (4) eine vergrößerte Bodendicke T2 aufweisen, ohne die Dicke T1 zu vergrößern, sogar, wenn die Metallschicht 46 in eine sehr kleine Öffnung 40 (mit einer Breite W1, die zum Beispiel kleiner als etwa 40 nm ist) abgeschieden wird. Ergebnisse von Experimenten haben gezeigt, dass, wenn die Bodendicke T2 etwa 8 nm oder kleiner ist, der anschließend gebildete Kontaktstift 56 (8) eine Naht aufweisen wird. Wenn hingegen die Bodendicke T2 etwa 9,5 nm oder größer beträgt, wird der anschließend gebildete Kontaktstift 56 (8) keine Naht aufweisen. Dementsprechend ist gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Dicke T2 größer als etwa 9,5 nm, wenn die Breite W1 der Öffnung kleiner als etwa 40 nm ist. Das Dickenverhältnis T1/T2 kann kleiner als etwa 0,35 betragen und kann im Bereich zwischen etwa 0,26 und etwa 0,34 liegen.
  • Unter Bezugnahme auf 5 wird die Deckschicht 48 abgeschieden. Der entsprechende Schritt ist als Schritt 208 in dem in 13 gezeigten Prozessablauf veranschaulicht. Die Deckschicht 48 wirkt auch als eine Diffusionsbarrierenschicht.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Deckschicht 48 aus einem Metallnitrid, wie beispielsweise Titannitrid, gebildet. Die Deckschicht 48 kann unter Verwendung von CVD gebildet werden, die in einer CVD-Kammer gebildet werden kann. Dementsprechend kann der Wafer 10 aus der PVD-Kammer 102 (13) entfernt werden und in der CVD-Kammer zum Bilden der Deckschicht 48 platziert werden. Die Deckschicht 48 kann eine konformale Schicht sein, deren horizontale Dicke und vertikale Dicke eng beieinander liegen. Gemäß alternativen Ausführungsformen wird die Deckschicht 48 in der gleichen Kammer 102 gebildet, wobei zusätzliches Stickstoffgas eingeleitet wird, wenn das Metall von dem Target 110 gesputtert wird.
  • 6 veranschaulicht einen Silizidierungsprozess zum Bilden des Silicid-Gebiets 50. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Silizidierungsprozess durch ein Tempern durchgeführt, was durch Pfeile 52 dargestellt ist. Der entsprechende Schritt ist als Schritt 210 in dem in 13 gezeigten Prozessablauf veranschaulicht. Das Tempern kann durch schnelles thermisches Tempern (Rapid Thermal Anneal - RTA), Ofentempern oder dergleichen durchgeführt werden. Dementsprechend reagiert der untere Abschnitt 46A (5) der Metallschicht 46 mit dem Source/Drain-Gebiet 22, um das Silicidgebiet 50 zu bilden. Nach dem Silzidierungsprozess bleiben Seitenwandabschnitte 46B bestehen, wie in 6 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der untere Abschnitt 46A (5) vollständig reagiert und die Oberfläche des Silicid-Gebiets 50 ist mit der unteren Fläche der Deckschicht 48 in Kontakt. Nach der Silizidierung ist das Verhältnis T1/T3 kleiner als etwa 0,35, wobei die Dicke T3 die Dicke des Silicid-Gebiets 50 ist.
  • Als Nächstes wird metallisches Material 54 in die verbleibende Kontaktöffnung 40 gefüllt und der resultierende Wafer 10 ist in 7 gezeigt. Der entsprechende Schritt ist als Schritt 212 in dem in 13 gezeigten Prozessablauf veranschaulicht. Metallisches Material 54 kann zum Beispiel aus Wolfram, Kupfer, Aluminium oder einer Metalllegierung gebildet werden. Als Nächstes wird ein Planarisierungsprozess, wie beispielsweise chemisch-mechanisches Polieren (CMP), durchgeführt, um die überschüssigen Abschnitte des metallischen Materials 54, der Deckschicht 48 und der Metallschicht 46 über der ILD 36 zu entfernen. Der entsprechende Schritt ist als Schritt 214 in dem in 13 gezeigten Prozessablauf veranschaulicht. So wird der Source/Drain-Kontaktstift 56 gebildet, wie in 8 gezeigt.
  • 9 und 10 veranschaulichen die Bildung von Gate-Kontaktstiften. Ein oder mehrere Ätzprozess/e wird/werden durchgeführt, um die ILD 36 und die Maskenschichten 38 (8) zu ätzen, derart, dass Öffnungen 58 gebildet werden, wie in 9 gezeigt. Der entsprechende Schritt ist als Schritt 216 in dem in 13 gezeigten Prozessablauf veranschaulicht.
  • Als Nächstes werden die Kontaktöffnungen 58 mit (einem) leitfähigen Material/ien gefüllt, um Gate-Kontaktstifte 60 zu bilden, wie in 10 gezeigt. Der entsprechende Schritt ist als Schritt 218 in dem in 13 gezeigten Prozessablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Gate-Kontaktstifte 60 leitfähige Haft/Barriereschichten 62 und metallisches Material 64 über den Haft/Barriereschichten 62. Die Haft/Barriereschicht 62 kann aus einem Material, das von Titan, Titannitrid, Tantal, Tantalnitrid, Kombinationen davon ausgewählt ist, oder mehreren Schichten davon gebildet sein. Das metallische Material 64 kann aus Wolfram, Kupfer, Aluminium oder Legierungen davon gebildet sein und kann unter Verwendung von PVD, metalorganischer Gasphasenabscheidung (Metal-Organic Chemical Vapor Deposition - MOCVD) oder Plattierung gebildet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind dielektrische Kontakt-Spacer 66 gebildet, um die Gate-Kontaktstifte 60 zu umgeben. Das Material und der Prozess zur Bildung von dielektrischen Kontakt-Spacern 66 können dem Material beziehungsweise dem Bildungsprozess der Kontakt-Spacer 44 ähnlich sein. Gemäß alternativen Ausführungsformen werden die Kontakt-Spacer 66 nicht gebildet und somit stehen die Gate-Kontaktstifte in Kontakt mit den Seitenwänden der ILD 36. Da die Kontaktstifte 56 und 60 sich nahe beieinander befinden, kann die Bildung von dielektrischen Kontakt-Spacern 44 und 66 das elektrische Kurzschließen der Kontaktstifte 56 und 60 beseitigen, wobei ein elektrisches Kurzschließen durch eine Fehlausrichtung der Kontaktstifte 56 und/oder 60 verursacht werden kann.
  • 11 veranschaulicht die Bildung der Ätzstoppschicht 70, der dielektrischen Schicht 72 und der leitfähigen Merkmale 74. Der entsprechende Schritt ist als Schritt 220 in dem in 13 gezeigten Prozessablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die leitfähigen Merkmale 74 Metallleitungen und die dielektrische Schicht 72 ist ein Zwischenmetall-Dielektrikum (Inter-Metal Dielectric - IMD). Gemäß alternativen Ausführungsformen sind die leitfähigen Merkmale 74 obere Kontaktstifte und die dielektrische Schicht 72 ist eine obere ILD (im Verhältnis zur unteren ILD 36). Gemäß einigen Ausführungsformen können dielektrische Kontakt-Spacer 76 gebildet werden, um die leitfähigen Merkmale 74 zu umgeben. Alternativ werden keine dielektrischen Kontakt-Spacer 76 gebildet. Dementsprechend sind die dielektrischen Kontakt-Spacer 76 unter Verwendung von gestrichelten Linien veranschaulicht, um anzugeben, dass sie gebildet oder weggelassen werden können. Die Bildung von Kontakt-Spacern 44, 66 und 76 kann vorteilhafterweise die Möglichkeit einer Überbrückung und eines elektrischen Kurzschlusses benachbarter Kontaktstifte 56, 60 und 74 verringern.
  • Die leitfähigen Merkmale 74 können Haft/Barriereschichten 75 und metallisches Material 77 über Haft/Barriereschichten 75 umfassen. Auf ähnliche Weise können die Haft/Barriereschichten 75 Metallschichten, wie beispielsweise Titanschichten oder Tantalschichten oder Metallnitridschichten, sein. Gemäß einigen Ausführungsformen, in denen Haft/Barriereschichten 62 oder 75 aus Metallschichten, wie beispielsweise Titanschichten oder Tantalschichten, gebildet sind, können die Schichten 62 und/oder 75 unter Verwendung von PVD in einem PVD-Werkzeug gebildet werden, das, bis auf dass das Verhältnis S1/S2 des PVD-Werkzeugs zum Bilden der Schichten 62 und/oder 75 kleiner ist als das Verhältnis S1/S2 in dem PVD-Werkzeug zum Bilden der Metallschicht 46, im Wesentlichen das gleiche wie das in 12 gezeigte PVD-Werkzeug ist. Das Seitenverhältnis der Öffnung 58 (9) und/oder der Öffnung zum Bilden der leitfähigen Merkmale 74 kann kleiner als das Seitenverhältnis der Öffnung 40 in 2 sein. Dementsprechend kann es einfacher sein, die Schichten 62 und/oder 75 zu bilden, als die Metallschicht 46 (4) zu bilden. Ferner müssen, da kein Silicid von den Schichten 62 und/oder 75 gebildet werden wird, die Bodendicken der Schichten 62 und/oder 75 nicht wesentlich größer sein als die entsprechenden Seitenwanddicken. Dementsprechend kann das PVD-Werkzeug zum Bilden der Schichten 62 und/oder 75 ein Verhältnis S1/S2 aufweisen, das kleiner als 0,02 ist, wobei dieses Verhältnis im Bereich zwischen etwa 0,01 und etwa 0,02 liegen kann.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Zur Verringerung der Größen von Transistoren werden auch die Breiten der Kontaktstifte verringert. Die Verringerung der Breiten der Kontaktstifte hat indes eine Erhöhung des Kontaktwiderstands zur Folge. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das PVD-Werkzeug zum Abscheiden der Metallschicht, die zur Silizidierung verwendet wird (wie beispielsweise einer Titanschicht), angepasst und die Prozessbedingungen zum Abscheiden der Metallschicht werden abgestimmt, um die Bodendicke der Titanschicht zu vergrößern, während die Seitenwanddicke der Titanschicht beibehalten wird und nicht proportional zunimmt. Dies hat vorteilhafterweise die Verringerung des Kontaktwiderstands zur Folge, ohne Nähte in den Kontaktstiften zu verursachen. Darüber hinaus können zur Beseitigung des elektrischen Kurzschließens von Kontaktstiften dielektrische Spacer gebildet werden. Die Bildung von dielektrischen Spacern bewirkt indes eine weitere Verringerung der Größe der Source/Drain-Kontaktöffnung. Dieses Problem wird auch durch Abwandeln des PVD-Werkzeugs und Einstellen der Prozessbedingungen des Abscheidungsprozesses gelöst.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden einer ILD mit einem Abschnitt auf einer gleichen Höhe wie ein Metall-Gate eines Transistors, wobei die ILD und das Metall-Gate Teile eines Wafers sind, und das Ätzen der ILD zum Bilden einer Kontaktöffnung. Ein Source/Drain-Gebiet des Transistors liegt durch die Kontaktöffnung frei. Der Wafer wird in einem PVD-Werkzeug platziert. Ein Metall-Target befindet sich in dem PVD-Werkzeug und das Metall-Target weist einen ersten Abstand von einem Magneten über dem Metall-Target und einen zweiten Abstand von dem Wafer auf. Ein Verhältnis des ersten Abstands zum zweiten Abstand ist höher als etwa 0,02. Eine Metallschicht wird auf dem Wafer abgeschieden. Die Metallschicht weist einen Bodenabschnitt in der ersten Kontaktöffnung und einen Seitenwandabschnitt in der ersten Kontaktöffnung auf. Ein Tempern wird durchgeführt, um den Bodenabschnitt der Metallschicht mit dem Source/Drain-Gebiet zu reagieren, um ein Silicid-Gebiet zu bilden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden einer ILD mit einem Abschnitt auf einer gleichen Höhe wie ein Metall-Gate eines Transistors, wobei die ILD und das Metall-Gate Teile eines Wafers sind, das Ätzen der ILD zum Bilden einer Source/Drain-Kontaktöffnung, wobei ein Source/Drain-Gebiet des Transistors durch die Source/Drain-Kontaktöffnung freiliegt, und das Abscheiden einer ersten Titanschicht auf dem Wafer. Die erste Titanschicht weist einen Bodenabschnitt in der Source/Drain-Kontaktöffnung und einen Seitenwandabschnitt in der Source/Drain-Kontaktöffnung auf. Der Seitenwandabschnitt weist eine erste Dicke auf. Ein Tempern wird durchgeführt, um den Bodenabschnitt der ersten Titanschicht mit dem Source/Drain-Gebiet zu reagieren, um ein Silicid-Gebiet zu bilden. Das Silicid-Gebiet weist eine zweite Dicke auf. Ein Verhältnis der ersten Dicke zur zweiten Dicke ist kleiner als etwa 0,35.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden einer ILD mit einem Abschnitt auf einer gleichen Höhe wie ein Metall-Gate eines Transistors, wobei die ILD und das Metall-Gate Teile eines Wafers sind, das Ätzen der ILD zum Bilden einer Source/Drain-Kontaktöffnung, wobei ein Source/Drain-Gebiet des Transistors durch die Source/Drain-Kontaktöffnung freiliegt, und das Einstellen eines PVD-Werkzeugs. Ein Metall-Target befindet sich in dem PVD-Werkzeug und das Metall-Target weist einen ersten Abstand von einem Magneten über dem Metall-Target auf. Das Verfahren umfasst das Vergrößern des ersten Abstands. Eine Titanschicht wird auf dem Wafer in dem PVD-Werkzeug abgeschieden. Die Titanschicht erstreckt sich in die Source/Drain-Kontaktöffnung.
  • Vorhergehend wurden Merkmale von mehreren Ausführungsformen dargestellt, derart, dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Entwerfen oder Abwandeln anderer Prozesse und Strukturen dienen kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/427457 [0001]

Claims (20)

  1. Verfahren, das Folgendes umfasst: Bilden einer dielektrischen Zwischenschicht (Inter-layer Dielectric - ILD) mit einem Abschnitt auf einer gleichen Höhe wie ein Metall-Gate eines Transistors, wobei die ILD und das Metall-Gate Teile eines Wafers sind; Ätzen der ILD zum Bilden einer ersten Kontaktöffnung, wobei ein Source/Drain-Gebiet des Transistors durch die erste Kontaktöffnung freiliegt; Platzieren des Wafers in einem Werkzeug zur physikalischen Gasphasenabscheidung (Physical Vapor Deposition - PVD), wobei ein Metall-Target sich in dem PVD-Werkzeug befindet und das Metall-Target einen ersten Abstand von einem Magneten über dem Metall-Target aufweist und einen zweiten Abstand von dem Wafer aufweist, und ein Verhältnis des ersten Abstands zum zweiten Abstand größer als etwa 0,02 ist; Abscheiden einer Metallschicht auf dem Wafer, wobei die Metallschicht einen Bodenabschnitt in der ersten Kontaktöffnung und einen Seitenwandabschnitt in der ersten Kontaktöffnung umfasst; und Durchführen eines Temperns, um den Bodenabschnitt der Metallschicht mit dem Source/Drain-Gebiet zu reagieren, um ein Silicid-Gebiet zu bilden.
  2. Verfahren nach Anspruch 1, das ferner das Vergrößern des ersten Abstands zum Einstellen des Verhältnisses von kleiner als 0,02 zu größer als etwa 0,02 umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Verhältnis in einem Bereich zwischen etwa 0,02 und etwa 0,03 liegt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Bilden eines Kontakt-Spacers in der ersten Kontaktöffnung umfasst, wobei der Kontakt-Spacer einen Abschnitt der Metallschicht umgibt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Bilden einer Deckschicht über der Metallschicht umfasst, wobei das Tempern durchgeführt wird, während die Deckschicht die Metallschicht bedeckt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallschicht einen Seitenwandabschnitt aufweist, der eine erste Dicke aufweist, und das Silicid-Gebiet eine zweite Dicke aufweist, und ein Verhältnis der ersten Dicke zur zweiten Dicke kleiner als etwa 0,35 ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Kontaktöffnung eine Breite aufweist, die kleiner als etwa 40 nm ist, und das Silicid-Gebiet eine Dicke aufweist, die größer als etwa 9 nm ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Ätzen der ILD und einer Maskenschicht über dem Metall-Gate zum Bilden einer zweiten Kontaktöffnung; und Bilden eines Gate-Kontaktstifts und eines zusätzlichen Kontakt-Spacers in der zweiten Kontaktöffnung, wobei der zusätzliche Kontakt-Spacer den Gate-Kontaktstift umgibt.
  9. Verfahren, das Folgendes umfasst: Bilden einer dielektrischen Zwischenschicht (Inter-layer Dielectric - ILD) mit einem Abschnitt auf einer gleichen Höhe wie ein Metal-Gate eines Transistors, wobei die ILD und das Metall-Gate Teile eines Wafers sind; Ätzen der ILD zum Bilden einer Source/Drain-Kontaktöffnung, wobei ein Source/Drain-Gebiet des Transistors durch die Source/Drain-Kontaktöffnung freiliegt; Abscheiden einer ersten Titanschicht auf dem Wafer, wobei die erste Titanschicht einen Bodenabschnitt in der Source/Drain-Kontaktöffnung und einen Seitenwandabschnitt in der Source/Drain-Kontaktöffnung umfasst, wobei der Seitenwandabschnitt eine erste Dicke aufweist; und Durchführen eines Temperns, so dass der Bodenabschnitt der ersten Titanschicht mit dem Source/Drain-Gebiet reagiert, zum Bilden eines Silicid-Gebiets, wobei das Silicid-Gebiet eine zweite Dicke aufweist, und ein Verhältnis der ersten Dicke zur zweiten Dicke kleiner als etwa 0,35 ist.
  10. Verfahren nach Anspruch 9, das ferner das Bilden eines Kontakt-Spacers in der Source/Drain-Kontaktöffnung umfasst, wobei der Kontakt-Spacer einen Abschnitt der ersten Titanschicht umgibt.
  11. Verfahren nach Anspruch 9 oder 10, wobei die Source/Drain-Kontaktöffnung eine Breite aufweist, die kleiner als etwa 40 nm ist, und das Silicid-Gebiet eine Dicke aufweist, die größer als etwa 9 nm ist.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei die erste Titanschicht durch physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD) in einer ersten PVD-Kammer abgeschieden wird, wobei das erste Metall-Target sich in der ersten PVD-Kammer befindet und das erste Metall-Target einen ersten Abstand von einem ersten Magneten über dem ersten Metall-Target aufweist und einen zweiten Abstand von dem Wafer aufweist und ein Verhältnis des ersten Abstands zum zweiten Abstand größer als etwa 0,02 ist.
  13. Verfahren nach Anspruch 12, das ferner Folgendes umfasst: Bilden einer dielektrischen Schicht über dem ILD; Ätzen der dielektrischen Schicht zum Bilden einer zusätzlichen Kontaktöffnung; und Abscheiden einer zweiten Titanschicht auf dem Wafer, wobei die zweite Titanschicht sich in die zusätzliche Kontaktöffnung erstreckt, wobei die zweite Titanschicht in einer zweiten PVD-Kammer abgeschieden wird, wobei ein zweites Metall-Target sich in der zweiten PVD-Kammer befindet und das zweite Metall-Target einen dritten Abstand von einem zweiten Magneten über dem zweiten Metall-Target und einen vierten Abstand von dem Wafer aufweist und ein Verhältnis des dritten Abstands zum vierten Abstand kleiner als 0,02 ist.
  14. Verfahren nach einem der Ansprüche 9 bis 13, das ferner das Bilden einer Deckschicht über der ersten Titanschicht umfasst, wobei das Tempern durchgeführt wird, während die Deckschicht die erste Titanschicht bedeckt.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei die erste Titanschicht einen Seitenwandabschnitt aufweist, der eine erste Dicke aufweist, und das Silicid-Gebiet eine zweite Dicke aufweist, und ein Verhältnis der ersten Dicke zur zweiten Dicke kleiner als etwa 0,35 ist.
  16. Verfahren, das Folgendes umfasst: Bilden einer dielektrischen Zwischenschicht (Inter-layer Dielectric - ILD) mit einem Abschnitt auf einer gleichen Höhe wie ein Metal-Gate eines Transistors, wobei die ILD und das Metall-Gate Teile eines Wafers sind; Ätzen der ILD zum Bilden einer Source/Drain-Kontaktöffnung, wobei ein Source/Drain-Gebiet des Transistors durch die Source/Drain-Kontaktöffnung freiliegt; Einstellen eines Werkzeugs zur physikalischen Gasphasenabscheidung (Physical Vapor Deposition - PVD), wobei ein Metall-Target sich in dem PVD-Werkzeug befindet und das Metall-Target einen ersten Abstand von einem Magneten über dem Metall-Target aufweist und wobei das Einstellen des PVD-Werkzeugs das Vergrößern des ersten Abstands umfasst; und Abscheiden einer Titanschicht auf dem Wafer in dem PVD-Werkzeug, wobei die Titanschicht sich in die Source/Drain-Kontaktöffnung erstreckt.
  17. Verfahren nach Anspruch 16, wobei das Metall-Target einen zweiten Abstand von dem Wafer aufweist und der erste Abstand derart vergrößert wird, dass ein Verhältnis des ersten Abstands zum zweiten Abstand von einem Wert, der kleiner als 0,02 ist, auf einen Wert vergrößert wird, der größer als etwa 0,02 ist.
  18. Verfahren nach Anspruch 16 oder 17, das ferner das Durchführen eines Temperns umfasst, wobei ein Bodenabschnitt der Titanschicht mit dem Source/Drain-Gebiet reagiert, um ein Silicid-Gebiet zu bilden.
  19. Verfahren nach Anspruch 18, wobei die Source/Drain-Kontaktöffnung eine Breite aufweist, die kleiner als etwa 40 nm ist, und das Silicid-Gebiet eine Dicke aufweist, die größer als etwa 9 nm ist.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das ferner das Bilden eines Kontakt-Spacers in der Source/Drain-Kontaktöffnung umfasst, wobei der Kontakt-Spacer einen Abschnitt der Titanschicht umgibt.
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