DE102017111545B4 - Implantationen zur herstellung von source-/drain-bereichen für verschiedene transistoren - Google Patents

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Abstract

Verfahren (300) umfasst:Herstellen (304) eines ersten Gate-Stapels (130) auf einer Seitenwand und einer Oberseite eines ersten Abschnitts einer ersten überstehenden Finne (124);Herstellen (304) eines zweiten Gate-Stapels (230) auf einer Seitenwand und einer Oberseite eines ersten Abschnitts einer zweiten überstehenden Finne (224);Ätzen eines zweiten Abschnitts der ersten überstehenden Finne (124) und eines zweiten Abschnitts der zweiten überstehenden Finne (224), um eine erste Aussparung (140) bzw. eine zweite Aussparung (240) herzustellen;Gleichzeitiges epitaxiales Aufwachsen (306) eines ersten Source-/Drain-Bereichs (142) und eines zweiten Source-/Drain-Bereichs (242) in der ersten Aussparung (140) bzw. der zweiten Aussparung (240);Durchführen (308) einer ersten Implantation (139) auf dem ersten Source-/Drain-Bereich (142), ohne den zweiten Source-/Drain-Bereich (242) zu implantieren;nach der ersten Implantation (139) Herstellen (310) eines Zwischenschicht-Dielektrikums (46), um den ersten Source-/Drain-Bereich (142) und den zweiten Source-/Drain-Bereich (242) zu bedecken;Herstellen (316) einer ersten Kontaktöffnung (170) und einer zweiten Kontaktöffnung (270) in dem Zwischenschicht-Dielektrikum (46), um den ersten Source-/Drain-Bereich (142) und den zweiten Source-/Drain-Bereich freizulegen (242); undDurchführen (318) einer zweiten Implantation auf dem zweiten Source-/Drain-Bereich (242), ohne den ersten Source-/Drain-Bereich (142) zu implantieren, wobei die zweite Implantation (273) durch die zweite Kontaktöffnung (270) durchgeführt wird.

Description

  • Hintergrund der Erfindung
  • Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der entsprechenden Kosten.
  • Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und -Herstellung erforderlich. Zum Beispiel sind dreidimensionale Transistoren, wie etwa Finnen-Feldeffekttransistoren (FinFETs) eingeführt worden, um planare Transistoren zu ersetzen. Zwar sind bisher vorhandene FinFET-Bauelemente und Verfahren zu deren Herstellung im Allgemeinen für die angestrebten Ziele geeignet gewesen, aber es entstehen mehr Probleme mit der zunehmenden Verkleinerung von Schaltkreisen. Zum Beispiel können die FinFETs für unterschiedliche Schaltkreise, wie etwa Kernschaltkreise (Logikschaltkreise), SRAM-Schaltkreise (SRAM: statischer Direktzugriffsspeicher) und Eingangs-/Ausgangsbauelemente, mit zunehmender Verkleinerung von integrierten Schaltkreisen verschiedenen Problemen gegenüberstehen, die vorher nicht zu beobachten waren.
    Die US 2016 / 0141 384 A1 beschreibt ein Verfahren zum Herstellen einer ersten und einer zweiten Silicid-Region über Source-Drain-Bereich als Kontaktübergang, wobei Verfahren wie Prä-Amorphisierung-Implantat PAI verwendet werden kann. Eine Maske, hergestellt durch Implantation von Sauerstoff in den ersten Source-Drain-Bereich, dient als Schutz für den ersten Source-Drain-Bereich während Verfahrensschritten zur Herstellung der zweiten Silicid-Region.
    Die US 2016 / 0 197 074 A1 beschreibt eine Halbleitervorrichtung mit dualen Silicid-Schichten, wobei die erste Silicid-Schicht aus Metalsilicid besteht und die zweite Silicid-Schicht aus Material besteht, das unterschiedlich zu dem der ersten Silicid-Region ist.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 15 zeigen Schnittansichten und perspektivische Darstellungen von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • 16 zeigt das Layout einiger Schaltkreise gemäß einigen Ausführungsformen.
    • 17 zeigt einen Prozessablauf für die Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden Transistoren und Verfahren zu deren Herstellung gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Es werden die Zwischenstufen bei der Herstellung der Transistoren gemäß einigen Ausführungsformen dargestellt. Es werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen Darstellungen und erläuternden Ausführungsformen dienen ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen. Bei den dargestellten beispielhaften Ausführungsformen dient die Herstellung von Finnen-Feldeffekttransistoren (FinFETs) als ein Beispiel zum Erläutern der Gedanken der vorliegenden Erfindung. Die Gedanken der vorliegenden Erfindung können auch auf planare Transistoren angewendet werden.
  • 16 zeigt ein beispielhaftes Layout von Schaltkreisen in Bauelementbereichen 100 und 200. In der gesamten Beschreibung ist der Bauelementbereich 100 ein Bereich, in dem Langkanal-Transistoren hergestellt sind, und der Bauelementbereich 200 ist ein Bereich, in dem Kurzkanal-Transistoren hergestellt sind. Es dürfte wohlverstanden sein, dass die Begriffe „Langkanal“ und „Kurzkanal“ im Verhältnis zueinander stehen. Die Langkanal-Transistoren haben Kanäle, die länger als die Kanäle der Kurzkanal-Transistoren sind. Bei einigen Ausführungsformen der vorliegenden Erfindung weist der Langkanal-Bauelementbereich 100 SRAM-Zellen oder Eingangs-/Ausgangs(E/A)-Schaltkreise auf, und die Transistoren in diesem Bereich sind Langkanal-Transistoren. Der Kurzkanal-Bauelementbereich 200 kann Logikschaltkreise/-transistoren (die gelegentlich auch als Kernschaltkreise/-transistoren bezeichnet werden) aufweisen, und die Transistoren in diesem Bereich sind Kurzkanal-Transistoren. 16 zeigt zum Beispiel eine SRAM-Zelle 102 in dem Bauelementbereich 100. Bei alternativen Ausführungsformen weist der Bauelementbereich 100 einen oder mehrere E/A-Transistoren auf. Die SRAM-Zelle 102 weist p-Transistoren PU1 und PU2, die in einer n-Wanne hergestellt sind, und n-Transistoren PD1, PD2, PG1 und PG2 auf, die in p-Wannen hergestellt sind. Die Transistoren PU1, PU2, PD1, PD2, PG1 und PG2 sind auf aktiven Bereichen (die Halbleiterfinnen sein können) 104A, 104B, 104C und 104D und Gate-Elektroden 106A, 106B, 106C und 106D hergestellt. Ein Transistor 202 befindet sich in dem Bauelementbereich 200 und ist auf aktiven Bereichen (die auch als Halbleiterfinnen bezeichnet werden können) 204 und Gate-Elektroden 206 hergestellt. Der Transistor 202 kann ein p-Transistor oder ein n-Transistor sein.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung ist eine Kanallänge Lg2 des Kurzkanal-Bauelements kleiner als etwa 30 nm, und eine Kanallänge Lg1 des Langkanal-Bauelements ist größer als etwa 60 nm, wie in 15 gezeigt ist. Das Verhältnis Lgi/Lg2 kann bei einigen Ausführungsformen größer als etwa 2,0 sein und kann in dem Bereich von etwa 2 bis etwa 10 liegen.
  • Die 1 bis 15 zeigen Schnittansichten und perspektivische Darstellungen von Zwischenstufen bei der Herstellung von Transistoren gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Schritte, die in den 1 bis 15 gezeigt sind, sind auch in dem Prozessablauf 300 von 17 schematisch dargestellt. Die hergestellten Transistoren umfassen einen Langkanal-Transistor (wie etwa einen Langkanal-FinFET als ein Beispiel) in dem Bauelementbereich 100 und einen Kurzkanal-Transistor (wie etwa einen Kurzkanal-FinFET als ein Beispiel) in dem Bauelementbereich 200. Bei einigen beispielhaften Ausführungsformen der vorliegenden Erfindung haben der Langkanal-Transistor und der Kurzkanal-Transistor in dem Bauelementbereich 100 bzw. 200 den gleichen Leitfähigkeitstyp, und sie können beide p-Transistoren oder beide n-Transistoren sein. Der Langkanal-Transistor, der in dem Bauelementbereich 100 hergestellt ist, kann zum Beispiel ein p-Transistor, wie etwa der Transistor PU1 oder PU2 von 16, ein n-Transistor, wie etwa der Transistor PD1, PD2, PG1 oder PG2 von 16, oder ein p- oder n-Transistor in einem E/A-Schaltkreis sein. Der Kurzkanal-Transistor, der in dem Bauelementbereich 200 hergestellt ist, kann entweder ein p-Transistor oder ein n-Transistor mit dem in 16 gezeigten Layout sein.
  • 1 zeigt eine perspektivische Darstellung einer Anfangsstruktur. Die Anfangsstruktur weist einen Wafer 10 auf, der wiederum ein Substrat 20 aufweist. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliciumsubstrat, ein Siliciumgermaniumsubstrat oder ein Substrat sein kann, das aus anderen Halbleitermaterialien besteht. Das Substrat 20 kann mit einem p- oder n-leitenden Dotierungsstoff dotiert werden. Trennungsbereiche 22, wie etwa STI-Bereiche (STI: flache Grabenisolation), können so hergestellt werden, dass sie in das Substrat 20 hinein reichen. Die Teile des Substrats 20 zwischen benachbarten STI-Bereichen 22, werden als Halbleiterstreifen 124 und 224 bezeichnet, die sich in dem Bauelementbereich 100 bzw. 200 befinden.
  • Die STI-Bereiche 22 weisen einen Oxidbelag (nicht dargestellt) auf. Der Oxidbelag kann aus einem thermischen Oxid bestehen, das durch thermische Oxidation einer Oberflächenschicht des Substrats 20 hergestellt wird. Der Oxidbelag kann auch eine abgeschiedene Siliciumoxidschicht sein, die zum Beispiel durch Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD) oder chemische Aufdampfung (CVD) hergestellt wird. Die STI-Bereiche 22 können auch ein dielektrisches Material über dem Oxidbelag aufweisen, wobei das dielektrische Material durch fließfähige chemische Aufdampfung (FCVD), Aufschleudern oder dergleichen hergestellt werden kann.
  • In 2 werden zur Herstellung von überstehenden Finnen 124' und 224' die STI-Bereiche 22 ausgespart, sodass die oberen Teile der Halbleiterstreifen 124 und 224 höher reichen als Oberseiten 22A der benachbarten STI-Bereiche 22. Der entsprechende Schritt ist als Schritt 302 in dem Prozess dargestellt, der in 17 gezeigt ist. Die Ätzung kann mit einem Trockenätzprozess durchgeführt werden, in dem NH3 und NF3 als Ätzgase verwendet werden. Während des Ätzprozesses kann ein Plasma erzeugt werden. Es kann auch Argon verwendet werden. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird die Aussparung der STI-Bereiche 22 mit einem Nassätzprozess durchgeführt. Die Ätzchemikalie kann zum Beispiel verdünnter HF sein.
  • In 3 werden Dummy-Gate-Stapel 130 und 230 auf den Oberseiten und Seitenwänden der überstehenden Finnen 124' bzw. 224' hergestellt. Der entsprechende Schritt ist als Schritt 304 in dem Prozess dargestellt, der in 17 gezeigt ist. Die Dummy-Gate-Stapel 130 können Dummy-Gate-Dielektrika 132 und Dummy-Gate-Elektroden 134 über den Dummy-Gate-Dielektrika 132 aufweisen. Die Dummy-Gate-Stapel 230 können Dummy-Gate-Dielektrika 232 und Dummy-Gate-Elektroden 234 über den Dummy-Gate-Dielektrika 232 aufweisen. Die Dummy-Gate-Elektroden 134 und 234 können zum Beispiel unter Verwendung von Polysilicium hergestellt werden, aber es können auch andere Materialien verwendet werden. Die Dummy-Gate-Stapel 130 und 230 können außerdem eine (oder mehrere) Hartmaskenschichten 136 und 236 aufweisen. Die Hartmaskenschichten 136 und 236 können aus Siliciumnitrid, Silicium-Kohlenstoff-Nitrid oder dergleichen bestehen. Die Dummy-Gate-Stapel 130 und 230 sind jeweils überkreuz mit einer oder mehreren der überstehenden Finnen 124' und 224' angeordnet. Die Dummy-Gate-Stapel 130 und 230 können außerdem jeweils Längsrichtungen haben, die senkrecht zu den Längsrichtungen der jeweiligen Finnen 124' und 224' sind.
  • Dann werden Gate-Abstandshalter 138 und 238 auf Seitenwänden der Dummy-Gate-Stapel 130 bzw. 230 hergestellt. Außerdem können auch Finnen-Abstandshalter (nicht dargestellt) auf den Seitenwänden der überstehenden Finnen 124' bzw. 224' hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung bestehen die Gate-Abstandshalter 138 und 238 aus einem oder mehreren dielektrischen Materialien, wie etwa Silicium-Kohlenstoff-Nitrid (SiCN), Siliciumnitrid oder dergleichen, und sie können eine Einschichtstruktur oder eine Mehrschichtstruktur mit einer Vielzahl von dielektrischen Schichten haben.
  • Bei einigen Ausführungsformen weisen die Gate-Abstandshalter 138 jeweils eine dielektrische Low-k-Schicht 138A und eine dielektrische Nicht-Low-k-Schicht 138B auf (siehe 6B) auf, wobei die Schichten 138A und 138B jeweils durch eine Schutzabscheidung und eine nachfolgende anisotrope Ätzung hergestellt werden. Die dielektrische Low-k-Schicht 138A kann aus einem dielektrischen Low-k-Material mit einer Dielektrizitätskonstante (k-Wert), der kleiner als etwa 3,0 ist, wie etwa SiON oder SiOCN, hergestellt werden, wobei Poren darin ausgebildet werden, um den k-Wert zu verringern. Die dielektrische Nicht-Low-k-Schicht 138B kann zum Beispiel aus Siliciumnitrid hergestellt werden. Die Gate-Abstandshalter 238 haben die gleiche Struktur wie die Gate-Abstandshalter 138 und können Schichten 238A und 238B haben, die aus den gleichen Materialien wie die Schicht 138A bzw. 138B bestehen.
  • Dann wird ein Ätzschritt (der nachstehend als Source-/Drain-Aussparung bezeichnet wird) ausgeführt, um die Teile der überstehenden Finnen 124' und 224' (und die darunter befindlichen Teile der Streifen 124 und 224) zu ätzen, die nicht von den Dummy-Gate-Stapeln 130 und 230 und den Gate-Abstandshaltern 138 und 238 bedeckt sind, wodurch die in 4 gezeigte Struktur entsteht. Die Aussparung kann anisotrop sein, und somit werden die Teile der Finnen 124' und 224', die sich direkt unter dem jeweiligen Dummy-Gate-Stapel 130 bzw. 230 und den Gate-Abstandshaltern 138 bzw. 238 befinden, geschützt und werden nicht geätzt. Die Oberseiten der ausgesparten Halbleiterstreifen 124 und 224 können bei einigen Ausführungsformen niedriger als die Oberseiten der benachbarten STI-Bereiche 22 sein. Zwischen den STI-Bereichen 22 werden Aussparungen 140 und 240 entsprechend hergestellt. Die Aussparung in den Bauelementbereichen 100 und 200 kann in einem gemeinsamen Ätzprozess oder in getrennten Ätzprozessen durchgeführt werden, und die Tiefen der Aussparungen 140 können gleich den Tiefen der Aussparungen 240 oder von diesen verschieden sein.
  • Dann werden Epitaxiebereiche (Source-/Drain-Bereiche) durch selektives Aufwachsen eines Halbleitermaterials in den Aussparungen 140 und 240 gleichzeitig (oder einzeln) hergestellt, sodass die in 5 gezeigte Struktur entsteht. Der entsprechende Schritt ist als Schritt 306 in dem Prozess dargestellt, der in 17 gezeigt ist. Bei einigen beispielhaften Ausführungsformen weisen Epitaxiebereiche 142 und 242 Siliciumgermanium oder Silicium auf. In Abhängigkeit davon, ob die resultierenden FinFETs p-FinFETs oder n-FinFETs sind, kann ein p- oder ein n-Dotierungsstoff im Verlauf der Epitaxie in situ dotiert werden. Wenn die resultierenden FinFETs zum Beispiel p-FinFETs sind, kann Siliciumgermaniumbor (SiGeB) aufwachsen gelassen werden. Wenn die resultierenden FinFETs hingegen n-FinFETs sind, kann Siliciumphosphor (SiP) oder Silicium-Kohlenstoff-Phosphor (SiCP) aufwachsen gelassen werden. Die Konzentration des in situ dotierten p- oder n-Dotierungsstoffs kann höher als etwa 1 × 1020/cm3 sein und kann bei einigen Ausführungsformen in dem Bereich von etwa 1 × 1020/cm3 bis etwa 2 × 1021/cm3 liegen. Bei einigen alternativen Ausführungsformen der vorliegenden Erfindung bestehen die Epitaxiebereiche 142 und 242 aus einem III-V-Verbindungshalbleiter, wie etwa GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder mehreren Schichten davon. Nachdem die Aussparungen 140 und 240 mit dem Epitaxie-Halbleitermaterial gefüllt worden sind, führt das weitere epitaxiale Aufwachsen der Epitaxiebereiche 142 und 242 dazu, dass sich die Epitaxiebereiche 142 und 242 horizontal ausdehnen und Abschrägungen entstehen können. Benachbarte Epitaxiebereiche 142 und 242 können verbunden werden oder auch nicht. In der gesamten Beschreibung werden die Epitaxiebereiche 142 und 242 als Source-/Drain-Bereiche bezeichnet.
  • In 6A wird ein Fotoresist 243 hergestellt und strukturiert. Der Bauelementbereich 200 wird von dem Fotoresist 243 bedeckt, während der Bauelementbereich 100 nicht bedeckt wird. Dann wird eine Implantation durchgeführt, um einen p- oder einen n-Dotierungsstoff zu implantieren. Der entsprechende Schritt ist als Schritt 308 in dem Prozess dargestellt, der in 17 gezeigt ist. Die Implantation wird als Source-/Drain-Implantation nach der Epitaxie bezeichnet. Die Implantation ist durch Pfeile 139 dargestellt. Der implantierte Dotierungsstoff hat den gleichen Leitfähigkeitstyp wie der in situ dotierte Dotierungsstoff, der in dem Schritt eingebaut wird, der in 5 gezeigt ist. Wenn die resultierenden FinFETs in den Bauelementbereichen 100 und 200 zum Beispiel p-leitend sind, ist auch der implantierte Dotierungsstoff p-leitend, und wenn die resultierenden FinFETs in den Bauelementbereichen 100 und 200 n-leitend sind, ist auch der implantierte Dotierungsstoff n-leitend. Durch die Implantation kann die Dotierungsstoffkonzentration in den Source-/Drain-Bereichen 142 um das Zwei- bis Fünffache der Dotierungsstoffkonzentration des in situ dotierten Dotierungsstoffs erhöht werden.
  • 6B stellt die Schnittansichten der Struktur dar, die in 6A gezeigt ist, wobei die Schnittansichten Schnittansichten sind, die von der vertikalen Ebene, die die Linie A - A in 6A enthält, und von der vertikalen Ebene erhalten werden, die die Linie B - B enthält. Bei einigen Ausführungsformen wird die Implantation vertikal durchgeführt. Die wahrscheinlichen Positionen der Unterseiten der implantierten Bereiche 145 sind mit 145' bezeichnet und können höher als, auf dem gleichen Niveau wie oder niedriger als die Unterseiten der Epitaxiebereiche 142 sein. Die Source-/Drain-Bereiche 242 werden auf Grund des Fotoresists 243 durch die Implantation nach der Epitaxie nicht implantiert. Da die Implantation unter Verwendung der gleichen Maske (Gate-Stapel 130 und Abstandshalter 138) wie bei der in 4 gezeigten Ätzung durchgeführt wird, reichen die implantierten Bereiche 145 bis zu den inneren und äußeren Rändern der Source-/Drain-Bereiche 142. Nach der Implantation wird das Fotoresist 243 entfernt.
  • 7A zeigt eine perspektivische Darstellung der Herstellung von Kontakt-Ätzstoppschichten (CESLs) 147 und 247 und einer ILD-Schicht (ILD: inter-layer dielectric; Zwischenschicht-Dielektrikum) 46. Der entsprechende Schritt ist als Schritt 310 in dem Prozess dargestellt, der in 17 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung bestehen die CESLs 147 und 247 aus Siliciumnitrid, Silicium-Kohlenstoff-Nitrid oder dergleichen. Die CESLs 147 und 247 können mit einem konformen Abscheidungsverfahren, wie zum Beispiel ALD oder CVD, hergestellt werden. Das ILD 46 wird über den CESLs 147 und 247 hergestellt und kann zum Beispiel durch FCVD, Aufschleudern, CVD oder dergleichen hergestellt werden. Das ILD 46 kann aus Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), Tetraethylorthosilicat (TEOS) oder dergleichen hergestellt werden. Es kann eine Planarisierung, wie etwa chemisch-mechanisches Polieren (CMP) oder Schleifen, durchgeführt werden, um die Oberseiten des ILD 46, der Dummy-Gate-Stapel 130 und 230 und der Gate-Abstandshalter 138 und 238 auf die gleiche Höhe zu bringen.
  • 7B stellt die Schnittansichten der Struktur dar, die in 7A gezeigt ist, wobei die Schnittansichten von der vertikalen Ebene, die die Linie A - A in 7A enthält, und von der vertikalen Ebene erhalten werden, die die Linie B - B enthält. Nachdem die in den 7A und 7B gezeigte Struktur hergestellt worden ist, werden die Dummy-Gate-Stapel 130 und 230, die die Hartmaskenschichten 136 und 236, die Dummy-Gate-Elektroden 134 und 234 und die Dummy-Gate-Dielektrika 132 und 232 umfassen, durch Metall-Gates und Ersatz-Gate-Dielektrika ersetzt, wie in den 8 und 9 gezeigt ist. In den 6B und 7B und den 8 bis 15 sind die Oberseiten 122A und 222A der STI-Bereiche 22 dargestellt, und die überstehenden Finnen 124' und 224' ragen über die Oberseiten 122A bzw. 222A hinaus.
  • Um die Ersatz-Gates herzustellen, werden die Hartmaskenschichten 136 und 236, die Dummy-Gate-Elektroden 134 und 234 und die Dummy-Gate-Dielektrika 132 und 232, die in den 7A und 7B gezeigt sind, entfernt, sodass Öffnungen 148 und 248 entstehen, wie in 8 gezeigt ist. Der entsprechende Schritt ist als Schritt 312 in dem Prozess dargestellt, der in 17 gezeigt ist. Die Oberseiten und die Seitenwände der überstehenden Finnen 124' und 224' werden zu den Öffnungen 148 bzw. 248 hin freigelegt.
  • Nun werden, wie in 9 gezeigt ist, Ersatz-Gate-Stapel 150 und 250 hergestellt, und über den Ersatz-Gate-Stapeln 150 und 250 werden Hartmasken 152 bzw. 252 hergestellt. Der entsprechende Schritt ist als Schritt 314 in dem Prozess dargestellt, der in 17 gezeigt ist. Die Ersatz-Gate-Stapel 150 und die Hartmaske 152 befinden sich zwischen gegenüberliegenden Abstandshaltern 138, und die Ersatz-Gate-Stapel 250 und die Hartmaske 252 befinden sich zwischen gegenüberliegenden Abstandshaltern 238. In den Öffnungen 148 und 248 können weitere Gate-Abstandshalter 151 bzw. 152 hergestellt werden oder auch nicht (8). Nachstehend wird das Herstellungsverfahren kurz beschrieben.
  • Bei einigen Ausführungsformen werden die Gate-Abstandshalter 151 und 251 so hergestellt, dass sie zunächst die Seitenwände der Öffnungen 148 und 248 bedecken. Bei einigen alternativen Ausführungsformen werden die Gate-Abstandshalter 151 und 251 nicht hergestellt. Um die Gate-Abstandshalter 151 und 251 herzustellen, können eine oder mehrere Gate-Abstandshalter-Schutzschichten zum Beispiel mit einem Abscheidungsverfahren, wie etwa ALD oder CVD, hergestellt werden. Die Gate-Abstandshalter-Schutzschicht ist konform. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Gate-Abstandshalter-Schutzschicht aus Siliciumnitrid (SiN), SiC, SiON oder dergleichen. Die Gate-Abstandshalter 151 und 251 beabstanden die nachfolgend hergestellten Metall-Gates weiter von den Source-/Drain-Bereiche 142 und 242, wodurch die Gefahr des Leckens und des elektrischen Kurzschließen zwischen ihnen verringert wird. Die Gate-Abstandshalter 151 können eine dielektrische Low-k-Schicht 151A, die aus porösem SiON bestehen kann, und eine dielektrische Schicht 151B haben, die eine dielektrische High-k-Schicht sein kann oder einen k-Wert hat, der im Wesentlichen gleich 3,9 ist (und somit weder ein dielektrisches High-k- noch ein dielektrisches Low-k-Material ist). Der k-Wert der dielektrischen Low-k-Schicht 151A kann zum Beispiel in dem Bereich von etwa 3,0 bis etwa 3,5 liegen. Die Gate-Abstandshalter 251 können die gleiche Struktur wie die Gate-Abstandshalter 151 haben und können daher auch eine dielektrische Schicht 251A, die aus dem gleichen Material wie die dielektrische Schicht 151A besteht, und eine dielektrische Schicht 251B haben, die aus dem gleichen Material wie die dielektrische Schicht 151B besteht.
  • Wie außerdem in 9 gezeigt ist, weisen die Gate-Stapel 150 und 250 die Gate-Dielektrika 154 und 156 bzw. 254 und 256 auf, die in die Öffnungen 148 bzw. 248 hinein reichen. Bei einigen Ausführungsformen der vorliegenden Erfindung weisen die Gate-Dielektrika Zwischenschichten (interfacial layers; ILs) 154 und 254 auf, die auf den freigelegten Flächen der überstehenden Finnen 124' bzw. 224' hergestellt sind. Die ILs 154 und 254 können jeweils eine Oxidschicht, wie etwa eine Siliciumoxidschicht, sein, die durch thermische Oxidation der überstehenden Finnen 124' und 224', chemische Oxidation oder Abscheidung hergestellt wird. Die Gate-Dielektrika können auch die dielektrischen High-k-Schichten 156 und 256 über den entsprechenden ILs 154 und 254 sein. Die dielektrischen High-k-Schichten 156 und 256 können aus einem dielektrischen High-k-Material bestehen, wie etwa Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirconiumoxid oder dergleichen. Die Dielektrizitätskonstante (k-Wert) des dielektrischen High-k-Materials ist höher als 3,9 und kann höher als etwa 7,0 und gelegentlich sogar 20 oder größer sein. Die dielektrischen High-k-Schichten 156 und 256 werden als konforme Schichten hergestellt und verlaufen auf den Seitenwänden der überstehenden Finnen 124' und 224' und den Seitenwänden der Gate-Abstandshalter 138 und 151 bzw. 238 und 251. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die dielektrischen High-k-Schichten 156 und 256 durch ALD oder CVD hergestellt.
  • Weiterhin werden in 9 metallhaltige leitende Schichten 162 und 262 durch Abscheidung hergestellt. Die Abscheidung kann mittels konformer Abscheidungsverfahren, wie etwa ALD oder CVD, durchgeführt werden, sodass die horizontale Dicke der horizontalen Teile und die vertikale Dicke der vertikalen Teile der metallhaltigen Schichten 162 und 262 (und jeder Teilschicht) im Wesentlichen gleich groß sind. Die horizontale Dicke und die vertikale Dicke können eine Differenz haben, die zum Beispiel kleiner als etwa 20 Prozent oder 10 Prozent der horizontalen Dicke und der vertikalen Dicke ist.
  • Die metallhaltigen Schichten 162 und 262 umfassen jeweils mindestens eine Schicht, oder sie können eine Vielzahl von Schichten (nicht dargestellt) umfassen, die aus unterschiedlichen Materialien bestehen. Die entsprechenden Schichten der metallhaltigen Schichten 162 und 262 können in gemeinsamen Abscheidungsprozessen oder in getrennten Abscheidungsprozessen hergestellt werden. Die Materialien der Schichten in den metallhaltigen Schichten 162 und 262 können Austrittsarbeitsmetalle sein, die entsprechend dem Umstand gewählt sind, ob die jeweiligen FinFETs n-FinFETs oder p-FinFETs sind. Wenn die FinFETs zum Beispiel n-FinFETs sind, können die metallhaltigen Schichten 162 und 262 jeweils eine Titannidrid(TiN)-Schicht, eine Tantalnitrid(TaN)-Schicht und eine Schicht auf Al-Basis (die zum Beispiel aus TiAl, TiAlN, TiAlC, TaAlN oder TaAlC besteht) umfassen. Wenn die FinFETs p-FinFETs sind, können die metallhaltigen Schichten 162 und 262 jeweils eine TiN-Schicht, eine TaN-Schicht und eine weitere TiN-Schicht umfassen. Die Schichten 162 und 262 können auch zwei Schichten oder mehr als drei Schichten umfassen.
  • Dann wird ein Füllmetall über den Schichten 162 und 262 abgeschieden, um Metallbereiche 164 und 264 herzustellen. Bei einigen beispielhaften Ausführungsformen umfasst das Füllmetall W, Cu, Co, Al, Ru oder deren Legierungen. Nachdem die Metallbereiche 164 und 264 abgeschieden worden sind, wird eine Planarisierung, wie etwa CMP oder mechanisches Schleifen, durchgeführt, um überschüssige Teile der abgeschiedenen Schichten über der Oberseite des ILD 46 zu entfernen, sodass Gate-Stapel 150 und 250 entstehen.
  • Dann werden die Gate-Stapel 150 und 250 ausgespart, um Aussparungen herzustellen. Anschließend wird ein dielektrisches Material in die Aussparungen gefüllt, um Hartmasken 168 und 268 herzustellen. Dann wird eine weitere Planarisierung durchgeführt, um die Oberseiten der Hartmasken 168 und 268 auf gleiche Höhe mit der Oberseite des ILD 46 zu bringen. Die Hartmasken 168 und 268 können dielektrische Hartmasken sein, die aus Siliciumnitrid, Siliciumoxidnitrid, Siliciumoxid-Kohlenstoff oder dergleichen bestehen.
  • In einem nachfolgenden Schritt, der in 10 gezeigt ist, werden das ILD 46 und die CESLs 147 und 247 geätzt, um Kontaktöffnungen 170 und 270 herzustellen. Der entsprechende Schritt ist als Schritt 316 in dem Prozess dargestellt, der in 17 gezeigt ist. Dadurch werden die Source-/Drain-Bereiche 142 und 242 freigelegt. 11 zeigt die Herstellung eines Fotoresists 172, um den Bauelementbereich 100 zu bedecken, während der Bauelementbereich 200 unbedeckt bleibt. Anschließend wird eine Implantation durchgeführt, um einen p-Dotierungsstoff oder einen n-Dotierungsstoff zu implantieren, der den gleichen Leitfähigkeitstyp wie die Implantation nach der Epitaxie hat, die in den 6A und 6B gezeigt ist. Die in 11 gezeigte Implantation wird als Source-/Drain-Implantation nach der Kontaktherstellung bezeichnet. Der entsprechende Schritt ist als Schritt 318 in dem Prozess dargestellt, der in 17 gezeigt ist. Die Implantation wird durch Pfeile 273 dargestellt. Durch die Implantation kann die Dotierungsstoffkonzentration in den implantierten Bereichen 245 um das Zwei- bis Fünffache der Dotierungsstoffkonzentration des in situ dotierten Dotierungsstoffs erhöht werden. Die Implantation kann vertikal durchgeführt werden.
  • Wie in 11 gezeigt ist, sind die Kontaktöffnungen 270 durch den horizontalen Abstand Di von den Gate-Abstandshaltern 238 beabstandet. Der Abstand D1 hat einen von null verschiedenen Wert und kann etwa 5 nm bis etwa 10 nm betragen. Dadurch sind die jeweiligen implantierten Bereiche 245 weiter von dem Kanalbereich des jeweiligen Transistors entfernt als die implantierten Bereiche 145, die durch die Implantation nach der Epitaxie hergestellt werden, die in den 6A und 6B gezeigt ist. Die wahrscheinlichen Positionen der Unterseiten der implantierten Bereiche 245 sind mit 245' bezeichnet und können höher als, auf dem gleichen Niveau wie oder niedriger als die Unterseiten der Epitaxiebereiche 242 sein. Die Source-/Drain-Bereiche 142 werden auf Grund des Fotoresists 243 nicht durch die Implantation nach der Kontaktherstellung implantiert. Anschließend wird das Fotoresist 243 entfernt, sodass die in 12 gezeigte Struktur entsteht.
  • 13 zeigt die Herstellung von Source-/Drain-Silicidbereichen 174 und 274 und Source-/Drain-Kontaktstiften 182 und 282. Der entsprechende Schritt ist als Schritt 320 in dem Prozess dargestellt, der in 17 gezeigt ist. Bei einigen Ausführungsformen werden Metallschichten 176 und 276 (zum Beispiel Titanschichten) als Schutzschichten abgeschieden. Daran schließt sich eine Nitrierung auf dem oberen Teil der Metallschichten 176 und 276 an, um Metallnitridschichten 178 und 278 herzustellen. Der untere Teil der Metallschichten 176 und 276 wird nicht nitriert. Dann wird ein Glühprozess (zum Beispiel rasches thermisches Glühen) durchgeführt, um die Metallschichten 176 und 276 mit den oberen Teilen der Source-/Drain-Bereiche 142 und 242 zur Reaktion zu bringen, um die Silicidbereiche 174 und 274 herzustellen. Die Teile der Metallschichten 176 und 276 auf den Seitenwänden des ILD 46 werden nicht zur Reaktion gebracht. Dann werden Metallbereiche 180 und 280 zum Beispiel durch Einfüllen von Wolfram, Cobalt oder dergleichen hergestellt, und daran schließt sich eine Planarisierung an, um überschüssige Materialien zu entfernen, sodass die unteren Source-/Drain-Kontaktstifte 182 und 282 entstehen. Der Kontaktstift 182 weist die Schichten 176, 178 und 180 auf, und der Kontaktstift 282 weist die Schichten 276, 278 und 280 auf. Dadurch entstehen ein Langkanal-Transistor 199 und ein Kurzkanal-Transistor 299.
  • In 14 wird eine Ätzstoppschicht 84 hergestellt. Bei einigen Ausführungsformen besteht die Ätzstoppschicht 84 aus SiN, SiCN, SiC, SiOCN oder einem anderen dielektrischen Material. Als das Herstellungsverfahren kann PECVD, ALD, CVD oder dergleichen verwendet werden. Dann wird über der Ätzstoppschicht 84 ein ILD 86 hergestellt. Das Material und das Verfahren für das ILD 86 können aus den gleichen in Frage kommenden Materialien (und Verfahren) wie für die Herstellung des ILD 46 gewählt werden, und die ILDs 46 und 86 können aus den gleichen oder aus anderen dielektrischen Materialien bestehen. Bei einigen Ausführungsformen wird das ILD 86 durch PECVD, FCVD, Aufschleudern oder dergleichen hergestellt und kann Siliciumoxid (SiO2) aufweisen.
  • Das ILD 86 und die Ätzstoppschicht 84 werden geätzt, um Öffnungen (nicht dargestellt) herzustellen. Die Ätzung kann zum Beispiel durch reaktives Ionenätzen (RIE) durchgeführt werden. In einem nachfolgenden Schritt, der in 15 gezeigt ist, werden Stifte/Durchkontaktierungen 188, 190, 288 und 290 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung weisen die Stifte/Durchkontaktierungen 188, 190, 288 und 290 Sperrschichten 92 und ein metallhaltiges Material 94 über den Sperrschichten auf. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der Stifte/Durchkontaktierungen 188, 190, 288 und 290 das Abscheiden einer Schutz-Sperrschicht 92 und eines metallhaltigen Materials 94 über der Schutz-Sperrschicht und das Durchführen einer Planarisierung zum Entfernen von überschüssigen Teilen der Schutz-Sperrschicht und des metallhaltigen Materials. Die Sperrschicht 92 kann aus einem Metallnitrid, wie etwa Titannidrid oder Tantalnitrid, bestehen. Das metallhaltige Material 94 kann aus Wolfram, Cobalt, Kupfer oder dergleichen bestehen. Bei einigen Ausführungsformen werden dielektrische Kontaktabstandshalter 196 und 296 so hergestellt, dass sie die Stifte/Durchkontaktierungen 188, 190, 288 und 290 umschließen.
  • Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Da der Transistor, der in dem Bauelementbereich 200 hergestellt wird, ein Kurzkanal-Transistor ist, ist bei der Durchführung der Source-/Drain-Implantation mittels der Implantation nach der Epitaxie der implantierte Dotierungsstoff dichter an dem Kanal, und es ist wahrscheinlicher, dass er in den Kanalbereich diffundiert, sodass der Kurzkanaleffekt und die DIBL-Leistung (DIBL: drain-induced barrier lowering; Drain-induzierte Barrierenabsenkung) des Transistors verschlechtert werden. Daher wird für das Kurzkanal-Bauelement in dem Bauelementbereich 200 eine Implantation nach der Kontaktherstellung durchgeführt, aber es wird keine Implantation nach der Epitaxie durchgeführt. Im Gegensatz dazu kann bei dem Langkanal-Transistor in dem Bauelementbereich 100, zum Beispiel einem SRAM-Transistor, der Layout-Effekt dazu führen, dass die Schwellenspannung ungünstig zunimmt. Die Implantation nach der Epitaxie wird dichter an dem Kanal des jeweiligen Transistors durchgeführt und hat daher den Effekt, die Schwellenspannung und den Kanalwiderstand zu verringern. Außerdem leiden Langkanal-Transistoren weniger unter dem Kurzkanaleffekt und der DIBL-Leistungsminderung, die durch die Diffusion des implantierten Dotierungsstoffs in den Kanalbereich verursacht werden. Bei herkömmlichen Verfahren wird jedoch eine Source-/Drain-Implantation gleichzeitig für Langkanal-Transistoren und Kurzkanal-Transistoren durchgeführt, und die Bauelementleistung der Langkanal-Transistoren und der Kurzkanal-Transistoren kann nicht angepasst werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren auf: Herstellen eines ersten Gate-Stapels auf einer Seitenwand und einer Oberseite eines ersten Teils einer ersten überstehenden Finne; Herstellen eines zweiten Gate-Stapels auf einer Seitenwand und einer Oberseite eines ersten Teils einer zweiten überstehenden Finne; Ätzen eines zweiten Teils der ersten überstehenden Finne und eines zweiten Teils der zweiten überstehenden Finne, um eine erste Aussparung bzw. eine zweite Aussparung herzustellen; gleichzeitiges epitaxiales Aufwachsen eines ersten Source-/Drain-Bereichs und eines zweiten Source-/Drain-Bereichs in der ersten Aussparung bzw. der zweiten Aussparung; und Durchführen einer ersten Implantation auf dem ersten Source-/Drain-Bereich, ohne den zweiten Source-/Drain-Bereich zu implantieren. Nach der ersten Implantation wird ein ILD hergestellt, um den ersten Source-/Drain-Bereich und den zweiten Source-/Drain-Bereich zu bedecken. Das Verfahren weist weiterhin auf: Herstellen einer ersten Kontaktöffnung und einer zweiten Kontaktöffnung in dem ILD, um den ersten Source-/Drain-Bereich und den zweiten Source-/Drain-Bereich freizulegen; und Durchführen einer zweiten Implantation auf dem zweiten Source-/Drain-Bereich, ohne den ersten Source-/Drain-Bereich zu implantieren. Die zweite Implantation wird durch die zweite Kontaktöffnung durchgeführt.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren auf: Herstellen eines ersten Gate-Stapels und eines zweiten Gate-Stapels auf Halbleiterbereichen; Herstellen eines ersten Gate-Abstandshalters auf einer Seitenwand des ersten Gate-Stapels; Herstellen eines zweiten Gate-Abstandshalters auf einer Seitenwand des zweiten Gate-Stapels; und gleichzeitiges Herstellen eines ersten Source-/Drain-Bereichs und eines zweiten Source-/Drain-Bereichs. Der erste Source-/Drain-Bereich hat einen inneren Rand, der im Wesentlichen vertikal zu einer Seitenwand des ersten Gate-Abstandhalters ausgerichtet ist, und der zweite Source-/Drain-Bereich hat einen inneren Rand, der im Wesentlichen vertikal zu einer Seitenwand des zweiten Gate-Abstandhalters ausgerichtet ist. Auf dem ersten Source-/Drain-Bereich wird eine erste Implantation durchgeführt, um einen ersten implantierten Bereich zu erzeugen, und der erste implantierte Bereich hat einen inneren Rand, der vertikal zu einer Seitenwand des ersten Gate-Abstandhalters ausgerichtet ist, wobei bei der ersten Implantation (139) der zweite Source-/Drain-Bereich (242) nicht implantiert wird. Ein Zwischenschicht-Dielektrikum wird so hergestellt, dass es den ersten Source-/Drain-Bereich und den zweiten Source-/Drain-Bereich bedeckt. In dem Zwischenschicht-Dielektrikum werden eine erste Kontaktöffnung und eine zweite Kontaktöffnung hergestellt, um den ersten Source-/Drain-Bereich und den zweiten Source-/Drain-Bereich freizulegen. Eine zweite Implantation wird auf dem zweiten Source-/Drain-Bereich durchgeführt, um einen zweiten implantierten Bereich zu erzeugen. Der zweite implantierte Bereich ist durch einen Teil des Zwischenschicht-Dielektrikums von dem zweiten Gate-Abstandshalter entfernt.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren das Herstellen eines ersten Transistors auf: Herstellen eines ersten Gate-Stapels; epitaxiales Aufwachsen eines ersten Source-/Drain-Bereichs auf einer Seite des ersten Gate-Stapels; und Durchführen einer ersten Implantation, um den ersten Source-/Drain-Bereich zu implantieren. Das Verfahren weist weiterhin das Herstellen eines zweiten Transistors auf: Herstellen eines zweiten Gate-Stapels; Herstellen eines zweiten Gate-Abstandshalters auf einer Seitenwand des zweiten Gate-Stapels; epitaxiales Aufwachsen eines zweiten Source-/Drain-Bereichs auf einer Seite des zweiten Gate-Stapels; und Durchführen einer zweiten Implantation, um den zweiten Source-/Drain-Bereich zu implantieren. Ein Zwischenschicht-Dielektrikum wird so hergestellt, dass es den ersten Source-/Drain-Bereich und den zweiten Source-/Drain-Bereich bedeckt. Die erste Implantation wird vor der Herstellung des Zwischenschicht-Dielektrikums durchgeführt, und die zweite Implantation wird nach der Herstellung des Zwischenschicht-Dielektrikums durchgeführt, wobei das epitaxialen Aufwachsen des ersten Source-/Drain-Bereichs (142) und des zweiten Source-/Drain-Bereichs (242) gleichzeitig erfolgt ist, und wobei bei der ersten Implantation (139) der zweite Source-/Drain-Bereich (242) nicht implantiert wird.

Claims (20)

  1. Verfahren (300) umfasst: Herstellen (304) eines ersten Gate-Stapels (130) auf einer Seitenwand und einer Oberseite eines ersten Abschnitts einer ersten überstehenden Finne (124); Herstellen (304) eines zweiten Gate-Stapels (230) auf einer Seitenwand und einer Oberseite eines ersten Abschnitts einer zweiten überstehenden Finne (224); Ätzen eines zweiten Abschnitts der ersten überstehenden Finne (124) und eines zweiten Abschnitts der zweiten überstehenden Finne (224), um eine erste Aussparung (140) bzw. eine zweite Aussparung (240) herzustellen; Gleichzeitiges epitaxiales Aufwachsen (306) eines ersten Source-/Drain-Bereichs (142) und eines zweiten Source-/Drain-Bereichs (242) in der ersten Aussparung (140) bzw. der zweiten Aussparung (240); Durchführen (308) einer ersten Implantation (139) auf dem ersten Source-/Drain-Bereich (142), ohne den zweiten Source-/Drain-Bereich (242) zu implantieren; nach der ersten Implantation (139) Herstellen (310) eines Zwischenschicht-Dielektrikums (46), um den ersten Source-/Drain-Bereich (142) und den zweiten Source-/Drain-Bereich (242) zu bedecken; Herstellen (316) einer ersten Kontaktöffnung (170) und einer zweiten Kontaktöffnung (270) in dem Zwischenschicht-Dielektrikum (46), um den ersten Source-/Drain-Bereich (142) und den zweiten Source-/Drain-Bereich freizulegen (242); und Durchführen (318) einer zweiten Implantation auf dem zweiten Source-/Drain-Bereich (242), ohne den ersten Source-/Drain-Bereich (142) zu implantieren, wobei die zweite Implantation (273) durch die zweite Kontaktöffnung (270) durchgeführt wird.
  2. Verfahren (300) nach Anspruch 1, wobei der erste Source-/Drain-Bereich (142) ein Teil eines ersten Transistors (102) ist und der zweite Source-/Drain-Bereich (242) ein Teil eines zweiten Transistors (202) ist und der erste Transistor (102) einen längeren Kanal als der zweite Transistor (202) hat.
  3. Verfahren (300) nach Anspruch 1 oder 2, das weiterhin das Herstellen von ersten Gate-Abstandshaltern (138) auf Seitenwänden des ersten Gate-Stapels (130) und von zweiten Gate-Abstandshaltern (238) auf Seitenwänden des zweiten Gate-Stapels (230) umfasst, wobei die zweite Kontaktöffnung (270) durch einen Teil des Zwischenschicht-Dielektrikums (46) von den zweiten Gate-Abstandshaltern (238) beabstandet ist.
  4. Verfahren (300) nach einem der vorhergehenden Ansprüche, wobei der erste Transistor (102) ein Transistor in einer SRAM-Zelle (SRAM: statischer Direktzugriffsspeicher) oder einem Eingangs-/Ausgangs-Schaltkreis ist und der zweite Transistor (202) ein Transistor in einem Kernschaltkreis ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei bei der ersten Implantation und der zweiten Implantation Dotierungsstoffe des gleichen Leitfähigkeitstyps eingebaut werden.
  6. Verfahren (300) nach einem der vorhergehenden Ansprüche, wobei die erste Implantation (139) und die zweite Implantation (273) vertikal durchgeführt werden.
  7. Verfahren (300) nach einem der vorhergehenden Ansprüche, wobei die zweite Implantation (273) zu einem weiteren implantierten Bereich führt und eine Unterseite des weiteren implantierten Bereichs höher als eine Unterseite des ersten Source-/Drain-Bereichs (142) ist.
  8. Verfahren (300) nach einem der Ansprüche 1 bis 5, wobei die zweite Implantation (273) zu einem weiteren implantierten Bereich führt und eine Unterseite des weiteren implantierten Bereichs niedriger als eine Unterseite des ersten Source-/Drain-Bereichs (142) ist.
  9. Verfahren (300) umfasst: Herstellen (304) eines ersten Gate-Stapels (130) und eines zweiten Gate-Stapels (230) auf Halbleiterbereichen; Herstellen eines ersten Gate-Abstandshalters (138) auf einer Seitenwand des ersten Gate-Stapels (130); Herstellen eines zweiten Gate-Abstandshalters (238) auf einer Seitenwand des zweiten Gate-Stapels (230); Gleichzeitiges Herstellen (306) eines ersten Source-/Drain-Bereichs (142) und eines zweiten Source-/Drain-Bereichs (242), wobei der erste Source-/Drain-Bereich (142) einen inneren Rand hat, der im Wesentlichen vertikal zu einer Seitenwand des ersten Gate-Abstandhalters (138) ausgerichtet ist, und der zweite Source-/Drain-Bereich (242) einen inneren Rand hat, der im Wesentlichen vertikal zu einer Seitenwand des zweiten Gate-Abstandhalters(238) ausgerichtet ist; Durchführen (308) einer ersten Implantation (139) auf dem ersten Source-/Drain-Bereich (142), um einen ersten implantierten Bereich (145) zu erzeugen, wobei der erste implantierte Bereich (145) einen inneren Rand hat, der im Wesentlichen vertikal zu einer Seitenwand des ersten Gate-Abstandhalters ausgerichtet (138) ist, wobei bei der ersten Implantation (139) der zweite Source-/Drain-Bereich (242) nicht implantiert wird; Herstellen (310) eines Zwischenschicht-Dielektrikums (46), um den ersten Source-/Drain-Bereich (142) und den zweiten Source-/Drain-Bereich (242) zu bedecken; Herstellen (316) einer ersten Kontaktöffnung (170) und einer zweiten Kontaktöffnung (270) in dem Zwischenschicht-Dielektrikums (46), um den ersten Source-/Drain-Bereich (142) und den zweiten Source-/Drain-Bereich freizulegen; und Durchführen (318) einer zweiten Implantation (273) auf dem zweiten Source-/Drain-Bereich (242), um einen zweiten implantierten Bereich (245) zu erzeugen, wobei der zweite implantierte Bereich (245) durch einen Teil des Zwischenschicht-Dielektrikums (46) von dem zweiten Gate-Abstandshalter (238) beabstandet ist.
  10. Verfahren (300) nach Anspruch 9, wobei das Herstellen des ersten Source-/Drain-Bereichs und des zweiten Source-/Drain-Bereichs umfasst: Ätzen der Halbleiterbereiche, um eine erste Aussparung (140) bzw. eine zweite Aussparung (240) herzustellen; und Gleichzeitiges epitaxiales Aufwachsen (306) des ersten Source-/Drain-Bereichs (142) und des zweiten Source-/Drain-Bereichs in der ersten Aussparung (140) bzw. der zweiten Aussparung (240).
  11. Verfahren (300) nach Anspruch 10, das weiterhin umfasst: In-situ-Dotierung eines Dotierungsstoffs, wenn der erste Source-/Drain-Bereich (142) und der zweite Source-/Drain-Bereich aufwachsen gelassen werden.
  12. Verfahren (300) nach einem der Ansprüche 9 bis 11, wobei der erste Source-/Drain-Bereich (142) ein Abschnitt eines ersten Transistors (102) ist und der zweite Source-/Drain-Bereich ein Abschnitt eines zweiten Transistors (202) ist und der erste Transistor (102) ein Transistor in einer SRAM-Zelle (SRAM: statischer Direktzugriffsspeicher) oder einem Eingangs-/Ausgangs-Schaltkreis ist und der zweite Transistor (202) ein Transistor in einem Kernschaltkreis ist.
  13. Verfahren (300) nach einem der Ansprüche 9 bis 12, wobei bei der ersten Implantation und der zweiten Implantation Dotierungsstoffe des gleichen Leitfähigkeitstyps eingebaut werden.
  14. Verfahren (300) nach einem der Ansprüche 9 bis 13, wobei die erste Implantation (139) und die zweite Implantation (273) vertikal durchgeführt werden.
  15. Verfahren (300) nach einem der Ansprüche 9 bis 13, wobei die zweite Implantation (273) zu einem weiteren implantierten Bereich führt und eine Unterseite des weiteren implantierten Bereichs höher als eine Unterseite des ersten Source-/Drain-Bereichs (142) ist.
  16. Verfahren (300) nach einem der Ansprüche 9 bis 13, wobei die zweite Implantation (273) zu einem weiteren implantierten Bereich führt und eine Unterseite des weiteren implantierten Bereichs niedriger als eine Unterseite des ersten Source-/Drain-Bereichs (142) ist.
  17. Verfahren (300) umfasst: Herstellen eines ersten Transistors (102) umfassend: : Herstellen eines ersten Gate-Stapels (130); epitaxiales Aufwachsen (306) eines ersten Source-/Drain-Bereichs (142) auf einer Seite des ersten Gate-Stapels (130); und Durchführen einer ersten Implantation (139), um den ersten Source-/Drain-Bereich (142) zu implantieren; Herstellen eines zweiten Transistors (202) umfassend: : Herstellen eines zweiten Gate-Stapels (230); epitaxiales Aufwachsen (306) eines zweiten Source-/Drain-Bereichs auf einer Seite des zweiten Gate-Stapels (230); und Durchführen einer zweiten Implantation (273), um den zweiten Source-/Drain-Bereich zu implantieren; und Herstellen eines Zwischenschicht-Dielektrikums (46), um den ersten Source-/Drain-Bereich (142) und den zweiten Source-/Drain-Bereich zu bedecken, wobei die erste Implantation (139) vor der Herstellung des Zwischenschicht-Dielektrikums (46) durchgeführt wird und die zweite Implantation (273) nach der Herstellung des Zwischenschicht-Dielektrikums (46) durchgeführt wird und wobei das epitaxialen Aufwachsen des ersten Source-/Drain-Bereichs (142) und des zweiten Source-/Drain-Bereichs gleichzeitig erfolgt ist, und wobei bei der ersten Implantation (139) der zweite Source-/Drain-Bereich nicht implantiert wird.
  18. Verfahren (300) nach Anspruch 17, das weiterhin umfasst: Ätzen des Zwischenschicht-Dielektrikums (46), um eine Kontaktöffnung (270) herzustellen, wobei eine zweite Öffnung durch die Kontaktöffnung hergestellt wird.
  19. Verfahren (300) nach Anspruch 17 oder 18, wobei bei der ersten Implantation und der zweiten Implantation Dotierungsstoffe des gleichen Leitfähigkeitstyps eingebaut werden.
  20. Verfahren (300) nach Anspruch 17, 18 oder 19, wobei der erste Transistor (102) einen längeren Kanal als der zweite Transistor (202) hat.
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