DE102019124222A1 - Reduzieren von Wannendotierstoffverlust in FinFETs durch Co-Implantation - Google Patents

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Sih-Jie Liu
Chun-Feng Nieh
Huicheng Chang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren zum Bilden einer Halbleitervorrichtung umfasst das Ausführen eines ersten Implantationsprozesses an einem Halbleitersubstrat, um eine tiefe p-Wannenregion zu bilden, das Ausführen eines zweiten Implantationsprozesses an dem Halbleitersubstrat mit einem diffusionshemmenden Element, um eine Co-Implantationsregion zu bilden, und das Ausführen eines dritten Implantationsprozesses an dem Halbleitersubstrat, um eine flache p-Wannenregion über der tiefen p-Wannenregion zu bilden. Die Co-Implantationsregion wird von einer oberen Fläche des Halbleitersubstrats durch einen Abschnitt der flachen p-Wannenregion beabstandet, und die tiefe p-Wannenregion und die flache p-Wannenregion werden miteinander verbunden. Es wird ein n-Finnenfeldeffekttransistor (FinFET) gebildet, wobei die tiefe p-Wannenregion und die flache p-Wannenregion als eine Wannenregion des n-FinFET agieren.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US-Patentanmeldung: Anmeldung Nr. 62/753,150 , eingereicht am 31. Oktober 2018 mit dem Titel „Reduce Well Dopant Loss in FinFETs through Co-Implantation“, die hiermit hierin durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Technische Fortschritte bei den Materialien einer integrierten Schaltung (IC) und dem IC-Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen aufweist als die vorherigen Generationen. Im Laufe der IC-Evolution hat die Funktionsdichte (beispielsweise die Anzahl an miteinander verbundenen Vorrichtungen pro Chipfläche) generell zugenommen, während sich die Geometriegrößen verringert haben. Dieser Abwärtsskalierungsprozess bietet allgemein Vorteile durch Steigerung der Produktionseffizienz und Senkung der damit verbundenen Kosten.
  • Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt. Es wurden beispielsweise Finnenfeldeffekttransistoren (FinFETs) eingeführt, um Planartransistoren zu ersetzen. Die Strukturen von FinFETs und Verfahren zur Fertigung von FinFETs werden entwickelt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
    • Die 1 bis 15 veranschaulichen die Querschnittansichten und perspektivischen Ansichten von Zwischenstadien bei der Bildung von Wannenregionen und Transistoren gemäß einigen Ausführungsformen.
    • 16 veranschaulicht eine schematische Darstellung einer Static Random Access Memory- (SRAM) -Zelle gemäß einigen Ausführungsformen.
    • 17 veranschaulicht ein Layout einer SRAM-Zelle gemäß einigen Ausführungsformen.
    • Die 18 und 19 veranschaulichen die Vergleiche von Dotierkonzentrationen in Wannenregionen gemäß einigen Ausführungsformen.
    • 20 veranschaulicht einen Prozessablauf zum Bilden von Wannenregionen und Transistoren gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränken. Beispielsweise kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Elemente in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Elemente zwischen den ersten und zweiten Elementen gebildet sein können, sodass die ersten und zweiten Elemente nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe, wie „darunterliegend“, „darunter“, „unter“, „untere“, „darüberliegend“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Es werden Wannenregionen und Transistoren und das Verfahren zum Bilden derselben gemäß verschiedener Ausführungsformen bereitgestellt. Die Zwischenstadien des Bildens der Wannenregionen sind gemäß einigen Ausführungsformen veranschaulicht. Es werden einige Variationen von einigen Ausführungsformen beschrieben. Überall in den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugsnummern verwendet, um gleiche Elemente zu bezeichnen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Wannenregionen, die zum Bilden von Transistoren verwendet werden, mit Kohlenstoff co-implantiert, um Tiefen zu bestimmen und einen Dotierstoffverlust zu verhindern. Außerdem können die p-Wannenregionen ohne das Co-Implantieren von n-Wannenregionen selektiv co-implantiert werden. Es ist offensichtlich, dass die Bildung von Finnenfeldeffekttransistoren (FinFETs) als Beispiele verwendet wird, um das Konzept der vorliegenden Offenbarung zu erklären. Die Ausführungsformen sind jedoch ohne Weiteres auf die Bildung anderer Arten von Transistoren, wie Planartransistoren, Gate-Rundum- (GAA) -Transistoren oder dergleichen, anwendbar.
  • Die 1 bis 15 veranschaulichen die Querschnittansichten und eine perspektivische Ansicht von Zwischenstadien bei der Bildung von Wannenregionen und FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse spiegeln sich auch schematisch im Prozessablauf 200 wie gezeigt in 20 wider.
  • 1 veranschaulicht eine Querschnittansicht des Substrats 20, das ein Teil des Wafers 10 sein kann. Das Substrat 20 kann ein Teil eines Wafers sein und kann ein Bulk-Halbleitersubstrat oder ein Halbleiter auf Isolator- (SOI) -Substrat sein. Generell ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxid- (BOX) -Schicht sein, die eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat und typischerweise auf einem Silizium- oder Glassubstrat vorgesehen. Andere Substrate wie ein Mehrschicht- oder Gradientensubstrat können auch verwendet werden. Gemäß einigen Ausführungsformen kann das Halbleitermaterial des Substrats 20 Silizium; Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Das Substrat 20 weist die Region 20N und Region 20P auf. Die Region 20N kann zum Bilden von n-Vorrichtungen, wie NMOS-Transistoren, wie z. B. n-FinFETs, verwendet werden. Die Region 20P kann zum Bilden von p-Vorrichtungen, wie PMOS-Transistoren, wie z. B. p-FinFETs, verwendet werden. In der gesamten Beschreibung werden die Regionen 20N und 20P entsprechend als eine NMOS-Region und eine PMOS-Region bezeichnet. Die NMOS-Region 20N kann mit der PMOS-Region 20P verbunden sein. Alternativ kann die NMOS-Region 20N von der PMOS-Region 20P getrennt sein und jegliche Anzahl an Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Regionen, Isolierungsstrukturen usw.) kann zwischen der Region 20N und der Region 20P angeordnet sein.
  • Das Pad-Oxid 22 ist über dem Substrat 20 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Pad-Oxid 22 aus Siliziumoxid gebildet, das durch Oxidieren einer Oberflächenschicht des Halbleitersubstrats 20 gebildet sein kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Pad-Oxid 22 durch Abscheidung wie beispielsweise unter Verwendung von Atomlagenabscheidung (ALD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder dergleichen gebildet werden.
  • Unter Bezugnahme auf 2 wird die Implantationsmaske 24 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Implantationsmaske 24 aus Fotolack gebildet, der beschichtet und dann strukturiert wird, um die Öffnung 28 in der NMOS-Region 20N zu bilden. Es wird dann eine p-Dotierstoff-Implantation (gekennzeichnet als 26) ausgeführt, um die tiefe p-Wannenregion 30A zu bilden. Der entsprechende Prozess ist als Prozess 202 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Der p-Dotierstoff kann Bor, Indium oder Kombinationen davon umfassen. Die Implantation kann unter Verwendung einer Energie im Bereich von zwischen ungefähr 50 keV und ungefähr 150 keV ausgeführt werden. Die tiefe p-Wannenregion 30A wird tief in dem Substrat 20 gebildet, wobei die obere Fläche der tiefen p-Wannenregion 30A von der oberen Fläche des Substrats 20 beabstandet ist. Die p-Dotierstoffkonzentration kann gleich oder kleiner als 1018 cm-3 sein, wie beispielsweise im Bereich von zwischen ungefähr 1017cm-3 und ungefähr 1018 cm-3. Es ist offensichtlich, dass der p-Dotierstoff (und die anschließend dotierten Elemente für die Co-Implantation und n-Wannenregion) eine bestimmte Verteilung aufweist (wie eine Gaußsche Verteilung) und es keine scharfen Ränder/obere Flächen/untere Flächen geben kann. Wenn gemäß einigen Ausführungsformen die Konzentration eines Dotierstoffs unter ungefähr 50 Prozent seiner Spitzenkonzentration fällt, wird davon ausgegangen, dass die entsprechende Position die Ränder/oberen Flächen/unteren Flächen ist.
  • 3 veranschaulicht die Implantation eines diffusionshemmenden Elements. Die Implantation wird als eine Co-Implantation bezeichnet und ist als 32 bezeichnet, da das diffusionshemmende Element mit dem p-Wannendotierstoff co-implantiert wird. Der entsprechende Prozess ist als Prozess 204 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Das diffusionshemmende Element kann Kohlenstoff umfassen, während andere Arten eines diffusionshemmenden Elements, wie beispielsweise Fluor, in Kombination mit Kohlenstoff verwendet oder hinzugefügt werden können. Als Resultat wird die Co-Implantationsregion 34 gebildet. Gemäß einigen Ausführungsformen ist die untere Fläche der Co-Implantationsregion 34 höher als die untere Fläche der tiefen p-Wannenregion 30A. Gemäß alternativen Ausführungsformen erstreckt sich die Co-Implantationsregion 34 zu der unteren Fläche der tiefen p-Wannenregion 30A, sodass die Co-Implantationsregion 34 und ein gesamter unterer Abschnitt der tiefen p-Wannenregion 30A den gleichen Teil des Substrats 20 einnehmen. Dementsprechend ist der Abschnitt 34' der Co-Implantationsregion 34 schematisch veranschaulicht, um zu zeigen, dass sich die Co-Implantationsregion 34 zu der unteren Fläche der tiefen p-Wannenregion 30A erstrecken kann oder auch nicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Implantationsenergie im Bereich von zwischen ungefähr 5 keV und ungefähr 50 keV. Die Konzentration des diffusionshemmenden Elements kann im Bereich von zwischen ungefähr 1017cm-3 und ungefähr 1019cm-3 liegen und höhere oder niedrigere Konzentrationen können auch verwendet werden. Die obere Fläche der Co-Implantationsregion 34 ist von der oberen Fläche des Substrats 20 beabstandet. Die Tiefe der Co-Implantationsregion 34 wird auch an einen geeigneten Bereich angepasst, wie es in den anschließenden Absätzen beschrieben wird.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Co-Implantationsprozess 32 Neigungsimplantationen. Wie gezeigt in 3, umfasst der Co-Implantationsprozess 32 beispielsweise eine Neigungsimplantation, die sich zur PMOS-Region 20P neigt. Dementsprechend erstreckt sich ein Abschnitt der Co-Implantationsregion 34 direkt unter der Implantationsmaske 24 liegend und kann sich in die anschließend gebildete n-Wannenregion 40 (5) erstrecken. Gemäß einigen Ausführungsformen liegt der Neigungswinkel α im Bereich von zwischen ungefähr 10 Grad und ungefähr 15 Grad. Die Co-Implantationsregion 34 kann sich abhängig von dem Neigungswinkel α und der Implantationsenergie seitlich über den Rand der tiefen p-Wannenregion um den Abstand LS1 hinaus erstrecken, der größer als ungefähr 20 nm oder größer als ungefähr 60 nm sein und im Bereich von zwischen ungefähr 20 nm und ungefähr 120 nm oder zwischen ungefähr 60 nm und ungefähr 120 nm liegen kann.
  • Die Neigungsimplantationsprozesse 32 können die Neigungsimplantation in einer einzelnen Richtung zu der PMOS-Region 20P umfassen. Wie gezeigt in 3 können die Neigungsimplantationsprozesse 32 auch die Neigungsimplantation umfassen, die sich in Richtung von entgegengesetzten Richtungen neigt (im veranschaulichten Beispiel links und rechts). Außerdem kann unter Verwendung der Bildung der Static Random Access Memory- (SRAM) -Zelle 100 in 17 als ein Beispiel die Neigungsimplantation des diffusionshemmenden Elements die Neigungsimplantationen in vier Richtungen einschließlich der +X-Richtung, -X-Richtung, +Y-Richtung und -Y-Richtung umfassen. Die Implantation kann durch Anordnen des Wafers 10 auf einer elektrostatischen Spannvorrichtung (nicht gezeigt) und Drehen des Wafers 10, während zur gleichen Zeit die Co-Implantation ausgeführt wird, ausgeführt werden. Die obere Fläche des Wafers 10 ist zur Drehachse weder senkrecht noch parallel und daher wird mit der Drehung des Wafers 10 der Wafer 10 von allen neuen Richtungen neigungsimplantiert. Alternativ oder zusätzlich zu der Drehimplantation kann der Wafer 10 in bestimmten Richtungen wie der +X-Richtung oder den +X- und -X-Richtungen wie gezeigt in 16 neigungsimplantiert werden, ohne sich in Richtungen wie der +Y-Richtung, -Y-Richtung und andere Richtungen zu neigen.
  • 4 veranschaulicht eine flache p-Wannenimplantation 36, um die flache p-Wannenregion 30B zu bilden. Der entsprechende Prozess ist als Prozess 206 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Der p-Dotierstoff kann auch Bor, Indium oder Kombinationen davon umfassen. Die Implantation kann unter Verwendung einer Energie ausgeführt werden, die niedriger ist als die Energie zum Bilden der tiefen p-Wannenregion 30A, und die Implantationsenergie kann im Bereich von zwischen ungefähr 2 keV und ungefähr 50 keV liegen. Die flache p-Wannenregion 30B erstreckt sich zur oberen Fläche des Substrats 20 und ist mit der tiefen p-Wannenregion 30A verbunden. Die flache p-Wannenregion 30B überlappt auch einen unteren Teil der tiefen p-Wannenregion 30A. Die p-Dotierstoffkonzentration in der flachen p-Wannenregion 30B kann gleich oder kleiner als 1018cm-3 sein, wie beispielsweise im Bereich von zwischen ungefähr 1017cm-3 und ungefähr 1018cm-3. Die tiefe p-Wannenregion 30A und die flache p-Wannenregion 30B werden im Folgenden in Kombination als eine p-Wannenregion 30 bezeichnet.
  • Es wird auch eine Antidurchgriffs- (APT) -Implantation ausgeführt, um die Antidurchgriffsregion 38 zu bilden. Der entsprechende Prozess ist auch als Prozess 206 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Der Leitfähigkeitstyp, der während der APT-Implantation implantierten Dotierstoffe ist auch Typ P. Die Antidurchgriffsregion 38 weist eine obere Fläche auf, die von der oberen Fläche des Substrats 20 vertikal beabstandet ist, und sie kann einen Abschnitt der Co-Implantationsregion 34 überlappen (eine gleiche Region des Substrats 20 teilen). Die Position der Antidurchgriffsregion 38 wird derart ausgewählt, dass sie sich unter den unteren Flächen der anschließend gebildeten Source/Drain-Regionen 76 (15) in dem resultierenden n-FinFET befindet, der in anschließenden Schritten gebildet wird. Die Antidurchgriffsregion 38 wird verwendet, um den Verlust von den Source/Drain-Regionen zu dem Substrat 20 zu reduzieren. Die Dotierungskonzentration in der Antidurchgriffsregion 38 kann gemäß einigen Ausführungsformen im Bereich von zwischen ungefähr 1×1018/cm3und ungefähr 1×1019/cm3 liegen.
  • Wie in den 2, 3 und 4 gezeigt, können die tiefe p-Wannenregion 30A, Co-Implantationsregion 34 und die flache p-Wannenregion 30B unter Verwendung einer gleichen Implantationsmaske 24 gebildet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung können unterschiedliche Implantationsmasken verwendet werden. Die Co-Implantationsregion 34 kann beispielsweise unter Verwendung einer unterschiedlichen Implantationsmaske implantiert werden als die Maske, die zum Bilden der tiefen p-Wannenregion 30A und flachen p-Wannenregion 30B verwendet wird, sodass die Position und die Größe der Co-Implantationsregion 34 unabhängig von der Position und der Größe der tiefen p-Wannenregion 30A und der flachen p-Wannenregion 30B angepasst werden können. Die Implantationsmaske 24 wird dann wie durch einen akzeptablen Veraschungsprozess entfernt.
  • 5 veranschaulicht die Bildung der n-Wannenregion 40 und der Antidurchgriffsregion 48. Die Implantationsmaske 42 wird gebildet und strukturiert, wobei die Öffnung 44 in der Implantationsmaske 42 gebildet wird. Der entsprechende Prozess ist als Prozess 208 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Es wird ein bzw. werden n-Dotierstoffimplantations- (als 46 bezeichnet) -Prozesse ausgeführt, um die tiefe n-Wannenregion 40 zu bilden. Der n-Dotierstoff kann Phosphor, Arsen, Antimon oder Kombinationen davon umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Bildung der n-Wannenregion 40 einen ersten Implantationsprozess, um eine tiefe n-Wannenregion (der untere Teil der n-Wannenregion 40) zu bilden, und einen zweiten Implantationsprozess, um eine flache n-Wannenregion (der obere Teil der n-Wannenregion 40) zu bilden. Die Energie zum Bilden der tiefen n-Wannenregion kann im Bereich von zwischen ungefähr 50 keV und ungefähr 150 keV liegen. Die Implantation zum Bilden der flachen n-Wannenregion kann im Bereich von zwischen ungefähr 5 keV und ungefähr 50 keV liegen. Die n-Dotierkonzentration kann gleich oder kleiner als 1018cm-3 sein, wie beispielsweise im Bereich von zwischen ungefähr 1017cm-3 und ungefähr 1018cm-3.
  • Es wird auch eine Antidurchgriffsimplantation ausgeführt, um die Antidurchgriffsregion 48 zu bilden. Der Leitfähigkeitstyp der während der Antidurchgriffsimplantation implantierten Dotierstoffe ist ebenfalls Typ n. Die Antidurchgriffsregion 48 weist eine obere Fläche auf, die von der oberen Fläche des Substrats vertikal 20 beabstandet ist. Die Position der Antidurchgriffsregion 48 wird derart ausgewählt, dass sie sich unter den unteren Flächen der anschließend gebildeten Source/Drain-Regionen 78 (15) in dem resultierenden p-FinFET befindet, der in anschließenden Schritten gebildet wird. Die Dotierungskonzentration in der Antidurchgriffsregion 48 kann gemäß einigen Ausführungsformen im Bereich von zwischen ungefähr 1×1018/cm3und ungefähr 1×1019/cm3 liegen.
  • Gemäß einigen Ausführungsformen wird keine Co-Implantation (wie das Verwenden von Kohlenstoff oder Fluor) ausgeführt, um eine Co-Implantationsregion in der PMOS-Region 20P zu bilden. Experimente haben aufgedeckt, dass, obwohl die Co-Implantation in der PMOS-Region 20P einen Effekt beim Reduzieren der Diffusion des n-Dotierstoffs aufweist, der Effekt nicht signifikant ist und die Kosten des hinzugefügten Co-Implantationsprozesses rechtfertigen kann oder auch nicht. Dementsprechend wird, wie gezeigt in 5, gemäß einigen Ausführungsformen keine Co-Implantationsregion in der PMOS-Region 20P gebildet. Gemäß alternativen Ausführungsformen wird eine Co-Implantationsregion beispielsweise auf eine ähnliche Tiefe wie die Co-Implantationsregion 34 gebildet. Die Co-Implantation kann unter Verwendung von Kohlenstoff und/oder Fluor ausgeführt werden, wobei die Prozessdetails denen zum Bilden der Co-Implantationsregion 38 ähnlich sind. Die Implantationsmaske 42 wird dann entfernt.
  • In 6 werden Halbleiterstreifen 52 (die auch als Finnen bezeichnet werden) gebildet. Gemäß einigen Ausführungsformen werden die Halbleiterstreifen 52 durch Ätzen des Substrats 20 gebildet, um die Gräben 54 zu bilden, wobei die verbleibenden Abschnitte des Halbleitersubstrats 20 zwischen den Gräben 54 Halbleiterstreifen 52 sind. Der entsprechende Prozess ist als Prozess 210 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Das Ätzen kann unter Verwendung jedes akzeptablen Ätzprozesses, wie einem reaktives Ionenätzen- (RIE) - Prozess, einem Neutralstrahlätzen- (NBE) -Prozess, dergleichen oder einer Kombination davon, ausgeführt werden. Das Ätzen kann anisotrop sein. Das Ätzen kann unter Verwendung einer strukturierten Hartmaske 49 ausgeführt werden, die beispielsweise aus Siliziumnitrid, Siliziumoxinitrid oder dergleichen gebildet sein kann.
  • In den vorstehend veranschaulichten Ausführungsformen können die Halbleiterstreifen/-finnen durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Fotolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrstrukturierungsprozessen strukturiert werden. Generell kombinieren Doppelstrukturierungs- oder Mehrstrukturierungsprozesse Fotolithografie- und Selbstausrichtungsprozesse, was ermöglicht, Strukturen herzustellen, die beispielsweise Abstände aufweisen, die kleiner sind als das, was anderweitig unter Verwendung eines einzelnen direkten Fotolithographieprozesses erreichbar ist. Bei einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithographieprozesses strukturiert. Es werden Abstandselemente entlang der strukturierten Opferschicht unter Verwendung eines Selbstausrichtungsprozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandselemente oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Gemäß einigen Ausführungsformen sind die Unterseiten der Gräben 54 höher als die Unterseiten der p-Wannenregion 30 und der n-Wannenregion 40. Die Unterseiten der Gräben 54 können auf gleichem Niveau mit (wie gezeigt in 6) der unteren Fläche der Co-Implantationsregion 34 sein. Alternativ sind die Unterseiten der Gräben 54 höher als die untere Fläche der Co-Implantationsregion 34. Dementsprechend kann sich die Co-Implantationsregion 34 direkt unter dem Graben 54 liegend erstrecken, wie es durch gestrichelte Linien, die mit 34' bezeichnet sind, dargestellt ist.
  • In 7 wird das Isoliermaterial 56 (das ein Dielektrikum ist) gebildet, sodass es Abschnitte zwischen angrenzenden Halbleiterstreifen 52 aufweist. Der entsprechende Prozess ist als Prozess 212 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Das Isoliermaterial 56 kann ein Oxid wie Siliziumoxid, ein Nitrid wie Siliziumnitrid, dergleichen oder eine Kombination davon sein und kann durch eine hochdichte chemische Plasma-Gasphasenabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasma-System und Nachaushärten, um es in ein anderes Material wie ein Oxid umzuwandeln), dergleichen oder eine Kombination davon gebildet sein. Andere mittels jedem akzeptablen Prozess gebildete Isoliermaterialien können verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial 56 durch einen FCVD-Prozess gebildetes Siliziumoxid. Ein Ausheilprozess kann ausgeführt werden, sobald das Isoliermaterial gebildet ist. Gemäß einigen Ausführungsformen wird das Isoliermaterial 56 derart gebildet, dass überschüssiges Isoliermaterial 56 die Halbleiterstreifen 52 abdeckt. Obwohl das Isoliermaterial 56 als eine einzelne Schicht veranschaulicht ist, können einige Ausführungsformen mehrere Schichten verwenden. Bei einigen Ausführungsformen kann beispielsweise zuerst eine Auskleidung (nicht gezeigt) entlang einer Fläche des Substrats 20 und der Halbleiterstreifen 52 gebildet werden. Danach kann ein Füllmaterial wie das vorstehend beschriebene über der Auskleidung gebildet werden.
  • Der Ausheilprozess bei der Bildung des Isoliermaterials 56 bezieht eine erhöhte Temperatur ein. Der Ausheilprozess und ein anderer thermischer Prozess in anschließenden Schritten können die Diffusion des Dotierstoffs in der p-Wannenregion 30 und n-Wannenregion 40 bewirken. Beispielsweise sind die Boratome in der p-Wannenregion 30 unter Wärmebilanz für eine Diffusion anfällig. Bei der Diffusion können die Boratome Cluster mit Zwischengitterdefekten im Substrat 20 bilden. Die Ausdiffundierung der Dotierstoffe in der p-Wannenregion 30 und n-Wannenregion 40 bewirkt den Anstieg im spezifischen Widerstand in den entsprechenden Wannenregionen. Außerdem bewirkt die Diffusion der Wannendotierstoffe die gegenseitige Diffusion zwischen p-Wannenregion 30 und n-Wannenregion 40, wobei die diffundierten Dotierstoffe die Dotierstoffe in angrenzenden Wannenregionen neutralisieren, was bewirkt, dass die effektive Dotierkonzentration absinkt. Außerdem werden die Dotierstoffe in Halbleiterstreifen 52 in das Isoliermaterial 56 diffundiert, was auch in der Reduzierung der Dotierkonzentration in den Halbleiterstreifen 52 resultiert. Der Anstieg im spezifischen Widerstand kann bewirken, dass die parasitären Bipolartransistoren in den resultierenden FinFETs eingeschaltet werden und daher die resultierende CMOS-Vorrichtung sperrt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung bewirkt die Co-Implantation des diffusionshemmenden Elements, dass der Wannendotierstoff (wie Bor) eine reduzierte Diffusionsgeschwindigkeit aufweist und daher die Wahrscheinlichkeit einer Sperrung reduziert wird.
  • Ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren- (CMP) - Prozess kann ausgeführt werden, um die überschüssigen Abschnitte des Isoliermaterials 56 über den oberen Flächen der Hartmaske 49 zu entfernen, und das resultierende Isoliermaterial 56 wird auch als flache Grabenisolation-(STI) -Regionen 56 bezeichnet.
  • Dann wird die Hartmaske 49 entfernt und das Pad-Oxid 22 kann beispielsweise auch durch Ätzen entfernt werden. In einem anschließenden Prozess werden die STI-Regionen 56 beispielsweise in einem Rückätzprozess ausgespart, sodass die oberen Flächen der STI-Regionen 56 niedriger sind als die oberen Flächen der Halbleiterstreifen 52. Die resultierende Struktur ist in 8 gezeigt. Der entsprechende Prozess ist als Prozess 214 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Die Abschnitte der Halbleiterstreifen 52, die höher sind als die oberen Flächen der STI-Regionen 56, werden im Folgenden als vorstehende Finnen 58 bezeichnet. Die Abschnitte der Halbleiterstreifen 52 unter den oberen Flächen der STI-Regionen 56 werden als Unterfinnen 60 bezeichnet. Des Weiteren können die oberen Flächen der STI-Regionen 56 wie veranschaulicht eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. Hohlschliff) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Regionen 56 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die STI-Regionen 56 können unter Verwendung eines akzeptablen Ätzprozesses, wie einem, der zu dem Material des Isoliermaterials 56 selektiv ist (z. B. das Material des Isoliermaterials 56 mit einer schnelleren Geschwindigkeit ätzt als das Material der Halbleiterstreifen 52), ausgespart werden. Es kann beispielsweise ein chemischer Oxidentfernungsprozess mit einem geeigneten Ätzprozess unter Verwendung von beispielsweise verdünnter Hydrofluor- (dHF) -Säure verwendet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die oberen Flächen der ausgesparten STI-Regionen 56 im Wesentlichen auf dem gleichen Niveau mit der oberen Fläche der Co-Implantationsregion 34. Gemäß alternativen Ausführungsformen sind die oberen Flächen der ausgesparten STI-Regionen 56 geringfügig höher als oder niedriger als die obere Fläche der Co-Implantationsregion 34, wobei beispielsweise der Höhenunterschied zwischen den oberen Flächen der ausgesparten STI-Regionen 56 und der oberen Fläche der Co-Implantationsregion 34 kleiner ist als ungefähr 10 nm.
  • In 9 wird die Dummydielektrikumschicht 61 auf den vorstehenden Finnen 58 gebildet und die Dummydielektrikumschicht 61 kann sich in die NMOS-Region 20N und die PMOS-Region 20P erstrecken. Der entsprechende Prozess ist als Prozess 216 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Die Dummydielektrikumschicht 61 kann beispielsweise aus Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen gebildet werden und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gewachsen werden. Es wird die Dummygateschicht 62 über der Dummydielektrikumschicht 61 gebildet und eine Maskenschicht 64 über der Dummygateschicht 62 gebildet. Die Dummygateschicht 62 kann über der Dummydielektrikumschicht 61 abgeschieden und dann beispielsweise durch einen CMP-Prozess planarisiert werden. Die Maskenschicht 64 kann über der Dummygateschicht 62 abgeschieden werden. Die Dummygateschicht 62 kann aus polykristallinem Silizium (Polysilizium), amorphem Silizium oder dergleichen gebildet werden. Die Dummygateschicht 62 kann durch physikalische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere anwendbare Techniken abgeschieden werden. Die Maskenschicht 64 kann beispielsweise SiN, SiON oder dergleichen umfassen. Gemäß einigen Ausführungsformen wird die Dummydielektrikumschicht 61 auf den vorstehenden Finnen 58 gebildet und erstreckt sich nicht auf die STI-Regionen 56. Gemäß anderen Ausführungsformen wird die Dummydielektrikumschicht 61 wie gezeigt in 9 derart abgeschieden, dass die Dummydielektrikumschicht 61 weiter die STI-Regionen 56 abgesehen von auf den vorstehenden Finnen 58 abdeckt.
  • Die Maskenschicht 64 kann unter Verwendung von akzeptablen Fotolithografie- und Ätztechniken strukturiert werden, um die Hartmasken 70 zu bilden, wie es in 10 gezeigt ist. Die Struktur der Hartmasken 70 wird dann durch Ätzen auf die Dummygateschicht 62 übertragen, um das Dummygate 68 zu bilden, und möglicherweise auf die Dummydielektrikumschicht 61, um das Dummygatedielektrikum 66 zu bilden. Der entsprechende Prozess ist als Prozess 218 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Das Ätzen kann auf der Dummydielektrikumschicht 61 stoppen, oder es wird alternativ die Dummydielektrikumschicht 61 auch geätzt, um die Dummygatedielektrika 66 zu bilden. Das Dummygatedielektrikum 66, Dummygate 68 und die Hartmaske 70 werden gemeinsam als Dummygatestapel 72 bezeichnet.
  • Wie auch in 10 gezeigt, werden die Gateabstandselemente 74 auf den Seitenwänden des Dummygatestapels 72 gebildet. Die Gateabstandselemente 74 können gebildet werden, indem ein Isoliermaterial konform abgeschieden und anschließend das Isoliermaterial anisotrop geätzt wird. Das Isoliermaterial der Gateabstandselemente 74 kann Siliziumnitrid, Siliziumcarbonitrid, eine Kombination davon oder dergleichen sein. Es kann auch ein Gateversiegelungsabstandselement (nicht gezeigt) geben, das entlang den Seitenwänden des Dummygatestapels 72 gebildet und zwischen dem Dummygatestapel 72 und den Gateabstandselementen 74 angeordnet ist.
  • 11 veranschaulicht eine perspektivische Ansicht, in der Epitaxie-Source/Drain-Regionen von FinFETs gebildet werden. Gemäß einigen Ausführungsformen werden die epitaktischen Source/Drain-Regionen 76 und 78 basierend auf vorstehenden Finnen 58 gebildet, um Spannung in den Kanalregionen der entsprechenden FinFETs auszuüben und dadurch die Performance zu verbessern. Die epitaktischen Source/Drain-Regionen 76 und 78 werden basierend auf den vorstehenden Finnen 58 gebildet. Gemäß einigen Ausführungsformen erstrecken sich die epitaktischen Source/Drain-Regionen 76 und 78 in die angrenzenden Abschnitte der vorstehenden Finnen 58 und können diese auch durchdringen. Gemäß einigen Ausführungsformen werden die Gateabstandselemente 74 verwendet, um die epitaktischen Source/Drain-Regionen 76 und 78 von den Dummygatestapeln 72 durch einen geeigneten Seitenabstand zu trennen, sodass die epitaktischen Source/Drain-Regionen 76 und 78 anschließend gebildete Gates von resultierenden FinFETs nicht kurzschließen.
  • Die epitaktischen Source/Drain-Regionen 76 können durch Maskieren der PMOS-Region 20P und Ätzen der vorstehenden Finnen 58 in der Region 20N gebildet werden, um Aussparungen in den vorstehenden Finnen 58 zu bilden. Dann werden die epitaktischen Source/Drain-Regionen 76 in den Aussparungen in der NMOS-Region 20N epitaktisch gewachsen. Die epitaktischen Source/Drain-Regionen 76 können jedes akzeptable Material umfassen, das für n-FinFETs geeignet ist. Wenn die vorstehende Finne 58 beispielsweise aus Silizium gebildet ist, können die epitaktischen Source/Drain-Regionen 76 die Materialien umfassen, die eine Zugspannung in dem entsprechenden n-FinFET ausüben können, wie beispielsweise Silizium, SiC, SiCP, SiP oder dergleichen. Die epitaktischen Source/Drain-Regionen 76 können Flächen aufweisen, die von entsprechenden Flächen der vorstehenden Finnen 58 angehoben sind.
  • Die epitaktischen Source/Drain-Regionen 78 in der PMOS-Region 20P können durch Maskieren der NMOS-Region 20N und Ätzen der vorstehenden Finnen 58 in der Region 20P gebildet werden, um Aussparungen in den vorstehenden Finnen 58 zu bilden. Dann werden epitaktische Source/Drain-Regionen 78 in den Aussparungen in der PMOS-Region 20P epitaktisch gewachsen. Die epitaktischen Source/Drain-Regionen 78 können jedes akzeptable Material umfassen, das für p-FinFETs geeignet ist. Wenn die vorstehende Finne 58 aus Silizium gebildet ist, können die epitaktischen Source/Drain-Regionen 78 beispielsweise Materialien umfassen, die eine Druckspannung in der Kanalregion ausüben, wie beispielsweise SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaktischen Source/Drain-Regionen 78 können auch Flächen aufweisen, die von entsprechenden Flächen der vorstehenden Finnen 58 angehoben sind.
  • Die epitaktischen Source-/Drainregionen 76 und 78 können mit Dotierstoffen implantiert werden, um Source-/Drainregionen zu bilden, gefolgt von einem Aktivierungsprozess. Die Source/Drain-Regionen können eine Dotierkonzentration im Bereich von zwischen ungefähr 1019/ cm3 und ungefähr 1021/cm3 aufweisen. Die n- und/oder p-Dotierstoffe für die Source/Drain-Regionen 76 und 78 können irgendwelche der zuvor beschriebenen Dotierstoffe sein. Gemäß einigen Ausführungsformen können die epitaktischen Source/Drain-Regionen 76 und 78 während des Wachstums in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die verwendet werden, um die epitaktischen Source/Drain-Regionen 76 und 78 in der Region 20N und Region 20P zu bilden, weisen obere Flächen von epitaktischen Source/Drain-Regionen Facetten auf, die sich seitlich nach außen über Seitenwände der vorstehenden Finnen 58 hinaus erweitern. Gemäß einigen Ausführungsformen bewirken diese Facetten, dass angrenzende Source/Drain-Regionen eines gleichen FinFETs verschmelzen. Bei anderen Ausführungsformen verbleiben angrenzende Source/Drain-Regionen 76 (oder 78), nachdem der Epitaxieprozess abgeschlossen ist, getrennt.
  • In 12 wird die Kontaktätzstoppschicht (CESL) 80 und das Zwischenschichtdielektrikum (ILD) 82 über der in 11 veranschaulichten Struktur abgeschieden. Der entsprechende Prozess ist als Prozess 220 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Die CESL 80 kann ein Dielektrikum wie Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid oder dergleichen umfassen, die eine unterschiedliche Ätzrate wie das Material der darüber liegenden ILD 82 aufweist. Die ILD 82 kann aus einem Dielektrikum gebildet und durch jedes geeignete Verfahren, wie CVD, PECVD oder FCVD, abgeschieden werden. Die ILD 82 kann auch aus einem Dielektrikum einschließlich Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen gebildet werden.
  • Nach dem Abscheiden der CESL 80 und des ILD 82 wird ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Polierprozess ausgeführt, um die obere Fläche des ILD 82 an die oberen Flächen der Dummygatestapel 72 oder der oberen Fläche der Hartmaske 70 anzugleichen. Der Planarisierungsprozess kann auch Abschnitte der Gateabstandselemente 74 entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen der Dummygatestapel 72, Gateabstandselemente 74 und des ILD 82 auf gleichem Niveau.
  • 13 veranschaulicht das selektive Entfernen des Dummygatestapels 72 (siehe 12), wodurch der Graben 75 gebildet wird, der sich gemäß einigen Beispielen von Ausführungsformen sowohl in die NMOS-Region 20N als auch in die PMOS-Region 20P erstrecken kann. Gemäß einigen Ausführungsformen werden Trockenätzprozesse verwendet, um die Dummygatestapel 72 zu entfernen. Der entsprechende Prozess ist als Prozess 222 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. Der Dummygatestapel 72 kann unter Verwendung von entweder Trocken- oder Nassätzen selektiv geätzt werden. Wenn Trockenätzen verwendet wird, kann das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, C12 oder Kombinationen davon umfassen. Verdünnungsgase wie N2, O2 oder Ar können optional verwendet werden. Wenn Nassätzen verwendet wird, können die Chemikalien NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O und/oder dergleichen umfassen.
  • Gemäß einigen Ausführungsformen, bei denen der Dummygatestapel 72 ein Siliziumoxid als Dummygatedielektrikum 66 umfasst, kann das Siliziumoxid unter Verwendung eines Nassätzprozesses, der eine verdünnte Fluorwasserstoffsäure verwendet, entfernt werden. Wenn für das ILD 82 und das Dummygatedielektrikum 66 ähnliche Materialien verwendet werden, kann eine Maske verwendet werden, um das ILD 82 während des Entfernens des Dummygatedielektrikums 66 zu schützen.
  • 14 veranschaulicht einen Querschnitt des Wafers 10, in dem der Austauschgatestapel 95 gebildet wird, der Austauschgatedielektrikum 96 und Austauschgateelektrode 98 umfasst. Der entsprechende Prozess ist als Prozess 224 in dem in 20 gezeigten Verfahrensablauf veranschaulicht. 15 veranschaulicht eine perspektivische Ansicht der in 14 gezeigten Struktur. Die Bildung des Austauschgatestapels 95 kann das Bilden/Abscheiden von einer bzw. von Dielektrikumschichten und leitenden Schichten über den Dielektrikumschichten und das Ausführen eines Planarisierungsprozesses, um die Abschnitte der Dielektrikumschicht und der leitenden Schicht über dem ILD 82 zu entfernen. Gemäß einigen Ausführungsformen umfassen die Gatedielektrika 96 Siliziumoxid, Siliziumnitrid oder Mehrschichten davon. Gemäß einigen Ausführungsformen umfassen die Gatedielektrika 96 ein High-k-Dielektrikum, und bei diesen Ausführungsformen können die Gatedielektrika 96 einen k-Wert von größer als ungefähr 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Bildungsverfahren des Gatedielektrikums 96 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen.
  • Die Gateelektroden 98 können ein metallhaltiges Material wie TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen davon oder mehrere Schichten davon umfassen. Die Bildung der Gatedielektrika 96 in der Region 20N und Region 20P kann gleichzeitig erfolgen, sodass die Gatedielektrika 96 in den Regionen 20N und 20P aus einem gleichen Dielektrikum gebildet werden und die Bildung der Gateelektroden 98 gleichzeitig erfolgen kann, sodass die Gateelektroden 98 in den Regionen 20N und 20P aus einem gleichen leitenden Material gebildet werden. Gemäß einigen Ausführungsformen können die Gatedielektrika 96 in der NMOS-Region 20N und PMOS-Region 20P durch unterschiedliche Prozesse gebildet werden, sodass die Gatedielektrika 96 unterschiedliche Materialien sein können und/oder die Gateelektroden 98 in jeder Region durch unterschiedliche Prozesse gebildet werden können, sodass die Gateelektroden 98 unterschiedliche Materialien sein können. Es können verschiedene Maskierungsschritte verwendet werden, um geeignete Regionen bei der Verwendung unterschiedlicher Prozesse zu maskieren und freizulegen.
  • Gemäß einigen Ausführungsformen wird der Austauschgatestapel 95 ausgespart, sodass eine Aussparung direkt über dem verbleibenden Abschnitt des Gatestapels 95 und zwischen gegenüberliegenden Abschnitten der Gateabstandselemente 74 gebildet wird. Ein Dielektrikum, wie Siliziumnitrid, Siliziumoxinitrid oder dergleichen wird dann in die Aussparung gefüllt gefolgt von einem Planarisierungsprozess, um die Abschnitte der Dielektrikumschicht zu entfernen, die höher sind als die Gateabstandselemente 74 und ILD 82, sodass eine Hartmaske 86 hinterlassen wird, die den Gatestapel 95 abdeckt. Die Source/Drain-Silizidregionen (nicht gezeigt) und die Gatekontaktanschlüsse können dann gebildet werden, um mit den Source/Drain-Regionen 76 und 78 elektrisch zu verbinden. Ein Gatekontaktanschluss (nicht gezeigt) kann auch gebildet werden, um mit dem Gatestapel 95 zu verbinden. Daher werden der N-FinFET 90 und der P-FinFET 92 gebildet.
  • Die 16 und 17 veranschaulichen ein Beispiel, in dem der n-FinFET 90 und der p-FinFET 92 gebildet werden können. 16 veranschaulicht beispielsweise eine Static Random Access Memory- (SRAM) -Zelle 100, welche die Pullup-Transistoren PU 1 und PU 2, die Pulldown-Transistoren PD-1 und PD-2 und die Durchgangsgatetransistoren PG 1 und PG 2 umfasst. Die Transistoren werden miteinander verbunden und werden mit dem Stromversorgungsknoten VDD, der Masse VSS, Wortleitung WL und den Bitleitungen BL und BLB (eine komplementäre Bitleitung) verbunden.
  • 17 veranschaulicht ein Layout der SRAM-Zelle 100, die eine n-Wannenregion und zwei p-Wannenregionen auf den gegenüberliegenden Seiten der n-Wannenregion umfasst. Die Halbleiterfinnen 102, 104, 106 und 108 werden als parallel zueinander gebildet und die Gatestapel 112, 114, 116 und 118 werden als die entsprechenden darunterliegenden Halbleiterfinnen 102, 104, 106 und 108 überkreuzend gebildet, um die Transistoren PG 1, PD-1, PU-1, PU-2, PD-2 und PG 2 zu bilden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung entspricht die Querschnittansicht, die von der Ebene erlangt ist, welche die Linie A-A in 17 enthält, der in 14 gezeigten Struktur. Der Gatestapel 114 in 17 entspricht dem Gatestapel 95 in den 14 und 15. Die Finnen 102 und 104 in 17 entsprechen jeweils den vorstehenden Finnen 58 in der NMOS-Region 20N und der PMOS-Region 20P. Der Pulldown-Transistor PD-1 und der Pullup-Transistor-PU 1 in 17 entsprechen jeweils den FinFETs 90 und 92 in den 14 und 15.
  • Die 18 und 19 veranschaulichen die Experimentresultate, die den Effekt des Co-Implantationsprozesses erkennen lassen. Es wurde Proben mit der Struktur, die der ähnlich ist, was in 8 gezeigt ist, gemessen. In den 18 und 19 sind p-Wannen- (PW) -Konzentrationen als die Funktionen der Tiefe in den Wafer 10 veranschaulicht. Die Niveaus der vorstehenden Finnen 58 und die Niveaus der Unterfinnen 60 in 8 sind in den 18 und 19 auch gekennzeichnet. Die p-Dotierstoffkonzentrationen in den Proben wurden unter Verwendung von Sekundärionenmassenspektrometrie (SIMS) gemessen. Die Dotierkonzentrationen reflektieren die durchschnittlichen Dotierkonzentrationen bei unterschiedlichen Tiefen, wobei der Dotierstoff (Bor) in den STI-Regionen 56 (8) und der Dotierstoff in den Unterfinnen 60 gemittelt sind und die mittlere Dotierkonzentration als die Dotierkonzentration bei Unterfinnenniveau gezeigt ist. Die Dotierkonzentration in den vorstehenden Finnen 58 ist als die Dotierkonzentration bei dem vorstehende Finne-Niveau gezeigt.
  • 18 veranschaulicht das SIMS-Resultat, das von einer Probe erlangt ist, die dem ähnlich ist, was in 8 gezeigt ist, außer dass keine Co-Implantation ausgeführt wurde. Die Linie 132 stellt die durch SIMS erlangte p-Wannendotierstoff-(Bor)-Konzentration dar. Die Linie 142 ist von der Probe mit einer Struktur erlangt, die der in 8 ähnlich ist, außer dass die STI-Regionen 56 entfernt wurden. Dementsprechend ist der p-Wannendotierstoff, der in die STI-Regionen 56 diffundiert ist, auch zusammen mit den STI-Regionen 56 entfernt und die entsprechende Dotierkonzentration ist als Linie 134 veranschaulicht. Im Vergleich dazu reflektiert die Linie 132, dass der p-Wannendotierstoff, der in die STI-Regionen 56 diffundiert ist, auch detektiert wird. Es wurde beobachtet, dass die Abschnitte der Linie 134 im Unterfinnenniveau niedrigere Borkonzentrationen aufweisen als die Linie 132. Dies zeigt an, dass das Bor in den Untergebieten 60 in die STI-Regionen 56 diffundiert ist.
  • 19 veranschaulicht das SIMS-Resultat, das von einer Probe erlangt wurde, bei der eine Co-Implantation ausgeführt wurde. Die Probe weist die in 8 gezeigte Struktur auf. Die Linie 142 stellt die durch SIMS erlangte Borkonzentration dar. Die Linie 144 ist von der Probe mit einer Struktur erlangt, die der in 8 ähnlich ist, außer dass die STI-Regionen 56 geätzt wurden. Dementsprechend wurde irgendein Teil des p-Wannendotierstoffs, der in die STI-Regionen 56 diffundiert ist, auch zusammen mit den STI-Regionen 56 entfernt, wobei die Resultate als die Linie 144 enthüllt sind. Im Vergleich dazu reflektiert die Linie 142, dass das Bor, das in die STI-Regionen 56 diffundiert ist, auch detektiert wird. Die Abschnitte der Linie 144 im Unterfinnenniveau weisen die gleiche Borkonzentration wie die Linie 142 auf. Dies zeigt an, dass im Wesentlichen kein Bor entfernt wird, wenn die STI-Regionen 56 entfernt werden, was bedeutet, dass mit der Co-Implantation kein signifikanter Teil an Bor von den Unterfinnen 60 in die STI-Regionen 56 diffundiert wird.
  • 19 veranschaulicht auch die beispielhafte Verteilung von Kohlenstoff. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung erstreckt sich Kohlenstoff in die Unterfinnen 60 und kann sich unter die Unterfinnen 60 (unter die STI-Regionen 56) erstrecken. Die höchste Konzentration an Kohlenstoff kann sich nah den Unterseiten der Unterfinnen 60 befinden. Kohlenstoff kann sich in die vorstehenden Finnen 58 erstrecken oder auch nicht.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch die Co-Implantation wird die p-Wannendotierungsdiffusion in die STI-Regionen reduziert oder im Wesentlichen eliminiert. Die gegenseitige Diffusion zwischen p-Wannendotierstoffen und n-Wannendotierstoffen kann auch reduziert sein. Indem die Position der Co-Implantation angepasst wird, kann das Dotierungsprofil in den Wannenregionen und Unterfinnen effektiv gesteuert werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Ausführen eines ersten Implantationsprozesses an einem Halbleitersubstrat, um eine tiefe p-Wannenregion zu bilden; das Ausführen eines zweiten Implantationsprozesses an dem Halbleitersubstrat mit einem diffusionshemmenden Element, um eine Co-Implantationsregion zu bilden; das Ausführen eines dritten Implantationsprozesses an dem Halbleitersubstrat, um eine flache p-Wannenregion über der tiefen p-Wannenregion zu bilden, wobei die Co-Implantationsregion von einer oberen Fläche des Halbleitersubstrats durch einen Abschnitt der flachen p-Wannenregion beabstandet wird und die tiefe p-Wannenregion und die flache p-Wannenregion miteinander verbunden werden; und das Bilden eines n-FinFET, wobei die tiefe p-Wannenregion und die flache p-Wannenregion als eine Wannenregion des n-FinFET agieren. Bei einer Ausführungsform wird im zweiten Implantationsprozess Kohlenstoff implantiert. Bei einer Ausführungsform umfasst das Verfahren ferner das Implantieren des Halbleitersubstrats, um eine n-Wannenregion zu bilden, welche die tiefe p-Wannenregion und die flache p-Wannenregion verbindet. Bei einer Ausführungsform umfasst der zweite Implantationsprozess eine geneigte Implantation und die Co-Implantationsregion erstreckt sich in die n-Wannenregion. Bei einer Ausführungsform umfasst das Verfahren ferner das Ätzen des Halbleitersubstrats, um einen ersten Graben und einen zweiten Graben zu bilden, der sich in das Halbleitersubstrat erstreckt, wobei sich ein Abschnitt der tiefen p-Wannenregion und ein Abschnitt der flachen p-Wannenregion zwischen dem ersten Graben und dem zweiten Graben befindet, und wobei Unterseiten des ersten Grabens und des zweiten Grabens niedriger sind als eine Unterseite der Co-Implantationsregion. Bei einer Ausführungsform umfasst das Verfahren ferner das Füllen des ersten Grabens und des zweiten Grabens, um entsprechend eine erste Isolierungsregion und eine zweite Isolierungsregion zu bilden; und das Aussparen der ersten Isolierungsregion und der zweiten Isolierungsregion. Bei einer Ausführungsform befinden sich obere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion im Wesentlichen auf gleichem Niveau mit einer oberen Fläche der Co-Implantationsregion. Bei einer Ausführungsform sind obere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion niedriger als eine obere Fläche der Co-Implantationsregion. Bei einer Ausführungsform umfasst das Verfahren ferner das Implantieren des Halbleitersubstrats, um eine Antidurchgriffsregion in der Co-Implantationsregion zu bilden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Bilden einer ersten Implantationsmaske über einem Halbleitersubstrat; das Ausführen eines ersten Implantationsprozesses an dem Halbleitersubstrat, um eine p-Wannenregion zu bilden, wobei der erste Implantationsprozess durch die erste Implantationsmaske ausgeführt wird; das Ausführen eines zweiten Implantationsprozesses an dem Halbleitersubstrat, um eine Co-Implantationsregion zu bilden, wobei Kohlenstoff durch die erste Implantationsmaske implantiert wird; das Entfernen der ersten Implantationsmaske; das Bilden einer zweiten Implantationsmaske über dem Halbleitersubstrat; das Ausführen eines dritten Implantationsprozesses an dem Halbleitersubstrat, um eine n-Wannenregion zu bilden, welche die p-Wannenregion verbindet, wobei der dritte Implantationsprozess durch die zweite Implantationsmaske ausgeführt wird; und das Bilden eines n-FinFETs und eines p-FinFETs entsprechend basierend auf der p-Wannenregion und der n-Wannenregion. Bei einer Ausführungsform umfasst der zweite Implantationsprozess eine Neigungsimplantation durch die erste Implantationsmaske. Bei einer Ausführungsform umfasst der zweite Implantationsprozess ferner zusätzlich zu der Neigungsimplantation eine Drehimplantation. Bei einer Ausführungsform umfasst das Verfahren ferner das Ätzen des Halbleitersubstrats, um einen ersten Graben und einen zweiten Graben zu bilden, die sich in das Halbleitersubstrat erstreckt, wobei sich ein Abschnitt der p-Wannenregion zwischen dem ersten Graben und dem zweiten Graben befindet, und wobei Unterseiten des ersten Grabens und des zweiten Grabens niedriger sind als eine Unterseite der Co-Implantationsregion. Bei einer Ausführungsform umfasst das Verfahren ferner das Füllen des ersten Grabens und des zweiten Grabens, um entsprechend eine erste Isolierungsregion und eine zweite Isolierungsregion zu bilden; und das Aussparen der ersten Isolierungsregion und der zweiten Isolierungsregion, wobei der n-FinFET und der p-FinFET basierend auf oberen Abschnitten der p-Wannenregion und der n-Wannenregion gebildet werden und die oberen Abschnitte der p-Wannenregion und der n-Wannenregion höher sind als obere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion. Bei einer Ausführungsform umfasst das Verfahren ferner das Implantieren des Halbleitersubstrats, um eine Antidurchgriffsregion in der Co-Implantationsregion zu bilden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung ein Bulk-Halbleitersubstrat; eine erste Isolierungsregion und eine zweite Isolierungsregion, welche das Bulk-Halbleitersubstrat überlappen; eine Unterfinne zwischen Rändern der ersten Isolierungsregion und der zweiten Isolierungsregion und diese kontaktierend; eine vorstehende Finne, welche die Unterfinne überlappt, wobei die vorstehende Finne höher ist als obere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion und die vorstehende Finne aus einem Halbleitermaterial gebildet ist; eine p-Wannenregion, die sich in die Unterfinne und die vorstehende Finne erstreckt; und eine Co-Implantationsregion, die einen Abschnitt in der Unterfinne aufweist. Bei einer Ausführungsform befindet sich eine obere Fläche der Co-Implantationsregion im Wesentlichen an einer Grenzfläche zwischen der Unterfinne und der vorstehenden Finne. Bei einer Ausführungsform befindet sich eine untere Fläche der Co-Implantationsregion im Wesentlichen auf gleichem Niveau wie untere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion. Bei einer Ausführungsform ist eine untere Fläche der Co-Implantationsregion niedriger als untere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion und die Halbleitervorrichtung umfasst ferner eine n-Wannenregion mit einem unteren Abschnitt, der einen unteren Abschnitt der p-Wannenregion kontaktiert, wobei sich die Co-Implantationsregion weiter in den unteren Abschnitt der n-Wannenregion erstreckt. Bei einer Ausführungsform umfasst die Halbleitervorrichtung ferner eine Antidurchgriffsregion in der Co-Implantationsregion.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62753150 [0001]

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausführen eines ersten Implantationsprozesses an einem Halbleitersubstrat, um eine tiefe p-Wannenregion zu bilden; Ausführen eines zweiten Implantationsprozesses an dem Halbleitersubstrat mit einem diffusionshemmenden Element, um eine Co-Implantationsregion zu bilden; Ausführen eines dritten Implantationsprozesses an dem Halbleitersubstrat, um eine flache p-Wannenregion über der tiefen p-Wannenregion zu bilden, wobei die Co-Implantationsregion von einer oberen Fläche des Halbleitersubstrats durch einen Abschnitt der flachen p-Wannenregion beabstandet wird und die tiefe p-Wannenregion und die flache p-Wannenregion miteinander verbunden werden; und Bilden eines n-Finnenfeldeffekttransistors (FinFET), wobei die tiefe p-Wannenregion und die flache p-Wannenregion als eine Wannenregion des n-FinFET agieren.
  2. Verfahren nach Anspruch 1, wobei in dem zweiten Implantationsprozess Kohlenstoff implantiert wird.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Implantieren des Halbleitersubstrats, um eine n-Wannenregion zu bilden, welche die tiefe p-Wannenregion und die flache p-Wannenregion verbindet.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei der zweite Implantationsprozess eine geneigte Implantation umfasst und die Co-Implantationsregion sich in die n-Wannenregion erstreckt.
  5. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend: Ätzen des Halbleitersubstrats, um einen ersten Graben und einen zweiten Graben zu bilden, die sich in das Halbleitersubstrat erstrecken, wobei sich ein Abschnitt der tiefen p-Wannenregion und ein Abschnitt der flachen p-Wannenregion zwischen dem ersten Graben und dem zweiten Graben befinden, und wobei Unterseiten des ersten Grabens und des zweiten Grabens niedriger sind als eine Unterseite der Co-Implantationsregion.
  6. Verfahren nach Anspruch 5, ferner umfassend: Füllen des ersten Grabens und des zweiten Grabens, um entsprechend eine erste Isolierungsregion bzw. eine zweite Isolierungsregion zu bilden; und Aussparen der ersten Isolierungsregion und der zweiten Isolierungsregion.
  7. Verfahren nach Anspruch 6, wobei sich obere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion im Wesentlichen auf gleichem Niveau mit einer oberen Fläche der Co-Implantationsregion befinden.
  8. Verfahren nach Anspruch 6, wobei obere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion niedriger sind als eine obere Fläche der Co-Implantationsregion.
  9. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend das Implantieren des Halbleitersubstrats, um eine Antidurchgriffsregion in der Co-Implantationsregion zu bilden.
  10. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden einer ersten Implantationsmaske über einem Halbleitersubstrat; Ausführen eines ersten Implantationsprozesses an dem Halbleitersubstrat, um eine p-Wannenregion zu bilden, wobei der erste Implantationsprozess durch die erste Implantationsmaske ausgeführt wird; Ausführen eines zweiten Implantationsprozesses an dem Halbleitersubstrat, um eine Co-Implantationsregion zu bilden, wobei Kohlenstoff durch die erste Implantationsmaske implantiert wird; Entfernen der ersten Implantationsmaske; Bilden einer zweiten Implantationsmaske über dem Halbleitersubstrat; Ausführen eines dritten Implantationsprozesses an dem Halbleitersubstrat, um eine n-Wannenregion zu bilden, welche die p-Wannenregion verbindet, wobei der dritte Implantationsprozess durch die zweite Implantationsmaske ausgeführt wird; und Bilden eines n-Finnenfeldeffekttransistors (FinFET) und eines p-FinFET entsprechend basierend auf der p-Wannenregion bzw. der n-Wannenregion.
  11. Verfahren nach Anspruch 10, wobei der zweite Implantationsprozess eine Neigungsimplantation durch die erste Implantationsmaske umfasst.
  12. Verfahren nach Anspruch 11, wobei der zweite Implantationsprozess ferner zusätzlich zu der Neigungsimplantation eine Drehimplantation umfasst.
  13. Verfahren nach einem der Ansprüche 10 bis 12, ferner umfassend: Ätzen des Halbleitersubstrats, um einen ersten Graben und einen zweiten Graben zu bilden, die sich in das Halbleitersubstrat erstrecken, wobei sich ein Abschnitt der p-Wannenregion zwischen dem ersten Graben und dem zweiten Graben befindet, und wobei Unterseiten des ersten Grabens und des zweiten Grabens niedriger sind als eine Unterseite der Co-Implantationsregion.
  14. Verfahren nach Anspruch 13, ferner umfassend: Füllen des ersten Grabens und des zweiten Grabens, um entsprechend eine erste Isolierungsregion bzw. eine zweite Isolierungsregion zu bilden; und Aussparen der ersten Isolierungsregion und der zweiten Isolierungsregion, wobei der n-FinFET und der p-FinFET basierend auf oberen Abschnitten der p-Wannenregion bzw. der n-Wannenregion gebildet werden und die oberen Abschnitte der p-Wannenregion und der n-Wannenregion höher sind als obere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion.
  15. Verfahren nach einem der Ansprüche 10 bis 14, ferner umfassend ein Implantieren des Halbleitersubstrats, um eine Antidurchgriffsregion in der Co-Implantationsregion zu bilden.
  16. Halbleitervorrichtung, aufweisend: ein Bulk-Halbleitersubstrat; eine erste Isolierungsregion und eine zweite Isolierungsregion, welche das Bulk-Halbleitersubstrat überlappen; eine Unterfinne zwischen Rändern der ersten Isolierungsregion und der zweiten Isolierungsregion und diese kontaktierend; eine vorstehende Finne, welche die Unterfinne überlappt, wobei die vorstehende Finne höher ist als obere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion und die vorstehende Finne aus einem Halbleitermaterial gebildet ist; eine p-Wannenregion, die sich in die Unterfinne und die vorstehende Finne erstreckt; und eine Co-Implantationsregion, die einen Abschnitt in der Unterfinne aufweist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei sich eine obere Fläche der Co-Implantationsregion im Wesentlichen an einer Grenzfläche zwischen der Unterfinne und der vorstehenden Finne befindet.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei sich eine untere Fläche der Co-Implantationsregion im Wesentlichen auf gleichem Niveau wie untere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion befindet.
  19. Halbleitervorrichtung nach einem von Anspruch 16 bis 18, wobei eine untere Fläche der Co-Implantationsregion niedriger ist als untere Flächen der ersten Isolierungsregion und der zweiten Isolierungsregion und die Halbleitervorrichtung ferner aufweist: eine n-Wannenregion mit einem unteren Abschnitt, der einen unteren Abschnitt der p-Wannenregion kontaktiert, wobei sich die Co-Implantationsregion ferner in den unteren Abschnitt der n-Wannenregion erstreckt.
  20. Halbleitervorrichtung nach einem von Anspruch 16 bis 19, ferner aufweisend eine Antidurchgriffsregion in der Co-Implantationsregion.
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