KR102289284B1 - 공동 주입을 통한 finfet에서의 웰 도펀트 손실의 감소 - Google Patents

공동 주입을 통한 finfet에서의 웰 도펀트 손실의 감소 Download PDF

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Abstract

반도체 장치를 형성하는 방법은 깊은 p웰 영역을 형성하도록 반도체 기판에 대해 제1 주입 공정을 수행하는 단계, 공동 주입 영역을 형성하도록 확산 지연 요소로 상기 반도체 기판에 대해 제2 주입 공정을 수행하는 단계, 및 상기 깊은 p웰 영역 위에 얕은 p웰 영역을 형성하도록 상기 반도체 기판에 대해 제3 주입 공정을 수행하는 단계를 포함한다. 상기 공동 주입 영역은 상기 얕은 p웰 영역의 일부만큼 상기 반도체 기판의 최상면으로부터 이격되고, 상기 깊은 p웰 영역 및 상기 얕은 p웰 영역은 서로 결합된다. n형 핀 전계 효과 트랜지스터(FinFET)가 형성되되, 상기 깊은 p웰 영역 및 상기 얕은 p웰 영역은 상기 n형 FinFET의 웰 영역으로서 작용한다.

Description

공동 주입을 통한 FINFET에서의 웰 도펀트 손실의 감소{REDUCE WELL DOPANT LOSS IN FINFETS THROUGH CO-IMPLANTATION}
본 출원은 "공동 주입을 통한 FINFET에서의 웰 도펀트 손실의 감소"라는 제목으로 2018년 10월 31일자 출원되고 본 명세서에 참조로 포함된, 미국 특허 출원 제62/753,150호의 이익을 주장한다.
집적 회로(IC) 재료 및 설계의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 가지는 IC의 세대를 생산했다. IC 발전 과정에서, 기능 밀도(예, 칩 면적당 상호 연결된 소자의 수)는 일반적으로 증가하는 반면, 기하학적 구조체의 크기는 감소한다. 이러한 축소 공정은 일반적으로 생산 효율을 높이고 관련 비용을 줄임으로써 이익을 제공한다.
이러한 축소는 IC의 처리 및 제조의 복잡성도 증가시켰고, 이러한 발전이 실현되기 위해서는 IC 처리 및 제조에서 유사한 개발이 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(FinFET)가 평면 트랜지스터를 대체하기 위해 도입되었다. FinFET의 구조체 및 FinFET을 제조하는 방법이 개발되고 있다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1 내지 도 15는 일부 실시예에 따른 웰 영역 및 트랜지스터의 형성에서의 중간 단계의 단면도 및 사시도를 예시한다.
도 16은 일부 실시예에 따른 정적 랜덤 액세스 메모리(SRAM) 셀의 개략도를 예시한다.
도 17은 일부 실시예에 따른 SRAM 셀의 레이아웃을 예시한다.
도 18 및 도 19는 일부 실시예에 따른 웰 영역에서의 도펀트 농도들의 비교를 예시한다.
도 20은 일부 실시예에 따른 웰 영역 및 트랜지스터를 형성하기 위한 공정 흐름을 예시한다.
다음의 설명은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 디바이스는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
웰 영역 및 트랜지스터와 그 형성 방법이 다양한 실시예에 따라 제공된다. 웰 영역 및 트랜지스터를 형성하는 중간 단계가 일부 실시예에 따라 예시되어 있다. 일부 실시예에 대한 일부 변형례가 논의된다. 다양한 도면 및 예시적인 실시예에서, 유사한 참조 번호는 유사한 요소를 지정하는 데 사용된다.
본 개시 내용의 일부 실시예에 따르면, 트랜지스터를 형성하는 데 사용되는 웰 영역들은 도펀트 손실을 방지하기 위해 적절한 깊이로 탄소로 공동 주입된다. 또한, p웰 영역들은 n웰 영역들을 공동 주입하지 않고 선택적으로 공동 주입될 수 있다. 핀 전계 효과 트랜지스터(FinFET)의 형성은 본 개시 내용의 개념을 설명하기 위한 예로서 사용됨을 이해해야 한다. 실시예는 평면형 트랜지스터, 게이트 올 어라운드(GAA) 트랜지스터 등과 같은 다른 유형의 트랜지스터의 형성에 용이하게 적용 가능하다.
도 1 내지 도 15는 본 개시 내용의 일부 실시예에 따른 웰 영역 및 FinFET의 형성에서의 중간 단계의 단면도 및 사시도를 예시한다. 대응하는 공정도 역시 도 20에 예시된 바와 같은 공정 흐름(200)에 개략적으로 반영된다.
도 1은 웨이퍼(10)의 일부일 수 있는 기판(20)의 단면도를 예시한다. 기판(20)은 웨이퍼의 일부일 수 있으며, 벌크 반도체 기판 또는 반도체-온-인슐레이터(SOI) 기판일 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성된 반도체 재료의 층이다. 절연층은 예를 들어, 실리콘 산화물 층 등일 수 있는 매립 산화물(BOX) 층일 수 있다. 절연층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에 따르면, 기판(20)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(20)은 영역(20N) 및 영역(20P)을 가진다. 영역(20N)은 NMOS 트랜지스터와 같은 n형 소자, 예를 들어 n형 FinFET를 형성하는 데 사용될 수 있다. 영역(20P)은 PMOS 트랜지스터와 같은 p형 소자, 예를 들어 p형 FinFET를 형성하는 데 사용될 수 있다. 설명 전체에서, 영역(20N 및 20P)은 각각 NMOS 영역 및 PMOS 영역으로 지칭된다. NMOS 영역(20N)은 PMOS 영역(20P)과 결합될 수 있다. 대안적으로, NMOS 영역(20N)은 PMOS 영역(20P)으로부터 분리될 수 있고, 임의의 수의 소자 피처(예, 다른 능동 소자, 도핑 영역, 격리 구조체 등)가 영역(20N)과 영역(20P) 사이에 배치될 수 있다.
패드 산화물(22)이 기판(20) 위에 형성된다. 본 개시 내용의 일부 실시예에 따르면, 패드 산화물(22)은 실리콘 산화물로 형성되며, 이는 반도체 기판(20)의 표면층을 산화시키는 것에 의해 형성될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 패드 산화물(22)은 예를 들어, 원자층 증착(ALD), 플라즈마 강화 화학적 기상 증착(PECVD) 등을 이용한 증착을 통해 형성될 수 있다.
도 2를 참조하면, 주입 마스크(24)가 형성된다. 본 개시 내용의 일부 실시예에 따르면, 주입 마스크(24)는 포토레지스트로 형성되고, 이는 코팅된 후 패턴화되어 NMOS 영역(20N)에 개구(28)를 형성한다. 깊은 p웰 영역(30A)을 형성하기 위해 p형 도펀트 주입(26으로 표시됨)이 수행된다. 각각의 공정은 도 20에 예시된 공정 흐름에서 202 공정으로 예시되어 있다. p형 도펀트는 붕소, 인듐 또는 이들의 조합을 포함할 수 있다. 주입은 약 50 keV 내지 약 150 keV 범위의 에너지를 사용하여 수행될 수 있다. 깊은 p웰 영역(30A)은 기판(20)에 깊게 형성되고, 깊은 p웰 영역(30A)의 최상면은 기판(20)의 최상면과 이격되어 있다. p형 도펀트 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3 내지 1018 cm-3 의 범위일 수 있다. p형 도펀트(및 공동 주입 및 n웰 영역을 위해 후속으로 도핑되는 요소)는 특정 분포(예, 가우스 분포)를 가지며, 날카로운 가장자리/최상면/바닥면이 존재하지 않을 수 있다는 것이 이해된다. 일부 실시예에 따르면, 도펀트의 농도가 그 최대 농도의 약 50% 아래로 떨어지면, 각각의 위치는 가장자리/최상면/바닥면에 있는 것으로 간주된다.
도 3은 확산 지연 요소의 주입을 예시한다. 확산 지연 요소는 p웰 도펀트가 공동 주입되기 때문에 주입은 공동 주입으로 지칭되고 32로 표시된다. 각각의 공정은 도 20에 예시된 공정 흐름에서 204 공정으로 예시된다. 확산 지연 요소는 탄소를 포함할 수 있는 반면, 불소와 같은 다른 유형의 확산 지연 요소는 탄소와 조합하여 사용되거나 추가될 수 있다. 결과적으로, 공동 주입 영역(co-implantation region)(34)이 형성된다. 일부 실시예에 따르면, 공동 주입 영역(34)의 바닥면은 깊은 p웰 영역(30A)의 바닥면보다 높다. 대안적인 실시예에 따르면, 공동 주입 영역(34)은 깊은 p웰 영역(30A)의 바닥면까지 연장되어, 공동 주입 영역(34) 및 깊은 p웰 영역(30A)의 전체 바닥부는 기판(20)의 동일한 부분을 차지한다. 따라서, 공동 주입 영역(34)의 부분(34')은 공동 주입 영역(34)이 깊은 p웰 영역(30A)의 바닥면까지 연장되거나 연장되지 않을 수 있음을 보여주도록 개략적으로 예시되어 있다. 본 개시 내용의 일부 실시예에 따르면, 주입 에너지는 약 5keV 내지 약 50keV의 범위에 있다. 확산 지연 요소의 농도는 약 1017 cm-3 내지 약 1019 cm-3 의 범위일 수 있고, 더 높거나 더 낮은 농도도 사용될 수 있다. 공동 주입 영역(34)의 최상면은 기판(20)의 최상면과 이격된다. 공동 주입 영역(34)의 깊이도 후속하는 단락에서 논의되는 바와 같이 적절한 범위로 조정된다.
본 개시 내용의 일부 실시예에 따르면, 공동 주입 공정(32)은 경사 주입을 포함한다. 예를 들어, 도 3에 예시된 바와 같이, 공동 주입 공정(32)은 PMOS 영역(20P)쪽으로 기울어지는 경사 주입을 포함한다. 따라서, 공동 주입 영역(34)의 일부는 바로 아래에 놓인 주입 마스크(24)로 연장되고, 후속으로 형성되는 n웰 영역(40) 내로 연장될 수 있다(도 5). 일부 실시예에 따르면, 경사각(α)은 약 10도 내지 약 15도의 범위에 있다. 경사각(α) 및 주입 에너지에 따라, 공동 주입 영역(34)은 거리(LS1)만큼 깊은 p웰 영역의 가장자리 너머로 측면으로 연장될 수 있으며, 상기 거리는 약 20 nm보다 크거나 약 60 nm보다 클 수 있으며, 약 20 nm 내지 약 120 nm, 또는 약 60 nm 내지 약 120 nm의 범위에 있을 수 있다.
경사 주입 공정(32)은 PMOS 영역(20P)쪽으로의 단일 방향의 경사 주입을 포함할 수 있다. 도 3에 예시된 바와 같이, 경사 주입 공정(32)은 반대 방향(도시된 예에서 좌측 및 우측)으로 기울어지는 경사 주입도 포함할 수 있다. 또한, 예로서 도 17의 정적 랜덤 액세스 메모리(SRAM) 셀(100)의 형성을 이용하여, 확산 지연 요소의 경사 주입은 +X-방향, -X-방향, +Y-방향 및 -Y-방향을 포함하는 4개의 방향의 경사 주입을 포함할 수 있다. 주입은 정전 척(미도시) 상에 웨이퍼(10)를 배치하고, 동시에 공동 주입을 수행하면서 웨이퍼(10)를 회전시킴으로써 수행될 수 있다. 웨이퍼(10)의 최상면은 회전축에 수직하지도 평행하지도 않으므로, 웨이퍼(10)의 회전에 따라, 웨이퍼(10)는 모든 방향 지정으로부터 경사 주입된다. 회전 주입에 대안적으로 또는 부가하여, 웨이퍼(10)는 +Y-방향, -Y-방향 및 다른 방향 등의 방향으로 기울어지지 않고, 도 16에 예시된 바와 같이 +X-방향과 같은 특정 방향으로, 또는 +X-방향 및 -X-방향으로 경사 주입될 수 있다.
도 4는 얕은 p웰 영역(30B)을 형성하기 위한 얕은 p웰 주입(36)을 예시한다. 각각의 공정은 도 20에 예시된 공정 흐름에서 206 공정으로 예시된다. p형 도펀트도 역시 붕소, 인듐 또는 이들의 조합을 포함할 수 있다. 주입은 깊은 p웰 영역(30A)을 형성하기 위한 에너지보다 낮은 에너지를 사용하여 수행될 수 있고, 주입 에너지는 약 2keV 내지 약 50keV의 범위에 있을 수 있다. 얕은 p웰 영역(30B)은 기판(20)의 최상면까지 연장되고 깊은 p웰 영역(30A)에 연결된다. 얕은 p웰 영역(30B)은 깊은 p웰 영역(30A)의 바닥부와 중첩된다. 얕은 p웰 영역(30B)에서의 p형 도펀트 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 의 범위일 수 있다. 깊은 p웰 영역(30A)과 얕은 p웰 영역(30B)은 이하에서 p웰 영역(30)으로 지칭된다.
펀치 스루 방지 영역(38)을 형성하기 위해 펀치 스루 방지(anti-punch-through: APT) 주입이 또한 수행된다. 각각의 공정은 도 20에 예시된 공정 흐름에서 206 공정으로 예시된다. APT 주입 중에 주입되는 도펀트의 도전형은 p형이다. 펀치 스루 방지 영역(38)은 기판(20)의 최상면으로부터 수직으로 이격된 최상면을 가지며, 공동 주입 영역(34)의 일부와 중첩(기판(20)의 동일한 영역을 공유함)될 수 있다. 펀치 스루 방지 영역(38)의 위치는 후속 단계에서 형성되는 결과적인 n형 FinFET에서 후속으로 형성되는 소스/드레인 영역(76)(도 15)의 바닥면 아래에 있도록 선택된다. 펀치 스루 방지 영역(38)은 소스/드레인 영역으로부터 기판(20)으로의 누설을 감소시키는 데 사용된다. 펀치 스루 방지 영역(38)의 도핑 농도는 일부 실시예에 따라 약 1×1018/cm3 내지 약 1×1019/cm3 의 범위에 있을 수 있다.
도 2, 도 3 및 도 4에 예시된 바와 같이, 깊은 p웰 영역(30A), 공동 주입 영역(34) 및 얕은 p웰 영역(30B)은 동일한 주입 마스크(24)를 사용하여 형성될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, 상이한 주입 마스크가 사용될 수 있다. 예를 들어, 공동 주입 영역(34)은 깊은 p웰 영역(30A) 및 얕은 p웰 영역(30B)을 형성하는 데 사용되는 마스크와 상이한 주입 마스크를 사용하여 주입될 수 있어서, 공동 주입 영역(34)의 위치 및 크기는 깊은 p웰 영역(30A) 및 얕은 p웰 영역(30B)의 위치 및 크기와 독립적으로 맞춤화될 수 있다. 이후, 예를 들어 허용 가능한 애싱(ashing) 공정에 의해 주입 마스크(24)가 제거된다.
도 5는 n웰 영역(40) 및 펀치 스루 방지 영역(48)의 형성을 예시한다. 주입 마스크(42)가 형성되어 패턴화됨으로써 주입 마스크(42)에 개구(44)가 형성된다. 각각의 공정은 도 20에 예시된 공정 흐름에서 208 공정으로 예시된다. n형 도펀트 주입(46으로 표시됨) 공정(들)이 수행되어 깊은 n웰 영역(40)을 형성한다. n형 도펀트는 인, 비소, 안티몬 또는 이들의 조합을 포함할 수 있다. 본 개시 내용의 일부 실시예에 따르면, n웰 영역(40)의 형성은 깊은 n웰 영역(n웰 영역(40)의 아랫부분)을 형성하기 위한 제1 주입 공정 및 얕은 n웰 영역(n웰 영역(40)의 윗부분)을 형성하기 위한 제2 주입 공정을 포함한다. 깊은 n웰 영역을 형성하기 위한 에너지는 약 50 keV 내지 약 150 keV의 범위일 수 있다. 얕은 n웰 영역을 형성하기 위한 주입 에너지는 약 5 keV 내지 약 50 keV의 범위일 수 있다. n형 도펀트 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 의 범위일 수 있다.
펀치 스루 방지 영역(48)을 형성하기 위해 펀치 스루 방지 주입이 또한 수행된다. 펀치 스루 방지 주입 중에 주입되는 도펀트의 도전형은 n형이다. 펀치 스루 방지 영역(48)은 기판(20)의 최상면으로부터 수직으로 이격된 최상면을 가진다. 펀치 스루 방지 영역(48)의 위치는 후속 단계에서 형성되는 결과적인 p형 FinFET에서 후속으로 형성되는 소스/드레인 영역(78)(도 15)의 바닥면 아래에 있도록 선택된다. 펀치 스루 방지 영역(48)의 도핑 농도는 일부 실시예에 따라 약 1×1018/cm3 내지 약 1×1019/cm3 의 범위에 있을 수 있다.
일부 실시예에 따르면, PMOS 영역(20P)에 공동 주입 영역을 형성하기 위해 (탄소 또는 불소를 사용하는 것과 같은) 공동 주입이 수행되지 않는다. 실험에 따르면, PMOS 영역(20P)에서의 공동 주입은 n형 도펀트의 확산을 감소시키는 데 영향을 미치지만 그 효과는 크지 않으며, 부가된 공동 주입 공정의 비용을 정당화하거나 그렇지 않을 수 있음이 밝혀졌다. 따라서, 도 5에 예시된 바와 같이, 일부 실시예에 따르면, PMOS 영역(20P)에 공동 주입 영역이 형성되지 않는다. 대안적인 실시예에 따르면, 공동 주입 영역은 예를 들어, 공동 주입 영역(34)과 유사한 깊이로 형성된다. 공동 주입은 탄소 및/또는 불소를 사용하여 수행될 수 있으며, 공정의 세부 사항은 공동 주입 영역(38)을 형성하는 경우와 유사하다. 이어서, 주입 마스크(42)가 제거된다.
도 6에서, 반도체 스트립(52)(핀으로도 지칭됨)이 형성된다. 일부 실시예에 따르면, 반도체 스트립(52)은 트렌치(54)를 형성하기 위해 기판(20)을 에칭하는 것에 의해 형성되며, 트렌치들(54) 사이의 반도체 기판(20)의 잔존 부분은 반도체 스트립(52)이다. 각각의 공정은 도 20에 예시된 공정 흐름에서 210 공정으로 예시된다. 에칭은 반응성 이온 에칭(RIE) 공정, 자연 빔 에칭(NBE) 공정 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정을 이용하여 수행될 수 있다. 에칭은 이방성일 수 있다. 에칭은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있는 패턴화된 하드 마스크(49)를 사용하여 수행될 수 있다.
상기 예시된 실시예에서, 반도체 스트립/핀은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 조합하여, 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 상에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자체 정렬 공정을 이용하여 패턴화된 희생층과 나란히 스페이서가 형성된다. 이어서 희생층을 제거하고, 잔존하는 스페이서 또는 맨드렐을 사용하여 패턴을 형성할 수 있다.
일부 실시예에 따르면, 트렌치(54)의 바닥은 p웰 영역(30) 및 n웰 영역(40)의 바닥보다 높다. 트렌치(54)의 바닥은 공동 주입 영역(34)의 바닥면과 동일 높이일 수 있다(도 6에 예시됨). 대안적으로, 트렌치(54)의 바닥은 공동 주입 영역(34)의 바닥면보다 높다. 따라서, 공동 주입 영역(34)은 34'로 표시된 점선으로 나타낸 바와 같이 트렌치(54) 바로 아래로 연장될 수 있다.
도 7에서, 격리 재료(56)(유전체 재료)가 이웃하는 반도체 스트립(52) 사이에 부분을 가지도록 형성된다. 각각의 공정은 도 20에 예시된 공정 흐름에서 212 공정으로 예시된다. 격리 재료(56)는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(HDP-CVD), 유동성 CVD(FCVD)(예, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착 및 산화물과 같은 다른 재료로 변환시키는 후 경화(post curing)) 등등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 격리 재료(56)는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 공정이 수행될 수 있다. 일부 실시예에 따르면, 과잉의 격리 재료(56)가 반도체 스트립(52)을 덮도록 격리 재료(56)가 형성된다. 격리 재료(56)는 단일층으로 예시되어 있지만, 일부 실시예는 다중층을 사용할 수 있다. 예를 들어, 일부 실시예에서, 기판(20) 및 반도체 스트립(52)의 표면을 따라 먼저 라이너(미도시)가 형성될 수 있다. 이후, 상기 논의된 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
격리 재료(56)의 형성에서 어닐링 공정은 상승된 온도를 포함한다. 후속 단계에서의 어닐링 공정 및 다른 열적 공정은 p웰 영역(30) 및 n웰 영역(40)에서 도펀트의 확산을 야기할 수 있다. 예를 들어, p웰 영역(30)의 붕소 원자는 열 발생 하에서 확산되기 쉽다. 확산시, 붕소 원자는 기판(20) 내에 간극 결함을 갖는 클러스터를 형성할 수 있다. p웰 영역(30) 및 n웰 영역(40)에서 도펀트의 확산은 대응하는 웰 영역에서 저항률의 증가를 야기한다. 또한, 웰 도펀트의 확산은 p웰 영역(30)과 n웰 영역(40) 사이의 상호 확산을 야기하며, 여기서 확산된 도펀트는 인접한 웰 영역의 도펀트를 중화시켜 유효 도펀트 농도를 감소시킨다. 또한, 반도체 스트립(52)의 도펀트는 격리 재료(56)로 확산되어, 반도체 스트립(52)의 도펀트 농도를 감소시킨다. 저항율의 증가는 생성된 FinFET의 기생 바이폴라 트랜지스터를 턴-온시켜 형성된 CMOS 소자를 래치-업 시킨다. 본 개시 내용의 일부 실시예에 따르면, 확산 지연 요소의 공동 주입은 웰 도펀트(예, 붕소)가 감소된 확산 속도를 가지도록 하여, 결과적으로 래치-업의 가능성을 감소시킨다.
화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정을 수행하여 하드 마스크(49)의 최상면 위의 격리 재료(56)의 과잉 부분을 제거할 수 있으며, 결과로 얻어지는 격리 재료(56)는 얕은 트렌치 소자 격리(STI) 영역(56)으로도 지칭된다.
다음에, 하드 마스크(49)가 제거되고, 패드 산화물(22)도 예를 들어, 에칭을 통해 제거될 수 있다. 후속 공정에서, STI 영역(56)은 예를 들어, 에치백 공정에서 리세싱되어 STI 영역(56)의 최상면은 반도체 스트립(52)의 최상면보다 낮다. 결과적인 구조체가 도 8에 예시되어 있다. 각각의 공정은 도 20에 예시된 공정 흐름에서 214 공정으로 예시된다. STI 영역(56)의 최상면보다 높은 반도체 스트립(52)의 부분을 이하에서는 돌출 핀(58)이라고 지칭한다. STI 영역(56)의 최상면 아래의 반도체 스트립(52)의 부분을 하위 핀(sub-fin)(60)이라고 지칭한다. 또한, STI 영역(56)의 최상면은 예시된 바와 같이 평탄한 표면, 볼록한 표면, 오목한 표면(예, 접시형) 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 최상면은 적절한 에칭에 의해 평탄, 볼록 및/또는 오목하게 형성될 수 있다. STI 영역(56)은 격리 재료(56)의 재료에 대해 선택적인 것과 같은 허용 가능한 에칭 공정을 이용하여 리세싱될 수 있다(예를 들어, 격리 재료(56)의 재료를 반도체 스트립(52)의 재료보다 빠른 속도로 에칭). 예를 들어, 희석 불화수소(dHF) 산을 사용하는 적절한 에칭 공정에 의한 화학적 산화물 제거 공정이 적용될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 리세싱된 STI 영역(56)의 최상면은 공동 주입 영역(34)의 최상면과 실질적으로 동일하다. 대안적인 실시예에 따르면, 리세싱된 STI 영역(56)의 최상면은 공동 주입 영역(34)의 최상면보다 약간 높거나 낮으며, 예를 들어, 리세싱된 STI 영역(56)의 최상면과 공동 주입 영역(34)의 최상면 사이의 높이 차이는 약 10 nm 미만이다.
도 9에서, 더미 유전체 층(61)이 돌출 핀(58) 상에 형성되는 데, 더미 유전체 층(61)은 NMOS 영역(20N) 및 PMOS 영역(20P)으로 연장될 수 있다. 각각의 공정은 도 20에 예시된 공정 흐름에서 216 공정으로 예시된다. 더미 유전체 층(61)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등으로 형성될 수 있고, 허용 가능한 기술에 따라 증착되거나 열적으로 성장될 수 있다. 더미 게이트 층(62)이 더미 유전체 층(61) 위에 형성되고, 마스크 층(64)이 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층(61) 위에 증착된 후, 예컨대 CMP 공정에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 증착될 수 있다. 더미 게이트 층(62)은 다결정 실리콘, 비정질 실리콘 등으로 형성될 수 있다. 더미 게이트 층(62)은 물리적 기상 증착(PVD), CVD, 스퍼터링 증착 또는 다른 적용 가능한 기술을 통해 증착될 수 있다. 마스크 층(64)은 예를 들어, SiN, SiON 등을 포함할 수 있다. 일부 실시예에 따르면, 더미 유전체 층(61)은 돌출 핀(58) 상에 형성되고, STI 영역(56) 상에 연장되지 않는다. 다른 실시예에 따르면, 도 9에 예시된 바와 같이, 더미 유전체 층(61)은 더미 유전체 층(61)이 돌출 핀(58)의 상부 이외에 STI 영역(56)을 더 덮도록 증착된다.
마스크 층(64)은 도 10에 예시된 바와 같이 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화되어 하드 마스크(70)를 형성할 수 있다. 하드 마스크(70)의 패턴은 에칭을 통해 더미 게이트 층(62)으로 전사되어 더미 게이트(68)를 형성하고, 가능하게는 더미 유전체 층(61)으로 전사되어 더미 게이트 유전체(66)를 형성한다. 각각의 공정은 도 20에 예시된 공정 흐름에서 218 공정으로 예시된다. 에칭은 더미 유전체 층(61) 상에서 정지될 수 있거나, 또는 대안적으로 더미 유전체 층(61)이 역시 에칭되어 더미 게이트 유전체(66)를 형성한다, 더미 게이트 유전체(66), 더미 게이트(68) 및 하드 마스크(70)를 더미 게이트 스택(72)이라고 통칭한다.
도 10에 예시된 바와 같이, 게이트 스페이서(74)가 더미 게이트 스택(72)의 측벽 상에 형성된다. 게이트 스페이서(74)는 절연 재료를 컨포멀하게(conformally) 증착한 다음, 해당 절연 재료를 이방성 에칭하는 것에 의해 형성될 수 있다. 게이트 스페이서(74)의 절연 재료는 실리콘 질화물, 실리콘 탄질화물, 또는 이들의 조합 등일 수 있다. 더미 게이트 스택(72)의 측벽을 따라 형성되고 더미 게이트 스택(72)과 게이트 스페이서(74) 사이에 위치된 게이트 밀봉 스페이서(미도시)가 존재할 수 있다.
도 11은 FinFET의 에피택셜 소스/드레인 영역이 형성되는 사시도를 예시한다. 일부 실시예에 따르면, 에피택셜 소스/드레인 영역(76 및 78)은 각각의 FinFET의 채널 영역에 응력을 가하여 성능을 향상시키도록 돌출 핀(58)을 기초로 형성된다. 에피택셜 소스/드레인 영역(76 및 78)은 돌출 핀(58)을 기초로 형성된다. 일부 실시예에 따르면, 에피택셜 소스/드레인 영역(76 및 78)은 돌출 핀(58)의 이웃하는 부분으로 연장되어 관통할 수 있다. 일부 실시예에 따르면, 게이트 스페이서(74)는 에피택셜 소스/드레인 영역(76, 78)이 형성되는 FinFET의 후속으로 형성된 게이트를 단락시키지 않도록 적절한 측방 거리만큼 더미 게이트 스택(72)으로부터 에피택셜 소스/드레인 영역(76, 78)을 분리하는 데 사용된다.
에피택셜 소스/드레인 영역(76)은 PMOS 영역(20P)을 마스킹하고 영역(20N) 내의 돌출 핀(58)을 에칭하여 돌출 핀(58)에 리세스를 형성함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(76)은 NMOS 영역(20N)의 리세스에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(76)은 n형 FinFET에 적절한 것과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 돌출 핀(58)이 실리콘으로 형성되는 경우, 에피택셜 소스/드레인 영역(76)은 실리콘, SiC, SiCP, SiP 등과 같은 각각의 n형 FinFET에 인장 변형을 가할 수 있는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(76)은 돌출 핀(58)의 각각의 표면으로부터 상승된 표면을 가질 수 있다.
에피택셜 소스/드레인 영역(78)은 NMOS 영역(20N)을 마스킹하고 영역(20P) 내의 돌출 핀(58)을 에칭하여 돌출 핀(58)에 리세스를 형성함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(78)은 PMOS 영역(20P)의 리세스에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(78)은 p형 FinFET에 적절한 것과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 돌출 핀(58)이 실리콘으로 형성되는 경우, 에피택셜 소스/드레인 영역(78)은 실리콘, SiGe, SiGeB, Ge, GeSn 등과 같이 채널 영역에 압축 변형을 가할 수 있는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(78)은 돌출 핀(58)의 각각의 표면으로부터 상승된 표면을 가질 수 있다.
에피택셜 소스/드레인 영역(76, 78)은 소스/드레인 영역을 형성하도록 도펀트가 주입될 수 있고, 활성화 공정이 후속될 수 있다. 소스/드레인 영역은 약 1019/cm3 내지 약 1021/cm3 범위의 도펀트 농도를 가질 수 있다. 소스/드레인 영역(76, 78)을 위한 n형 및/또는 p형 도펀트는 이전에 논의된 도펀트 중 임의의 것일 수 있다. 일부 실시예에 따르면, 에피택셜 소스/드레인 영역(76, 78)은 성장 중에 인시츄 도핑될 수 있다.
영역(20N) 및 영역(20P)에 에피택셜 소스/드레인 영역(76, 78)을 형성하는 데 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 윗면들은 돌출 핀(58)의 측벽 너머로 측방 외측으로 확장되는 패싯(facet)을 가진다. 일부 실시예에 따르면, 이들 패싯은 동일한 FinFET의 인접한 소스/드레인 영역이 병합되게 한다. 다른 실시예에서, 인접한 소스/드레인 영역(76)(또는 78)은 에피택시 공정이 완료된 후에 분리된 상태로 유지된다.
도 12에서, 접촉 에칭 정지층(CESL)(80) 및 층간 유전체(ILD)(82)가도 11에 예시된 구조체 위에 증착된다. 각각의 공정은 도 20에 예시된 공정 흐름에서 220 공정으로 예시된다. CESL(80)은 상부의 ILD(82)의 재료와 상이한 에칭 속도를 가지는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다. ILD(82)는 유전체 재료로 형성될 수 있고, CVD, PECVD 또는 FCVD와 같은 임의의 적절한 방법에 의해 증착될 수 있다. ILD(82)는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소 도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함하는 유전체 재료로 형성될 수 있다.
CESL(80) 및 ILD(82)의 증착 후에, ILD(82)의 최상면을 더미 게이트 스택(72)의 최상면 또는 하드 마스크(70)의 최상면과 동일하게 하도록 CMP 공정 또는 기계적 연마 공정과 같은 평탄화 공정이 수행된다. 평탄화 공정은 게이트 스페이서(74)의 일부도 제거할 수 있다. 평탄화 공정 후에, 더미 게이트 스택(72), 게이트 스페이서(74) 및 ILD(82)의 최상면은 서로 동일하다.
도 13은 더미 게이트 스택(72)(도 12 참조)의 선택적으로 제거함으로써 실시예의 일부 예에 따라 NMOS 영역(20N) 및 PMOS 영역(20P) 모두로 연장될 수 있는 트렌치(75)를 형성하는 것을 예시한다. 일부 실시예에 따르면, 더미 게이트 스택(72)을 제거하는 데 건식 에칭 공정이 적용된다. 각각의 공정은 도 20에 예시된 공정 흐름에서 222 공정으로 예시된다. 더미 게이트 스택(72)은 건식 또는 습식 에칭을 이용하여 선택적으로 에칭될 수 있다. 건식 에칭이 사용되는 경우, 공정 가스는 CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 또는 이들의 조합을 포함할 수 있다. N2, O2 또는 Ar과 같은 희석 가스가 선택적으로 사용될 수 있다. 습식 에칭이 사용되는 경우, 화학 물질은 NH4OH:H2O2:H2O(APM), NH2OH, KOH, HNO3:NH4F:H2O 및/또는 유사 물질을 포함할 수 있다.
더미 게이트 스택(72)이 더미 게이트 유전체(66)로서 실리콘 산화물을 포함하는 일부 실시예에 따르면, 실리콘 산화물은 희석된 불산을 사용하는 습식 에칭 공정을 이용하여 제거될 수 있다. 유사한 재료가 ILD(82) 및 더미 게이트 유전체(66)에 이용된다면, 더미 게이트 유전체(66)를 제거하는 동안 ILD(82)를 보호하기 위해 마스크가 사용될 수 있다.
도 14는 대체 게이트 유전체(96) 및 대체 게이트 전극(98)을 포함하는 대체 게이트 스택(95)이 형성된 웨이퍼(10)의 단면을 예시한다. 각각의 공정은 도 2에 예시된 공정 흐름에서 224 공정으로 예시된다. 도 15는 도 14에 예시된 구조체의 사시도를 예시한다. 대체 게이트 스택(95)의 형성은 유전체 층(들) 및 유전체 층 위에 도전층을 형성/증착하는 단계 및 ILD(82) 위의 유전체 층 및 도전층의 부분을 제거하도록 평탄화 공정을 수행하는 단계를 포함할 수 있다. 일부 실시예에 따르면, 게이트 유전체(96)는 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 일부 실시예에 따르면, 게이트 유전체(96)는 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체(96)는 약 7.0보다 큰 k-값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체(96)의 형성 방법은 분자빔 증착(MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(98)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 영역(20N) 및 영역(20P) 내의 게이트 유전체(96)의 형성은 영역(20N, 20P)의 게이트 유전체(96)가 동일한 유전체 재료로 형성되도록 동시에 일어날 수 있고, 게이트 전극(98)의 형성은 영역(20N, 20P)의 게이트 전극(98)이 동일한 도전 재료로 형성되도록 동시에 일어날 수 있다. 일부 실시예에 따르면, NMOS 영역(20N) 및 PMOS 영역(20P) 내의 게이트 유전체(96)는 별개의 공정에 의해 형성될 수 있으므로 게이트 유전체(96)는 다른 재료일 수 있고 및/또는 각 영역의 게이트 전극(98)은 별개 공정에 의해 형성될 수 있으므로 게이트 전극(98)은 상이한 재료일 수 있다. 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
일부 실시예에 따르면, 대체 게이트 스택(95)이 리세싱됨으로써 게이트 스택(95)의 잔존 부분 바로 위에 그리고 게이트 스페이서(74)의 대향 부분들 사이에 리세스가 형성된다. 이후, 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료가 리세스 내에 충전된 다음, 게이트 스페이서(74) 및 ILD(82)보다 높은 유전체 층의 부분을 제거하도록 평탄화 공정이 수행됨으로써 하드 마스크(86)가 게이트 스택(95)을 덮도록 남겨진다. 소스/드레인 실리사이드 영역(미도시) 및 게이트 접촉 플러그가 소스/드레인 영역(76, 78)에 전기적으로 연결되도록 형성될 수 있다. 게이트 접촉 플러그(미도시)가 역시 게이트 스택(95)에 연결되도록 형성될 수 있다. n형 FinFET(90) 및 p형 FinFET(92)가 후속으로 형성된다.
도 16 및 도 17은 n형 FinFET(90) 및 p형 FinFET(92)가 형성될 수 있는 예를 보여준다. 예를 들어, 도 16은 풀-업 트랜지스터(PU-1, PU-2), 풀-다운 트랜지스터(PD-1, PD-2) 및 패스-게이트 트랜지스터(PG-1, PG-2)를 포함하는 SRAM 셀(100)을 예시한다. 트랜지스터들은 서로 연결되어 있으며, 전력 공급 노드(VDD), 전기적 접지(VSS), 워드 라인(WL) 및 비트 라인(BL, BLB)(상보 비트 라인)에 연결된다.
도 17은 n웰 영역과, n웰 영역의 양측에 2개의 p웰 영역을 포함하는 SRAM 셀(100)의 레이아웃을 예시한다. 반도체 핀(102, 104, 106 및 108)이 서로 평행하게 형성되고, 게이트 스택(112, 114, 116 및 118)이 대응하는 아래에 있는 반도체 핀(102, 104, 106 및 108)을 가로 질러 형성되어 트랜지스터(PG-1, PD-1, PU-1, PU-2, PD-2 및 PG-2)를 형성한다. 본 개시 내용의 일부 실시예에 따르면, 도 17의 A-A 라인을 포함하는 평면으로부터 얻어진 단면도는 도 14에 예시된 구조체에 대응한다. 도 17의 게이트 스택(114)은 도 14 및 도 15의 게이트 스택(95)에 대응한다. 도 17의 핀(102, 104)은 각각 NMOS 영역(20N) 및 PMOS 영역(20P)의 돌출 핀(58)에 대응한다. 도 17의 풀-다운 트랜지스터(PD-1) 및 풀-업 트랜지스터(PU-1)은 각각 도 14 및 도 15의 FinFET(90, 92)에 대응한다.
도 18 및 도 19는 공동 주입 공정의 효과를 나타내는 실험 결과를 예시한다. 도 8에 예시된 것과 유사한 구조체를 가지는 샘플이 측정된다. 도 18 및 도 19에서, p웰(PW) 농도는 웨이퍼(10) 내의 깊이의 함수로서 예시된다. 도 8의 돌출 핀(58) 및 하위 핀(60)의 레벨은 도 18 및 19에도 표시되어 있다. 샘플에서 p형 도펀트 농도는 이차 이온 질량 분광계(SIMS)를 사용하여 측정된다. 도펀트 농도는 STI 영역(56)(도 8)의 도펀트(붕소)와 하위 핀(60)의 도펀트가 평균화되고 다른 깊이에서 평균화된 도펀트 농도를 반영하며, 평균 도펀트 농도는 하위 핀 레벨에서의 도펀트 농도로 나타낸다. 돌출 핀(58)에서의 도펀트 농도는 돌출 핀 레벨에서의 도펀트 농도로 나타낸다.
도 18은 공동 주입이 수행되지 않는 것을 제외하고는 도 8에 예시된 것과 유사한 샘플로부터 얻어진 SIMS 결과를 나타낸다. 라인(132)은 SIMS를 통해 얻어진 p웰 도펀트(붕소) 농도를 나타낸다. 라인(142)은 STI 영역(56)이 제거된 것을 제외하고는 도 8과 유사한 구조체를 가지는 샘플로부터 얻어진다. 따라서, STI 영역(56)으로 확산된 p웰 도펀트도 STI 영역(56)과 함께 제거되고, 대응하는 도펀트 농도는 라인(134)으로 예시된다. 비교로서, 라인(132)은 STI 영역(56)으로 확산된 p웰 도펀트도 검출됨을 반영한다. 하위 핀 레벨에서 라인(134)의 부분은 라인(132)보다 낮은 붕소 농도를 가지는 것으로 관찰된다. 이는 하위 영역(60)의 붕소가 STI 영역(56)으로 확산됨을 나타낸다.
도 19는 공동 주입이 수행된 샘플로부터 얻어진 SIMS 결과를 예시한다. 샘플은 도 8에 예시된 구조체를 가진다. 라인(142)은 SIMS를 통해 얻어진 붕소 농도를 나타낸다. 라인(144)은 STI 영역(56)이 에칭된 것을 제외하고는 도 8과 유사한 구조체를 가지는 샘플로부터 얻어진다. 따라서, STI 영역(56)으로 확산된 p웰 도펀트 중 어느 것도 STI 영역(56)과 함께 제거되고, 결과는 라인(144)으로 나타난다. 비교로서, 라인(142)은 STI 영역(56)으로 확산된 붕소도 검출됨을 반영한다. 하위 핀 레벨에서 라인(144)의 부분은 라인(142)과 동일한 붕소 농도를 가진다. 이는 STI 영역(56)이 제거될 때 실질적으로 붕소가 제거되지 않음을 나타내며, 이는 공동 주입으로 붕소의 상당 부분이 하위 핀(60)으로부터 STI 영역(56)으로 확산됨을 의미한다.
도 19는 탄소의 예시적인 분포를 역시 예시한다. 본 개시 내용의 일부 실시예에 따르면, 탄소는 하위 핀(60) 내로 연장되어 하위 핀(60) 아래(STI 영역(56) 아래)로 연장될 수 있다. 탄소의 최고 농도는 하위 핀(60)의 바닥에 근접할 수 있다. 탄소는 돌출 핀(58) 내로 연장되거나 연장되지 않을 수 있다.
본 개시 내용의 실시예는 일부 유리한 특징을 가진다. 공동 주입을 통해, STI 영역으로의 p웰 도펀트 확산이 감소되거나 실질적으로 제거된다. p웰 도펀트와 n웰 도펀트 사이의 상호 확산도 감소될 수 있다. 공동 주입의 위치를 조정함으로써, 웰 영역 및 하위 핀에서의 도펀트 프로파일이 효과적으로 조절될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 반도체 장치를 형성하는 방법은: 깊은 p웰 영역을 형성하도록 반도체 기판에 대해 제1 주입 공정을 수행하는 단계; 공동 주입 영역을 형성하도록 확산 지연 요소로 상기 반도체 기판에 대해 제2 주입 공정을 수행하는 단계; 상기 깊은 p웰 영역 위에 얕은 p웰 영역을 형성하도록 상기 반도체 기판에 대해 제3 주입 공정을 수행하는 단계 - 상기 공동 주입 영역은 상기 얕은 p웰 영역의 일부만큼 상기 반도체 기판의 최상면으로부터 이격되고, 상기 깊은 p웰 영역과 상기 얕은 p웰 영역은 서로 결합됨 -; 및 n형 FinFET를 형성하는 단계 - 상기 깊은 p웰 영역과 상기 얕은 p웰 영역은 상기 n형 FinFET의 웰 영역으로서 작용함 - 를 포함한다. 일 실시예에서, 상기 제2 주입 공정에서, 탄소가 주입된다. 일 실시예에서, 방법은 상기 깊은 p웰 영역 및 상기 얕은 p웰 영역을 연결하는 n웰 영역을 형성하도록 상기 반도체 기판에 주입을 수행하는 단계를 더 포함한다. 일 실시예에서, 상기 제2 주입 공정은 경사 주입을 포함하고, 상기 공동 주입 영역은 상기 n웰 영역 내로 연장된다. 일 실시예에서, 방법은 상기 반도체 기판 내로 연장되는 제1 트렌치 및 제2 트렌치를 형성하도록 상기 반도체 기판을 에칭하는 단계를 더 포함하고, 상기 깊은 p웰 영역의 일부 및 상기 얕은 p웰 영역의 일부는 상기 제1 트렌치와 상기 제2 트렌치 사이에 있으며, 상기 제1 트렌치 및 상기 제2 트렌치의 바닥부는 상기 공동 주입 영역의 바닥부보다 낮다. 일 실시예에서, 방법은 제1 격리 영역 및 제2 격리 영역을 각각 형성하도록 상기 제1 트렌치 및 상기 제2 트렌치를 충전하는 단계; 및 상기 제1 격리 영역 및 상기 제2 격리 영역을 리세싱하는 단계를 더 포함한다. 일 실시예에서, 상기 제1 격리 영역 및 상기 제2 격리 영역의 최상면은 상기 공동 주입 영역의 최상면과 실질적으로 동일 높이를 가진다. 일 실시예에서, 상기 제1 격리 영역 및 상기 제2 격리 영역의 최상면은 상기 공동 주입 영역의 최상면보다 낮다. 일 실시예에서, 방법은 상기 공동 주입 영역에 펀치 스루 방지 영역을 형성하도록 상기 반도체 기판에 주입을 수행하는 단계를 더 포함한다.
본 개시 내용의 일부 실시예에 따르면, 반도체 장치를 형성하는 방법은: 반도체 기판 위에 제1 주입 마스크를 형성하는 단계; p웰 영역을 형성하도록 상기 반도체 기판에 대해 제1 주입 공정을 수행하는 단계 - 상기 제1 주입 공정은 상기 제1 주입 마스크를 통해 수행됨 - ; 공동 주입 영역을 형성하도록 상기 반도체 기판에 대해 제2 주입 공정을 수행하는 단계 - 상기 제1 주입 마스크를 통해 탄소가 주입됨 - ; 상기 제1 주입 마스크를 제거하는 단계; 상기 반도체 기판 위에 제2 주입 마스크를 형성하는 단계; 상기 p웰 영역과 결합된 n웰 영역을 형성하도록 상기 반도체 기판에 대해 제3 주입 공정을 수행하는 단계 - 상기 제3 주입 공정은 상기 제2 주입 마스크를 통해 수행됨 - ; 및 상기 p형 웰 영역 및 상기 n웰 영역 각각을 기초로 n형 FinFET 및 p형 FinFET를 형성하는 단계를 포함한다. 일 실시예에서, 상기 제2 주입 공정은 상기 제1 주입 마스크를 통한 경사 주입을 포함한다. 일 실시예에서, 상기 제2 주입 공정은 상기 경사 주입에 더하여 회전 주입을 더 포함한다. 일 실시예에서, 방법은 상기 반도체 기판 내로 연장되는 제1 트렌치 및 제2 트렌치를 형성하도록 상기 반도체 기판을 에칭하는 단계를 더 포함하고, 상기 p웰 영역의 일부는 상기 제1 트렌치와 상기 제2 트렌치 사이에 있으며, 상기 제1 트렌치와 상기 제2 트렌치의 바닥부는 상기 공동 주입 영역의 바닥부보다 낮다. 일 실시예에서, 방법은 제1 격리 영역 및 제2 격리 영역을 각각 형성하도록 상기 제1 트렌치 및 상기 제2 트렌치를 충전하는 단계; 및 상기 제1 격리 영역 및 상기 제2 격리 영역을 리세싱하는 단계를 더 포함하고, 상기 n형 FinFET 및 상기 p형 FinFET는 상기 p웰 영역 및 상기 n웰 영역의 최상부들에 기초하여 형성되며, 상기 p웰 영역 및 상기 n웰 영역의 최상부들은 상기 제1 격리 영역 및 상기 제2 격리 영역의 최상면보다 높다. 일 실시예에서, 방법은 상기 공동 주입 영역에 펀치 스루 방지 영역을 형성하도록 상기 반도체 기판에 주입을 수행하는 단계를 더 포함한다.
본 개시 내용의 일부 실시예에 따르면, 반도체 장치는: 벌크 반도체 기판; 상기 벌크 반도체 기판과 중첩하는 제1 격리 영역 및 제2 격리 영역; 상기 제1 격리 영역과 상기 제2 격리 영역의 가장자리 사이에 있고 가장자리와 접촉해 있는 하위 핀; 상기 하위 핀과 중첩하는 돌출 핀 - 상기 돌출 핀은 상기 제1 격리 영역 및 상기 제2 격리 영역의 최상면보다 높고, 상기 돌출 핀은 반도체 재료로 형성됨 - ; 상기 하위 핀 및 상기 돌출 핀 내로 연장되는 p웰 영역; 및 상기 하위 핀 내에 일부가 형성된 공동 주입 영역을 포함한다. 일 실시예에서, 상기 공동 주입 영역의 최상면은 실질적으로 상기 하위 핀과 상기 돌출 핀 사이의 계면에 있다. 일 실시예에서, 상기 공동 주입 영역의 바닥면은 상기 제1 격리 영역 및 상기 제2 격리 영역의 바닥면과 실질적으로 동일한 높이에 있다. 일 실시예에서, 상기 공동 주입 영역의 바닥면은 상기 제1 격리 영역 및 상기 제2 격리 영역의 바닥면보다 낮고, 상기 반도체 장치는 상기 p웰 영역의 바닥부와 접촉하는 바닥부를 가지는 n웰 영역을 더 포함하고, 상기 공동 주입 영역은 상기 n웰 영역의 바닥부로 더 연장된다. 일 실시예에서, 반도체 장치는 상기 공동 주입 영역에 펀치 스루 방지 영역을 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조체를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예. 반도체 장치를 형성하는 방법으로서,
깊은 p웰 영역을 형성하도록 반도체 기판에 대해 제1 주입 공정을 수행하는 단계;
공동 주입 영역을 형성하도록 확산 지연 요소로 상기 반도체 기판에 대해 제2 주입 공정을 수행하는 단계;
상기 깊은 p웰 영역 위에 얕은 p웰 영역을 형성하도록 상기 반도체 기판에 대해 제3 주입 공정을 수행하는 단계 - 상기 공동 주입 영역은 상기 얕은 p웰 영역의 일부만큼 상기 반도체 기판의 최상면으로부터 이격되고, 상기 깊은 p웰 영역과 상기 얕은 p웰 영역은 서로 결합됨 -; 및
n형 핀 전계 효과 트랜지스터(FinFET)를 형성하는 단계 - 상기 깊은 p웰 영역과 상기 얕은 p웰 영역은 상기 n형 FinFET의 웰 영역으로서 작용함 -
를 포함하는 반도체 장치를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제2 주입 공정에서, 탄소가 주입되는 것인 반도체 장치를 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 깊은 p웰 영역 및 상기 얕은 p웰 영역과 결합된 n웰 영역을 형성하도록 상기 반도체 기판에 주입을 수행하는 단계
를 더 포함하는 반도체 장치를 형성하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제2 주입 공정은 경사 주입을 포함하고, 상기 공동 주입 영역은 상기 n웰 영역 내로 연장된 것인 반도체 장치를 형성하는 방법.
실시예 5. 실시예 1에 있어서,
상기 반도체 기판 내로 연장되는 제1 트렌치와 제2 트렌치를 형성하도록 상기 반도체 기판을 에칭하는 단계
를 더 포함하고,
상기 깊은 p웰 영역의 일부와 상기 얕은 p웰 영역의 일부는 상기 제1 트렌치와 상기 제2 트렌치 사이에 있으며,
상기 제1 트렌치와 상기 제2 트렌치의 바닥부들은 상기 공동 주입 영역의 바닥부보다 낮은 것인 반도체 장치를 형성하는 방법.
실시예 6. 실시예 5에 있어서,
제1 격리 영역과 제2 격리 영역을 각각 형성하도록 상기 제1 트렌치와 상기 제2 트렌치를 충전하는 단계; 및
상기 제1 격리 영역과 상기 제2 격리 영역을 리세싱하는 단계
를 더 포함하는 반도체 장치를 형성하는 방법.
실시예 7. 실시예 6에 있어서,
상기 제1 격리 영역과 상기 제2 격리 영역의 최상면들은 상기 공동 주입 영역의 최상면과 실질적으로 동일 높이를 갖는 것인 반도체 장치를 형성하는 방법.
실시예 8. 실시예 6에 있어서,
상기 제1 격리 영역과 상기 제2 격리 영역의 최상면들은 상기 공동 주입 영역의 최상면보다 낮은 것인 반도체 장치를 형성하는 방법.
실시예 9. 실시예 1에 있어서,
상기 공동 주입 영역에 펀치 스루 방지 영역을 형성하도록 상기 반도체 기판에 주입을 수행하는 단계
를 더 포함하는 반도체 장치를 형성하는 방법.
실시예 10. 반도체 장치를 형성하는 방법으로서,
반도체 기판 위에 제1 주입 마스크를 형성하는 단계;
p웰 영역을 형성하도록 상기 반도체 기판에 대해 제1 주입 공정을 수행하는 단계 - 상기 제1 주입 공정은 상기 제1 주입 마스크를 통해 수행됨 - ;
공동 주입 영역을 형성하도록 상기 반도체 기판에 대해 제2 주입 공정을 수행하는 단계 - 상기 제1 주입 마스크를 통해 탄소가 주입됨 - ;
상기 제1 주입 마스크를 제거하는 단계;
상기 반도체 기판 위에 제2 주입 마스크를 형성하는 단계;
상기 p웰 영역과 결합된 n웰 영역을 형성하도록 상기 반도체 기판에 대해 제3 주입 공정을 수행하는 단계 - 상기 제3 주입 공정은 상기 제2 주입 마스크를 통해 수행됨 - ; 및
상기 p웰 영역과 상기 n웰 영역 각각에 기초하여 n형 핀 전계 효과 트랜지스터(FinFET)와 p형 FinFET를 형성하는 단계
를 포함하는 반도체 장치를 형성하는 방법.
실시예 11. 실시예 10에 있어서,
상기 제2 주입 공정은 상기 제1 주입 마스크를 통한 경사 주입을 포함하는 것인 반도체 장치를 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 제2 주입 공정은 상기 경사 주입에 더하여 회전 주입을 더 포함하는 것인 반도체 장치를 형성하는 방법.
실시예 13. 실시예 10에 있어서,
상기 반도체 기판 내로 연장되는 제1 트렌치와 제2 트렌치를 형성하도록 상기 반도체 기판을 에칭하는 단계
를 더 포함하고,
상기 p웰 영역의 일부는 상기 제1 트렌치와 상기 제2 트렌치 사이에 있으며,
상기 제1 트렌치와 상기 제2 트렌치의 바닥부들은 상기 공동 주입 영역의 바닥부보다 낮은 것인 반도체 장치를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
제1 격리 영역과 제2 격리 영역을 각각 형성하도록 상기 제1 트렌치와 상기 제2 트렌치를 충전하는 단계; 및
상기 제1 격리 영역과 상기 제2 격리 영역을 리세싱하는 단계
를 더 포함하고,
상기 n형 FinFET와 상기 p형 FinFET는 상기 p웰 영역과 상기 n웰 영역의 최상부들에 기초하여 형성되며,
상기 p웰 영역과 상기 n웰 영역의 최상부들은 상기 제1 격리 영역과 상기 제2 격리 영역의 최상면보다 높은 것인 반도체 장치를 형성하는 방법.
실시예 15. 실시예 10에 있어서,
상기 공동 주입 영역에 펀치 스루 방지 영역을 형성하도록 상기 반도체 기판에 주입을 수행하는 단계
를 더 포함하는 반도체 장치를 형성하는 방법.
실시예 16. 반도체 장치로서,
벌크 반도체 기판;
상기 벌크 반도체 기판과 중첩하는 제1 격리 영역과 제2 격리 영역;
상기 제1 격리 영역과 상기 제2 격리 영역의 가장자리들 사이에 있고 상기 가장자리들에 접촉해 있는 하위 핀;
상기 하위 핀과 중첩하는 돌출 핀 - 상기 돌출 핀은 상기 제1 격리 영역과 상기 제2 격리 영역의 최상면들보다 높고, 상기 돌출 핀은 반도체 재료로 형성됨 - ;
상기 하위 핀과 상기 돌출 핀 내로 연장되는 p웰 영역; 및
상기 하위 핀 내에 일부분을 갖는 공동 주입 영역
을 포함하는 반도체 장치.
실시예 17. 실시예 16에 있어서,
상기 공동 주입 영역의 최상면은 실질적으로 상기 하위 핀과 상기 돌출 핀 사이의 계면에 있는 것인 반도체 장치.
실시예 18. 실시예 16에 있어서,
상기 공동 주입 영역의 바닥면은 상기 제1 격리 영역과 상기 제2 격리 영역의 바닥면들과 실질적으로 동일한 높이에 있는 것인 반도체 장치.
실시예 19. 실시예 16에 있어서,
상기 공동 주입 영역의 바닥면은 상기 제1 격리 영역과 상기 제2 격리 영역의 바닥면들보다 낮고,
상기 반도체 장치는,
상기 p웰 영역의 바닥부와 접촉하는 바닥부를 가지는 n웰 영역
을 더 포함하고,
상기 공동 주입 영역은 상기 n웰 영역의 바닥부 내로 더 연장된 것인 반도체 장치.
실시예 20. 실시예 16에 있어서,
상기 공동 주입 영역 내에 있는 펀치 스루 방지 영역
을 더 포함하는 반도체 장치.

Claims (10)

  1. 반도체 장치를 형성하는 방법으로서,
    깊은 p웰 영역을 형성하도록 반도체 기판에 대해 제1 주입 공정을 수행하는 단계;
    공동 주입 영역(co-implantation region)을 형성하도록 확산 지연 요소로 상기 반도체 기판에 대해 제2 주입 공정을 수행하는 단계 - 상기 제2 주입 공정은 상기 반도체 기판의 NMOS 영역에서 수행되고, 상기 반도체 기판의 PMOS 영역에서는 수행되지 않음 -;
    상기 깊은 p웰 영역 위에 얕은 p웰 영역을 형성하도록 상기 반도체 기판에 대해 제3 주입 공정을 수행하는 단계 - 상기 공동 주입 영역은 상기 얕은 p웰 영역의 일부만큼 상기 반도체 기판의 최상면으로부터 이격되고, 상기 깊은 p웰 영역과 상기 얕은 p웰 영역은 서로 결합됨 -; 및
    n형 핀 전계 효과 트랜지스터(FinFET)를 형성하는 단계 - 상기 깊은 p웰 영역과 상기 얕은 p웰 영역은 상기 n형 FinFET의 웰 영역으로서 작용함 -
    를 포함하는 반도체 장치를 형성하는 방법.
  2. 제1항에 있어서,
    상기 깊은 p웰 영역 및 상기 얕은 p웰 영역과 결합된 n웰 영역을 형성하도록 상기 반도체 기판에 주입을 수행하는 단계
    를 더 포함하는 반도체 장치를 형성하는 방법.
  3. 제2항에 있어서,
    상기 제2 주입 공정은 경사 주입을 포함하고, 상기 공동 주입 영역은 상기 n웰 영역 내로 연장된 것인 반도체 장치를 형성하는 방법.
  4. 제1항에 있어서,
    상기 반도체 기판 내로 연장되는 제1 트렌치와 제2 트렌치를 형성하도록 상기 반도체 기판을 에칭하는 단계
    를 더 포함하고,
    상기 깊은 p웰 영역의 일부와 상기 얕은 p웰 영역의 일부는 상기 제1 트렌치와 상기 제2 트렌치 사이에 있으며,
    상기 제1 트렌치와 상기 제2 트렌치의 바닥부들은 상기 공동 주입 영역의 바닥부보다 낮은 것인 반도체 장치를 형성하는 방법.
  5. 반도체 장치를 형성하는 방법으로서,
    반도체 기판 위에 제1 주입 마스크를 형성하는 단계;
    p웰 영역을 형성하도록 상기 반도체 기판에 대해 제1 주입 공정을 수행하는 단계 - 상기 제1 주입 공정은 상기 제1 주입 마스크를 통해 수행됨 - ;
    공동 주입 영역을 형성하도록 상기 반도체 기판에 대해 제2 주입 공정을 수행하는 단계 - 상기 제1 주입 마스크를 통해 탄소가 주입되고, 상기 제2 주입 공정은 상기 반도체 기판의 NMOS 영역에서 수행되고, 상기 반도체 기판의 PMOS 영역에서는 수행되지 않음 - ;
    상기 제1 주입 마스크를 제거하는 단계;
    상기 반도체 기판 위에 제2 주입 마스크를 형성하는 단계;
    상기 p웰 영역과 결합된 n웰 영역을 형성하도록 상기 반도체 기판에 대해 제3 주입 공정을 수행하는 단계 - 상기 제3 주입 공정은 상기 제2 주입 마스크를 통해 수행됨 - ; 및
    상기 p웰 영역과 상기 n웰 영역 각각에 기초하여 n형 핀 전계 효과 트랜지스터(FinFET)와 p형 FinFET를 형성하는 단계
    를 포함하는 반도체 장치를 형성하는 방법.
  6. 반도체 장치로서,
    벌크 반도체 기판;
    상기 벌크 반도체 기판과 중첩하는 제1 격리 영역과 제2 격리 영역;
    상기 제1 격리 영역과 상기 제2 격리 영역의 가장자리들 사이에 있고 상기 가장자리들에 접촉해 있는 하위 핀(sub-fin);
    상기 하위 핀과 중첩하는 돌출 핀 - 상기 돌출 핀은 상기 제1 격리 영역과 상기 제2 격리 영역의 최상면들보다 높고, 상기 돌출 핀은 반도체 재료로 형성됨 - ;
    상기 하위 핀과 상기 돌출 핀 내로 연장되는 p웰 영역; 및
    상기 하위 핀 내에 일부분을 갖는 공동 주입 영역 - 상기 공동 주입 영역은 상기 벌크 반도체 기판의 NMOS 영역에서 형성되고, 상기 벌크 반도체 기판의 PMOS 영역에서는 형성되지 않음 -
    을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 공동 주입 영역의 최상면은 상기 하위 핀과 상기 돌출 핀 사이의 계면에 있는 것인 반도체 장치.
  8. 제6항에 있어서,
    상기 공동 주입 영역의 바닥면은 상기 제1 격리 영역과 상기 제2 격리 영역의 바닥면들과 동일한 높이에 있는 것인 반도체 장치.
  9. 제6항에 있어서,
    상기 공동 주입 영역의 바닥면은 상기 제1 격리 영역과 상기 제2 격리 영역의 바닥면들보다 낮고,
    상기 반도체 장치는,
    상기 p웰 영역의 바닥부와 접촉하는 바닥부를 가지는 n웰 영역
    을 더 포함하고,
    상기 공동 주입 영역은 상기 n웰 영역의 바닥부 내로 더 연장된 것인 반도체 장치.
  10. 제6항에 있어서,
    상기 공동 주입 영역 내에 있는 펀치 스루 방지 영역
    을 더 포함하는 반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220123130A1 (en) * 2020-10-19 2022-04-21 Texas Instruments Incorporated Implant blocking for a trench or finfet without an additional mask
US11450743B2 (en) * 2020-10-21 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor device with implantation of impurities at high temperature
US11784226B2 (en) * 2020-11-13 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor gate-all-around device having an anti-punch-through (APT) layer including carbon
US20230034803A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Contact Formation with Reduced Dopant Loss and Increased Dimensions

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100231765B1 (ko) * 1996-08-29 1999-11-15 쯔지 하루오 반도체장치의 제조방법
JP2014038898A (ja) * 2012-08-13 2014-02-27 Toshiba Corp 半導体装置
CN106449405A (zh) * 2015-08-12 2017-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7268052B1 (en) * 2003-09-24 2007-09-11 Cypress Semiconductor Corporation Method for reducing soft error rates of memory cells
KR100735627B1 (ko) 2004-12-30 2007-07-04 매그나칩 반도체 유한회사 반도체 소자의 게이트 구조 및 그 형성 방법
US20080023732A1 (en) 2006-07-28 2008-01-31 Felch Susan B Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions
US9269804B2 (en) * 2012-07-28 2016-02-23 Semiwise Limited Gate recessed FDSOI transistor with sandwich of active and etch control layers
DE102013104019B4 (de) * 2012-10-15 2015-02-12 Taiwan Semiconductor Mfg. Co., Ltd. Verfahren und Struktur zur Steigerung der Leistungsfähigkeit und der Minderung der NBTI (Negative Bias Temperature Instability) eines MOSFET
US9082698B1 (en) 2014-03-07 2015-07-14 Globalfoundries Inc. Methods to improve FinFet semiconductor device behavior using co-implantation under the channel region
US9543438B2 (en) * 2014-10-15 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact resistance reduction technique
KR102316220B1 (ko) 2014-11-14 2021-10-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
US11164746B2 (en) * 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100231765B1 (ko) * 1996-08-29 1999-11-15 쯔지 하루오 반도체장치의 제조방법
JP2014038898A (ja) * 2012-08-13 2014-02-27 Toshiba Corp 半導体装置
CN106449405A (zh) * 2015-08-12 2017-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

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