TWI536503B - 半導體裝置及靜態隨機存取記憶胞內電晶體之形成方法 - Google Patents

半導體裝置及靜態隨機存取記憶胞內電晶體之形成方法 Download PDF

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Description

半導體裝置及靜態隨機存取記憶胞內電晶體之形成方法
本發明係關於積體電路的製作，且特別是關於一種半導體裝置以及一種電晶體之形成方法。
臨界電壓(threshold voltage)為影響電晶體表現之多個重要特性之一。電晶體之臨界電壓通常受到其井摻雜濃度(well doping concentration)的影響。為了增加電晶體的臨界電壓，可增加井摻雜濃度(well doping concentration)，反之亦然。
然而，井摻雜濃度的增加遭遇了許多挑戰。舉例來說，鰭型場效電晶體(FinFET)具有作為其通道之數個半導體鰭狀物。隨著積體電路的持續微縮，此些半導體鰭狀物逐漸變得更為狹窄。當鰭型場效電晶體需要高臨界電壓時，便須於半導體鰭狀物內佈植更高劑量摻質以增加井摻雜濃度。由於鰭狀物變得更為狹窄，然而於後續熱製程中，眾多的佈植摻質便可能因擴散而消失，而殘留於最終結構中之井摻雜雜質(well doping impurity)便成為逐漸變小的部分。如此，便需要更重的雜質劑量。
然而，增加原本就已經很高的佈植劑量導致了高臨界電壓的變異情形。來自窄鰭狀物的雜質外逸(out-diffusion)情形受到多種因素的影響且具有高的變異性。於不同晶圓之間，且甚至是於同一晶圓上的不同鰭型場效電晶體之間，其外逸情形可能有顯著地變化。因此亦造成了鰭型場效電晶體之井摻雜濃度的結果產生變化。因此，最終之鰭型場效電晶體之臨界電壓將具有高度變異性。
依據一實施例，本發明提供了一種半導體裝置之形成方法，包括：同時於一第一主動區與一第二主動區上施行一第一井摻雜；形成一第一假閘極，覆蓋該第一主動區之一第一中央部；形成一第二假閘極，覆蓋該第二主動區之一第二中央部；移除該第一假閘極與該第二假閘極；於移除該第一假閘極與該第二假閘極之後，使用一遮罩遮蔽該第二主動區之該第二中央部；於該遮罩位於該第二中央部之上時，於該第一中央部上施行一第二井摻雜，其中於該第二井摻雜時，位於該第一中央部之相對側之該第一主動區之數個末端部係經過遮蔽的；於該第二井摻雜後，形成一第一閘極介電材料及一第一閘極電極於該第一中央部上，以形成一第一電晶體；以及形成一第二閘極介電材料及一第二閘極電極於該第二中央部上，以形成一第二電晶體。
依據另一實施例，本發明提供了一種靜態隨機存取記憶胞內電晶體之形成方法，包括：於一主動區上施行一第一井摻雜；於該第一井摻雜後，形成一假閘極，覆蓋該主動區 之一中央部，其中該主動區之該中央部之相對側之該主動區之數個末端部為露出的；形成一層間介電層於該主動區上，其中該層間介電層覆蓋了該些末端部；移除該假閘極，以於該層間介電層內形成一凹口；施行一第二井摻雜穿透該凹口，其中該主動區之該中央部係於該第二井摻雜中被摻雜；以及形成一閘極介電材料與一閘極電極於該凹口內，以形成該電晶體，其中該中央部形成了該電晶體之一通道區。
依據又一實施例，本發明提供了一種半導體裝置之形成方法，包括：於一第一半導體條狀物與一第二半導體條狀物上同時施行一第一井佈植，其中該第一半導體條狀物與該第二半導體條狀物係介於數個隔離區之間；凹陷該些隔離區，其中該第一半導體條狀物與該第二半導體條狀物之頂部分別形成了一第一半導體鰭狀物與一第二半導體鰭狀物；形成一第一假閘極與一第二假閘極，分別覆蓋該第一半導體鰭狀物與該第二半導體鰭狀物之一第一中央部與一第二中央部；形成一層間介電層，其中該層間介電層覆蓋該第一半導體鰭狀物與該第二半導體鰭狀物之數個末端部；移除該第一假閘極與該第二假閘極，以分別於該層間介電層內形成一第一凹口與一第二凹口；形成一罩幕，其中該罩幕覆蓋了該第二半導體鰭狀物之該第二中央部，且其中該第一半導體鰭狀物之該第一中央部係位於該罩幕內之一開口之下方；施行一第二井佈植於該第一中央部上，其中該第一井摻雜與該第二井摻雜導入了相同導電類型之雜質；以及於該第二井佈植之後，移除該罩幕。
為讓本發明之上述目的、特徵及優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
10‧‧‧靜態隨機存取記憶胞
20‧‧‧基板
22‧‧‧隔離區/淺溝槽隔離區
22A‧‧‧頂面
25‧‧‧佈值
29‧‧‧佈值
34‧‧‧層間介電層
40‧‧‧井摻雜
100‧‧‧區域
124‧‧‧半導體條狀物
126‧‧‧凹口
127‧‧‧井區
128‧‧‧半導體條狀物
128A‧‧‧頂面
130‧‧‧半導體鰭狀物
130A‧‧‧末端部
130B‧‧‧中央部/通道區
131‧‧‧抗擊穿區
132‧‧‧假閘極堆疊物
133‧‧‧假閘極介電材料
135‧‧‧假閘極堆疊物
136‧‧‧凹口
144‧‧‧閘極介電材料
146‧‧‧閘極電極
160‧‧‧鰭型場效電晶體
162‧‧‧源極與汲極矽化區
164‧‧‧接觸插拴
200‧‧‧區域
224‧‧‧半導體條狀物
226‧‧‧凹口
227‧‧‧井區
228‧‧‧半導體條狀物
228A‧‧‧頂面
230‧‧‧半導體鰭狀物
230A‧‧‧末端部
230B‧‧‧中央部/通道區
231‧‧‧抗擊穿區
232‧‧‧假閘極堆疊物
233‧‧‧假閘極介電材料
235‧‧‧假閘極閘極
236‧‧‧凹口
238‧‧‧遮罩
244‧‧‧閘極介電材料
246‧‧‧閘極電極
260‧‧‧鰭型場效電晶體
262‧‧‧源極與汲極矽化區
264‧‧‧接觸插拴
314‧‧‧主動區
316‧‧‧閘極電極
318‧‧‧閘極電極
320‧‧‧主動區
334‧‧‧主動區
336‧‧‧閘極電極
338‧‧‧閘極電極
340‧‧‧主動區
A、B‧‧‧資料節點
BL、BLB‧‧‧位元線
WL‧‧‧字元線
Vdd‧‧‧電壓節點
Vss‧‧‧電源供應節點
PG-1、PG-2‧‧‧傳送閘電晶體
PU-1、PU-2‧‧‧上拉電晶體
PD-1、PD-2‧‧‧下拉電晶體
第1圖為一電路圖，顯示了依據本發明之多個實施例之一種靜態隨機存取記憶胞(SRAM cell)；第2圖顯示了由依據本發明之多個實施例中之鰭型場效電晶體(FinFET)所形成之一靜態隨機存取記憶胞之一上視示意圖之一部；第3圖顯示了由依據本發明之多個實施例中之平坦型電晶體(planar transistor)所形成之一靜態隨機存取記憶胞之一上視示意圖之一部；第4-10、11A-11B、12、13A-13B圖為一系列立體圖與剖面圖，顯示了依據本發明之多個實施例中之鰭型場效電晶體於形成時之多個中間階段。
本發明提供了增加電晶體之臨界電壓之方法的多個實施例。並繪示了於一電晶體製作中之多個中間階段。以及討論了此些實施例之變化情形。於此些不同的圖式與相關實施例中，係使用相同標號以代表相同元件。於圖示之實施例中，討論了鰭型場效電晶體(FinFET)以及於靜態隨機存取記憶胞(SRAM cell)內之電晶體之數個範例以解說本發明之概念。然而，本發明之概念亦適用於形成包括邏輯裝置(logic device)、平坦型電晶體(planar transistor)及相似物之其他電晶體，但並 不以其為限。
第1圖為一電路圖，顯示了依據本發明之多個實施例之一種靜態隨機存取記憶胞(SRAM cell，下稱SRAM胞)10，此SRAM胞10包括了傳送閘電晶體(pass-gate transistor)PG-1與PG-2以及下拉電晶體(pull-down transistor)PD-1與PD-2，其為N型金氧半導體電晶體(NMOS transistor)。SRAM胞10更包括了上拉電晶體(pull-up transistor)PU-1與PU-2，其為P型金氧半導體電晶體(PMOS transistor)。此些傳送閘電晶體PG-1與PG-2之閘極(gate)係連結於一字元線WL，此字元線WL則決定了SRAM胞10的選擇與否。由此些上拉電晶體PU-1與PU-2以及此些下拉電晶體PD-1與PD-2所形成之鎖存(latch)情形則儲存了一位元(bit)，其中此位元之互補值(complementary value)則儲存於資料節點(data node)A與資料節點(data node)B之內。所儲存之位元則可透過位元線BL與BLB而寫入(write)至SRAM胞10內或自SRAM胞10處被讀取(read)。
此些上拉電晶體PU-1與PU-2的源極係連結於一電壓節點(voltage node)Vdd，其帶正電源供給電壓(及導線)Vdd。此些下拉電晶體PD-1與PD-2之源極係連結於一電源供應節點Vss，其更連結於一電源供應電壓/導線Vss(例如為一電性接地)。此上拉電晶體PU-1與下拉電晶體PD1之閘極(gate)係連結於上拉電晶體PU-2與下拉電晶體PD-2的汲極(drain)，其連結節點為資料節點A。此上拉電晶體PU-2與下拉電晶體PD-2的閘極係連結於上拉電晶體PU-1與下拉電晶體PD-1的汲極，其連結節點為資料節點B。傳送閘電晶體PG-1之一源極區或一汲極區(於 下文中稱為源極/汲極區)係連結於一位元線BL。而傳送閘電晶體PG-2之源極/汲極區則連結於一位元線BLB。
第2圖顯示了依據本發明之多個實施例之一SRAM胞10之一上視示意圖之一部。SRAM胞10的外部邊界係採用虛線繪示，此外部邊界形成了一長方形。基於清楚之目的，於第1圖內所顯示之多個節點(node)與接觸差栓(contact plugs)，例如為Vdd節點、Vss節點、BL節點、與BLB節點等，於第2圖內則並未繪示。閘極電極316與下方的主動區(一N型井區)320形成了一上拉電晶體PU-1，主動區320可為一鰭狀物基區域(fin-based region)。閘極電極316與下方的主動區(一P型井區)314更形成了一下拉電晶體PD-1，主動區314可為一鰭狀物基區域。閘極電極318與下方的主動區314形成了一傳送閘電晶體PG-1。閘極電極336與下方的主動區(一N型井區)340形成了一上拉電晶體PU-2。閘極電極336與下方的主動區(一P型井區)334更形成了一下拉電晶體PD-2。閘極電極338與下方的主動區334形成了一傳送閘電晶體PG-2。依據多個實施例，此些電晶體PG-1與PG-2、PU-1與PU-2、以及PD-1與PD-2可為一鰭型場效電晶體(FinFET)。
第3圖顯示了由依據本發明之多個其他實施例之由多個平坦型電晶體(planar transistor)所形成之一SRAM胞10之一上視示意圖之一部，其中數個電晶體PU-1、PU-2、PD-1、PD-2、及PG-2為平坦型電晶體。因此，主動區314、320、340、及334為平坦型主動區。再者，於第1圖內主動區314、320、340、及334係寬於第2圖內鰭型場效電晶體之主動區。
第4-10、11A-11B、12、13A-13B圖為一系列立體圖與剖面圖，顯示了依據本發明之多個實施例之鰭型場效電晶體(FinFET)160與260(第13A圖與第13B圖)的製作中之數個中間階段。此些鰭型場效電晶體160與260可做為如第2圖或第3圖內之PG-1、PG-2、PU-1、PU-2、PD-1、PD-2等任一裝置。第4圖繪示了一基板20之一立體圖，其為一晶圓之一部。基板20可為一半導體基板，其可包括一矽基板、一碳化矽基板、或由其他半導體材料所形成之一基板。基板20可經過P型或N型雜質之輕度摻雜。基板20包括位於區域100內之一第一部，以及位於一區域200內之一第二部。雖然並未顯示基板20之第一部與第二部之間的一部，此第一部與第二部係屬於連續一基板20。於後續討論之範例中，鰭型場效電晶體160與260(第13A圖與第13B圖)係為N型鰭型場效電晶體。然而，本發明之揭示情形亦適用於形成其內井區、源極區與汲極區分別具有為相反的導電類型之一P型鰭型場效電晶體。
接著，請參照第5圖，形成數個隔離區22，其自基板20之頂面延伸至基板20之內。此些隔離區22可為淺溝槽隔離區(STI region)，且於下文中將稱為淺溝槽隔離區22。此些淺溝槽隔離區22的形成可包括蝕刻半導體基板20以形成數個溝槽(未顯示)，以及於此些溝槽內填入介電材料以形成數個淺溝槽隔離區22。此些淺溝槽隔離區22可包括如氧化矽之介電材料，雖然亦可使用其他之介電材料。介於相鄰之淺溝槽隔離區22之間的基板部份於下文中稱為半導體條狀物(semiconductor strip)124與224。此些半導體條狀物124與224係分別位於區域 100與200內。此些半導體條狀物124與224之頂面與淺溝槽隔離區22之頂面大體相互水平，雖然其亦可具有不同高度。
依據部份實施例，施行如第6-7圖所示步驟以替換半導體條狀物124與224之材料，且以形成半導體條狀物128與228。於其他實施例中，則未施行上述替換步驟。請參照第6圖，至少部份地或大體全部地移除第5圖內之半導體條狀物124與224。如此，便可於淺溝槽隔離區22之間形成了數個凹口(recess)126與226。此些凹口126與226之底面可切齊於淺溝槽隔離區22之底面。或者，此些凹口126與226之底面可高於或低於淺溝槽隔離區22之底面。
接著施行一磊晶程序，以成長半導體材料於此些凹口126與226之內。所得到之結果如第7圖所示，其中磊晶半導體分別於區域100與200內形成了半導體條狀物128與228。接著施行一化學機械研磨(CMP)以平坦化此些半導體條狀物128與228之頂面以及此些淺溝槽隔離區22之頂面。此些半導體條狀物128與228可具有大於、大體等於或小於基板20晶格常數之一晶格常數，其可視最終之鰭型場效電晶體之期望導電形態而決定。再者，依照最終鰭型場效電晶體為P型或N型之型態，此些半導體條狀物128與228可包括矽鍺、碳化矽、純鍺或大體純的鍺、III-V族化合物半導體、II-VI族化合物半導體，或相似物。舉例來說，用於形成III-V族化合物半導體材料128與228之可能材料包括InAs、AlAs、GaAs、InP、GaN、InGaAa、InAlAs、GaSb、AlSb、AlP、GaP及相似物，但並不以其為限。
於部份實施例中，於上述磊晶與化學機械研磨之 後，可施行一佈值步驟25，此步驟稱為第一井摻雜(fist well doping)步驟。其結果為，可分別於區域100與200內形成井區(well region)127與227。井區127與227之底面可低於淺溝槽隔離區22的底面，雖然其亦可等同於或高於淺溝槽隔離區22的底面。於部份實施例中，第一井摻雜的施行藉由佈值如硼、銦或相似物之一P型摻雜而施行。佈值井區127與227之劑量可例如介於約1E12/平方公分-5E14/平方公分。於其他實施例中，此些半導體條狀物128與228係於磊晶時臨場地進行摻雜以施行此第一區摻雜。
於其他實施例中，可省略第6-7圖內之製程步驟，且不替換第5圖內之半導體條狀物124與224的材料。於此些實施例中，於後續討論中，第5圖內之半導體條狀物124與224係分別稱為半導體條狀物128與228。依據此些實施例之半導體條狀物128與228係由與半導體基板20之相同半導體材料所形成。再者，於此些實施例中，亦可施行此佈值步驟25以形成此些井區127與227。
請參照第8圖，藉由如蝕刻步驟以凹陷(recess)此些淺溝槽隔離區22。因此，剩餘之淺溝槽隔離區22的頂面22A係分別低於半導體條狀物128與228之頂面128A與228A。於下述描述中，位於頂面22A以上之半導體條狀物128與228的部分係分別稱為半導體鰭狀物(semiconductor fin)130與230。半導體鰭狀物130與230亦作為最終形成電晶體(於圖示範例中之鰭型場效電晶體)之主動區(active region)之用。
依據部份實施例，可施行額外之佈值步驟29，其 可包括來自於半導體鰭狀物130與230之相對側之斜角度佈值(tilt implantation)。其結果為，形成了抗擊穿區(anti-punch-through region，APR region)131與231。抗擊穿區131與231具有較半導體條狀物128與228之下方部為高的P型雜質濃度。抗擊穿區131與231係位於半導體條狀物128與228之內，且延伸至略低於淺溝槽隔離區22之頂面之位置處。於其他實施例中，可省略抗擊穿區131與231的形成。基於簡化目的，於後續圖示中，並未繪示有此些抗擊穿區131與231。
請參照第9圖，形成數個假閘極堆疊物(dummy gate stack)132與232。於部份實施例中，此些假閘極堆疊物132與232包括了假閘極電極135與235以及下方的假閘極介電材料133與233。此些假閘極電極135與235可包括如多晶矽之材料。此些假閘極堆疊物132與232的形成可包括：形成數個空白膜層(blank layers)、施行一化學機械研磨以平坦化此些空白膜層之頂面、以及圖案化此些坦覆膜層。此些坦覆膜層之剩餘部即為假閘極堆疊物132與232。假閘極堆疊物132與232係分別覆蓋了半導體鰭狀物130與230之中央部(middle portion)130B與230B。半導體鰭狀物130與230之相對末端部(opposite end portion)130A與230A並未被覆蓋。假閘極堆疊物132與232亦可具有大體垂直於半導體鰭狀物130與230之縱長方向之一縱長方向。
第10圖顯示了於層間介電層34形成後之一結構之一立體圖。此層間介電層34包括了如磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)或相似物之介電材料。可施行一 化學機械研磨以平坦化此層間介電層34以及假閘極堆疊物132與232之頂面。如此，末端部130A與130B係埋設於此層間介電層34之下。雖然未顯示於圖中，於形成層間介電層34之前，可於假閘極堆疊物132與232之相對側壁上形成一間隔物(spacer)，其中此間隔物(spacer)可由不同於層間介電層34以及假閘極堆疊物132與232之一材料所形成。
接著，請參照第11A圖與第11B圖，於一蝕刻步驟中至少部份地移除假閘極堆疊物132與232，以於層間介電層34內形成凹口(recess)136與236。此些凹口136與236係分別位於區域100與200內。第11A圖顯示了一立體圖，而第11B圖顯示了橫跨第11A圖內之線段11B-11B之一平面的剖面圖。
如第11B圖所示，此些鰭狀物之中央部130B與230B並未為層間介電層34所覆蓋。此些鰭狀物之末端部130A與230A則為層間介電層34所覆蓋。於部份實施例中，於第9圖所示之步驟中所形成之假閘極堆疊物132與232分別包括了假閘極介電層133與233。於此些實施例中，於蝕刻假閘極電極135與236(參見第10圖)時，可不移除假閘極介電材料133與233。於其他實施例中，於第9圖之形成步驟內，假閘極堆疊物132與232並不包括有假閘極介電材料，而於第11A圖與第11B圖所示步驟施行後露出此些鰭狀物之中央部130B與230B。
第12圖繪示了針對鰭狀物部130B施行之額外的井摻雜(well doping)40。於區域200內形成一遮罩(mask)238以使其免於接收到此額外之井摻雜40。遮罩238可由阻劑所形成，雖然其亦可由其他材料所形成。此井摻雜40可透過一離子佈值 步驟而施行。而於此佈值中，佈值了一P型摻質。其結果為，鰭狀物部130B可具有較鰭狀部230B為高之雜質濃度。此佈值之劑量可介於如約3E12/平方公分-3E14/平方公分。此佈值區可具有水平於、高於或低於半導體鰭狀物130底面之一底面，其係水平於淺溝槽隔離區22之頂面(參見第11A圖)。於此佈值之後，移除遮罩238。於此實施例中，當形成假閘極介電材料133與233後，經佈值之P型雜質穿透了假閘極介電材料133與233而抵達了鰭狀物之中央部130B。於此佈值後，亦移除假閘極介電材料133與233。
第13A圖與第13B圖繪示了替換閘極(replacement gates)的形成，其包括了閘極介電材料144與244以及閘極電極146與246。第13A圖繪示了平行於鰭型場效電晶體160與260之源極-汲極方向之平面的剖面圖。第13B圖顯示了垂直於鰭型場效電晶體160與260之源極-汲極方向之平面的剖面圖。
形成閘極介電層144與244與閘極電極146與246之的中間階段在此並未繪示，而僅於下文中簡單描述之。於形成製程中，閘極介電層(未顯示)係形成為位於凹口136與236(參見第11A圖與第11B圖)內以及位於半導體鰭狀物部130B與230B與層間介電層34上之一坦覆膜層(亦請參照第11A圖與第11B圖)。依據部份實施例，閘極介電層包括了氧化矽、氮化矽以及多重膜層。於其他實施例中，閘極介電層包括了高介電常數介電材料，於此些實施例中，閘極介電層可具有大於約7.0一介電常數(k value)，且可包括鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛之金屬氧化物及其組合物。閘極介電材料之形成方法可包括 分子束沈積(MBD)、原子層沈積(ALD)、電漿加強型化學氣相沈積(PECVD)或相似方法。接著，沈積一導電材料(未顯示)於閘極介電層之上，並填入於凹口136與236(請參照第11A圖)之剩餘部分中。此導電材料可包括一含金屬材料，例如為淡化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、其組合，或其多重膜層。於沈積此導電材料之後，施行一化學機械研磨以移除閘極介電材料及導電材料之過量部份，其過量部份係為高於層間介電層34之頂面之佈份。因此，導電材料與閘極介電材料之剩餘部份便分別形成了位於區域100與200之鰭型場效電晶體160與260內之替換閘極。
除了閘極介電材料44與閘極電極46的形成之外，第13A圖亦繪示了源極與汲極矽化區162與262以及源極/汲極接觸物164與264的形成。此形成製程可包括於層間介電層34內形成接觸開口(為接觸插拴164與264所佔據之處)以露出末端部130A與230A。此些末端部130A與230A可於一佈值步驟中穿透接觸開口而為N型摻雜所重度摻雜。接著施行一矽化(silicidation)步驟以矽化露出的末段部130A與230A，以形成源極/汲極矽化物區162與262。接著形成接觸插拴164與264以填滿開口。於最終之鰭型場效電晶體160與262中，末端部130與230形成了鰭型場效電晶體160與260之源極區與汲極區。於部份實施例中，並未形成用於鰭型場效電晶體160與260之口袋區(pocket regions)。
依據本發明之多個實施例之鰭型場效電晶體160與260可為如第2圖與第3圖所示內之任一裝置。於部份實施例 中，鰭型場效電晶體160之通道區(channel region)之形成包括兩個井摻雜步驟。第一井摻雜步驟25(參見第7圖)的施行係早於假閘極堆疊物132與232(參見第9圖與第10圖)之形成與移除之前。於第一井摻雜步驟中，係同時摻雜整個半導體鰭狀物130與230。而第二井摻雜步驟則施行於鰭型場效電晶體160之通道區130B(參見第13A圖)之上，但並未施行於鰭型場效電晶體260之通道區230B之上。基於第二井摻雜的施行，鰭型場效電晶體160可具有較高的井摻雜濃度，且因此具有較高的臨界電壓。由於第二井摻雜係於形成源極與汲極區之後施行，故第二井摻雜內之摻雜雜質所接受到的熱預算(thermal budget)為小的，且摻雜的雜質的外逸(out-diffusion)情形較不顯著。如此，可降低形成井區之摻雜量，且位於鰭型場效電晶體160井區內的剩餘雜質量仍為高的。再者，依據本發明之實施例，可採用相同製程以形成具有不同臨界電壓之鰭型場效電晶體160與260。
依據部份實施例，本發明提供了一種半導體裝置之形成方法，包括：同時於一第一主動區與一第二主動區上施行一第一井摻雜；形成一第一假閘極，覆蓋該第一主動區之一第一中央部；形成一第二假閘極，覆蓋該第二主動區之一第二中央部；移除該第一假閘極與該第二假閘極；於移除該第一假閘極與該第二假閘極之後，使用一遮罩遮蔽該第二主動區之該第二中央部；於該遮罩位於該第二中央部之上時，於該第一中央部上施行一第二井摻雜，其中於該第二井摻雜時，位於該第一中央部之相對側之該第一主動區之數個末端部係經過遮蔽的；於該第二井摻雜後，形成一第一閘極介電材料及一第一閘 極電極於該第一中央部上，以形成一第一電晶體；以及形成一第二閘極介電材料及一第二閘極電極於該第二中央部上，以形成一第二電晶體。
依據其他實施例，本發明提供了一種靜態隨機存取記憶胞內電晶體之形成方法，包括：於一主動區上施行一第一井摻雜；於該第一井摻雜後，形成一假閘極，覆蓋該主動區之一中央部，其中該主動區之該中央部之相對側之該主動區之數個末端部為露出的；形成一層間介電層於該主動區上，其中該層間介電層覆蓋了該些末端部；移除該假閘極，以於該層間介電層內形成一凹口；施行一第二井摻雜穿透該凹口，其中該主動區之該中央部係於該第二井摻雜中被摻雜；以及形成一閘極介電材料與一閘極電極於該凹口內，以形成該電晶體，其中該中央部形成了該電晶體之一通道區。
依據其他實施例，本發明提供了一種半導體裝置之形成方法，包括：於一第一半導體條狀物與一第二半導體條狀物上同時施行一第一井佈植，其中該第一半導體條狀物與該第二半導體條狀物係介於數個隔離區之間；凹陷該些隔離區，其中該第一半導體條狀物與該第二半導體條狀物之頂部分別形成了一第一半導體鰭狀物與一第二半導體鰭狀物；形成一第一假閘極與一第二假閘極，分別覆蓋該第一半導體鰭狀物與該第二半導體鰭狀物之一第一中央部與一第二中央部；形成一層間介電層，其中該層間介電層覆蓋該第一半導體鰭狀物與該第二半導體鰭狀物之數個末端部；移除該第一假閘極與該第二假閘極，以分別於該層間介電層內形成一第一凹口與一第二凹 口；形成一罩幕，其中該罩幕覆蓋了該第二半導體鰭狀物之該第二中央部，且其中該第一半導體鰭狀物之該第一中央部係位於該罩幕內之一開口之下方；施行一第二井佈植於該第一中央部上，其中該第一井摻雜與該第二井摻雜導入了相同導電類型之雜質；以及於該第二井佈植之後，移除該罩幕。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧基板
22‧‧‧隔離區/淺溝槽隔離區
34‧‧‧層間介電層
40‧‧‧井摻雜
100‧‧‧區域
127‧‧‧井區
130A‧‧‧末端部
130B‧‧‧中央部
133‧‧‧假閘極介電材料
136‧‧‧凹口
200‧‧‧區域
227‧‧‧井區
230‧‧‧半導體鰭狀物
230A‧‧‧末端部
230B‧‧‧中央部
233‧‧‧假閘極介電材料
238‧‧‧遮罩

Claims (10)

  1. 一種半導體裝置之形成方法，包括：同時於一第一主動區與一第二主動區上施行一第一井摻雜；形成一第一假閘極，覆蓋該第一主動區之一第一中央部；形成一第二假閘極，覆蓋該第二主動區之一第二中央部；移除該第一假閘極與該第二假閘極；於移除該第一假閘極與該第二假閘極之後，使用一遮罩遮蔽該第二主動區之該第二中央部；於該遮罩位於該第二中央部之上時，於該第一中央部上施行一第二井摻雜，其中於該第二井摻雜時，位於該第一中央部之相對側之該第一主動區之數個末端部係經過遮蔽的；於該第二井摻雜後，形成一第一閘極介電材料及一第一閘極電極於該第一中央部上，以形成一第一電晶體；以及形成一第二閘極介電材料及一第二閘極電極於該第二中央部上，以形成一第二電晶體。
  2. 如申請專利範圍第1項之半導體裝置之形成方法，其中該第一主動區與該第二主動區係分別位於數個隔離區之間，且其中該形成方法更包括：凹陷此些隔離區，其中位於該些隔離區之剩餘部分上之該第一主動區與該第二主動區的頂部形成了數個半導體鰭狀物，且其中該第一假閘極與該第二假閘極係分別形 成於該些半導體鰭狀物之數個側壁與頂面上。
  3. 如申請專利範圍第2項之半導體裝置之形成方法，更包括於形成該些半導體鰭狀物後，施行一佈植，以於該第一主動區與該第二主動區內形成數個抗擊穿區。
  4. 如申請專利範圍第1項之半導體裝置之形成方法，更包括形成一靜態隨機存取記憶胞，其中該第一電晶體係位於該靜態隨機存取記胞內。
  5. 如申請專利範圍第1項之半導體裝置之形成方法，其中於施行該第二井摻雜時，係遮蔽整個該第二主動區以免於接受該第二井摻雜。
  6. 一種靜態隨機存取記憶胞內電晶體之形成方法，包括：於一主動區上施行一第一井摻雜；於該第一井摻雜後，形成一假閘極，覆蓋該主動區之一中央部，其中該主動區之該中央部之相對側之該主動區之數個末端部為露出的；形成一層間介電層於該主動區上，其中該層間介電層覆蓋了該些末端部；移除該假閘極，以於該層間介電層內形成一凹口；施行一第二井摻雜穿透該凹口，其中該主動區之該中央部係於該第二井摻雜中被摻雜；以及形成一閘極介電材料與一閘極電極於該凹口內，以形成該電晶體，其中該中央部形成了該電晶體之一通道區。
  7. 如申請專利範圍第6項所述之方法，其中該電晶體為一鰭型場效電晶體，且其中該主動區包括一半導體鰭狀物。
  8. 如申請專利範圍第6項之方法，其中自施行該第一井摻雜至形成該電晶體之一源極接觸物與一汲極接觸物之後中，於該電晶體內並未形成有口袋區。
  9. 一種半導體裝置之形成方法，包括：於一第一半導體條狀物與一第二半導體條狀物上同時施行一第一井摻雜，其中該第一半導體條狀物與該第二半導體條狀物係介於數個隔離區之間；凹陷該些隔離區，其中該第一半導體條狀物與該第二半導體條狀物之頂部分別形成了一第一半導體鰭狀物與一第二半導體鰭狀物；形成一第一假閘極與一第二假閘極，分別覆蓋該第一半導體鰭狀物與該第二半導體鰭狀物之一第一中央部與一第二中央部；形成一層間介電層，其中該層間介電層覆蓋該第一半導體鰭狀物與該第二半導體鰭狀物之數個末端部；移除該第一假閘極與該第二假閘極，以分別於該層間介電層內形成一第一凹口與一第二凹口；形成一罩幕，其中該罩幕覆蓋了該第二半導體鰭狀物之該第二中央部，且其中該第一半導體鰭狀物之該第一中央部係位於該罩幕內之一開口之下方；施行一第二井摻雜於該第一中央部上，其中該第一井摻雜與該第二井摻雜導入了相同導電類型之雜質；以及於該第二井摻雜之後，移除該罩幕。
  10. 如申請專利範圍第9項之半導體裝置之形成方法，於移 除該罩幕後，更包括：形成一第一閘極介電材料與一第一閘極電極於該第一中央部上及於該第一凹口內，以形成一第一鰭型場效電晶體；以及形成一第二閘極介電材料與一第二閘極電極於該第二中央部上及於該第二凹口內，以形成一第二鰭型場效電晶體。
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