JP2002539637A - フローティングゲート電界効果型トランジスタの製造方法 - Google Patents
フローティングゲート電界効果型トランジスタの製造方法Info
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Abstract
(57)【要約】
不揮発性メモリＦＥＴを有する半導体装置の製造方法において、第１導電型の能動領域４を半導体本体１の表面２に規定し、能動領域４上にパターン化層６，７を形成し、パターン化層を、半導体本体１における第２導電型のソース領域11及びドレイン領域12の形成中にマスクとして作用するダミーゲートとする。次に、パターン化層を被覆するのに充分に厚い誘電体層14を設け、誘電体層を、パターン化層が露出されるまで、厚さの一部分に亙ってＣＭＰのような材料除去処理により除去する。次の工程で、パターン化層を除去し、誘電体層14中に凹所15を形成する。凹所内に、フローティングゲート誘電体19を形成する第１絶縁層18を被着し、これに第１導電層20を被着して誘電体層14の凹所を充填し、第１導電層を、マスクを用いたエッチングによりフローティングゲート21に整形する。フローティングゲート21は、半導体本体１の表面２に対しほぼ平行なほぼ平坦な表面部分22と、半導体本体１の表面２に対しほぼ垂直な側壁部分23とを有するＴ字状とする。次の工程で、フローティングゲート21を、中間ゲート誘電体25を形成する第２絶縁層24により被覆し、第２絶縁層に第２導電層26を被着し、第２導電層を重なり制御ゲート27に整形する。重なり制御ゲートは、フローティングゲート21のほぼ平坦な表面部分22と容量的に結合されているとともに、メモリＦＥＴのソース領域11及びドレイン領域12に隣接しているフローティングゲート21の少なくとも側壁部分23とも容量的に結合されている。
Description
【０００１】 本発明は、半導体装置の半導体本体にその表面で不揮発性メモリ素子が設けら
れ、この不揮発性メモリ素子は、重なり制御ゲートとチャネル領域との間に位置
するフローティングゲートを有し、チャネル領域は半導体本体中に位置するとと
もにソース領域とドレイン領域との間に延在している当該半導体装置の製造方法
であって、この方法によって、表面に隣接する第１導電型の能動領域を半導体本
体内に規定し、フローティングゲート誘電体を設け、このフローティングゲート
誘電体にフローティングゲートを被着し、このフローティングゲートは、半導体
本体の表面に対しほぼ平行に延在するほぼ平坦な表面部分と、半導体本体の表面
に対しほぼ垂直に延在する側壁部分とを有するようにし、このフローティングゲ
ートに中間ゲート誘電体を設け、この中間ゲート誘電体に前記重なり制御ゲート
を被着し、この重なり制御ゲートをフローティングゲートのほぼ平坦な表面部分
と容量的に結合させるとともに、ソース領域及びドレイン領域に隣接して位置す
るフローティングゲートの少なくとも側壁部分とも容量的に結合させる半導体装
置の製造方法に関するものである。
れ、この不揮発性メモリ素子は、重なり制御ゲートとチャネル領域との間に位置
するフローティングゲートを有し、チャネル領域は半導体本体中に位置するとと
もにソース領域とドレイン領域との間に延在している当該半導体装置の製造方法
であって、この方法によって、表面に隣接する第１導電型の能動領域を半導体本
体内に規定し、フローティングゲート誘電体を設け、このフローティングゲート
誘電体にフローティングゲートを被着し、このフローティングゲートは、半導体
本体の表面に対しほぼ平行に延在するほぼ平坦な表面部分と、半導体本体の表面
に対しほぼ垂直に延在する側壁部分とを有するようにし、このフローティングゲ
ートに中間ゲート誘電体を設け、この中間ゲート誘電体に前記重なり制御ゲート
を被着し、この重なり制御ゲートをフローティングゲートのほぼ平坦な表面部分
と容量的に結合させるとともに、ソース領域及びドレイン領域に隣接して位置す
るフローティングゲートの少なくとも側壁部分とも容量的に結合させる半導体装
置の製造方法に関するものである。
【０００２】 上述した種類の半導体装置の製造方法は米国特許第 5,395,778号明細書に記載
されており、既知である。この既知の方法では、半導体本体の能動領域に、フロ
ーティングゲートを形成する第１絶縁層を設け、この第１絶縁層にシリコン層を
被着し、このシリコン層からフローティングゲートを形成している。このフロー
ティングゲートの形成後、ソース領域及びドレイン領域を半導体本体中に設け、
中間ゲート誘電体を形成する第２絶縁層を被着している。次の工程で、導電層を
被着し、この導電層から重なり制御ゲートを形成し、この重なり制御ゲートを、
フローティングゲートのほぼ平坦な表面部分と容量的に結合させているのみなら
ず、ソース領域及びドレイン領域に隣接して位置するフローティングゲートの少
なくとも側壁部分とも容量的に結合させている。 この既知の方法には、少なくともソース領域及びドレイン領域に隣接する個所
で、中間ゲート誘電体を形成する第２絶縁層によって被覆された、フローティン
グゲート誘電体を形成する第１絶縁層の積層体によってのみ重なり制御ゲートが
半導体本体から絶縁されているだけであるという欠点がある。従って、メモリ素
子の動作中、重なり制御ゲートと、半導体本体中のソース領域及びドレイン領域
との間に寄生容量が導入され、この寄生容量がメモリ素子の電源電圧を不所望に
増大させる。
されており、既知である。この既知の方法では、半導体本体の能動領域に、フロ
ーティングゲートを形成する第１絶縁層を設け、この第１絶縁層にシリコン層を
被着し、このシリコン層からフローティングゲートを形成している。このフロー
ティングゲートの形成後、ソース領域及びドレイン領域を半導体本体中に設け、
中間ゲート誘電体を形成する第２絶縁層を被着している。次の工程で、導電層を
被着し、この導電層から重なり制御ゲートを形成し、この重なり制御ゲートを、
フローティングゲートのほぼ平坦な表面部分と容量的に結合させているのみなら
ず、ソース領域及びドレイン領域に隣接して位置するフローティングゲートの少
なくとも側壁部分とも容量的に結合させている。 この既知の方法には、少なくともソース領域及びドレイン領域に隣接する個所
で、中間ゲート誘電体を形成する第２絶縁層によって被覆された、フローティン
グゲート誘電体を形成する第１絶縁層の積層体によってのみ重なり制御ゲートが
半導体本体から絶縁されているだけであるという欠点がある。従って、メモリ素
子の動作中、重なり制御ゲートと、半導体本体中のソース領域及びドレイン領域
との間に寄生容量が導入され、この寄生容量がメモリ素子の電源電圧を不所望に
増大させる。
【０００３】 本発明の目的は、重なり制御ゲートと半導体本体との間の寄生容量の導入を無
くし、従って、メモリ素子の電源電圧の増大を回避した、頭書に記載さた種類の
半導体装置の製造方法を提供せんとするにある。
くし、従って、メモリ素子の電源電圧の増大を回避した、頭書に記載さた種類の
半導体装置の製造方法を提供せんとするにある。
【０００４】 本発明によれば、能動領域を規定した後、半導体本体中に第２導電型のソース
領域及びドレイン領域を形成する際にマスクとして作用するパターン化層を被着
し、その後このパターン化層を被覆するのに充分な厚さの誘電体層を設け、材料
除去処理により、前記パターン化層が露出されるまで前記誘電体層をその厚さの
一部に亙って除去し、このパターン化層を除去し、これにより前記誘電体層に凹
所を形成し、この凹所内に、メモリ素子のフローティングゲート誘電体を形成す
る第１絶縁層を設け、この第１絶縁層に、前記誘電体層内の前記凹所を充填する
第１導電層を被着し、この第１導電層を、マスクを用いたエッチングによりフロ
ーティングゲートに整形し、このフローティングゲートを、メモリ素子の中間ゲ
ート誘電体を形成する第２絶縁層により被覆し、この第２絶縁層に第２導電層を
被着し、この第２導電層を重なり制御ゲートに整形することにより、上述した目
的を達成する。
領域及びドレイン領域を形成する際にマスクとして作用するパターン化層を被着
し、その後このパターン化層を被覆するのに充分な厚さの誘電体層を設け、材料
除去処理により、前記パターン化層が露出されるまで前記誘電体層をその厚さの
一部に亙って除去し、このパターン化層を除去し、これにより前記誘電体層に凹
所を形成し、この凹所内に、メモリ素子のフローティングゲート誘電体を形成す
る第１絶縁層を設け、この第１絶縁層に、前記誘電体層内の前記凹所を充填する
第１導電層を被着し、この第１導電層を、マスクを用いたエッチングによりフロ
ーティングゲートに整形し、このフローティングゲートを、メモリ素子の中間ゲ
ート誘電体を形成する第２絶縁層により被覆し、この第２絶縁層に第２導電層を
被着し、この第２導電層を重なり制御ゲートに整形することにより、上述した目
的を達成する。
【０００５】 本発明による上述した手段によれば、ソース領域及びドレイン領域に隣接して
位置するフローティングゲートの少なくとも側壁部分と容量的に結合された重な
り制御ゲートを有する不揮発性メモリ素子であって、この重なり制御ゲートを半
導体本体から絶縁する積層体の厚さを、不揮発性メモリ素子のフローティングゲ
ート誘電体を形成する第１絶縁層及び中間ゲート誘電体を形成する第２絶縁層の
厚さに比べて厚い厚さの誘電体層により増大させた当該不揮発性メモリ素子を製
造しうる。このようにすることにより、重なり制御ゲートと半導体本体との間の
寄生容量の導入が防止され、従って、電源電圧の増大が回避される。
位置するフローティングゲートの少なくとも側壁部分と容量的に結合された重な
り制御ゲートを有する不揮発性メモリ素子であって、この重なり制御ゲートを半
導体本体から絶縁する積層体の厚さを、不揮発性メモリ素子のフローティングゲ
ート誘電体を形成する第１絶縁層及び中間ゲート誘電体を形成する第２絶縁層の
厚さに比べて厚い厚さの誘電体層により増大させた当該不揮発性メモリ素子を製
造しうる。このようにすることにより、重なり制御ゲートと半導体本体との間の
寄生容量の導入が防止され、従って、電源電圧の増大が回避される。
【０００６】 能動領域の規定後、ソース領域及びドレイン領域の後の形成中にマスクとして
用いるパターン化層を被着する。パターン化層を除去する前に、このパターン化
層を被覆するのに充分な厚さの比較的厚肉の誘電体層を被着する。その後、パタ
ーン化層が露出されるまで、この誘電体層を例えば、化学‐機械的な研摩（ＣＭ
Ｐ）によりその厚さの一部に亙って除去し、このパターン化層を選択エッチング
により除去し、これにより誘電体層中に凹所を形成する。このパターン化層の除
去後、好ましくは半導体本体を汚染から保護するためにこの半導体本体の表面に
被着しておいた、例えば、酸化シリコンより成る表面層を除去するために、ディ
ップ（浸潤）エッチングを行なうことができる。メモリ素子のフローティングゲ
ートを形成する第１絶縁層を被着し、この第１絶縁層に、誘電体層中の凹所を充
填する第１導電層を被着する。次に、マスクを用いたエッチングにより、第１導
電層をメモリ素子のフローティングゲートに整形する。このフローティングゲー
トは、半導体本体の表面に対しほぼ平行に延在するほぼ平坦な表面部分と、半導
体本体の表面に対しほぼ垂直に延在する側壁部分とを有する。次に、メモリ素子
の中間ゲート誘電体を形成する第２絶縁層を被着し、この第２絶縁層に第２導電
層を被着し、マスクを用いたエッチングによりこの第２導電層をメモリ素子の重
なり制御ゲートに整形する。この重なり制御ゲートは、フローティングゲートの
ほぼ平坦な表面部分と容量的に結合されているばかりではなく、ソース領域及び
ドレイン領域に隣接して位置するフローティングゲートの少なくとも側壁部分と
も容量的に結合されている。重なり制御ゲートのエッチングに際し用いたのと同
じマスクを用いて、第２絶縁層及び第１絶縁層を追加的に除去するのは必ずしも
必要ではないが、第２絶縁層及び第１絶縁層の双方又はいずれか一方に対して高
誘電率の材料が被着されている場合には、このようにするのが有利である。
用いるパターン化層を被着する。パターン化層を除去する前に、このパターン化
層を被覆するのに充分な厚さの比較的厚肉の誘電体層を被着する。その後、パタ
ーン化層が露出されるまで、この誘電体層を例えば、化学‐機械的な研摩（ＣＭ
Ｐ）によりその厚さの一部に亙って除去し、このパターン化層を選択エッチング
により除去し、これにより誘電体層中に凹所を形成する。このパターン化層の除
去後、好ましくは半導体本体を汚染から保護するためにこの半導体本体の表面に
被着しておいた、例えば、酸化シリコンより成る表面層を除去するために、ディ
ップ（浸潤）エッチングを行なうことができる。メモリ素子のフローティングゲ
ートを形成する第１絶縁層を被着し、この第１絶縁層に、誘電体層中の凹所を充
填する第１導電層を被着する。次に、マスクを用いたエッチングにより、第１導
電層をメモリ素子のフローティングゲートに整形する。このフローティングゲー
トは、半導体本体の表面に対しほぼ平行に延在するほぼ平坦な表面部分と、半導
体本体の表面に対しほぼ垂直に延在する側壁部分とを有する。次に、メモリ素子
の中間ゲート誘電体を形成する第２絶縁層を被着し、この第２絶縁層に第２導電
層を被着し、マスクを用いたエッチングによりこの第２導電層をメモリ素子の重
なり制御ゲートに整形する。この重なり制御ゲートは、フローティングゲートの
ほぼ平坦な表面部分と容量的に結合されているばかりではなく、ソース領域及び
ドレイン領域に隣接して位置するフローティングゲートの少なくとも側壁部分と
も容量的に結合されている。重なり制御ゲートのエッチングに際し用いたのと同
じマスクを用いて、第２絶縁層及び第１絶縁層を追加的に除去するのは必ずしも
必要ではないが、第２絶縁層及び第１絶縁層の双方又はいずれか一方に対して高
誘電率の材料が被着されている場合には、このようにするのが有利である。
【０００７】 フローティングゲートと重なり制御ゲートとの間の容量結合を大きくするため
には、第１導電層をフローティングゲートにエッチングする際に特大のマスクを
用いるのが有利である。このようにすることにより、フローティングゲートの導
電材料が、第１絶縁層が被覆された誘電体層上で、少なくともソース領域及びド
レイン領域の方向で凹所をかなり越えて延びる。
には、第１導電層をフローティングゲートにエッチングする際に特大のマスクを
用いるのが有利である。このようにすることにより、フローティングゲートの導
電材料が、第１絶縁層が被覆された誘電体層上で、少なくともソース領域及びド
レイン領域の方向で凹所をかなり越えて延びる。
【０００８】 チャネル長が約２μｍよりも短いＭＯＳ装置の場合、短チャネル効果が装置の
動作に関して重要な役割を奏するようになる。通常、半導体本体の表面に隣接す
る能動領域の規定後で、半導体本体の全表面を被覆するゲート酸化物層の被着後
に、短チャネル効果を抑圧する不純物が導入される。このようにすると、導入さ
れた不純物は、チャネル領域上のみではなく全能動領域上で横方向に分布され、
半導体本体の表面に隣接する領域にソース及びドレイン領域を後に形成するため
にカウンタードーピングが必要となる。
動作に関して重要な役割を奏するようになる。通常、半導体本体の表面に隣接す
る能動領域の規定後で、半導体本体の全表面を被覆するゲート酸化物層の被着後
に、短チャネル効果を抑圧する不純物が導入される。このようにすると、導入さ
れた不純物は、チャネル領域上のみではなく全能動領域上で横方向に分布され、
半導体本体の表面に隣接する領域にソース及びドレイン領域を後に形成するため
にカウンタードーピングが必要となる。
【０００９】 ソース領域及びドレイン領域を形成するためのカウンタードーピングの必要性
を回避するには、誘電体層をマスクとして用いて、自己整合法で、上述した不純
物を凹所を介して半導体本体のチャネル領域内に局部的に導入するのが有利であ
る。
を回避するには、誘電体層をマスクとして用いて、自己整合法で、上述した不純
物を凹所を介して半導体本体のチャネル領域内に局部的に導入するのが有利であ
る。
【００１０】 不純物は、一般には２段階の拡散処理により半導体本体のチャネル領域内に導
入することができる。まず最初、不純物を、気相堆積工程により、又は所望の不
純物を含む層を半導体本体の表面に被覆することによりこの表面上又はその付近
に位置させる。これに続いて、不純物を拡散により半導体本体中に更にドライブ
インさせるために、アニーリング処理を行なう。拡散処理の代りにイオン注入を
行なうこともできる。所望の不純物はまず最初にイオン化され、次に、電界又は
磁界により代表的に１〜５００ＫｅＶの範囲内の高エネルギーに加速される。加
速された高エネルギーイオンのビームが半導体本体の表面に当り、その露出領域
に侵入する。この侵入は代表的に表面下１μｍよりも少なく、イオン注入中、結
晶格子にかなりの損傷を与える。従って、結晶格子にもたらされる損傷を回復さ
せるとともに注入された不純物を活性化するために、アニーリング処理が必要と
なる。
入することができる。まず最初、不純物を、気相堆積工程により、又は所望の不
純物を含む層を半導体本体の表面に被覆することによりこの表面上又はその付近
に位置させる。これに続いて、不純物を拡散により半導体本体中に更にドライブ
インさせるために、アニーリング処理を行なう。拡散処理の代りにイオン注入を
行なうこともできる。所望の不純物はまず最初にイオン化され、次に、電界又は
磁界により代表的に１〜５００ＫｅＶの範囲内の高エネルギーに加速される。加
速された高エネルギーイオンのビームが半導体本体の表面に当り、その露出領域
に侵入する。この侵入は代表的に表面下１μｍよりも少なく、イオン注入中、結
晶格子にかなりの損傷を与える。従って、結晶格子にもたらされる損傷を回復さ
せるとともに注入された不純物を活性化するために、アニーリング処理が必要と
なる。
【００１１】 イオン注入は、半導体本体中に導入される不純物の数を正確に制御する能力が
ある為、拡散よりも好ましい。更に、イオン注入は、拡散によるよりも横方向分
布を少なくして不純物を半導体本体中に導入する為、寸法の小さい半導体装置を
製造しうるようにする。
ある為、拡散よりも好ましい。更に、イオン注入は、拡散によるよりも横方向分
布を少なくして不純物を半導体本体中に導入する為、寸法の小さい半導体装置を
製造しうるようにする。
【００１２】 前述したように、チャネル長が約２μｍよりも短いＭＯＳ装置の場合、短チャ
ネル効果が装置の動作に関して重要な役割を奏するようになる。特に、パンチス
ルー及び短チャネルしきい値電圧シフトとして知られた短チャネル効果が主要な
ものとなる。
ネル効果が装置の動作に関して重要な役割を奏するようになる。特に、パンチス
ルー及び短チャネルしきい値電圧シフトとして知られた短チャネル効果が主要な
ものとなる。
【００１３】 パンチスルーは、ソース領域及びドレイン領域の空乏領域の侵入と関連する現
象である。すなわち、チャネル長が短くなってもチャネル領域のドーピングが一
定に保たれている場合には、チャネルが短くなるにつれ、空乏領域のエッジが互
いに接近する。チャネル長がソース領域及びドレイン領域の空乏領域の幅の合計
にほぼ等しくなると、パンチスルーが生じる。
象である。すなわち、チャネル長が短くなってもチャネル領域のドーピングが一
定に保たれている場合には、チャネルが短くなるにつれ、空乏領域のエッジが互
いに接近する。チャネル長がソース領域及びドレイン領域の空乏領域の幅の合計
にほぼ等しくなると、パンチスルーが生じる。
【００１４】 チャネル長が約２μｍよりも短くなると、しきい値電圧はチャネルが長い場合
のしきい値電圧の値よりも低い値にシフトするということを、実験により確かめ
た。この効果は短チャネルしきい値電圧シフトと称されている。ソース領域及び
ドレイン領域によって誘起される、ゲートの下側のチャネル領域内の空乏電荷の
割合は、長チャネル装置にとって無意味なものであるが、チャネル長がソース及
びドレイン領域の空乏領域の幅の合計に近い短チャネル装置にとっては重大とな
る。従って、反転を生ぜしめるのに電荷を少なくする必要があり、しきい値電圧
が減少される。
のしきい値電圧の値よりも低い値にシフトするということを、実験により確かめ
た。この効果は短チャネルしきい値電圧シフトと称されている。ソース領域及び
ドレイン領域によって誘起される、ゲートの下側のチャネル領域内の空乏電荷の
割合は、長チャネル装置にとって無意味なものであるが、チャネル長がソース及
びドレイン領域の空乏領域の幅の合計に近い短チャネル装置にとっては重大とな
る。従って、反転を生ぜしめるのに電荷を少なくする必要があり、しきい値電圧
が減少される。
【００１５】 上述した根拠に基づいて、短チャネルメモリ素子のチャネル領域に、しきい値
電圧補正及びパンチスルー抑圧のための不純物領域を設けるのが有利である。こ
れらの効果を達成させるためには、一般に、フローティングゲートの下側のチャ
ネル領域内の半導体本体のドーピング量を増大させる必要がある。しきい値電圧
補正及びパンチスルー抑圧の双方又はいずれか一方のための不純物は、半導体本
体の表面に対しほぼ垂直な方向でチャネル領域内に注入することができる。しか
し、結晶方向及び結晶面に沿う不純物のチャネリングを防止するためには、注入
に先立って半導体本体を傾けることにより、不純物を半導体本体の表面の法線に
対し数度、例えば、７度の僅かな角度でチャネル領域内に注入するのが有利であ
る。パンチスルー抑圧のための不純物は一般に、しきい値電圧の増大にもつなが
る。
電圧補正及びパンチスルー抑圧のための不純物領域を設けるのが有利である。こ
れらの効果を達成させるためには、一般に、フローティングゲートの下側のチャ
ネル領域内の半導体本体のドーピング量を増大させる必要がある。しきい値電圧
補正及びパンチスルー抑圧の双方又はいずれか一方のための不純物は、半導体本
体の表面に対しほぼ垂直な方向でチャネル領域内に注入することができる。しか
し、結晶方向及び結晶面に沿う不純物のチャネリングを防止するためには、注入
に先立って半導体本体を傾けることにより、不純物を半導体本体の表面の法線に
対し数度、例えば、７度の僅かな角度でチャネル領域内に注入するのが有利であ
る。パンチスルー抑圧のための不純物は一般に、しきい値電圧の増大にもつなが
る。
【００１６】 不揮発性メモリ素子の更なる改善は、ポケット打込みとしても既知のいわゆる
ハロー（halo）打込みにより達成することができ、その結果、ホットキャリアの
発生が一層有効なものとなり、従って、メモリ素子のプログラム速度を速める。
この目的のために、不純物を半導体本体の表面の法線に対し鋭角でメモリ素子の
チャネル領域内に注入するのが有利である。不純物をチャネル領域内に注入しう
る最大角度は誘電体層における凹所の縦横比に依存する。
ハロー（halo）打込みにより達成することができ、その結果、ホットキャリアの
発生が一層有効なものとなり、従って、メモリ素子のプログラム速度を速める。
この目的のために、不純物を半導体本体の表面の法線に対し鋭角でメモリ素子の
チャネル領域内に注入するのが有利である。不純物をチャネル領域内に注入しう
る最大角度は誘電体層における凹所の縦横比に依存する。
【００１７】 メモリ素子のソース領域及びドレイン領域の形成中マスクとして用いるパター
ン化層は、例えば窒化シリコン又は酸化アルミニウムを有するように被着させる
ことができる。しかし、処理の流れを通常のＣＭＯＳ処理に合わせるためには、
パターン化層を、シリコンを有するように被着するのが有利である。この点で、
多結晶シリコン、可能ならば非晶質シリコン、又はGex Si1-x を用いることがで
きる。ここに、ゲルマニウムの割合ｘは０及び１間の範囲内にある。
ン化層は、例えば窒化シリコン又は酸化アルミニウムを有するように被着させる
ことができる。しかし、処理の流れを通常のＣＭＯＳ処理に合わせるためには、
パターン化層を、シリコンを有するように被着するのが有利である。この点で、
多結晶シリコン、可能ならば非晶質シリコン、又はGex Si1-x を用いることがで
きる。ここに、ゲルマニウムの割合ｘは０及び１間の範囲内にある。
【００１８】 誘電体層の化学‐機械的な研摩（ＣＭＰ）を停止させる瞬時は、パターン化層
がシリコンより成る場合には、一層重要となる。ＣＭＰ処理があまりにも早く停
止されると、酸化物の残留物がパターン化層上に残り、これがパターン化層の後
の除去を妨げる。ＣＭＰ処理があまりにも長く行なわれると、後の処理工程で設
ける予定のフローティングゲートの高さの規定に悪影響を及ぼす。この高さ規定
の処理を改善するためには、パターン化層を、シリコンを有する第１副層と、そ
の上面上の第２副層とより成る二重層として被着し、前記第２副層は、シリコン
よりも材料除去処理に対する抵抗が大きく、誘電体層に対して選択的にエッチン
グしうる材料を以て構成するのが好ましい。従って、第２副層は、誘電体層の除
去中エッチングストッパ層として作用する。この点で、第２副層として窒化シリ
コンを被着し、誘電体層として酸化シリコンを被着するのが有利である。或いは
また、窒化シリコンの代りに酸化アルミニウムを用いるか、又は酸化シリコンの
代りにＢＰＳＧ（ホウリンケイ酸塩ガラス）を用いるか、又はこれらの双方を行
なうことができる。
がシリコンより成る場合には、一層重要となる。ＣＭＰ処理があまりにも早く停
止されると、酸化物の残留物がパターン化層上に残り、これがパターン化層の後
の除去を妨げる。ＣＭＰ処理があまりにも長く行なわれると、後の処理工程で設
ける予定のフローティングゲートの高さの規定に悪影響を及ぼす。この高さ規定
の処理を改善するためには、パターン化層を、シリコンを有する第１副層と、そ
の上面上の第２副層とより成る二重層として被着し、前記第２副層は、シリコン
よりも材料除去処理に対する抵抗が大きく、誘電体層に対して選択的にエッチン
グしうる材料を以て構成するのが好ましい。従って、第２副層は、誘電体層の除
去中エッチングストッパ層として作用する。この点で、第２副層として窒化シリ
コンを被着し、誘電体層として酸化シリコンを被着するのが有利である。或いは
また、窒化シリコンの代りに酸化アルミニウムを用いるか、又は酸化シリコンの
代りにＢＰＳＧ（ホウリンケイ酸塩ガラス）を用いるか、又はこれらの双方を行
なうことができる。
【００１９】 不揮発性メモリ素子の制御ゲート及びフローティングゲートの双方又はいずれ
か一方、従って、第２導電層及び第１導電層の双方又はいずれか一方は、通常の
多結晶シリコンの代りに金属を有するように被着するのが有利である。金属は、
多結晶シリコンと相違して、その抵抗値が比較的低く、不所望な空乏効果を被ら
ない。この点で、アルミニウム、タングステン、銅又はモリブデンのような低抵
抗金属を被着するのが有利である。金属を用いる場合、第２導電層及び第１導電
層の双方又はいずれか一方は、接着層及び障壁層の双方又はいずれか一方として
作用する層の上面上に、金属を有する層を設けたものより成る二重層として被着
するのが好適である。この点で、チタニウム（Ti）を接着層として、窒化チタニ
ウム（TiＮ）又はタングステンチタニウム（TiＷ）を障壁層として被着すること
ができる。
か一方、従って、第２導電層及び第１導電層の双方又はいずれか一方は、通常の
多結晶シリコンの代りに金属を有するように被着するのが有利である。金属は、
多結晶シリコンと相違して、その抵抗値が比較的低く、不所望な空乏効果を被ら
ない。この点で、アルミニウム、タングステン、銅又はモリブデンのような低抵
抗金属を被着するのが有利である。金属を用いる場合、第２導電層及び第１導電
層の双方又はいずれか一方は、接着層及び障壁層の双方又はいずれか一方として
作用する層の上面上に、金属を有する層を設けたものより成る二重層として被着
するのが好適である。この点で、チタニウム（Ti）を接着層として、窒化チタニ
ウム（TiＮ）又はタングステンチタニウム（TiＷ）を障壁層として被着すること
ができる。
【００２０】 不揮発性メモリ素子の性能を改善するために、このメモリ素子の中間ゲート誘
電体及びフローティングゲート誘電体の双方又はいずれか一方として、従って、
第２絶縁層及び第１絶縁層の双方又はいずれか一方として、酸化シリコンの誘電
率(ε≒４)よりも高い誘電率を有する誘電体材料を被着するのが有利である。こ
の点で、酸化タンタル（Ta2 Ｏ5 ；ε≒２０〜２５）、酸化アルミニウム（Al2 Ｏ3 ；ε≒１０）、又は窒化シリコン（Si3 Ｎ4 ；ε≒７）を被着するのが有利
である。その理由は、これらの材料は化学蒸着法（ＣＶＤ）により均一に且つ再
現可能に堆積しうる為である。
電体及びフローティングゲート誘電体の双方又はいずれか一方として、従って、
第２絶縁層及び第１絶縁層の双方又はいずれか一方として、酸化シリコンの誘電
率(ε≒４)よりも高い誘電率を有する誘電体材料を被着するのが有利である。こ
の点で、酸化タンタル（Ta2 Ｏ5 ；ε≒２０〜２５）、酸化アルミニウム（Al2 Ｏ3 ；ε≒１０）、又は窒化シリコン（Si3 Ｎ4 ；ε≒７）を被着するのが有利
である。その理由は、これらの材料は化学蒸着法（ＣＶＤ）により均一に且つ再
現可能に堆積しうる為である。
【００２１】 本発明の上述した観点及びその他の観点は、図面に示す実施例に関する以下の
説明から明らかとなるであろう。 以後、１つのＭＯＳ不揮発性メモリ素子に基づいて本発明を示すも、本発明は
ＥＰＲＯＭ（Erasable Programmable Read-Only Memory：消去可能なプログラマ
ブル読取り専用メモリ）、ＥＥＰＲＯＭ（Electrically Erasable Programmable
Read-Only Memory：電気的に消去可能なプログラマブル読取り専用メモリ）又
はフラッシュＥＥＰＲＯＭのようなそれ自体既知のいかなる不揮発性メモリ素子
に対しても有利に用いることができ、それ自体既知のＣＭＯＳ及びＢＩＣＭＯＳ
集積回路の製造に有利に適用しうること、当業者にとって明らかである。 図１〜１２は、本発明による方法の第１実施例を用いて、不揮発性メモリ素子
を有する半導体装置を製造する順次の工程を、線図的断面図で示す。
説明から明らかとなるであろう。 以後、１つのＭＯＳ不揮発性メモリ素子に基づいて本発明を示すも、本発明は
ＥＰＲＯＭ（Erasable Programmable Read-Only Memory：消去可能なプログラマ
ブル読取り専用メモリ）、ＥＥＰＲＯＭ（Electrically Erasable Programmable
Read-Only Memory：電気的に消去可能なプログラマブル読取り専用メモリ）又
はフラッシュＥＥＰＲＯＭのようなそれ自体既知のいかなる不揮発性メモリ素子
に対しても有利に用いることができ、それ自体既知のＣＭＯＳ及びＢＩＣＭＯＳ
集積回路の製造に有利に適用しうること、当業者にとって明らかである。 図１〜１２は、本発明による方法の第１実施例を用いて、不揮発性メモリ素子
を有する半導体装置を製造する順次の工程を、線図的断面図で示す。
【００２２】 図１を参照するに、第１導電型の半導体本体１、本例では、例えばｐ導電型の
シリコン本体の表面２に、半導体本体１内で少なくとも部分的に凹所があけられ
た比較的厚肉のフィールド酸化物絶縁領域３を設け、この絶縁領域３により、本
例ではＮＭＯＳ型の不揮発性メモリ素子を製造すべき能動領域４を規定する。厚
肉酸化物の絶縁領域３は、ＬＯＣＯＳ(LOCal Oxidation of Silicon)又はＳＴＩ
(Shallow Trench Isolation)により通常のようにして形成する。引続き、半導体
本体１の表面２に、例えばシリコン酸化物より成る層５を設け、この層をパター
ン化層８で被覆する。本例では、例えば、燐又は可能ならば硼素のようなドーパ
ントをドーピングしうる多結晶シリコンより成る第１副層６と、その上面上の、
例えば、窒化シリコンより成る第２副層７とより成る二重層を堆積し、この二重
層を通常のホトリソグラフィー技術でパターン化することにより、パターン化層
８を得る。窒化シリコンの代りに、例えば酸化アルミニウムのような他のいかな
る適切な材料を用いるか、又は複数の材料の組合せを用いることができる。又、
非晶質シリコン又はGex Si1-x を多結晶シリコンの代りに用いることができる。
ここに、ｘは０と１との間の範囲内にあるゲルマニウムの割合を示す。パターン
化層は、多結晶シリコン、非晶質シリコン又はGex Si1-x より成る単一層とする
か、例えば、窒化シリコン又は酸化アルミニウムのような他のいかなる適切な耐
熱性材料とすることもできることに注意すべきである。更に、層５を存在させる
ことは、半導体本体を汚染から保護するためには有利であるが、必ずしも必要で
はない。パターン化層８を被着した後、このパターン化層８を、フィールド酸化
物絶縁領域３と一緒にマスクとして用いて、比較的僅かなドーズ量の、例えば燐
又は砒素を自己整合でイオン注入することにより第２導電型（反対導電型）、本
例では、ｎ導電型のソース／ドレイン拡張部９をパターン化層８の両側に形成す
る。
シリコン本体の表面２に、半導体本体１内で少なくとも部分的に凹所があけられ
た比較的厚肉のフィールド酸化物絶縁領域３を設け、この絶縁領域３により、本
例ではＮＭＯＳ型の不揮発性メモリ素子を製造すべき能動領域４を規定する。厚
肉酸化物の絶縁領域３は、ＬＯＣＯＳ(LOCal Oxidation of Silicon)又はＳＴＩ
(Shallow Trench Isolation)により通常のようにして形成する。引続き、半導体
本体１の表面２に、例えばシリコン酸化物より成る層５を設け、この層をパター
ン化層８で被覆する。本例では、例えば、燐又は可能ならば硼素のようなドーパ
ントをドーピングしうる多結晶シリコンより成る第１副層６と、その上面上の、
例えば、窒化シリコンより成る第２副層７とより成る二重層を堆積し、この二重
層を通常のホトリソグラフィー技術でパターン化することにより、パターン化層
８を得る。窒化シリコンの代りに、例えば酸化アルミニウムのような他のいかな
る適切な材料を用いるか、又は複数の材料の組合せを用いることができる。又、
非晶質シリコン又はGex Si1-x を多結晶シリコンの代りに用いることができる。
ここに、ｘは０と１との間の範囲内にあるゲルマニウムの割合を示す。パターン
化層は、多結晶シリコン、非晶質シリコン又はGex Si1-x より成る単一層とする
か、例えば、窒化シリコン又は酸化アルミニウムのような他のいかなる適切な耐
熱性材料とすることもできることに注意すべきである。更に、層５を存在させる
ことは、半導体本体を汚染から保護するためには有利であるが、必ずしも必要で
はない。パターン化層８を被着した後、このパターン化層８を、フィールド酸化
物絶縁領域３と一緒にマスクとして用いて、比較的僅かなドーズ量の、例えば燐
又は砒素を自己整合でイオン注入することにより第２導電型（反対導電型）、本
例では、ｎ導電型のソース／ドレイン拡張部９をパターン化層８の両側に形成す
る。
【００２３】 次に、例えば、酸化シリコン層を堆積し、これに異方性のエッチバックを行な
うような既知の方法で、パターン化層８に側壁スペーサ１０を設ける(図２)。こ
れらの側壁スペーサ１０を形成した後、フィールド酸化物絶縁領域３をパターン
化層８及び側壁スペーサ１０と一緒にマスクとして用いて、多量のドーズ量の、
例えば、燐又は砒素を自己整合でイオン注入することにより、第２導電型、本例
では、ｎ導電型で高ドーズ量のソース領域１１及びドレイン領域１２を側壁スペ
ーサ１０の両側に形成する。チャネル領域１３は、拡張されたソース領域１１，
９及び拡張されたドレイン領域１２，９により囲まれている。
うような既知の方法で、パターン化層８に側壁スペーサ１０を設ける(図２)。こ
れらの側壁スペーサ１０を形成した後、フィールド酸化物絶縁領域３をパターン
化層８及び側壁スペーサ１０と一緒にマスクとして用いて、多量のドーズ量の、
例えば、燐又は砒素を自己整合でイオン注入することにより、第２導電型、本例
では、ｎ導電型で高ドーズ量のソース領域１１及びドレイン領域１２を側壁スペ
ーサ１０の両側に形成する。チャネル領域１３は、拡張されたソース領域１１，
９及び拡張されたドレイン領域１２，９により囲まれている。
【００２４】 図３を参照するに、本例では酸化シリコンより成る誘電体層１４を、パターン
化層８を被覆するのに充分な厚さで被着する。ＰＳＧ（リンケイ酸塩ガラス）又
はＢＰＳＧ（ホウリンケイ酸塩ガラス）のような他の適切な電気絶縁材料をも同
様に用いることができること明らかである。この誘電体層１４の厚さは例えば、
１５０〜２００ｎｍの範囲内とすることができる。
化層８を被覆するのに充分な厚さで被着する。ＰＳＧ（リンケイ酸塩ガラス）又
はＢＰＳＧ（ホウリンケイ酸塩ガラス）のような他の適切な電気絶縁材料をも同
様に用いることができること明らかである。この誘電体層１４の厚さは例えば、
１５０〜２００ｎｍの範囲内とすることができる。
【００２５】 次に、パターン化層８が露出するまで誘電体層１４をその厚さの一部分に亙っ
て除去する(図４)。この処理は例えば、化学‐機械的な研摩（ＣＭＰ）により、
例えば、市販のスラリーを用いて達成することができる。この材料除去処理中、
本例では、窒化シリコンより成る第２副層７がストッパ層として作用する。
て除去する(図４)。この処理は例えば、化学‐機械的な研摩（ＣＭＰ）により、
例えば、市販のスラリーを用いて達成することができる。この材料除去処理中、
本例では、窒化シリコンより成る第２副層７がストッパ層として作用する。
【００２６】 次の工程(図５)では、例えば、温めた燐酸及び硫酸の混合液を用いる湿式エッ
チングにより、本例では窒化シリコンより成る第２副層７を誘電体層１４及び側
壁スペーサ１０（本例では、層１４及びスペーサ１０の双方は酸化シリコンより
成っている）に対して選択的に除去する。このようにして、誘電体層１４に凹所
１５を設ける。
チングにより、本例では窒化シリコンより成る第２副層７を誘電体層１４及び側
壁スペーサ１０（本例では、層１４及びスペーサ１０の双方は酸化シリコンより
成っている）に対して選択的に除去する。このようにして、誘電体層１４に凹所
１５を設ける。
【００２７】 図６を参照するに、第１副層６及び層５を２つの別々のエッチング工程で除去
する。本例では多結晶シリコンより成る第１副層６は、例えば温めたＫＯＨ溶液
を用いる湿式エッチングにより又は、例えばＨBr／Cl2 の混合ガスを用いるプラ
ズマエッチングにより選択的に除去しうる。本例では酸化シリコンより成る層５
は、ＨＦを用いる湿式エッチングにより除去しうる。次の工程で、誘電体層１４
をマスクとして用いて、例えば硼素（Ｂ）のようなｐ導電型不純物を凹所１５を
介して自己整合法で半導体本体１のチャネル領域１３内に導入することにより、
このチャネル領域１３に第１導電型、本例では、ｐ導電型の不純物領域１６を設
ける。この不純物領域１６は、例えば、ＮＭＯＳメモリ素子のしきい値電圧を補
正する浅い領域として、又は、ＮＭＯＳメモリ素子の拡張されたソース領域１１
，９及び拡張されたドレイン領域１２，９間のパンチスルーを抑圧する深い領域
として、又は、これらの双方として与えることができる。ｐ導電型不純物を半導
体本体１内に導入するのは、半導体本体１の表面２に設けた化学源からの拡散に
より達成しうる。しかし、前述した理由で、ｐ導電型不純物は矢印１７で示すよ
うなイオン注入により導入するのが好ましい。この点で、硼素を約２・１０13原
子／cm2 のドーズ量で約２０〜６０ＫｅＶの範囲内のエネルギーで注入すること
ができる。同様な理由で、燐（Ｐ）イオン又は砒素（As）イオンをＰＭＯＳ型の
不揮発性メモリ素子内に注入しうることは、当業者にとって明らかである。例え
ば燐は約２・１０13原子／cm2 のドーズ量で約１００〜１３０ＫｅＶの範囲内の
エネルギーで注入することができ、砒素は約２・１０13原子／cm2 のドーズ量で
約１８０〜２４０ＫｅＶの範囲内のエネルギーで注入することができる。イオン
注入は半導体本体１の表面２に対しほぼ垂直な方向で行なうことができる。しか
し、結晶方向及び結晶面に沿う不純物のチャネリングを防止するために、イオン
注入前に半導体本体１を傾けることにより、半導体本体１の表面２の法線に対し
て数度、例えば、７度の僅かな角度でイオン注入を行なうのが有利である。しき
い値電圧を補正するための浅い領域及びパンチスルーを抑圧するための深い領域
は、異なるエネルギーで行なう２回の注入工程で形成するか、或いは１つのエネ
ルギーでの１回の注入工程で同時に形成することができることに注意すべきであ
る。
する。本例では多結晶シリコンより成る第１副層６は、例えば温めたＫＯＨ溶液
を用いる湿式エッチングにより又は、例えばＨBr／Cl2 の混合ガスを用いるプラ
ズマエッチングにより選択的に除去しうる。本例では酸化シリコンより成る層５
は、ＨＦを用いる湿式エッチングにより除去しうる。次の工程で、誘電体層１４
をマスクとして用いて、例えば硼素（Ｂ）のようなｐ導電型不純物を凹所１５を
介して自己整合法で半導体本体１のチャネル領域１３内に導入することにより、
このチャネル領域１３に第１導電型、本例では、ｐ導電型の不純物領域１６を設
ける。この不純物領域１６は、例えば、ＮＭＯＳメモリ素子のしきい値電圧を補
正する浅い領域として、又は、ＮＭＯＳメモリ素子の拡張されたソース領域１１
，９及び拡張されたドレイン領域１２，９間のパンチスルーを抑圧する深い領域
として、又は、これらの双方として与えることができる。ｐ導電型不純物を半導
体本体１内に導入するのは、半導体本体１の表面２に設けた化学源からの拡散に
より達成しうる。しかし、前述した理由で、ｐ導電型不純物は矢印１７で示すよ
うなイオン注入により導入するのが好ましい。この点で、硼素を約２・１０13原
子／cm2 のドーズ量で約２０〜６０ＫｅＶの範囲内のエネルギーで注入すること
ができる。同様な理由で、燐（Ｐ）イオン又は砒素（As）イオンをＰＭＯＳ型の
不揮発性メモリ素子内に注入しうることは、当業者にとって明らかである。例え
ば燐は約２・１０13原子／cm2 のドーズ量で約１００〜１３０ＫｅＶの範囲内の
エネルギーで注入することができ、砒素は約２・１０13原子／cm2 のドーズ量で
約１８０〜２４０ＫｅＶの範囲内のエネルギーで注入することができる。イオン
注入は半導体本体１の表面２に対しほぼ垂直な方向で行なうことができる。しか
し、結晶方向及び結晶面に沿う不純物のチャネリングを防止するために、イオン
注入前に半導体本体１を傾けることにより、半導体本体１の表面２の法線に対し
て数度、例えば、７度の僅かな角度でイオン注入を行なうのが有利である。しき
い値電圧を補正するための浅い領域及びパンチスルーを抑圧するための深い領域
は、異なるエネルギーで行なう２回の注入工程で形成するか、或いは１つのエネ
ルギーでの１回の注入工程で同時に形成することができることに注意すべきであ
る。
【００２８】 図７に示すように、露出したすべての表面に第１絶縁層１８を被着し、フロー
ティングゲート誘電体１９を形成する。この第１絶縁層１８は酸化シリコンを以
て構成することができるも、誘電率が酸化シリコンの誘電率よりも高い、酸化タ
ンタル、酸化アルミニウム又は窒化シリコンのような誘電体材料の方が、より一
層好ましい。フローティングゲート誘電体１９に対し酸化シリコンを被着する必
要がある場合には、これを、例えば、シリコンの化学蒸着又は熱酸化法により行
なうことができる。誘電率が高い材料である酸化タンタル、酸化アルミニウム及
び窒化シリコンは例えば、化学蒸着法（ＣＶＤ）により被着しうる。第１絶縁層
１８の厚さは例えば、約１０〜２０ｎｍの範囲内とすることができる。
ティングゲート誘電体１９を形成する。この第１絶縁層１８は酸化シリコンを以
て構成することができるも、誘電率が酸化シリコンの誘電率よりも高い、酸化タ
ンタル、酸化アルミニウム又は窒化シリコンのような誘電体材料の方が、より一
層好ましい。フローティングゲート誘電体１９に対し酸化シリコンを被着する必
要がある場合には、これを、例えば、シリコンの化学蒸着又は熱酸化法により行
なうことができる。誘電率が高い材料である酸化タンタル、酸化アルミニウム及
び窒化シリコンは例えば、化学蒸着法（ＣＶＤ）により被着しうる。第１絶縁層
１８の厚さは例えば、約１０〜２０ｎｍの範囲内とすることができる。
【００２９】 パンチスルー抑圧及びしきい値電圧補正の双方又はいずれか一方のための上述
したイオン注入は、第１絶縁層１８を被着した後にも同様に行なうことができる
ことに注意すべきである。半導体本体の表面に存在する、例えば、酸化シリコン
より成る薄肉層はイオン注入の特性を改善することが知られている。しかし、第
１絶縁層１８が、誘電率の高い誘電体材料より成っている場合には、約９００℃
程度の高さの温度でイオン注入と関連して行なう高温アニール処理により、被着
される材料の誘電特性を低下させることができる。
したイオン注入は、第１絶縁層１８を被着した後にも同様に行なうことができる
ことに注意すべきである。半導体本体の表面に存在する、例えば、酸化シリコン
より成る薄肉層はイオン注入の特性を改善することが知られている。しかし、第
１絶縁層１８が、誘電率の高い誘電体材料より成っている場合には、約９００℃
程度の高さの温度でイオン注入と関連して行なう高温アニール処理により、被着
される材料の誘電特性を低下させることができる。
【００３０】 図８を参照するに、第１導電層２０を通常のようにして被着し、これにより凹
所１５を充填する。第１導電層２０としては、多結晶シリコン、可能ならば非晶
質シリコン又はGex Si1-x を用いることができるも、この第１導電層はアルミニ
ウム、タングステン、銅又はモリブデンのような金属或いはこれら金属の組合せ
を有するのが有利である。この第１導電層２０は、接着層及び障壁層の双方又は
いずれか一方として作用する層の上面上に、アルミニウム、タングステン、銅又
はモリブデンのような金属或いはこれら金属の組合せを有する層を設けたものか
ら成る二重層として被着することもできることに注意すべきである。この点で、
Tiを接着層として、又TiＮ又はTiＷを障壁層として被着することができる。
所１５を充填する。第１導電層２０としては、多結晶シリコン、可能ならば非晶
質シリコン又はGex Si1-x を用いることができるも、この第１導電層はアルミニ
ウム、タングステン、銅又はモリブデンのような金属或いはこれら金属の組合せ
を有するのが有利である。この第１導電層２０は、接着層及び障壁層の双方又は
いずれか一方として作用する層の上面上に、アルミニウム、タングステン、銅又
はモリブデンのような金属或いはこれら金属の組合せを有する層を設けたものか
ら成る二重層として被着することもできることに注意すべきである。この点で、
Tiを接着層として、又TiＮ又はTiＷを障壁層として被着することができる。
【００３１】 次の工程(図９)では、マスクを用いたエッチングにより、通常のようにして第
１導電層２０をフローティングゲート２１に整形する。このフローティングゲー
ト２１は、半導体本体１の表面２に対しほぼ平行に延在するほぼ平坦な表面部分
２２と、半導体本体１の表面２に対しほぼ垂直に延在する側壁部分２３とを有す
る。フローティングゲート２１と、後の処理工程で設けるべき重なり制御ゲート
２７（図１２参照）との間の容量結合を大きくするためには、第１導電層２０の
エッチング中、特大のマスクを用いるのが有利である。この場合、フローティン
グゲート２１の導電材料は、少なくともソース領域１１及びドレイン領域１２の
方向で図７に示す凹所１５をかなり越えて、第１絶縁層１８が被覆されている誘
電体層１４上に広がる。その結果を図９に示す。
１導電層２０をフローティングゲート２１に整形する。このフローティングゲー
ト２１は、半導体本体１の表面２に対しほぼ平行に延在するほぼ平坦な表面部分
２２と、半導体本体１の表面２に対しほぼ垂直に延在する側壁部分２３とを有す
る。フローティングゲート２１と、後の処理工程で設けるべき重なり制御ゲート
２７（図１２参照）との間の容量結合を大きくするためには、第１導電層２０の
エッチング中、特大のマスクを用いるのが有利である。この場合、フローティン
グゲート２１の導電材料は、少なくともソース領域１１及びドレイン領域１２の
方向で図７に示す凹所１５をかなり越えて、第１絶縁層１８が被覆されている誘
電体層１４上に広がる。その結果を図９に示す。
【００３２】 図１０に示すように、露出した全ての表面に第２絶縁層２４を被着し、中間ゲ
ート誘電体２５を形成する。この第２絶縁層２４は、酸化シリコン、窒化酸化シ
リコン（SiＯＮ：シリコンオキシナイトライド）又は酸化シリコンと窒化シリコ
ンとのサンドイッチ構造体（ＯＮＯ）を以て構成することができる。しかし、酸
化シリコンの誘電率よりも高い誘電率を有する誘電体材料、例えば、酸化タンタ
ル、酸化アルミニウム又は窒化シリコンの方がより一層好ましい。酸化シリコン
を中間ゲート誘電体２５に対し被着する必要がある場合には、これを例えば、シ
リコンの化学蒸着又は熱酸化により得ることができる。ｘ及びｙが酸素及び窒素
の割合をそれぞれ表わすSiＯx Ｎy とも称する窒化酸化シリコン（SiＯＮ）を例
えば、化学蒸着（ＣＶＤ）により単一層として堆積することができる。酸化シリ
コンと窒化シリコンとのサンドイッチ構造体（ＯＮＯ）は、熱成長させた酸化シ
リコンと、堆積された窒化シリコンと、堆積又は熱成長された酸化シリコンとの
多重層として設けることができる。高誘電率の材料である酸化タンタル、酸化ア
ルミニウム及び窒化シリコンは例えば、化学蒸着（ＣＶＤ）により被着しうる。
第２絶縁層２４の厚さは例えば、約１０〜２０ｎｍの範囲内にあるようにするこ
とができる。
ート誘電体２５を形成する。この第２絶縁層２４は、酸化シリコン、窒化酸化シ
リコン（SiＯＮ：シリコンオキシナイトライド）又は酸化シリコンと窒化シリコ
ンとのサンドイッチ構造体（ＯＮＯ）を以て構成することができる。しかし、酸
化シリコンの誘電率よりも高い誘電率を有する誘電体材料、例えば、酸化タンタ
ル、酸化アルミニウム又は窒化シリコンの方がより一層好ましい。酸化シリコン
を中間ゲート誘電体２５に対し被着する必要がある場合には、これを例えば、シ
リコンの化学蒸着又は熱酸化により得ることができる。ｘ及びｙが酸素及び窒素
の割合をそれぞれ表わすSiＯx Ｎy とも称する窒化酸化シリコン（SiＯＮ）を例
えば、化学蒸着（ＣＶＤ）により単一層として堆積することができる。酸化シリ
コンと窒化シリコンとのサンドイッチ構造体（ＯＮＯ）は、熱成長させた酸化シ
リコンと、堆積された窒化シリコンと、堆積又は熱成長された酸化シリコンとの
多重層として設けることができる。高誘電率の材料である酸化タンタル、酸化ア
ルミニウム及び窒化シリコンは例えば、化学蒸着（ＣＶＤ）により被着しうる。
第２絶縁層２４の厚さは例えば、約１０〜２０ｎｍの範囲内にあるようにするこ
とができる。
【００３３】 図１１を参照するに、第２導電層２６を通常の方法で被着し、これによりフロ
ーティングゲート２１を被覆する。この第２導電層２６としては、多結晶シリコ
ン、可能ならば非晶質シリコン又はGex Si1-x を用いることができるも、この第
２導電層２６はアルミニウム、タングステン、銅又はモリブデンのような金属或
いはこれら金属の組合せを有するのが有利である。第２導電層２０は、接着層及
び障壁層の双方又はいずれか一方として作用する層の上面上に、アルミニウム、
タングステン、銅又はモリブデンのような金属或いはこれら金属の組合せを有す
る層を設けたものから成る二重層として被着することもできることに注意すべき
である。この点で、Tiを接着層として、TiＮ又はTiＷを障壁層として被着するこ
とができる。
ーティングゲート２１を被覆する。この第２導電層２６としては、多結晶シリコ
ン、可能ならば非晶質シリコン又はGex Si1-x を用いることができるも、この第
２導電層２６はアルミニウム、タングステン、銅又はモリブデンのような金属或
いはこれら金属の組合せを有するのが有利である。第２導電層２０は、接着層及
び障壁層の双方又はいずれか一方として作用する層の上面上に、アルミニウム、
タングステン、銅又はモリブデンのような金属或いはこれら金属の組合せを有す
る層を設けたものから成る二重層として被着することもできることに注意すべき
である。この点で、Tiを接着層として、TiＮ又はTiＷを障壁層として被着するこ
とができる。
【００３４】 次の工程（図１２）では、第２導電層２６を、マスクを用いたエッチングによ
り通常のようにして、重なり制御ゲート２７に整形する。この重なり制御ゲート
２７は、フローティングゲート２１のほぼ平坦な表面部分２２と容量的に結合さ
れているばかりではなく、ソース領域１１及びドレイン領域１２に隣接して位置
するフローティングゲート２１の少なくとも側壁部分２２とも容量的に結合され
ている。同じマスクを用いて、第２絶縁層２４及び第１絶縁層１８を追加的に除
去する（その結果を図１２に示す）のは、必ずしも必要ではないが、第２絶縁層
２２及び第１絶縁層１８の双方又はいずれか一方に対して高誘電率の材料が被着
されている場合には、このようにするのが有利である。
り通常のようにして、重なり制御ゲート２７に整形する。この重なり制御ゲート
２７は、フローティングゲート２１のほぼ平坦な表面部分２２と容量的に結合さ
れているばかりではなく、ソース領域１１及びドレイン領域１２に隣接して位置
するフローティングゲート２１の少なくとも側壁部分２２とも容量的に結合され
ている。同じマスクを用いて、第２絶縁層２４及び第１絶縁層１８を追加的に除
去する（その結果を図１２に示す）のは、必ずしも必要ではないが、第２絶縁層
２２及び第１絶縁層１８の双方又はいずれか一方に対して高誘電率の材料が被着
されている場合には、このようにするのが有利である。
【００３５】 最後に、酸化物堆積、接点の規定及び１つ以上の金属層の金属化のための通常
のＣＭＯＳ処理の流れ工程（図示せず）により半導体装置を完成させることがで
きる。 図１３及び１４は、本発明による方法の第２実施例を用いて、不揮発性メモリ
素子を有する半導体装置を製造する２工程を線図的断面図で示す。
のＣＭＯＳ処理の流れ工程（図示せず）により半導体装置を完成させることがで
きる。 図１３及び１４は、本発明による方法の第２実施例を用いて、不揮発性メモリ
素子を有する半導体装置を製造する２工程を線図的断面図で示す。
【００３６】 図１３は、矢印２８で示すイオン注入を半導体本体１の表面２の法線に対して
鋭角θで行なうということを除いて、図６と同じ状態を示す。誘電体層１４をマ
スクとして用いて、例えば硼素（Ｂ）イオンのようなｐ導電型不純物を凹所１５
を介して約１５〜７５°の範囲内の角度θで半導体本体１のチャネル領域１３内
に注入することにより、このチャネル領域１３に第１導電型、本例では、ｐ導電
型の不純物領域２９を設ける。不純物をチャネル領域１３内に注入しうる最大角
度θは誘電体層１４における凹所１５の縦横比に依存すること明らかである。イ
オン注入は２工程で行ない、この場合これら２工程間で半導体本体１を１８０°
回転させる。ゲートが他のゲートに対して直角に向いた回路のレイアウトでは、
９０°ずらした４回の注入が必要となることは当然である。不純物領域２９は、
例えば、ポケット打込みとしても既知のいわゆるハロー（halo）打込みにより形
成することができ、その結果、ホットキャリアの発生が一層有効なものとなり、
従って、メモリ素子のプログラム速度を速める。この点で硼素を約６・１０12原
子／cm2 〜４・１０13原子／cm2 のドーズ量で約１０〜６０ＫｅＶの範囲内のエ
ネルギーで注入することができる。同様な理由で、燐（Ｐ）イオン又は砒素（As
）イオンをＰＭＯＳ型の不揮発性メモリ素子内に注入しうることは、当業者にと
って明らかである。例えば、燐は約６・１０12〜４・１０13原子／cm2 のドーズ
量で約６０〜９０ＫｅＶの範囲内のエネルギーで注入することができ、砒素は約
６・１０12〜４・１０13原子／cm2 のドーズ量で約８０〜１４０ＫｅＶの範囲内
のエネルギーで注入することができる。拡張されたドレイン領域１２，９又は拡
張されたソース領域１１，９には、符号２９で示すのと同様な不純物領域を設け
ることができることに注意すべきである。
鋭角θで行なうということを除いて、図６と同じ状態を示す。誘電体層１４をマ
スクとして用いて、例えば硼素（Ｂ）イオンのようなｐ導電型不純物を凹所１５
を介して約１５〜７５°の範囲内の角度θで半導体本体１のチャネル領域１３内
に注入することにより、このチャネル領域１３に第１導電型、本例では、ｐ導電
型の不純物領域２９を設ける。不純物をチャネル領域１３内に注入しうる最大角
度θは誘電体層１４における凹所１５の縦横比に依存すること明らかである。イ
オン注入は２工程で行ない、この場合これら２工程間で半導体本体１を１８０°
回転させる。ゲートが他のゲートに対して直角に向いた回路のレイアウトでは、
９０°ずらした４回の注入が必要となることは当然である。不純物領域２９は、
例えば、ポケット打込みとしても既知のいわゆるハロー（halo）打込みにより形
成することができ、その結果、ホットキャリアの発生が一層有効なものとなり、
従って、メモリ素子のプログラム速度を速める。この点で硼素を約６・１０12原
子／cm2 〜４・１０13原子／cm2 のドーズ量で約１０〜６０ＫｅＶの範囲内のエ
ネルギーで注入することができる。同様な理由で、燐（Ｐ）イオン又は砒素（As
）イオンをＰＭＯＳ型の不揮発性メモリ素子内に注入しうることは、当業者にと
って明らかである。例えば、燐は約６・１０12〜４・１０13原子／cm2 のドーズ
量で約６０〜９０ＫｅＶの範囲内のエネルギーで注入することができ、砒素は約
６・１０12〜４・１０13原子／cm2 のドーズ量で約８０〜１４０ＫｅＶの範囲内
のエネルギーで注入することができる。拡張されたドレイン領域１２，９又は拡
張されたソース領域１１，９には、符号２９で示すのと同様な不純物領域を設け
ることができることに注意すべきである。
【００３７】 不純物領域２９のイオン注入後、図７〜１２につき説明したのと同様な工程を
行なう。その結果を図１４に示す。 最後に、酸化物堆積、接点の規定及び１つ以上の金属層の金属化のための通常
のＣＭＯＳ処理の流れ工程（図示せず）により半導体装置を完成させることがで
きる。
行なう。その結果を図１４に示す。 最後に、酸化物堆積、接点の規定及び１つ以上の金属層の金属化のための通常
のＣＭＯＳ処理の流れ工程（図示せず）により半導体装置を完成させることがで
きる。
【００３８】 本発明は上述した実施例に限定されず、種々の変更を加えうること明らかであ
る。例えば、随意ではあるが、不揮発性メモリ素子のソース領域及びドレイン領
域を、拡張部なしに、イオン注入により形成することができる。本発明による方
法を用い、半導体本体の表面の法線に対する角度θを異ならせ、不純物の種類が
異なる複数回のイオン注入を行なうことにより、不揮発性メモリ素子のチャネル
領域に、互いに異なる不純物領域を設けることもできる。更に、ソース領域及び
ドレイン領域の寄生抵抗を低減させるために、ソース領域及びドレイン領域に、
Ti又はCoを用いる自己整合珪化物処理を行なって、ソース領域及びドレイン領域
上に自己整合されたTiの珪化物（TiSi2 ）又はCoの珪化物（CoSi2 ）を形成する
ことができる。上述した実施例では、原半導体本体の表面領域を以て能動領域を
形成しているが、能動領域を、ｎチャネル又はｐチャネル不揮発性メモリ素子を
形成するのに適したドーピング濃度で原半導体本体をその表面に隣接する領域に
おいて局部的にドーピングすることにより得た通常のｐ又はｎ導電型ウエル（井
戸）とすることができる。
る。例えば、随意ではあるが、不揮発性メモリ素子のソース領域及びドレイン領
域を、拡張部なしに、イオン注入により形成することができる。本発明による方
法を用い、半導体本体の表面の法線に対する角度θを異ならせ、不純物の種類が
異なる複数回のイオン注入を行なうことにより、不揮発性メモリ素子のチャネル
領域に、互いに異なる不純物領域を設けることもできる。更に、ソース領域及び
ドレイン領域の寄生抵抗を低減させるために、ソース領域及びドレイン領域に、
Ti又はCoを用いる自己整合珪化物処理を行なって、ソース領域及びドレイン領域
上に自己整合されたTiの珪化物（TiSi2 ）又はCoの珪化物（CoSi2 ）を形成する
ことができる。上述した実施例では、原半導体本体の表面領域を以て能動領域を
形成しているが、能動領域を、ｎチャネル又はｐチャネル不揮発性メモリ素子を
形成するのに適したドーピング濃度で原半導体本体をその表面に隣接する領域に
おいて局部的にドーピングすることにより得た通常のｐ又はｎ導電型ウエル（井
戸）とすることができる。
【図１】 本発明による方法の第１実施例を用いて、不揮発性メモリ素子を有す
る半導体装置を製造する一工程を示す線図的断面図である。
る半導体装置を製造する一工程を示す線図的断面図である。
【図２】 同じくその次の工程を示す線図的断面図である。
【図３】 同じくその次の工程を示す線図的断面図である。
【図４】 同じくその次の工程を示す線図的断面図である。
【図５】 同じくその次の工程を示す線図的断面図である。
【図６】 同じくその次の工程を示す線図的断面図である。
【図７】 同じくその次の工程を示す線図的断面図である。
【図８】 同じくその次の工程を示す線図的断面図である。
【図９】 同じくその次の工程を示す線図的断面図である。
【図１０】 同じくその次の工程を示す線図的断面図である。
【図１１】 同じくその次の工程を示す線図的断面図である。
【図１２】 同じくその次の工程を示す線図的断面図である。
【図１３】 本発明による方法の第２実施例を用いて、不揮発性メモリ素子を有
する半導体装置を製造する一工程を示す線図的断面図である。
する半導体装置を製造する一工程を示す線図的断面図である。
【図１４】 同じくその他の一工程を示す線図的断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユリアーン シュミッツ オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 ピエール ハー ウーレー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 5F083 EP03 EP49 EP55 EP56 EP63 EP64 EP68 EP69 GA22 JA02 JA04 JA06 JA19 JA31 JA35 JA36 JA37 JA39 JA40 JA53 PR05 PR06 PR29 PR36 PR37 PR40 5F101 BA07 BA12 BA26 BA29 BA35 BA36 BD07 BD14 BD35 BD37 BH09 BH13 BH19 【要約の続き】 より被覆し、第２絶縁層に第２導電層26を被着し、第２ 導電層を重なり制御ゲート27に整形する。重なり制御ゲ ートは、フローティングゲート21のほぼ平坦な表面部分 22と容量的に結合されているとともに、メモリＦＥＴの ソース領域11及びドレイン領域12に隣接しているフロー ティングゲート21の少なくとも側壁部分23とも容量的に 結合されている。
Claims (12)
- 【請求項１】 半導体装置の半導体本体にその表面で不揮発性メモリ素子が設け
られ、この不揮発性メモリ素子は、重なり制御ゲートとチャネル領域との間に位
置するフローティングゲートを有し、チャネル領域は半導体本体中に位置すると
ともにソース領域とドレイン領域との間に延在している当該半導体装置の製造方
法であって、この方法によって、表面に隣接する第１導電型の能動領域を半導体
本体内に規定し、フローティングゲート誘電体を設け、このフローティングゲー
ト誘電体にフローティングゲートを被着し、このフローティングゲートは、半導
体本体の表面に対しほぼ平行に延在するほぼ平坦な表面部分と、半導体本体の表
面に対しほぼ垂直に延在する側壁部分とを有するようにし、このフローティング
ゲートに中間ゲート誘電体を設け、この中間ゲート誘電体に前記重なり制御ゲー
トを被着し、この重なり制御ゲートをフローティングゲートのほぼ平坦な表面部
分と容量的に結合させるとともに、ソース領域及びドレイン領域に隣接して位置
するフローティングゲートの少なくとも側壁部分とも容量的に結合させる半導体
装置の製造方法において、 能動領域を規定した後、半導体本体中に第２導電型のソース領域及びドレイン
領域を形成する際にマスクとして作用するパターン化層を被着し、その後このパ
ターン化層を被覆するのに充分な厚さの誘電体層を設け、材料除去処理により、
前記パターン化層が露出されるまで前記誘電体層をその厚さの一部に亙って除去
し、このパターン化層を除去し、これにより前記誘電体層に凹所を形成し、この
凹所内に、メモリ素子のフローティングゲート誘電体を形成する第１絶縁層を設
け、この第１絶縁層に、前記誘電体層内の前記凹所を充填する第１導電層を被着
し、この第１導電層を、マスクを用いたエッチングによりフローティングゲート
に整形し、このフローティングゲートを、メモリ素子の中間ゲート誘電体を形成
する第２絶縁層により被覆し、この第２絶縁層に第２導電層を被着し、この第２
導電層を重なり制御ゲートに整形することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法において、前記フローテ
ィングゲートを、少なくともソース領域及びドレイン領域の方向で前記凹所をか
なり越えて延びるように前記第１導電層から形成することを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項１又は２に記載の半導体装置の製造方法において、前記フ
ローティングゲートを形成する前記第１導電層を被着する前に、前記誘電体層を
マスクとして用いて自己整合法で不純物を前記凹所を介して半導体本体のチャネ
ル領域内に導入することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法において、前記不純物を
イオン注入により半導体本体のチャネル領域内に導入することを特徴とする半導
体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法において、前記不純物を
半導体本体の表面の法線に対し鋭角でチャネル領域内に注入することを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項３〜５のいずれか一項に記載の半導体装置の製造方法にお
いて、パンチスルー抑圧と、しきい値電圧補正と、パンチスルー抑圧及びしきい
値電圧補正の双方とから選択した効果を達成するために、前記チャネル領域に不
純物領域を設けることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１〜６のいずれか一項に記載の半導体装置の製造方法にお
いて、シリコンを有する層を堆積し且つこれをパターン化することにより、前記
パターン化層を被着することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法において、シリコンを有
する前記層を、シリコンを有する第１副層と、その上面上の第２副層とを含む二
重層として被着し、前記第２副層は、シリコンよりも材料除去処理に対する抵抗
が大きく、誘電体層に対して選択的にエッチングしうる材料を以て構成すること
を特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法において、前記誘電体層
として酸化シリコンを被着し、窒化シリコンを有する層を堆積することを特徴と
する半導体装置の製造方法。 - 【請求項１０】 請求項１〜９のいずれか一項に記載の半導体装置の製造方法に
おいて、前記フローティングゲートを形成する前記第１導電層は、金属を有する
層を堆積することにより被着することを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１〜１０のいずれか一項に記載の半導体装置の製造方法
において、前記重なり制御ゲートを形成する前記第２導電層は、金属を有する層
を堆積することにより被着することを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１０又は１１に記載の半導体装置の製造方法において、
アルミニウム、タングステン、銅及びモリブデンを有する群のうちの１つの元素
を前記金属として被着することを特徴とする半導体装置の製造方法。
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