CN109509833B - 半导体装置及其制造方法 - Google Patents

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CN109509833B CN201710837736.8A CN201710837736A CN109509833B CN 109509833 B CN109509833 B CN 109509833B CN 201710837736 A CN201710837736 A CN 201710837736A CN 109509833 B CN109509833 B CN 109509833B
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Abstract

一种半导体装置，包括一底电极、一半导体层、以及一顶电极。半导体层配置于底电极上。顶电极配置于半导体层上，其中半导体层环绕一部分的顶电极。

Description

半导体装置及其制造方法
技术领域
本揭露涉及一种半导体装置，且特别涉及一种包括顶电极与底电极的半导体装置。
背景技术
一般而言，半导体装置可包括一底电极、一顶电极以及位于底电极与顶电极之间的半导体层。通过顶电极与底电极之间的电压差，能够对半导体装置进行操作。然而，目前半导体层的设计仍可能产生信号传输路径太远，而导致电压衰退(IR drop)的现象。因此，目前仍须开发一种防止半导体装置的压降现象的方法，并制造出具有优异结构可靠度的半导体装置。
发明内容
本揭露有关于一种半导体装置及其制造方法。此半导体装置的半导体层环绕一部分的顶电极，且半导体层的底部埋入于底电极中，且以半导体层的侧壁接触于底电极，如此能够缩短信号传输的路径，避免压降现象的产生，并改善半导体装置的可靠度。
根据一实施例，本揭露提供一种半导体装置。半导体装置包括一底电极、一半导体层、以及一顶电极。半导体层配置于底电极上。顶电极配置于半导体层上，其中半导体层环绕一部分的顶电极。
根据一实施例，本揭露提供一种半导体装置的制造方法。此制造方法包括：形成一开口以移除一部分的一底电极；形成一半导体层于开口中；以及形成一顶电极于半导体层上，其中半导体层环绕一部分的顶电极。
为了对本发明的上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图，作详细说明如下。然而，本发明的保护范围当视权利要求书所界定者为准。
附图说明
图1A绘示根据本揭露一实施例的半导体装置的剖面图。
图1B绘示根据本揭露一实施例的图1A的半导体装置的局部放大图。
图1C绘示根据本揭露一实施例的图1B的半导体装置的局部立体侧视图。
图1D绘示根据本揭露一实施例的图1B的半导体装置的局部俯视图。
图2绘示根据本揭露一实施例的半导体装置的剖面图。
图3绘示根据本揭露另一实施例的半导体装置的剖面图。
图4绘示根据本揭露又一实施例的半导体装置的剖面图。
图5绘示根据本揭露又一实施例的半导体装置的剖面图。
图6至13绘示根据本揭露一实施例的制造半导体装置的剖面图。
【符号说明】
10、20、30、40、50：半导体装置
10A、10B、11B：部分
100：基板
101：初步结构
154、254、354、454、554：半导体层
154a、240a、4541a：底面
154a、240s：侧壁
154b：底层
154c：接触区域
210：介电层
220：导电连接结构
222：势垒层
230：绝缘层
240：开口
250：存储器单元
252：底电极
252a、210a：顶面
254’：预定半导体层
256：顶电极
350：选择器单元
450、550：具备选择器的存储器单元
2561：第一顶电极层
2562：第二顶电极层
4541、5541：选择器层
4542、5542：存储器层
C：电流
d：深度
t：厚度
w1、w2：宽度
具体实施方式
本揭露有关于一种半导体装置及其制造方法。此半导体装置的半导体层是一环状或碗状的结构，半导体层环绕一部分的顶电极，半导体层的底部埋入于底电极中，且以半导体层的侧壁接触于底电极，如此一方面能够缩短信号传输的路径，避免压降现象的产生，一方面缩减元件的尺寸，并使得半导体装置的可靠度能够获得提升。
以下参照所附附图叙述本揭露提出的其中多个实施方案，以描述相关构造与制造方法。相关的结构细节例如相关层别和空间配置等内容如下面实施例内容所述。然而，本揭露并非仅限于所述方案，本揭露并非显示出所有可能的实施例。实施例中相同或类似的标号用以标示相同或类似部分。再者，未于本揭露提出的其他实施方案也可能可以应用。相关领域人员可在不脱离本揭露精神和范围内对实施例的结构加以变化与修饰，以符合实际应用所需。而附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本揭露保护范围之用。
再者，说明书与请求项中所使用的序数例如”第一”、”第二”、”第三”等用词，以修饰请求项的元件，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
图1A绘示根据本揭露一实施例的半导体装置的剖面图。
请参照图1A，半导体装置10包括一基板100、一介电层210(例如是层间介电质(inter-layer dielectric(ILD))、一绝缘层230、一底电极252、一势垒层222、一半导体层154、及一顶电极256。底电极252配置于基板 100上且穿过介电层210。绝缘层230配置于介电层210与底电极252上。势垒层222形成于底电极252之中。半导体层154配置于底电极252、势垒层222及绝缘层230上。势垒层222是配置于半导体层154与底电极252 之间。顶电极256是配置于半导体层154上。半导体层154环绕一部分的顶电极256。
在一些实施例中，基板100可由含硅氧化物或其他适合用于基板的材料所形成。P型掺杂阱、N型掺杂阱或轻微掺杂漏极(lightly doped drain 1mplant，LDD)(未绘示)可形成于基板100中。此外，栅极氧化物结构及场氧化物层(未绘示)也可形成于基板100上。
在一些实施例中，介电层210可为多层，例如是由未掺杂的硅玻璃 (UndopedSilicate Glass，USG)、磷掺杂的硅玻璃(phosphosilicate glass(PSG)、氮化硅层(SiNlayer)、及四乙氧基硅烷(tetraethoxysilane，TEOS)所形成的多层。绝缘层230可由介电材料所形成，且厚度的范围在200埃(angstrom) 至2000埃之间。在本实施例中，绝缘层230是由氧化物所形成，且厚度为1000埃。
在一些实施例中，底电极252可包括(但不限定于)钨(W)、铜(Cu)、铁 (Fe)、钛(Ti)、镍(Ni)、铪(Hf)、氮化钛(TiN)、氮化钽(TaN)、及其他可应用的材料。底电极252可以是单层结构或双层结构，例如是由钨(W)及氮化钛(TiN)所形成的双层结构。底电极252的厚度可以是在200埃至2000埃的范围中。在本实施例中，底电极252的厚度为1000埃。
在本实施例中，势垒层222为一氧化物层，例如是包括氧化硅(SiO2) 及氧化钨(WOX)的氧化物层。势垒层222的厚度可以是30～50埃。势垒层 222可阻挡底电极252与半导体层154之间的电流路径。
在一些实施例中，半导体层154可以是一存储器层、一选择器层或存储器层与选择器层的组合。下文中，将对应于图2、3、4分别叙述关于半导体层154为一存储器层、一选择器层或存储器层与选择器层的组合的实施例。半导体层154的厚度可为20～100埃。
在一些实施例中，顶电极256可以是单层结构或多层结构。例如，顶电极256可以是由氮化钛(TiN)及钛(Ti)所形成的双层结构。
图1B绘示根据本揭露的一实施例的图1A的半导体装置的局部放大图。
请参照图1B，其绘示图1A中半导体装置10的部分10A的放大图。势垒层222及半导体层154的底层是内埋于底电极252之中。也就是说，底电极252的顶面252a的高度是大于半导体层154的底面154a的高度。底电极252环绕一部分的半导体层154的底部。由于半导体层154的底面 154a是直接接触于势垒层222，半导体层154的底面154a在物理上或电性上都不会接触于底电极252，故半导体层154的底部是以一部分的侧壁 154s接触于底电极252，使得半导体层154与底电极252间形成一环状的接触区域154c。当在顶电极256及底电极252之间施加偏压时，电流C 仅会由此环状的接触区域154c流动。例如，电流C是由顶电极256通过半导体层154的环状的接触区域154c流至底电极222。
图1C绘示根据本揭露的一实施例的图1B的半导体装置的局部立体侧视图。
请参照图1C，其绘示图1B中半导体装置10的部分10B的立体侧视图。势垒层222及半导体层154的底层154b是内埋于底电极252之中。半导体层154环绕一部分的顶电极256。当在顶电极256及底电极252之间施加偏压时，电流C会由顶电极256，经由半导体层154与底电极252 间环状的接触区域154c，朝向周围的各个方向流动，也由于受到势垒层 222的阻挡，电流C不会直接垂直向下流动。
图1D绘示根据本揭露一实施例的图1B的半导体装置的局部俯视图。
请参照图1D，其绘示图1B中半导体装置10的部分10B的俯视图。在由底电极252、半导体层254及顶电极256由下而上所形成的堆叠结构中，当在顶电极256及底电极252之间施加偏压时，电流C是从位于中心区域的顶电极256，经由半导体层154与底电极252间的界面所形成的环状的接触区域154c，朝向周围的各个方向流动。
由于本揭露的半导体层254环绕一部分的顶电极256，且内埋于底电极252中，相较于本身为实心且完全形成在底电极之上的半导体层的比较例而言，本揭露的半导体层254的设计使得电流传输的路径得以缩短，也就能避免因电阻值太高而造成电压下降的电压衰退现象，改善信号传递，并让元件的尺寸能够缩小。此外，半导体层254是整面沉积于穿过绝缘层 230及一部分的顶电极256的开口240及绝缘层230上(绘示于图8中)。以俯视图而言，半导体层254在底部为环绕一部分的顶电极256的环状结构；以侧视图而言，半导体层254在底部为环绕一部分的顶电极256且在底电极252中抵接于势垒层222的碗状结构，或者半导体层254整体而言可视为包覆整个顶电极256的底表面的倒置帽型结构，本揭露的半导体层254相较于本身为实心且完全形成在底电极之上的半导体层的比较例而言，在工艺上更为方便，不需顾虑填充或形成整体为块装的实心材料时可能产生气泡或凹陷等问题，还提升了半导体装置的可靠度。
图2绘示根据本揭露一实施例的半导体装置20的剖面图。
请参照图2，其绘示半导体层254为存储器层的实施例，其他相同或类似于图1的元件都标示有相应的元件符号，在此不再赘述。当半导体层 254是应用于电阻式随机存取存储器(resistive random access memory， ReRAM)装置中时，半导体层254可为电阻转换存储器层，可包括选自于氮化钛(TiN)、氧化钨(WOX)、氧化钽(Ta2O5)、氧化铪(HfO2)、二氧化硅(SiO2) 的材料。半导体层254的材料并不限定于此，而可以是任何其他适于作为半导体装置的半导体层的材料。当半导体层254是应用于相变存储器 (Phase-change memory，PCM)装置中时，半导体层254可为相变存储器层，可由一种或多种硫族化物的玻璃(Chalcogenide glass)所制成。在本实施例中，顶电极256可以是由第一顶电极层2561及第二顶电极层2562所形成的双层结构。第一顶电极层2561可由钛(Ti)所形成，且厚度是在10埃至 100埃的范围中。第二顶电极层2562可由氮化钛(TiN)所形成，且厚度是在100埃至1000埃的范围中。底电极252、半导体层254及顶电极256 共同形成一存储器单元250。
图3绘示根据本揭露另一实施例的半导体装置30的剖面图。
请参照图3，其绘示半导体层354为选择器层的实施例，其他相同或类似于图1的元件都标示有相应的元件符号，在此不再赘述。选择器层可应用于金属-绝缘体转换(MetalInsulator Transition，MIT)、PN接面二极管、肖特基二极管...等等的选择器当中。当半导体层354为选择器层时，材料例如是氧化铌(NbO2)或氧化钒(VO2)。底电极252、半导体层354及顶电极 256共同形成一选择器单元350。作为选择器层的半导体层354可通过顶电极256及底电极252之间所施加的偏压，决定电流是否导通。
图4绘示根据本揭露又一实施例的半导体装置40的剖面图。
请参照图4，其绘示半导体层454包括及一选择器层4541及一存储器层4542的实施例，选择器层4541是相同或类似于图3中作为选择器层的半导体层354，而存储器层4542是相同或类似于图2中作为存储器层的半导体层254，其他相同或类似于图2的元件都标示有相应的元件符号，在此不再赘述。在本实施例中，选择器层4541配置于底电极252上，存储器层4542配置于选择器层4541上，顶电极256配置于存储器层4542上。也即，存储器层4542是配置于选择器层4541与顶电极256之间。其中，选择器层4541的底面4541a直接接触于势垒层222，选择器层4541的底面4541a是低于底电极252的顶面252a。存储器层4542是共形于选择器层4541，存储器层4542与选择器层4541可为环状或碗状的结构，共同环绕一部分的顶电极256，例如是环绕顶电极256的底部部分。底电极252、半导体层454及顶电极256共同形成一具备选择器的存储器单元450，可称作1S1R(1 selector 1 resistor)结构。由于每个存储单元都可搭配一个选择器，选择器可作为选取存储单元的开关，可避免在施加电压要选取某颗存储单元实产生选择上的错误，造成漏电流、干扰信号等不良的影响。
图5绘示根据本揭露又一实施例的半导体装置50的剖面图。
请参照图5，其绘示半导体层554包括一选择器层5541及一存储器层 5542的实施例，选择器层5541的材料及功用是相同或类似于图4的选择器层4541，而存储器层5542的材料及功用是相同或类似于图4中存储器层4542，与图4半导体装置40的差异在于存储器层5542配置于底电极 252上，选择器层5541配置于存储器层5542上，顶电极256配置于选择器层5541上。也即，选择器层5541是配置于存储器层5542与顶电极256 之间。底电极252、半导体层554及顶电极256共同形成一具备选择器的存储器单元550。其他相同或类似于图2及4的元件都标示有相应的元件符号，在此不再赘述。
图6至13绘示根据本揭露一实施例的制造半导体装置20的剖面图。
请参照图6，提供一初步结构101。初步结构101可通过习知的金属氧化物半导体工艺(CMOS process)中的前端工艺(front-end process)所形成。初步结构101可包括一基板100、形成于基板100上的一介电层210(例如是层间介电层)、及一导电连接结构220。导电连接结构220形成于基板100 上且穿过介电层210，且作为半导体装置20的底电极252。栅极氧化物结构、场氧化物层(未绘示)可形成于基板100上。可通过进行一化学机械研磨(Chemical Mechanical Polishing，CMP)工艺暴露介电层210的顶面210a 及导电连接结构220。在本实施例中，导电连接结构220可直接作为底电极252。导电连接结构220或底电极252的材料可以是(但非限定于)钨(W)、铜(Cu)、铁(Fe)、钛(Ti)、镍(Ni)、铪(Hf)、氮化钛(TiN)、氮化钽(TaN)、或其他可应用的材料。在本实施例中，导电连接结构220或底电极252的材料包括钨(W)。在其他实施例中，导电连接结构或底电极可以是双层结构，或者底电极是另外形成在导电连接结构之上。
请参照图7，绝缘层230可通过一沉积工艺(例如是等离子体辅助化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition，PECVD)、化学气相沉积(Chemical VaporDeposition，CVD))形成于介电层210及导电连接结构220上。绝缘层230的材料可以是由介电材料所形成，且厚度的范围可以是在200埃至2000埃。在本实施例中，绝缘层230是由氧化物所形成，例如是氧化硅(SiO2)，且厚度可为1000埃。
请参照图8，通过一蚀刻工艺(例如是一干蚀刻工艺)移除一部分的绝缘层230及一部分的底电极252(或半导体连接结构220)，以形成穿过绝缘层230以及一部分的底电极252的开口240。开口240具有暴露一部分的底电极252的底面240a以及倾斜的侧壁240s，开口240的底面240a的宽度是小于底电极252的宽度，且开口240在绝缘层230中的宽度可大于底面240a的宽度，底面240a的宽度可定义存储单元的宽度。底面240a的宽度例如是500～1500埃。较详细的元件尺寸将描述于对应于图11B的段落当中。
请参照图9，通过一氧化工艺(例如是等离子体氧化法(plasma oxidation))通过开口240对于底电极252(或导电连接结构220)进行氧化反应，使得位于开口240的底面240a之下的底电极252被氧化为一势垒层 222。势垒层222可包括来自绝缘层230的氧化物以及来自对底电极252 氧化而成的氧化物。在本实施例中，势垒层包括二氧化硅(SiO2)及氧化钨 (WOX)。
请参照图10，沉积预定半导体层254′于绝缘层230之上以及开口240 中，也即是预定半导体层254′延伸于开口240的底面240a、侧壁240s以及绝缘层230的上表面230a之上。预定半导体层254′可作为存储器层，例如是ReRAM的存储器层或者是PCM的存储器层。在本实施例中，预定半导体层254′包括氮化钛(TiN)，以在后续步骤中进行氧化而成为半导体层。在其他实施例中，预定半导体层254′也可为金属氧化物层，也即是可直接作为存储器层的半导体层254，不需要经过后续的氧化动作。
请参照图11A，通过氧化工艺对预定半导体层254′进行氧化作用以形成半导体层254。氧化工艺可通过一等离子体氧化工艺所进行。也即，半导体层254延伸于开口240的底面240a、侧壁240s以及绝缘层230的上表面230a之上。在本实施例中，半导体层254包括氮氧化钛(TiON)，可作为存储器层，例如是电阻转换存储器层。
请参照图11B，其绘示图11A的半导体装置的部分图11B的立体侧视图。开口240的底面240a的宽度w1(底面240a的直径)可为50～1500埃。势垒层222也具有对应于底面240a的宽度w1。半导体层254并没有填充整个开口240，而是延伸于开口240的侧壁240s及底面420a，半导体层 254在底部呈现一碗状结构，保留开口240的空间，也非是整体位于开口240之上的实心块状结构。开口240的底面240a与底电极252的顶面252a 之间的垂直深度d(也即是开口240对于底电极252的蚀刻深度)可以是 30～400埃。半导体层524的厚度t可以是20～100埃。底电极252的侧壁 252s与开口240的侧壁240s(或者是半导体层254的侧壁)之间在水平方向上的宽度w2可以是500～1000埃。存储单元的尺寸可由开口240的底面240a的宽度w1以及开口240的底面240a与底电极252的顶面252a之间的垂直深度d所定义。
请参照图12，通过一沉积工艺依序形成第一顶电极层2561及第二顶电极层2562于半导体层254上。第一顶电极层2561可作为半导体层254 及第二顶电极层2562之间的缓冲层(buffer layer)。在一些实例中，第一顶电极层2561的材料可以是钛(Ti)、钽(Ta)、硅(Si)、铜(Cu)、铝(A1)...等等，且厚度可以在5埃至50埃的范围中。在本实施例中，第一顶电极层2561 是由钛(Ti)所形成，且厚度是10埃。在一些实施例中，第二顶电极层2562 的材料可以是氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钴(Co)、钨(W)、铂(Pt)、镍(Ni)、铱(Ir)、钌(Ru)、铝(Al)...等等，且厚度可以在50埃至500 埃的范围中。在本实施例中，第二顶电极层2562是由氮化钛(TiN)所形成，且厚度是400埃。
请参照图13，通过一蚀刻工艺(例如是一干蚀刻工艺)移除一部分的绝缘层230、半导体层254、第一顶电极层2561及第二顶电极层2562，以便形成包括第一顶电极层2561及第二顶电极层2562的顶电极256。在蚀刻工艺之后，绝缘层230的侧边、半导体层254的侧边以及顶电极256的侧边可互相对齐。如此一来，即形成包括底电极252、半导体层254、及顶电极256的电阻式随机存取存储器单元250，也就形成图2的半导体装置 20。顶电极256示范性地绘示为双层结构，然而顶电极256的结构并不限于此。
此外，图3的半导体装置30、图4的半导体装置40与图5的半导体装置50可通过类似和/或相同于图6～13的工艺方法所形成。
根据上文的叙述，本揭露的半导体层环绕一部分的顶电极，且内埋于底电极中，相较于本身为实心块状结构且完全形成在底电极之上的半导体层的比较例、或者完全形成在绝缘层的开口之上的比较例而言，本揭露的半导体层的设计使得电流传输的路径得以缩短，也就能避免因电阻值太高而造成电压下降的电压衰退现象，改善信号传递，并让元件的尺寸能够缩小。此外，半导体层是整面沉积于穿过绝缘层及一部分的顶电极的开口及绝缘层上。以俯视图而言，半导体层在底部为环绕一部分的顶电极的环状结构；以侧视图而言，半导体层在底部为环绕一部分的顶电极且在底电极中抵接于势垒层的碗状结构，或者半导体层整体而言可视为包覆整个顶电极的底表面的倒置帽型结构，本揭露的半导体层相较于半导体层本身为实心块状而没有顶电极的容置空间的比较例而言，在工艺上更为方便，不需顾虑填充实心材料时可能产生气泡或凹陷等问题，还提升了半导体装置的可靠度。
其他实施例，例如元件的已知构件有不同的设置与排列等，也可能可以应用，视应用时的实际需求与条件而可作适当的调整或变化。因此，说明书与附图中所示的结构仅作说明之用，并非用以限制本揭露欲保护范围。另外，相关技艺人员当知，实施例中构成部件的形状和位置也并不限于图标所绘的方案，也是根据实际应用时的需求和/或制造步骤在不悖离本揭露的精神的情况下而可作相应调整。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种半导体装置，包括：
一底电极；
一半导体层，配置于该底电极上；以及
一顶电极，配置于该半导体层上，
一势垒层，位于该底电极与该半导体层之间；
其中，该半导体层环绕一部分的该顶电极，且半导体层的底部埋入于底电极中，且以半导体层的侧壁接触于底电极；
其中该底电极环绕一部分的该半导体层的一底部，该半导体层的该底部是以一部分的侧壁接触于该底电极。
2.如权利要求1所述的半导体装置，其中该半导体层是一存储器层、一选择器层或该存储器层与该选择器层的组合。
3.如权利要求2所述的半导体装置，其中该存储器层是一电阻转换存储器层或一相变存储器层。
4.如权利要求1所述的半导体装置，其中该底电极的一顶面是高于该半导体层的一底面。
5.一种半导体装置的制造方法，包括：
形成一开口以移除一部分的一底电极；
形成一半导体层于该开口中；以及
形成一顶电极于该半导体层上；
形成一势垒层于该底电极与该半导体层之间，
其中，该半导体层环绕一部分的该顶电极，且半导体层的底部埋入于底电极中，且以半导体层的侧壁接触于底电极；
其中该底电极环绕一部分的该半导体层的一底部，该半导体层的该底部是以一部分的侧壁接触于该底电极。
6.如权利要求5所述的半导体装置的制造方法，其中该半导体层是一存储器层、一选择器层或该存储器层与该选择器层的组合。
7.如权利要求5所述的半导体装置的制造方法，还包括：
形成一绝缘层于该底电极之上，该开口是移除一部分的该绝缘层及一部分的该底电极；
其中，通过该开口进行一氧化反应以形成该势垒层。
8.如权利要求6所述的半导体装置的制造方法，其中该势垒层包括二氧化硅及氧化钨。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1738052A (zh) * 2004-08-05 2006-02-22 三星电子株式会社 铁电存储器和铁电电容器以及其制造方法
JP2012038748A (ja) * 2010-08-03 2012-02-23 Sony Corp 半導体装置及び半導体装置の製造方法
CN103943775A (zh) * 2013-01-23 2014-07-23 华邦电子股份有限公司 电阻式存储元件
TW201521250A (zh) * 2013-11-28 2015-06-01 Winbond Electronics Corp 電阻式記憶體的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000055896A1 (en) * 1999-03-17 2000-09-21 Koninklijke Philips Electronics N.V. Method of manufacturing a floating gate field-effect transistor
JP3794403B2 (ja) * 2003-10-09 2006-07-05 セイコーエプソン株式会社 半導体装置
TWI343642B (en) * 2007-04-24 2011-06-11 Ind Tech Res Inst Phase-change memory devices and methods for fabricating the same
CN101312230B (zh) * 2007-05-25 2010-10-13 财团法人工业技术研究院 相变化存储装置及其制造方法
JP2009253033A (ja) * 2008-04-07 2009-10-29 Panasonic Corp 半導体記憶装置及びその製造方法
US8519541B2 (en) * 2008-08-14 2013-08-27 Macronix International Co., Ltd. Semiconductor device having plural conductive layers disposed within dielectric layer
US8987700B2 (en) * 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
US8643074B2 (en) * 2012-05-02 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US9159723B2 (en) * 2013-09-16 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
US9172036B2 (en) * 2013-11-22 2015-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode blocking layer for RRAM device
US10014382B2 (en) * 2014-03-13 2018-07-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with sidewall passivation and method of making

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1738052A (zh) * 2004-08-05 2006-02-22 三星电子株式会社 铁电存储器和铁电电容器以及其制造方法
JP2012038748A (ja) * 2010-08-03 2012-02-23 Sony Corp 半導体装置及び半導体装置の製造方法
CN103943775A (zh) * 2013-01-23 2014-07-23 华邦电子股份有限公司 电阻式存储元件
TW201521250A (zh) * 2013-11-28 2015-06-01 Winbond Electronics Corp 電阻式記憶體的形成方法

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