TWI714667B - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體結構，其包含：一第N金屬層；一平坦底部阻障層，其在該第N金屬層上方且與該第N個金屬層接觸；一資料儲存層，其在該平坦底部阻障層上方；一電極，其在該資料儲存層上方；及一第(N+1)金屬層，其在該電極上方。N係一正整數。亦提供一種用於該半導體結構之製造方法。

Description

半導體結構及其製造方法
本揭露係關於一種半導體記憶體結構。
一半導體記憶體陣列包含彼此電連接之複數個單位記憶體單元。在動態隨機存取記憶體(DRAM)中，例如，一單位記憶體單元可包含一個開關及一個電容器。一DRAM具有高整合密度及高操作速度。然而，在未將功率供應給DRAM時，擦除儲存於DRAM中之資料。非揮發性記憶體之一實例係快閃記憶體，其中在未供應功率時不擦除儲存的資料。儘管快閃記憶體具有非揮發性特性，但與DRAM相比，快閃記憶體具有低整合密度及低操作速度。 諸多當代電子裝置含有經組態以儲存資料之電子記憶體。電子記憶體可係揮發性記憶體或非揮發性記憶體。揮發性記憶體在其被供電時儲存資料，而非揮發性記憶體能夠在移除電力時儲存資料。電阻式隨機存取記憶體(RRAM)歸因於其簡單結構係用於下一代非揮發性記憶體技術及所涉及CMOS邏輯相容製程技術之一個有力候選。一RRAM單元包含具有一可變電阻之一介電資料儲存層，該介電資料儲存層放置於安置於後段製程(BEOL)金屬化層內之兩個電極之間。 電阻式隨機存取記憶體(RRAM)係非揮發性記憶體裝置之一者。一RRAM係基於一過渡金屬氧化物之一電阻根據施加於其之一電壓變化之一特性之一電阻式類型記憶體，且使用電阻以將一資料位元而非DRAM中使用之一電子電荷儲存於一RRAM單元中。一RRAM由一類電容器結構組成，其中絕緣材料展示一電阻式切換行為。
本揭露中之一項實施例提供一種半導體結構，其包含：一第N金屬層；一平坦底部阻障層，其在該第N金屬層上方且與該第N個金屬層接觸；一資料儲存層，其在該平坦底部阻障層上方；一電極，其在該資料儲存層上方；及一第(N+1)金屬層，其在該電極上方。N係一正整數。 本揭露中之一項實施例提供一種記憶體結構，其包含：一下金屬層；一平坦記憶體單元，其在該下金屬層上方；一上金屬層，其電耦合至該平坦記憶體單元。該下金屬層比該上金屬層更接近於一電晶體區域。該平坦記憶體單元包含：一覆蓋層，其近接於該下金屬層；及一高k介電層，其在該覆蓋層上方。 本揭露中之一項實施例提供一種半導體結構之製造方法。該方法包含：形成一底部金屬層；使一平坦記憶體層形成於該底部金屬層上方；藉由一自對準操作使一電極形成於該平坦記憶體層上方；及藉由圖案化該平坦記憶體層來定義一記憶體單元。
在圖式中，貫穿各個視圖相同參考符號用來指定相同或類似元件，且展示及描述本發明之闡釋性實施例。圖未必按比例繪製，且在一些實例中，僅出於繪示目的，在諸處已誇大及/或簡化圖式。一般技術者基於本發明之下文闡釋性實施例將明白本發明之諸多可能應用及變動。 此外，為方便描述，本文中可使用空間關係術語(諸如「下面」、「下方」、「下」、「上方」、「上」及類似者)來描述如圖中繪示之一個元件或構件對另一元件或構件之關係。空間關係術語旨在涵蓋除圖中描繪之定向以外之使用中或操作中的裝置之不同定向。可以其他方式(旋轉90度或以其他定向)定向設備，且可據此同樣地解釋本文中使用之空間關係描述詞。 在描述及主張本揭露中，將根據下文陳述之定義使用下列術語。 如本文中使用，一「基板」指代其上形成有各個層及裝置結構之一塊體基板。在一些實施例中，塊體基板包含矽或一化合物半導體，諸如GaAs、InP、Si/Ge或SiC。層之實例包含介電層、摻雜層、多晶矽層或導電層。裝置結構之實例包含電晶體、電阻器及/或電容器，其等可透過一互連層互連至額外積體電路。 如本文中使用，「沈積」指代使用一待沈積材料之一氣相、該材料之一前驅體、一電化學反應或濺鍍/反應性濺鍍將材料沈積於一基板上的操作。使用一材料之一氣相之沈積包含任何操作，諸如但不限於化學氣相沈積(CVD)及物理氣相沈積(PVD)。氣相沈積方法之實例包含熱絲CVD、rf-CVD、雷射CVD (LCVD)、保形鑽石塗覆操作、金屬有機CVD (MOCVD)、熱蒸鍍PVD、離子化金屬PVD (IMPVD)、電子束PVD (EBPVD)、反應性PVD、原子層沈積(ALD)、電漿增強CVD (PECVD)、高密度電漿CVD (HDPCVD)、低壓CVD (LPCVD)及類似者。使用電化學反應之沈積之實例包含電鍍、無電電鍍及類似者。沈積之其他實例包含脈衝雷射沈積(PLD)及原子層沈積(ALD)。 如本文中使用，「金屬氧化物」指代二元金屬氧化物、過渡金屬氧化物及鑭系金屬氧化物。本文中描述之金屬氧化物常常係非化學計量的，因此在本揭露中使用氧組合物之一下標「x」。金屬氧化物包含MgOx 、AlOx 、TiOx 、CrOx 、MnOx 、FeOx 、CoOx 、NiOx 、CuOx 、ZnOx 、GeOx 、YOx 、ZrOx 、NbOx 、MoOx 、SnOx 、LaOx 、HfOx 、TaOx 、WOx 、CeOx 、GdOx、YbOx 及LuOx 。 儘管陳述本揭露之寬範疇之數值範圍及參數係近似值，但儘可能精確地報告特定實例中陳述之數值。然而，任何數值固有地含有必定起因於存在於各自測試量測中之標準偏差之特定誤差。又，如本文中使用，術語「約」通常意謂著在一給定值或範圍之10%、5%、1%或0.5%內。替代地，在由一般技術者考量時，術語「約」意謂著在平均值之一可接受標準誤差內。除在操作/工作實例中以外或除非另有明確指定，數值範圍、量、值及百分比之所有者(諸如材料數量、持續時間、溫度、操作條件、量比及其本文中揭示之類似者之數值範圍、量、值及百分比之所有者)應被理解為在所有實例中係由術語「約」修飾。據此，除非有相反指示，否則本揭露及隨附申請專利範圍中陳述之數值參數係可根據需要變化之近似值。起碼，應至少鑑於報告的有效數字之數目及藉由應用普通捨入技術來解釋各數值參數。範圍可在本文中表示為從一個端點至另一端點或在兩個端點之間。除非另有指明，否則本文中揭示之所有範圍包含端點。 電阻式隨機存取記憶體(RRAM)單元可具有一底部電極，該底部電極藉由具有一可變電阻之一資料儲存層與一上覆頂部電極分離。通常，RRAM單元藉由一底部介電層與一下伏金屬層分離，該底部介電層包括提供底部電極與下伏金屬互連層之間的接觸之一開口。因此形成於RRAM中之底部電極在本文中稱為底部電極通路(BEVA)。 BEVA在一RRAM單元中造成數個問題。例如，BEVA習知上藉由一沈積操作而形成，其填充連接底部電極及下伏金屬互連層之開口。取決於開口之大小，空隙可形成於具有低於60 nm之一臨界尺寸(CD)之開口中。後續平坦化操作(諸如一化學機械拋光(CMP))歸因於小CD開口之空隙形成性質無法產生一平坦表面。此外，由於平坦化操作，拋光的表面包含一個以上材料，諸如BEVA自身(例如，由TiN製成)，內襯BEVA之側壁及底部之TaN阻障及圍繞BEVA之富矽氧化物(SRO)。CMP漿料可擁有對不同材料之不同拋光速率。因此，具有一種以上材料之一拋光的表面固有地擁有對後續資料儲存層形成有害之一非平坦表面。因此，開口填充中導致的空隙及在拋光之後的非平坦表面促進拋光的表面之非平坦度。拋光的表面之平坦度對RRAM單元效能係重要的，此係因為僅具有跨RRAM單元的另外滿意的均勻厚度之一高k介電層可提供所要記憶體效能。換言之，習知方法中之BEVA面臨困難，此係因為無法獲得一平坦拋光的表面。 此外，BEVA相對於RRAM單元之對準亦造成問題。BEVA形成與一第一微影操作相關聯，只要涉及較小裝置規模，其誤差(諸如重疊)係不可避免的。例如，在一BEVA之CD減小至60 nm以下，則可觀察到微影重疊。重疊導致一BEVA不對準於RRAM單元之一中心但朝向RRAM單元之一左側或一右側偏移。當在BEVA上方圖案化資料儲存層時，嚴重偏移在後續第二微影操作中引發缺陷。高度需要近接於RRAM單元之中心對準BEVA。 最後，BEVA之CD亦歸因於微影限制而有問題。隨著裝置規模越來越小，BEVA遭遇通常約40 nm之一微影限制。 給定上文論述，一半導體記憶體結構(具體言之一RRAM結構)經提供以解決前述問題。本揭露提供相對於習知RRAM結構反向安置之一RRAM結構。術語BEVA未出現於本揭露中，此係因為僅本文中揭露之RRAM結構中之電極更接近於一上金屬層而非下金屬層。本RRAM單元之電極安置於資料儲存層上方而非資料儲存層下方。因此，前述拋光的表面可達成更大所要平坦度。此外，本RRAM單元之電極藉由一自對準操作而非藉由一微影操作而形成。因此改良CD限制及電極相對於RRAM單元之中心之對準。 例如，本揭露中之一項實施例提供一種半導體結構，其包含：一第N金屬層；一平坦底部阻障層，其在該第N金屬層上方且與該第N個金屬層接觸；一資料儲存層，其在該平坦底部阻障層上方；一電極，其在該資料儲存層上方；及一第(N+1)金屬層，其在該電極上方。N係一正整數。對於另一實例，本揭露中之一項實施例提供一種記憶體結構，其包含：一下金屬層；一平坦記憶體單元，其在該下金屬層上方；一上金屬層，其電耦合至該平坦記憶體單元。該下金屬層比該上金屬層更接近於一電晶體區域。該平坦記憶體單元包含：一覆蓋層，其近接於該下金屬層；及一高k介電層，其在該覆蓋層上方。亦揭示用於本文中描述之半導體結構之製造方法。 參考圖1，圖1係根據本揭露之一些實施例之一記憶體堆疊10之一截面。在圖1中，記憶體堆疊10包含一第N金屬層101及一第(N+1)金屬層103。在一些實施例中，第N金屬層101可係一第四金屬層之一金屬線，且第(N+1)金屬層103可係一第五金屬層之一金屬通路及/或一金屬線。應注意，本文中引用之第N金屬層係一CMOS結構或類似者中之一邏輯區域或一電晶體區域上方之金屬互連件。為簡潔起見，圖1中省略CMOS結構之基板。 金屬互連件係一後段製程(BEOL)操作中形成之一結構。然而，在一些實施例中，第N金屬層101及第(N+1)金屬層103不限於相鄰金屬化層。第N金屬層101可係一下金屬層，且第(N+1)金屬層103可係一上金屬層。例如，下金屬層可係一第四金屬線且上金屬層可係一第六金屬層之一金屬通路及/或一金屬線。在一些實施例中，金屬互連件包含Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、Si或其組合。 在圖1中，一記憶體單元105安置於第N金屬層101與第(N+1)金屬層103之間。應注意，本揭露之記憶體單元105相對於一習知記憶體單元反向安置。例如，與一資料儲存層105B相比，一覆蓋層105A經安置更接近於第N金屬層101或下金屬層，而資料儲存層105B經安置更接近於第(N+1)金屬層103或上金屬層。在一些實施例中，覆蓋層105A可包括一金屬，諸如鈦(Ti)、鉿(Hf)、鉑(Pt)、釕(Ru)及/或鋁(Al)。在其他實施例中，覆蓋層105A可包括一金屬氧化物，諸如氧化鈦(TiOx )、氧化鉿(HfOx )、氧化鋯(ZrOx )、氧化鍺(GeOx )、氧化銫(CeOx )。資料儲存層105B可包括以下項之至少一者：具有一高k介電常數之介電材料、二元金屬氧化物、過渡金屬氧化物及鑭系金屬氧化物。在一些實施例中，資料儲存層105B包含氧化鉿(HfOx )、氧化鋯(ZrOx )、氧化鋁(AlOx )、氧化鎳(NiOx )、氧化鉭(TaOx )或氧化鈦(TiOx )。 在一些實施例中，資料儲存層105B可包含以由導電材料(諸如Pt、AlCu、TiN、Au、TaN、W、WN、Cu、Ni、Zr及其組合)組成之量子點之一形式之電場增強器。然而，電場增強器不限於上文所列之材料，任何種類之導電材料係在本揭露之預期範疇內。在特定實施例中，電場增強器包含能夠從資料儲存層105B去除氧之導電材料。例如，Ti、Ta及Hf。在此項技術中已知，特定金屬充當一氧儲器，其從與其接觸之氧化物耗盡氧原子。由於資料儲存層105B包含二元金屬氧化物、過渡金屬氧化物及鑭系金屬氧化物，故在使資料儲存層105B與氧去除金屬接觸時，從資料儲存層105B耗盡該等氧化物中之氧原子。因此，使用留於資料儲存層105B中之氧空位來協助RRAM之形成及SET程序。 仍參考圖1，一電極107安置於記憶體單元105上方且比覆蓋層105A更接近於資料儲存層105B。在一些實施例中，電極107可包括一金屬氮化物(例如，氮化鈦(TiN)或氮化鉭(TaN))或一金屬(例如，鈦(Ti)或鉭(Ta))。應注意，記憶體單元105夾置於一底部阻障層109A與一上阻障層109B之間。底部阻障層109A可係防止第N金屬層101中之金屬原子擴散至記憶體單元105之覆蓋層105A中之一擴散阻障。上阻障層109B可係防止電極107中之金屬原子擴散至記憶體單元105之資料儲存層105B中之一擴散阻障。在一些實施例中，底部阻障層109A由相同於上阻障層109B之該等材料之材料組成。在一些實施例中，底部阻障層109A及上阻障層109B具有吻合於第N金屬層101之一頂部表面之一平坦形狀。在一些實施例中，底部阻障層109A及上阻障層109B係由氮化鉭(TaN)製成。 圖2係根據本揭露之一些實施例之一記憶體單元20之一截面。圖2中之相同符號標記指代如圖1中論述之相同元件或等效物且為簡潔起見在此不不做重複。在圖2中，下金屬層101被介電層123圍繞。具有一預定寬度W1之記憶體單元105安置於下金屬層101上方。在一些實施例中，記憶體單元寬度W1係在從約50 nm至約250 nm之一範圍中。前文論述記憶體堆疊(諸如阻障層109A、109B及覆蓋層105A、資料儲存層105B)之細節。電極107安置於記憶體單元堆疊上方，落於上阻障層109B上方。電極107被一間隔層108 (例如，一氮化物層)圍繞。應注意，電極107包含小於記憶體單元105之寬度W1之一寬度W2。在一些實施例中，寬度W2可在從約20 nm至約40 nm之一範圍中。一般技術者可理解，電極107之臨界尺寸遭遇其低於40 nm之微影限制。本揭露中提供之電極107之寬度W2藉由規避微影極限及採用一自對準操作而達成，如下文將在用於記憶體結構20之製造方法中論述。 如圖2中展示，下金屬層101比上金屬層103更接近於一電晶體區域201。半導體基板200進一步包含重度摻雜區域(諸如至少部分在半導體基板200中之源極203及汲極205)。一閘極207定位於半導體基板200之一頂部表面上方且定位於源極203與汲極205之間。接觸插塞208形成於層間介電質(ILD) 209中，且可電耦合至電晶體結構201。在一些實施例中，ILD 209形成於半導體基板200上。ILD 209可藉由用於形成此等層之各種技術而形成，例如，化學氣相沈積(CVD)、低壓CVD (LPCVD)、電漿增強CVD (PECVD)、濺鍍及物理氣相沈積(PVD)、熱生長及類似者。半導體基板200上方之ILD 209可由各種介電材料形成且可例如係氧化物(例如，氧化Ge)、氮氧化物(例如，氮氧化GaP)、二氧化矽(SiO2 )、含氮氧化物(例如，含氮SiO2 )、摻氮氧化物(例如，N2 植入SiO2 )、氮氧化矽(Six Oy Nz )及類似者。 圖2展示在半導體基板200中具有一摻雜區域之一平坦電晶體。然而，本揭露不限於此。任何非平坦電晶體(諸如一FinFET結構)可具有凸起的摻雜區域。 應注意，電極107之位置實質上在記憶體單元105之中心處。換言之，從電極107至間隔層108之左側壁之一距離實質上相同於從電極107至間隔層108之右側壁之一距離。歸因於如後文將描述之自對準操作，故未藉由其中頻繁地發生一重疊偏移之微影操作定義電極107之位置。在形成間隔層108之後判定電極107之位置。 仍參考圖2，電極107之一頂部表面125展示一波紋形狀，此係歸因於電極107係由在間隔層108之一開口中沈積導電材料而形成的事實。沈積操作之保形性質在電極107之頂部表面125處產生此一波紋形狀。由於電極107之頂部表面125係遠離記憶體單元105之表面，換言之，頂部表面125之形態不影響記憶體單元105之資料儲存層105B之厚度，因此此表面之平坦度並不像如前文論述之底部阻障層109A之平坦度般關鍵。在一些實施例中，電極107之波紋表面與上金屬層103之一金屬通路103A接觸。 圖2中進一步展示，一保護層121經形成為內襯間隔層108之一側壁、上金屬層103之一部分及記憶體單元105。在一些實施例中，保護層121係由碳化鎢材料製成。另外，介電層123 (諸如一金屬間介電質)經形成圍繞記憶體結構20。 現參考圖3，展示根據本揭露之一些實施例製造一記憶體結構之一流程圖。操作301提供形成一底部金屬層。操作303提供使一平坦記憶體層形成於底部金屬層上方。操作305提供藉由一自對準操作使一電極形成於平坦記憶體層上方。操作307提供藉由圖案化平坦記憶體層來定義一記憶體單元。在針對圖4至圖14之下文論述中提供各前述操作之進一步闡釋。可在圖3中之操作之前、期間或之後提供額外操作。為更佳地理解本揭露之發明概念，已簡化下列圖。 圖4至圖14係根據本揭露之一些實施例之各個製造操作時之一記憶體結構之截面。在圖4中，如操作301及303中描述，形成一底部金屬層101 (例如，一第四金屬線)及一平坦記憶體層105。在一些實施例中，藉由一鑲嵌程序形成底部金屬層101。隨後，藉由化學氣相沈積(CVD)、ALD、高密度電漿CVD (HDPCVD)或脈衝雷射沈積(PLD)形成由金屬氮化物組成之一底部阻障層109A。可藉由一氣相沈積技術(例如，物理氣相沈積、化學氣相沈積等)形成覆蓋層105A，其包含鈦(Ti)、鉿(Hf)、鉑(Pt)、釕(Ru)及/或鋁(Al)或金屬氧化物，諸如氧化鈦(TiOx )、氧化鉿(HfOx )、氧化鋯(ZrOx )、氧化鍺(GeOx )、氧化銫(CeOx )。此外，使上阻障層109B平坦形成於平坦記憶體層上方。 在圖4中，一介電層123圍繞底部金屬層101。在一些實施例中，介電層123係包含碳化矽、氮氧化矽及氮化矽之至少一者之一蝕刻停止層。在一些實施例中，介電層123包含氧化矽、氟化矽酸鹽玻璃(FSG)、摻碳氧化矽、氮化矽、氮氧化矽、四乙基正矽酸鹽(TEOS)氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、Black Diamond® (加利福尼亞州Santa Clara的Applied Materials)、非晶氟化碳、低k介電材料或其組合。 應注意，下金屬線101與平坦金屬層(105A、105B)之間的介面140'實質上與下金屬線101之側處之僅單種材料(例如，銅)齊平。因此，可控制平坦記憶體層之平坦度。接著將一蝕刻停止層108'沈積於上阻障層109B上方以用作對上覆遮罩層140之蝕刻之一蝕刻停止。將一光阻劑141圖案化於遮罩層140上方以便進一步定義遮罩層140之圖案。在一些實施例中，光阻劑141之一第一開口143暴露遮罩層140之一部分達一寬度W1。在後續製造操作中，寬度W1可預定為記憶體單元之一寬度。在一些實施例中，遮罩層140可係一介電層，例如，一富矽氧化物層。遮罩層140與蝕刻停止層108'之間的蝕刻選擇性足夠大以使蝕刻在到達蝕刻停止層108'時停止。 參考圖5，在遮罩層140中形成第二開口145之後移除光阻劑141。在一些實施例中，第二開口145之轉移寬度W1係在從約50 nm至約250 nm之一範圍中。圖6至圖8展示用於電極107之形成之一自對準操作，如圖3之操作305中描述。在圖6中，一間隔層108''係毯覆形成於遮罩層140之頂部表面及側壁上方。在一些實施例中，間隔層108''可由相同於蝕刻停止層108'之材料組成。例如，間隔層108''及蝕刻停止層108'係由氮化矽製成。接著應用一定向蝕刻以移除遮罩層140之頂部表面上方及第二開口145之底部上方的間隔層108''之部分。因此，間隔層108''保留於遮罩層140之側壁處，且上阻障層109A之一部分暴露。接著在間隔層108''之沈積及定向移除之後定義一寬度W2。 如圖6中展示，由寬度W1及間隔層108''之一厚度T1兩者判定寬度W2。換言之，可藉由設計寬度W1及厚度T1來預定寬度W2或可為後續展示之電極107之寬度。在一些實施例中，寬度W2係在從約20 nm至約150 nm之一範圍中。 參考圖7，一電極層107'安置於遮罩層140之頂部表面上方且待填充至遮罩層140之第二開口145中。電極層107'可由下列材料之至少一者組成：Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu。在一些實施例中，形成電極層107'之方法包含無電電鍍、濺鍍、電鍍、物理氣相沈積(PVD)或原子層沈積(ALD)。在運用ALD操作形成電極層107'之一情況下，可在間隔層108''之間觀察到一波紋表面125'。緊跟在沈積電極層107'之後此波紋表面特徵係不可避免的，此係歸因於沈積之前第二開口145之存在。將在一直接回蝕操作之後實行波紋表面特徵，如圖8中展示。替代地，可藉由在回蝕操作之前插入一平坦化操作來消除波紋表面特徵。圖9中展示結果。 參考圖8，執行一回蝕操作以從遮罩層140之頂部表面及從第二開口145內之區域移除電極層107'。在一些實施例中，藉由使用一終點偵測蝕刻且接著使用一時間模式蝕刻來應用回蝕操作。例如，在回蝕之前期階段中偵測遮罩層140之頂部表面作為一終點且隨後採用一時間模式蝕刻來移除第二開口145內之電極材料。應注意，回蝕操作中使用之蝕刻劑擁有兩種氮化物材料之間的足夠選擇性。例如，所使用蝕刻劑具有針對TiN之一較大蝕刻速率且具有針對SiN之一較慢蝕刻速率。就此而論，回蝕操作主要移除電極層107'且對間隔層108''造成輕微影響。在一些實施例中，控制時間模式蝕刻以將電極層107'移除至小於第二開口145之高度之一半之一高度。然而，電極層107'之最終高度不限於此。在本揭露之預期範疇中涵蓋其他合適高度。 仍參考圖8，在回蝕操作之後載送來自圖7之波紋表面125'。在一些實施例中，近接於波紋之中心可存在一縫隙或空隙。如圖8中展示，電極107形成於兩個間隔層108之間。如前文論述，間隔層108毯覆形成於遮罩層140及第二開口145上方，接近於第二開口145之左側的間隔層108之厚度T1實質上相同於接近於第二開口145之右側的間隔層108之厚度T2。因此，電極107實質上形成於寬度W1之中心處，如圖5中定義。如下文將論述，寬度W1可變成記憶體單元之寬度，電極107經自對準以形成於記憶體單元之中心處。與其中電極之一寬度依賴於一微影操作之習知方法相比，在此提供之自對準方案可進一步減小電極之寬度且跟從裝置規模之微型化趨勢。 圖9係形成電極107之一替代操作，其中在回蝕操作之前執行一平坦化操作。如圖9中所見，電極107具有一近平坦表面190。再次參考圖7，在電極層107'之沈積之後，執行一平坦化操作以從最頂部電極層107'移除波紋表面125'。在一些實施例中，平坦化操作可包括一化學機械拋光(CMP)程序。在平坦化操作之後，可執行前文論述之回蝕操作以移除第二開口145中之電極層107'直至達到一所要高度為止。 圖10至圖12繪示藉由使用一硬遮罩層來圖案化記憶體單元層(105A、105B)之一記憶體單元105之一形成。在圖10中，執行間隔層108之一第二沈積。在一些實施例中，間隔層形成於遮罩層140之頂部表面上方並且填充至第二開口145中。執行一第二回蝕操作以從遮罩層140之頂部表面移除如沈積的間隔層108。可採用一終點蝕刻以將遮罩層140之頂部表面用作單個平面以停止回蝕操作。結合圖8，經回蝕間隔層108之頂部表面125擁有一波紋。在圖11中，例如藉由稀釋氟化氫移除遮罩層140。剩餘間隔層108充當用於後續記憶體單元層(105A、105B)之一硬遮罩層。間隔層或前文稱為蝕刻停止層108'之一小部分定位於上阻障層109B上方。由於蝕刻停止層108'之一厚度實質上薄於剩餘間隔層108之厚度，故可在後續記憶體單元圖案化操作中完全移除蝕刻停止層108'。 已暸解使用實質上無氧之一硬遮罩可增大一相關聯RRAM單元之良率。此係因為在記憶體單元105之圖案化期間，蝕刻劑可從一含氧硬遮罩層(舉例而言，諸如SiO2 或SiON)解離氧自由基。隨後可將解離的氧自由基植入至電極107、覆蓋層105A及/或資料儲存層105B中，其中氧自由基導致裝置故障(例如，干擾RRAM絲之形成及重設RRAM絲)。使用實質上無氧之一硬遮罩層在記憶體單元105之圖案化期間消除此等氧自由基，從而導致一良率增大。 參考圖12，本操作中使用之蝕刻劑應以類似選擇性蝕刻上阻障層109B及下阻障層109A、資料儲存層105B及覆蓋層105A。在一些實施例中，使用一亁蝕刻操作。在其他實施例中，硬遮罩層可包含碳化矽(SiC)或實質上無氧之一複合物介電膜。應注意，在本操作結束時，由間隔層108完全覆蓋電極107。 參考圖13及圖14，一電連接經形成以連接電極107及上金屬層103。在圖13中，一保護層121毯覆沈積於記憶體單元105、電極107及間隔層108上方。在一些實施例中，保護層121係一碳化矽層。保護層121亦形成於下金屬層101及圍繞下金屬層101之介電層123上方。 在圖14中，如截面中展示，一上金屬層103形成於鄰接電極107之一位置處。在一些實施例中，上金屬層103包括一金屬通路103A及一金屬線103B。在一些實施例中，上金屬層103可藉由蝕刻介電層123以形成延伸貫穿保護層121及間隔層108之一開口而形成。接著藉由無電電鍍、濺鍍、電鍍、PVD或ALD之至少一個操作用金屬填充開口。在一些實施例中，金屬包含選自下列項之材料以形成上金屬層103：Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu、Ni、Hf、Zr。應注意，根據本文中揭示之製造方法，與上金屬層103之金屬通路103A接觸的電極107之頂部表面可包含一波紋特徵。替代地，可在採用前文在圖9中論述之另一製造方法時消除波紋特徵。 由於本揭露之記憶體單元105相對於習知RRAM結構反向安置，故電連接可經設計以適於本揭露之組態。例如，再次參考圖2，最初連接至習知RRAM單元中之BEVA之電路徑可接線至上金屬層103，而最初連接至習知RRAM單元中之頂部電極之電路徑可接線至下金屬層101。 本揭露提供相對於習知RRAM結構反向安置之一RRAM結構。即，本RRAM單元之BEVA安置於資料儲存層上方而非資料儲存層下方。術語BEVA未出現於本揭露中，此係因為僅本文中揭露之RRAM結構中之電極更接近於一上金屬層而非下金屬層。因此，下金屬層與RRAM單元之間的介面可達成更大平坦度。此外，本RRAM單元之電極藉由一自對準操作而非一微影操作而形成。因此改良CD限制及電極相對於RRAM單元之中心之對準。 本揭露中之一項實施例提供一種半導體結構，其包含：一第N金屬層；一平坦底部阻障層，其在該第N金屬層上方且與該第N個金屬層接觸；一資料儲存層，其在該平坦底部阻障層上方；一電極，其在該資料儲存層上方；及一第(N+1)金屬層，其在該電極上方。N係一正整數。 本揭露中之一項實施例提供一種記憶體結構，其包含：一下金屬層；一平坦記憶體單元，其在該下金屬層上方；一上金屬層，其電耦合至該平坦記憶體單元。該下金屬層比該上金屬層更接近於一電晶體區域。該平坦記憶體單元包含：一覆蓋層，其近接於該下金屬層；及一高k介電層，其在該覆蓋層上方。 本揭露中之一項實施例提供一種半導體結構之製造方法。該方法包含：形成一底部金屬層；使一平坦記憶體層形成於該底部金屬層上方；藉由一自對準操作使一電極形成於該平坦記憶體層上方；及藉由圖案化該平坦記憶體層來定義一記憶體單元。 儘管已詳細描述本發明及其優點，但應理解，可在不背離如由隨附申請專利範圍定義之發明精神及範疇之情況下，於本文中作出各種變更、替換及更改。例如，上文論述之諸多製程可以不同方法實施且由其他製程或其組合取代。 此外，本申請案之範疇並非旨在限於本說明書中描述之程序、機器、製造、物質組分、構件、方法及步驟之特定實施例。如一般技術者將容易地從本發明之揭露明白，可根據本發明利用執行實質上相同於本文中描述之對應實施例之功能或達成實質上相同於本文中描述之對應實施例之結果的目前存在或後期開發之程序、機器、製造、物質組分、構件、方法或步驟。據此，隨附申請專利範圍定義旨在將此等程序、機器、製造、物質組分、構件、方法或步驟包含於其範疇內。
10‧‧‧記憶體堆疊20‧‧‧記憶體單元101‧‧‧第N金屬層/下金屬層/底部金屬層/下金屬線103‧‧‧第(N+1)金屬層/上金屬層103A‧‧‧金屬通路103B‧‧‧金屬線105‧‧‧記憶體單元/平坦記憶體層105A‧‧‧覆蓋層/平坦金屬層/記憶體單元層105B‧‧‧資料儲存層/記憶體單元層/平坦金屬層107‧‧‧電極107'‧‧‧電極層108‧‧‧間隔層108'‧‧‧蝕刻停止層108''‧‧‧間隔層109A‧‧‧底部阻障層/下阻障層109B‧‧‧上阻障層121‧‧‧保護層123‧‧‧介電層125‧‧‧頂部表面125'‧‧‧波紋表面140‧‧‧上覆遮罩層140'‧‧‧介面141‧‧‧光阻劑143‧‧‧第一開口145‧‧‧第二開口190‧‧‧近平坦表面200‧‧‧半導體基板201‧‧‧電晶體區域/電晶體結構203‧‧‧源極205‧‧‧汲極207‧‧‧閘極208‧‧‧接觸插塞209‧‧‧層間介電質(ILD)301‧‧‧操作303‧‧‧操作305‧‧‧操作307‧‧‧操作T1‧‧‧厚度T2‧‧‧厚度W1‧‧‧記憶體單元寬度/過渡寬度W2‧‧‧寬度
在結合隨附圖閱讀時從下文實施方式最佳地理解本揭露之態樣。應強調，根據工業標準實踐，各個構件不按比例繪製。事實上，為論述清晰起見，可任意地增大或減小各個構件之尺寸。 圖1係根據本揭露之一些實施例之一記憶體結構堆疊之一截面； 圖2係根據本揭露之一些實施例之一記憶體單元之一截面； 圖3係根據本揭露之一些實施例製造一記憶體結構之一流程圖； 圖4至圖14係根據本揭露之一些實施例之各個製造操作時之一記憶體結構之截面。
20‧‧‧記憶體單元
101‧‧‧第N金屬層/下金屬層/底部金屬層/下金屬線
103‧‧‧第(N+1)金屬層/上金屬層
103A‧‧‧金屬通路
103B‧‧‧金屬線
105‧‧‧記憶體單元/平坦記憶體層
105A‧‧‧覆蓋層/平坦金屬層/記憶體單元層
105B‧‧‧資料儲存層/記憶體單元層/平坦金屬層
107‧‧‧電極
108‧‧‧間隔層
109A‧‧‧底部阻障層/下阻障層
109B‧‧‧上阻障層
121‧‧‧保護層
123‧‧‧介電層
125‧‧‧頂部表面
200‧‧‧半導體基板
201‧‧‧電晶體區域/電晶體結構
203‧‧‧源極
205‧‧‧汲極
207‧‧‧閘極
208‧‧‧接觸插塞
209‧‧‧層間介電質(ILD)
W1‧‧‧記憶體單元寬度/轉移寬度
W2‧‧‧寬度

Claims (10)

  1. 一種半導體結構，其包括：一第N金屬層；一平坦底部阻障層，其在該第N金屬層上方且與該第N金屬層接觸；一資料儲存層，其在該平坦底部阻障層上方；一電極，其在該資料儲存層上方；及一第(N+1)金屬層，其在該電極上方；其中N係一正整數，且該第N金屬層包括銅。
  2. 如請求項1之半導體結構，其中該資料儲存層包括一高k介電層，且一覆蓋層安置於該平坦底部阻障層與該資料儲存層之間。
  3. 一種半導體結構，其包括：一下金屬層，其包括銅；一平坦記憶體單元，其在該下金屬層上方，該平坦記憶體單元包括：一覆蓋層，其近接於該下金屬層；及一高k介電層，其在該覆蓋層上方；及一上金屬層，其電耦合至該平坦記憶體單元，其中該下金屬層比該上金屬層更接近於一電晶體區域。
  4. 如請求項3之半導體結構，其進一步包括該覆蓋層與該下金屬層之間的一平坦底部阻障層。
  5. 一種半導體結構，其包括：一電晶體區域；一下金屬層，其在該電晶體區域上方；一平坦記憶體單元，其在該下金屬層上方，該平坦記憶體單元包括：一覆蓋層，其近接於該下金屬層；及一介電層，其在該覆蓋層上方；及一電極，其在該介電層上方，該電極包括一波紋頂部表面及一側壁；及一上金屬層，其在該電極上方，電耦合至該平坦記憶體單元，其中該電極之該側壁及該波紋頂部表面之一第一部分與該上金屬層接觸。
  6. 一種半導體結構之製造方法，其包括：形成包括銅之一底部金屬層；使一平坦記憶體層形成於該底部金屬層上方；藉由一自對準操作使一電極形成於具有一第一寬度之該平坦記憶體層上方，該自對準操作包括：使一蝕刻停止層形成於該平坦記憶體層上方；圖案化該蝕刻停止層以形成一第一開口；使具有一預定寬度之一間隔物形成於該第一開口中，從而側向覆蓋該蝕刻停止層之一側壁，由此形成窄於該第一開口之一第二開口；及藉由圖案化該平坦記憶體層來定義具有一第二寬度之一記憶體單 元，其中該第一寬度小於一第二寬度。
  7. 如請求項6之製造方法，其中該自對準操作進一步包括：使該電極形成於該第二開口中。
  8. 一種半導體結構之製造方法，其包括：形成一底部金屬層；使一平坦記憶體層形成於該底部金屬層上方；藉由一自對準操作使一電極形成於該平坦記憶體層上方，該自對準操作包括：使一蝕刻停止層形成於該平坦記憶體層上方；在該蝕刻停止層上方圖案化具有一開口之一遮罩層；在圖案化該遮罩層之後，使一間隔物形成於該遮罩層之該開口之一側壁處；及使該電極形成於被該隔離物圍繞之一區域中；及藉由圖案化該平坦記憶體層來定義一記憶體單元。
  9. 如請求項8之製造方法，其進一步包括形成與該電極接觸之一上金屬層。
  10. 一種半導體結構之製造方法，其包括：形成一底部金屬層；使一平坦記憶體層形成於該底部金屬層上方； 藉由一自對準操作使一電極形成於該平坦記憶體層上方，該自對準操作包括：使一蝕刻停止層形成於該平坦記憶體層上方；在該蝕刻停止層上方圖案化具有一開口之一遮罩層；使一第一間隔物形成於定義該遮罩層之該開口之一側壁處；使該電極形成於被該第一間隔物圍繞之一區域中；及使一第二間隔物形成於該電極及該第一間隔物上方；及藉由圖案化該平坦記憶體層來定義一記憶體單元。
TW105137312A 2016-02-05 2016-11-15 半導體結構及其製造方法 TWI714667B (zh)

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