KR101083166B1 - 비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억소자를 이용한 비휘발성 반도체 장치 - Google Patents

비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억소자를 이용한 비휘발성 반도체 장치 Download PDF

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Abstract

본 발명의 비휘발성 기억 소자는, 제 1 전극층(103)과, 제 2 전극층(107)과, 제 1 전극층(103)과 제 2 전극층(107) 사이에 개재되고, 양 전극(103), (107) 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화되는 저항 변화층(106)을 구비하며, 이 저항 변화층(106)은, TaOx(단, 0≤x<2.5)로 나타내어지는 조성을 갖는 제 1 탄탈 함유층과, 적어도 TaOy(단, x<y)로 나타내어지는 조성을 갖는 제 2 탄탈 함유층이 적층된 적층 구조를 갖고 있다.

Description

비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억 소자를 이용한 비휘발성 반도체 장치{NONVOLATILE STORAGE ELEMENT, ITS MANUFACTURING METHOD, AND NONVOLATILE SEMICONDUCTOR DEVICE USING THE NONVOLATILE STORAGE ELEMENT}
본 발명은 비휘발성 기억 소자에 관한 것으로, 특히, 인가되는 전기적 신호에 따라 저항값이 변화되는 저항 변화형의 비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억 소자를 이용한 비휘발성 반도체 장치에 관한 것이다.
최근, 디지털 기술의 진전에 따라, 휴대형 정보 기기 및 정보 가전 등의 전자 기기가 보다 한층 고기능화되고 있다. 그 때문에, 비휘발성 기억 소자의 대용량화, 기입 전력의 저감, 기입/판독 시간의 고속화, 및 장수명화의 요구가 높아지고 있다.
이러한 요구에 대하여, 기존의 플로팅 게이트를 이용한 플래시 메모리의 미세화에는 한계가 있다고 말하고 있다. 그래서, 최근, 저항 변화층을 기억부의 재료로서 이용하는 새로운 저항 변화형의 비휘발성 기억 소자에 주목이 집중되고 있다.
이 저항 변화형의 비휘발성 기억 소자는, 기본적으로는 도 32에 도시한 바와 같이, 저항 변화층(504)을 하부 전극(503)과 상부 전극(505)으로 샌드위치하도록 한 매우 단순한 구조로 구성된다. 그리고, 이 상하의 전극 사이에 소정의 전기적 펄스를 인가하는 것만으로, 저항이 고저항 또는 저저항 상태로 변화된다. 그리고, 이들의 다른 저항 상태와 수치를 대응시켜 정보의 기록을 행하는 것이다. 저항 변화형의 비휘발성 기억 소자는 이러한 구조상 및 동작상의 단순함으로부터, 한층더의 미세화나 저비용화가 가능하다고 기대되고 있다. 또, 고저항과 저저항의 상태 변화가 100㎱ 이하 오더로 일어나는 경우도 있으므로, 고속 동작이라는 관점에서도 주목을 받고 있으며, 여러 가지의 제안이 이루어지고 있다.
예컨대, 특허 문헌 1에 개시되어 있는 바와 같이, 상부 전극과 하부 전극에 전압을 인가함으로써 저항 변화층(504) 내에 금속 이온을 출입시켜 고저항과 저저항 상태를 만들어내어, 정보를 기록하는 타입의 저항 변화형의 비휘발성 기억 소자가 있다. 또한, 특허 문헌 2에 개시되어 있는 바와 같은, 저항 변화층의 결정 상태를 전기 펄스로 변화시켜 저항 상태를 변화시키도록 하는 타입의 저항 변화형 메모리도 알려져 있다(상 변화형 메모리).
또, 상기에 부가하여, 저항 변화층(504)에 금속 산화물을 사용한 저항 변화형의 비휘발성 기억 소자에 관한 제안도 많이 이루어져 있다.
이러한 금속 산화물을 사용한 저항 변화형의 비휘발성 기억 소자는, 저항 변화층에 이용하는 재료로 크게 2종류로 분류된다. 하나는, 특허 문헌 3 등에 개시 되어 있는 페로브스카이트 재료(Pr(1-x)CaXMnO3(PCMO), LaSrMnO3(LSMO), GdBaCoxOy(GBCO)를 저항 변화층으로서 이용한 저항 변화형의 비휘발성 기억 소자이다.
다른 하나는 2원계의 천이 금속 산화물을 이용한 저항 변화형의 비휘발성 기억 소자이다. 2원계의 천이 금속 산화물은, 상술한 페로브스카이트 재료와 비교하더라도 매우 조성 및 구조가 단순하기 때문에, 제조시의 조성 제어 및 성막이 비교적 용이하다. 게다가, 반도체 제조 프로세스와의 정합성도 비교적 양호하다는 이점도 있어, 최근, 특히 정력적으로 연구가 이루어지고 있다. 예컨대, 특허 문헌 4나 비특허 문헌 1에서는, 가변 저항 재료로서 NiO, V2O5, ZnO, Nb2O5, TiO2, WO3, CoO가 개시되어 있다. 또한, 특허 문헌 5에서는, Ni, Ti, Hf, Nb, Zn, W, Co 등의 서브옥사이드(화학량론적 조성으로부터 벗어난 산화물)를 가변 저항 재료로서 사용한 저항 변화형의 비휘발성 기억 소자가 개시되어 있다. 또, 특허 문헌 6이나 비특허 문헌 2에는, TiN의 표면을 산화하여 나노미터 오더의 TiO2 결정막을 형성하도록 한 구조를 저항 변화층에 사용하는 예도 개시되어 있다.
상기에 부가하여, 특허 문헌 7에서는, 산화티탄 및 산화탄탈(Ta2O5)을 가변 저항 재료로 사용한, 1회만의 기입이 가능한 소위 원타임 프로그래머블 메모리(one-time programmable memory)의 제안도 이루어져 있다.
특허 문헌 1 : 일본 특허 공개 제2006-40946호 공보
특허 문헌 2 : 일본 특허 공개 제2004-349689호 공보
특허 문헌 3 : 미국 특허 제6473332호 명세서
특허 문헌 4 : 일본 특허 공개 제2004-363604호 공보
특허 문헌 5 : 일본 특허 공개 제2005-317976호 공보
특허 문헌 6 : 일본 특허 공개 제2007-180202호 공보
특허 문헌 7 : 일본 특허 공개 평성 제7-263647호 공보
비특허 문헌 1 : I.G.Beak et al., Tech. Digest IEDM 2004, 587페이지
비특허 문헌 2 : Japanese Journal of Applied Physics Vol45, NO11,2006, pp.L310-L312
발명의 개시
발명이 해결하고자 하는 과제
그러나, 상술한 바와 같은 천이 금속 산화물을 저항 변화층에 이용한 비휘발성 기억 소자에는, 이하와 같은 문제가 있다.
우선, NiO 등의 천이 금속 산화물을 이용한 종래의 저항 변화형의 비휘발성 기억 소자에서는, 비특허 문헌 1에 개시되어 있는 바와 같이, 가변 저항 재료를 고저항 상태로부터 저저항 상태로 변화시키는 데에는 100㎱ 정도의 짧은 전기적 펄스로 실현할 수 있다. 그러나, 저저항 상태로부터 고저항 상태로 변화시키기 위해서는, ㎲ 오더의 긴 펄스가 필요하게 되므로, 고속화를 도모하기 어렵다고 하는 문제가 있다. 또, 가변 저항 재료를 상하의 전극으로 사이에 끼운 구조를 형성한 직후는, 저항 상태의 변화가 일어나지 않는다고 하는 문제가 있다. 즉, 저항 상태의 변화를 발현시키기 위해서는, 특수한 전기적 자극을 상하 전극 사이에 가하는, "길들이기"의 공정(이하에서는 포밍 공정이라고 부름)이 필요하다고 되어 있다. 저항 변화형 메모리의 양산시를 고려하면, 이러한 포밍 공정의 존재는 결코 바람직하다고 말할 수 없다. 왜냐하면, 포밍 공정은, 제조 공정의 하나로 취급될 수도 있어, 비용의 증대나 제조 프로세스의 복잡화로 이어지기 때문이다.
또, 본 명세서에서는, 정상적인 저항 상태의 변화를 얻을 수 있는 전기적 펄스의 크기(전압값)나 폭(시간)은 다른 전기적 펄스를 가하여, 제조 직후의 저항 변화형의 비휘발성 기억 소자의 상태를 변화시키는 공정의 것을 포밍 공정이라고 정의한다. 예컨대, 2V의 크기로 100㎱의 폭을 갖는 전기적 펄스로 저항 상태가 변화되는 잠재적 능력을 갖는 비휘발성 기억 소자를 동작시키기 위해서, 제조 직후에 이것과는 다른 전기적 펄스(예컨대 3V로 1㎲의 전기적 펄스를 10회 가하는 등)를 가할 필요가 있는 경우, 포밍 공정이 필요하다고 표현한다.
한편, 특허 문헌 6이나 비특허 문헌 2에 개시되어 있는, TiN의 표면을 산화시켜 미세 결정성의 TiO2를 형성하도록 한 구조(TiO2/TiN 구조)를 갖는 저항 변화형 메모리에서는, 포밍 공정이 불필요하게 되어 있다. 그러나, 이 메모리에서는, TiO2가 나노미터 오더의 미소한 결정(이하, 나노 결정)의 집합체를 이루고 있으며, 이 결정의 크기에 의해 저항 변화의 상태가 변화된다고 되어 있다. 일반적으로 나노 결정의 크기나 결정 구조는, 제조 방법(상기 분에서는 산화에 의해서 형성)에 매우 민감하여, 제조시의 편차가 커질 가능성이 있다. 즉, 나노 결정을 저항 변화층에 사용하면, 저항 변화의 상태에 편차가 생기기 쉬워, 바람직하지 않다.
또한, 특허 문헌 7에 개시되어 있는 Ta2O5로 이루어지는 천이 금속 산화물을 주성분으로서 이용한 경우에는, 고저항 상태로부터 저저항 상태로의 1회 동작에만 이용 가능한 안티퓨즈로서 기능하여, 리라이트가 불가능하다고 하는 문제가 있다. 즉, 이 경우에는, 천이 금속 산화물을 절연 파괴하는 것에 의해 저항의 상태를 변화시키기 때문에, 한번 저저항 상태로 되면 고저항 상태로 되돌아가지 않는 것이다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 그 목적은, 포밍 공정이 불필요하게 동작하여, 고속이고 가역적으로 안정한 리라이트 특성과, 양호한 저항값의 리텐션(retention) 특성을 갖는 비휘발성 기억 소자, 및 반도체 제조 프로세스와 친화성이 높은 그 비휘발성 기억 소자의 제조 방법, 및 그 비휘발성 기억 소자를 이용한 비휘발성 반도체 장치를 제공하는 것에 있다.
과제를 해결하기 위한 수단
상기 목적을 달성하기 위해서, 본 발명의 비휘발성 기억 소자는, 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극 사이에 인가되는 극성이 다른 전기적 신호에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하며, 상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있다.
상기 저항 변화층은, 상기 제 1 영역으로서의 TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물층과, 상기 제 2 영역으로서의 TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물층 중 적어도 2층이 적층된 적층 구조를 갖고 있어도 된다.
상기 제 2 산소 부족형의 탄탈 산화물층이 상기 제 1 전극 또는 상기 제 2 전극에 접하고 있어도 된다.
상기 제 2 산소 부족형의 탄탈 산화물층이 접하고 있는 전극에 상기 제 2 산소 부족형의 탄탈 산화물층이 접하고 있지 않는 전극보다도 높은 전위를 갖는 전기적 펄스를 인가한 후의 제 1 전극과 제 2 전극 사이의 저항값을 RH로 하고, 상기 제 2 산소 부족형의 탄탈 산화물층이 접하고 있는 전극에 상기 제 2 산소 부족형의 탄탈 산화물층이 접하고 있지 않는 전극보다도 낮은 전위를 갖는 전기적 펄스를 인가한 후의 제 1 전극과 제 2 전극 사이의 저항값을 RL로 했을 때, RH>RL로 되어도 된다.
상기 TaOx는 0.8≤x≤1.9를 만족하는 것이 바람직하다.
상기 TaOy는 2.1≤y<2.5를 만족하는 것이 바람직하다.
상기 제 2 산소 부족형의 탄탈 산화물층의 두께는 상기 제 1 산소 부족형의 탄탈 산화물층의 두께보다도 작은 것이 바람직하다.
상기 제 2 산소 부족형의 탄탈 산화물층의 두께가 1㎚ 이상 8㎚ 이하인 것이 바람직하다.
또한, 본 발명의 비휘발성 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 서로 평행하게 형성된 복수의 제 1 전극 배선과, 상기 복수의 제 1 전극 배선의 위쪽에 상기 반도체 기판의 주면(主面)에 평행한 면 내에서 서로 평행하고 또한 상기 복수의 제 1 전극 배선에 입체 교차하도록 형성된 복수의 제 2 전극 배선과, 상기 복수의 제 1 전극 배선과 상기 복수의 제 2 전극 배선의 입체 교차점에 대응하여 마련된 비휘발성 기억 소자를 구비하는 메모리 어레이를 구비하며, 상기 제 1 전극 배선을 제 1 전극으로 하고, 상기 제 2 전극 배선을 제 2 전극으로 한 경우, 상기 비휘발성 기억 소자의 각각은, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극간의 전압에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고, 상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있다.
또한, 본 발명의 비휘발성 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 서로 평행하게 형성된 복수의 제 1 전극 배선과, 상기 복수의 제 1 전극 배선의 위쪽에 상기 반도체 기판의 주면에 평행한 면 내에서 서로 평행하고 또한 상기 복수의 제 1 전극 배선에 입체 교차하도록 형성된 복수의 제 2 전극 배선과, 상기 복수의 제 1 전극 배선과 상기 복수의 제 2 전극 배선의 입체 교차점에 대응하여 마련된 비휘발성 기억 소자를 구비하는 메모리 어레이를 구비하며, 상기 비휘발성 기억 소자의 각각은, 상기 제 1 전극 배선과 접속되는 제 1 전극과, 상기 제 2 전극 배선과 접속되는 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극간의 전압에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고, 상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있다.
상기 비휘발성 기억 소자의 각각은 상기 제 1 전극과 상기 제 2 전극 사이에 전류 억제 소자를 구비하고 있으며, 상기 전류 억제 소자는 상기 저항 변화층과 전기적으로 접속되어 있어도 된다.
상기 메모리 어레이가 복수 적층되어 이루어지는 다층화 메모리 어레이를 구비하여도 된다.
또한, 본 발명의 비휘발성 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된, 서로 교차하도록 배열된 복수의 워드선 및 복수의 비트선, 상기 복수의 워드선 및 복수의 비트선의 교점에 대응하여 각각 마련된 복수의 트랜지스터, 및 상기 복수의 트랜지스터에 대응하여 마련된 복수의 비휘발성 기억 소자를 구비하며, 상기 비휘발성 기억 소자의 각각은, 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 대응하여 마련되어 있는 상기 트랜지스터를 통해 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고, 상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있다.
또한, 본 발명의 비휘발성 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된, 소정의 연산을 실행하는 논리 회로 및 프로그램 기능을 갖는 비휘발성 기억 소자를 구비하며, 상기 비휘발성 기억 소자는, 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극간의 전압에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고, 상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있다.
또한, 상기 비휘발성 반도체 장치는 다른 특정한 상기 비휘발성 반도체 장치를 더 구비하여도 된다.
또한, 본 발명의 비휘발성 기억 소자의 제조 방법은, 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극 사이에 인가되는 극성이 다른 전기적 신호에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하는 비휘발성 기억 소자의 제조 방법으로서, 상기 저항 변화층을 제조하는 공정은, (A) 상기 저항 변화층의 두께 방향에서의 일부를 구성하고, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역을 형성하는 공정과, (B) 상기 저항 변화층의 두께 방향에서 상기 제 1 영역에 이웃하는, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 형성하는 공정을 포함한다.
상기 공정 A는 상기 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 층을 형성하는 공정이고, 상기 공정 B는 상기 제 1 층의 표면을 산화하는 것에 의해 상기 제 1 영역 및 상기 제 2 영역을 형성하는 공정이어도 된다. 여기서, 본 발명에 있어서 「제 1 영역에 제 2 영역이 이웃한다」라고 하는 형태로는, 제 1 영역과 제 2 영역이 접촉하고 있는 형태와, 제 1 영역과 제 2 영역 사이에 다른 영역이 개재되어 있는 형태의 쌍방이 포함된다.
상기 공정 A는 상기 제 1 산소 부족형의 탄탈 산화물을 포함하는 상기 제 1 영역으로서의 제 1 층을 형성하는 공정이고, 상기 공정 B는 상기 제 1 층 위에 상기 제 2 산소 부족형의 탄탈 산화물을 포함하는 상기 제 2 영역으로서의 제 2 층을 퇴적하는 공정이어도 된다.
상기 제 1 층을 스퍼터링법 또는 화학 기상 퇴적법에 의해 형성하여도 된다.
상기 제 2 층을 스퍼터링법 또는 화학 기상 퇴적법에 의해 형성하여도 된다.
상기 제 2 층의 두께가 1㎚ 이상 8㎚ 이하이어도 된다.
본 발명의 상기 목적, 다른 목적, 특징, 및 이점은 첨부 도면 참조하여, 이하의 바람직한 실시 형태의 상세한 설명으로부터 명확해진다.
(발명의 효과)
본 발명에 의하면, 포밍 공정 없이, 고속 동작이 가능하고, 게다가 가역적으로 안정한 리라이트 특성과, 양호한 저항값의 리텐션 특성을 갖는 비휘발성 기억 소자 및 반도체 제조 프로세스와 친화성이 높은 그 비휘발성 기억 소자의 제조 방법, 및 그 비휘발성 기억 소자를 이용한 비휘발성 반도체 장치를 얻을 수 있다.
도 1은 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자의 일 구성예를 나타낸 단면도,
도 2(a)~(c)는 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자의 제조 공정을 나타낸 단면도,
도 3은 정보를 판독하는 경우에서의 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자의 실시예 1 내지 3의 동작예를 나타내는 도면,
도 4는 정보를 기입하는 경우에 있어서의 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자의 실시예 1 내지 3의 동작예를 나타내는 도면,
도 5(a)~(c)는 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자가 구비하는 저항 변화층의 저항값과 펄스 인가 회수의 관계를 나타내는 도면,
도 6은 본 발명의 제 1 실시 형태에 따른 탄탈 산화물로 이루어지는 저항 변화층의 XRD(X선 회절) 스펙트럼을 나타내는 도면,
도 7(a), (b)는 본 발명의 제 1 실시 형태에 따른 탄탈 산화물로 이루어지는 저항 변화층의 X선 반사율의 스펙트럼을 나타내는 도면,
도 8(a)~(c)는 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도,
도 9는 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자가 구비하는 저항 변화층의 저항값과 펄스 인가 회수의 관계를 나타내는 도면,
도 10은 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자가 동작하는 경우에, 전극 사이에 인가되는 전기적 펄스의 폭과 저항 변화층의 저항값의 관계를 나타내는 도면,
도 11은 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자에 있어서, 전극 사이에 동(同) 극성의 전기적 펄스를 연속하여 인가한 경우에서의 저항 변화층의 저항 변화 특성을 나타내는 도면,
도 12는 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자에 있어서, 전극 사이에 정부(正負)의 전기적 펄스를 교대로 연속하여 10000회 인가한 경우에서의 저항 변화층의 저항 변화 특성을 나타내는 도면,
도 13은 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자에 대한 아레니우스 플롯을 나타내는 도면,
도 14(a)~(c)는 본 발명의 제 2 실시 형태에 따른 비휘발성 기억 소자가 구비하는 저항 변화층의 저항값과 펄스 인가 회수의 관계를 나타내는 도면,
도 15(a), (b)는 본 발명의 제 2 실시 형태에 따른 비휘발성 기억 소자의 실시예 5의 단면의 투과형 전자 현미경 사진 및 그 스케치,
도 16은 본 발명의 제 3 실시 형태에 따른 비휘발성 기억 소자가 구비하는 탄탈 산화막층으로 이루어지는 저항 변화층에서의 스퍼터링시의 산소 유량비와 탄탈 산화물층 중의 산소 함유율의 관계를 나타내는 도면,
도 17(a), (b)는 본 발명의 제 3 실시 형태에 따른 비휘발성 기억 소자가 구비하는 저항 변화층의 저항값과 펄스 인가 회수의 관계를 나타내는 도면,
도 18(a)~(c)는 본 발명의 제 1 내지 3 실시 형태에 따른 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도,
도 19는 본 발명의 제 4 실시 형태에 따른 비휘발성 반도체 장치의 구성을 나타내는 블럭도,
도 20은 도 19에서의 A부의 구성(4비트분의 구성)을 나타내는 사시도,
도 21은 본 발명의 제 4 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자의 구성을 나타내는 단면도,
도 22(a)~(g)는 본 발명의 제 4 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도,
도 23은 본 발명의 다층화 구조의 비휘발성 반도체 장치가 구비하는 메모리 어레이의 구성을 나타내는 사시도,
도 24는 본 발명의 제 4 실시 형태에 따른 비휘발성 반도체 장치의 동작예를 나타내는 타이밍차트,
도 25는 본 발명의 제 5 실시 형태에 따른 비휘발성 반도체 장치의 구성을 나타내는 블럭도,
도 26은 도 25에 있어서의 C부의 구성(2비트분의 구성)을 나타내는 단면도,
도 27은 본 발명의 제 5 실시 형태에 따른 비휘발성 반도체 장치의 동작예를 나타내는 타이밍차트,
도 28은 본 발명의 제 6 실시 형태에 따른 비휘발성 반도체 장치의 구성을 나타내는 블럭도,
도 29는 본 발명의 제 6 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 구제 어드레스 저장 레지스터의 구성을 나타내는 블럭도,
도 30은 본 발명의 제 6 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 구제 어드레스 저장 레지스터의 구성을 나타내는 단면도,
도 31은 본 발명의 제 6 실시 형태에 따른 비휘발성 반도체 장치의 제조 프로세스의 주요한 흐름을 나타내는 흐름도,
도 32는 종래의 기억 소자의 구성을 나타내는 단면도이다.
부호의 설명
100 : 비휘발성 기억 소자
101 : 기판
102 : 산화물층
103 : 제 1 전극층
104 : 제 1 탄탈 산화물층
105 : 제 2 탄탈 산화물층
106 : 저항 변화층
107 : 제 2 전극층
108 : 포토레지스트
109 : 소자 영역
110 : 제 3 탄탈 산화물층
200 : 비휘발성 반도체 장치
201 : 메모리 본체부
202 : 메모리 어레이
203 : 행 선택 회로/드라이버
204 : 열 선택 회로/드라이버
205 : 기입 회로
206 : 센스 앰프
207 : 데이터 입출력 회로
208 : 어드레스 입력 회로
209 : 제어 회로
210 : 비휘발성 기억 소자
211 : 상부 배선
212 : 하부 배선
213 : 상부 전극
214 : 저항 변화층
215 : 내부 전극
216 : 전류 억제 소자
217 : 하부 전극
218 : 오믹 저항층
219 : 제 2 저항 변화층
300 : 비휘발성 반도체 장치
301 : 메모리 본체부
302 : 메모리 어레이
303 : 행 선택 회로/드라이버
304 : 열 선택 회로
305 : 기입 회로
306 : 센스 앰프
307 : 데이터 입출력 회로
308 : 셀 플레이트 전원
309 : 어드레스 입력 회로
310 : 제어 회로
313 : 비휘발성 기억 소자
314 : 상부 전극
315 : 저항 변화층
316 : 하부 전극
400 : 비휘발성 반도체 장치
401 : 반도체 기판
402 : CPU
403 : 입출력 회로
404 : 논리 회로
405 : 아날로그 회로
406 : BIST 회로
407 : SRAM
408 : 구제 어드레스 저장 레지스터
409 : 비휘발성 기억 소자
410 : 기입 회로
411 : 판독 회로
412 : 래치 회로
BL0, BL1, … : 비트선
M11, M12, … : 메모리 셀
T11, T12, … : 트랜지스터
WL0, WL1, … : 워드선
500 : 비휘발성 기억 소자
501 : 기판
502 : 산화물층
503 : 하부 전극
504 : 저항 변화층
505 : 상부 전극
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 바람직한 실시 형태를, 도면을 참조하여 상세히 설명한다. 또, 이하에서는, 모든 도면을 통해 동일 또는 상당 부분에는 동일한 부호를 부여하고 그 설명을 생략하는 경우가 있다.
(제 1 실시 형태)
[비휘발성 기억 소자의 구성]
도 1은 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자의 일 구성예를 나타낸 단면도이다.
도 1에 나타낸 바와 같이, 본 실시 형태의 비휘발성 기억 소자(100)는, 기판(101)과, 그 기판(101) 상에 형성된 산화물층(102)과, 그 산화물층(102) 상에 형성된 제 1 전극층(103)과, 제 2 전극층(107)과, 제 1 전극층(103) 및 제 2 전극층(107) 사이에 끼워진 저항 변화층(106)을 구비하고 있다. 여기서, 저항 변화층(106)은, TaOz(단, 0<z<2.5)로 나타내어지는 조성을 갖는 산소 부족형의 탄탈 산화물로 구성되어 있다. 그리고, 저항 변화층(106)은, 산소 함유율이 낮은 제 1 탄탈 함유층(제 1 영역 : 이하, 「제 1 탄탈 산화물층」이라고 함)(104)과, 그 제 1 탄탈 산화물층(104) 상에 형성되고, 제 1 탄탈 산화물층(104)보다 산소 함유율이 높은 제 2 탄탈 함유층(제 2 영역 : 이하, 「제 2 탄탈 산화물층」(라)고 한다)(105)으로 구성되어 있다.
이 비휘발성 기억 소자(100)를 구동하는 경우, 외부의 전원에 의해 소정의 조건을 만족시키는 전압을 제 1 전극층(103)과 제 2 전극층(107) 사이에 인가한다. 본 명세서에서는, 제 1 전극층(103)에 대한 제 2 전극층(107)의 상대적 전위(전압)를 제 1 전극층(103)과 제 2 전극층(107) 사이에 인가되는 전압이라고 정의한다. 따라서, 제 1 전극층(103)보다 제 2 전극층(107)의 전위가 높게 되는 인가 전압이 정(正)의 인가 전압이고, 제 1 전극층(103)보다 제 2 전극층(107)의 전위가 낮게 되는 인가 전압이 부(負)의 인가 전압이다. 전압 인가의 방향(극성)에 따라서, 비휘발성 기억 소자(100)의 저항 변화층(106)의 저항값이 가역적으로 증가 또는 감소한다. 예컨대, 소정의 임계값 전압보다도 큰 펄스 전압이 인가된 경우, 저항 변화 층(106)의 저항값이 증가 또는 감소하는 한편, 그 임계값 전압보다도 작은 펄스 전압이 인가된 경우, 저항 변화층(106)의 저항값은 변화하지 않는다.
제 1 전극층(103) 및 제 2 전극층(107)의 재료로서는, 예컨대, Pt(백금), Ir(이리듐), Pd(팔라듐), Ag(은), Ni(니켈), W(텅스텐), Cu(구리), 및 TaN(질화탄탈) 등이 있다.
또, 기판(101)으로서는, 실리콘 단결정 기판 또는 반도체 기판을 이용할 수 있지만, 이들에 한정되는 것은 아니다. 저항 변화층(106)은 비교적 낮은 기판 온도로 형성하는 것이 가능하기 때문에, 수지 재료 등의 위에 저항 변화층(106)을 형성할 수 있다.
[비휘발성 기억 소자의 제조 방법]
다음으로, 도 2(a)~도 2(c)를 참조하면서, 본 실시 형태의 비휘발성 기억 소자(100)의 제조 방법에 대하여 설명한다.
우선, 도 2(a)에 나타낸 바와 같이, 단결정 실리콘인 기판(101) 상에 두께 200㎚의 산화물층(102)을 열산화법에 의해 형성한다. 그리고, 제 1 전극층(103)으로서의 두께 100㎚의 Pt 박막을 스퍼터링법에 의해 산화물층(102) 상에 형성한다. 그 후, 제 1 전극층(103) 상에, 제 1 탄탈 산화물층(제 1 층)(104)을, Ta 타겟을 이용한 반응성 스퍼터링법으로 형성한다.
다음에, 도 2(b)와 같이, 제 1 탄탈 산화물층(104)의 최표면을 산화하여 그 표면을 개질(改質)한다. 이것에 의해, 제 1 탄탈 산화물층(104)의 표면에, 당해 제 1 탄탈 산화물층(104)보다도 산소 함유율이 높은 제 2 탄탈 산화물층(제 2 영역)(105)이 형성된다. 이들 제 1 탄탈 산화물층(정확하게는 제 1 층의 산화되지 않은 영역(제 1 영역))(104)과 제 2 탄탈 산화물층(105)이 적층된 적층 구조에 의해 저항 변화층(106)이 구성된다.
그 후, 제 2 탄탈 산화물층(105) 상에, 제 2 전극층(107)으로서의 두께 150㎚의 Pt 박막을 스퍼터링법에 의해 형성한다. 최후로, 포토레지스트 공정에 의해, 포토레지스트에 의한 패턴(108)을 형성한다. 마지막으로, 도 2(c)에 나타낸 바와 같이, 드라이 에칭에 의해, 소자 영역(109)을 형성한다.
상술한 제조 방법에 따라, 실시예 1~3을 제작하였다. 이하, 그 상세에 대해서 설명한다.
우선, 상술한 바와 같이 하여, 기판(101), 산화물층(102) 및, Pt로 이루어지는 제 1 전극층(103)의 적층 구조를 형성하였다. 그 후, 제 1 전극층(103) 상에, 제 1 탄탈 산화물층(104)을, Ta 타겟을 아르곤 가스와 산소 가스 중에서 스퍼터링하는 소위 반응성 스퍼터링으로 형성하였다. 이 때의 성막 조건은, 스퍼터링을 시작하기 전의 스퍼터링 장치 내의 진공도(배압)가 7×10-4㎩ 정도이며, 스퍼터시의 파워는 250W, 아르곤 가스와 산소 가스를 합친 전체 가스 압력은 3.3㎩, 산소 가스의 유량비는 3.4%, 기판의 설정 온도는 30℃, 성막 시간은 7분으로 하였다. 이것에 의해, 산소 함유율이 약 58at%, 즉, TaO1.4로 나타낼 수 있는 제 1 탄탈 산화물층(104)이 30㎚ 퇴적되었다.
실시예 1 내지 3 제조시에는, 제 1 탄탈 산화물층(104) 및 제 2 탄탈 산화물층(105)의 형성과, 제 2 전극층(107)의 형성은 스퍼터링 장치 내에서 연속적으로 행하였다. 즉, 제 1 탄탈 산화물층(104)을 퇴적한 후, 가스 압력의 조건 및 파워 등의 스퍼터링의 조건은 그대로 하고, Ta 타겟과 그것에 대향하여 설치되어 있는 기판(101) 사이에 셔터를 삽입하여, 그 상태를 소정 시간 보지(保持)하였다. 이것에 의해, 제 1 탄탈 산화물층(104)의 최표면이 산소 플라즈마에 의해 산화되었다. 그 결과, 제 1 탄탈 산화물층(104)의 표면에, 당해 제 1 탄탈 산화물층(104)보다도 산소 함유율이 높은 제 2 탄탈 산화물층(105)이 형성되었다.
그 후, 상술한 바와 같이 하여, 제 2 탄탈 산화물층(105) 상에, Pt로 이루어지는 제 2 전극층(107)을 형성하였다.
그 후, 포토레지스트 공정에 의해, 소자 영역(109)을 형성하였다. 또, 실시예 1 내지 3에 있어서, 소자 영역(109)은 직경이 3㎛의 원형 패턴으로 하였다.
본 실시 형태에서는, 상기의 산소 플라즈마에 의한 산화 처리 시간(산소 플라즈마 노출(暴露) 시간)을 변화시키는 것에 의해, 실시예 1 내지 3을 제작하고 있다. 제작한 실시예와 산소 플라즈마 노출 시간의 관계를 표 1에 정리한다. 또, 실시예 1의 산소 플라즈마 노출 시간이 0분으로 되어 있는 것은, 제 1 탄탈 산화물층(104)의 퇴적 후, 산소 플라즈마에 노출시키지 않고, 즉시 제 2 전극층(107)으로서 Pt를 퇴적한 것을 의미하고 있다. 또, 표 1에는 산소 플라즈마 노출 시간 이외에, 후술하는 소자의 초기 저항의 측정 결과를 동시에 나타내고 있다.
Figure 112008088238966-pct00001
이하에서는, 이렇게 하여 제작된 실시예 1 내지 3의 특성 등에 대하여 설명한다.
[저항 변화층의 초기 저항]
우선, 실시예 1 내지 3의 저항 변화층(106)의 초기 저항을 측정하여, 그 결과에 대해 검토한다. 여기서는, 각 실시예에 있어서의 제 1 전극층(103)과 제 2 전극층(107) 사이에, 임계값 전압(예컨대, 1V 정도)보다도 낮은 50㎷의 미약한 전압을 인가하여, 흐르는 전류를 측정해서 각 실시예의 저항 변화층(106)의 초기의 저항값을 구하였다. 그 결과를 표 1에 나타낸다.
표 1을 참조하면, 실시예 1(산소 플라즈마 노출 시간 0분)에서는 11Ω, 실시예 2(동 0.5분)에서는 650Ω, 실시예 3에서는 1890Ω으로 되어 있어, 산화 플라즈마 노출 시간이 길어짐에 따라 저항 변화층(106)의 저항값이 상승하고 있는 것을 알 수 있다.
이에 반하여, 본 실시 형태와 동일하게 하여 제작된 제 1 탄탈 산화물층(TaO1.4)의 시트 저항율을 별도 측정한 결과는 4~5mΩ㎝이었다. 여기서, 시트 저항율은, 탄탈 산화물의 내부의 저항율, 즉, 본래의 탄탈 산화물 본래의 고유의 저항율을 나타내고 있다고 생각된다. 혹시 가령, 이 본래의 저항율을 갖는 탄탈 산화물만이, 막 두께 30㎚이고 직경이 3㎛인 형상(실시예 1 내지 3의 소자 영역의 크기)으로 잘라내었다고 하면, 저항값은 0.2Ω 정도로 된다. 이것과 비교하면, 표 1에서 나타낸 각 실시예의 저항 변화층(106)의 저항값은 매우 높다. 이 차이의 원인은, 제 1 전극층(103) 및 제 2 전극층(107)과 저항 변화층(106)간의 접촉 저항, 및, 산소 플라즈마 처리에 의해 형성된 제 2 탄탈 산화물층(105)에 있다고 생각된다. 어쩌면, 산소 플라즈마 노출 시간이 0분인 실시예 1에서 관측된 11Ω은 접촉 저항에 상당하고, 실시예 2 및 3에서 관측된 수백Ω 이상의 큰 저항값의 대부분은 산소 플라즈마 처리에 의해 형성된 제 2 탄탈 산화물층(105)에 기인한다고 생각된다.
[저항 변화형 비휘발성 기억 소자의 동작예]
실시예 1 내지 3의 구체적인 동작을 설명하기 전에, 본 실시 형태로 제작한 저항 변화형의 비휘발성 기억 소자의 동작예, 즉 정보의 기입/판독을 하는 경우의 동작예를, 도면을 참조하여 설명한다.
도 3은 정보를 기입하는 경우에 있어서의 저항 변화형의 비휘발성 기억 소자의 동작예를 나타내는 도면이다.
도 1에 나타내는 비휘발성 기억 소자의 제 1 전극층(103)과 제 2 전극층(107) 사이에, 예컨대, 펄스 폭이 100nsec인 극성이 다른 2종류의 전기적 펄스를 교대로 인가하면, 저항 변화층(106)의 저항값이 도 3에 나타낸 바와 같이 변화된다. 즉, 부(負)전압 펄스(전압 E1, 펄스 폭 100nsec)를 전극 사이에 인가한 경우, 저항 변화층(106)의 저항값이 고저항값 Rb로부터 저저항값 Ra로 감소한다. 한편, 정전압 펄스(전압 E2, 펄스 폭 100nsec)를 전극 사이에 인가한 경우, 저항 변화층(106)의 저항값이 저저항값 Ra로부터 고저항값 Rb로 증가한다.
이 도 3에 나타내는 예에서는, 고저항값 Rb를 정보 「0」으로, 저저항값 Ra를 정보 「1」로 각각 할당하고 있다. 그 때문에, 저항 변화층(106)의 저항값이 고저항값 Rb로 되도록 정전압 펄스를 전극 사이에 인가하는 것에 의해 정보 「0」이 기입되게 되고, 또한, 저저항값 Ra로 되도록 부전압 펄스를 전극 사이에 인가하는 것에 의해 정보 「1」이 기입되게 된다.
도 4는 정보를 판독하는 경우에 있어서의 실시예 1 내지 3의 동작예를 나타내는 도면이다.
정보의 판독을 행하는 경우, 저항 변화층(106)의 저항값을 변화시킬 때에 인가하는 전기적 펄스보다도 진폭이 작은 판독용 전압 E3(｜E3｜<｜E1｜, ｜E3｜<｜E2｜)을 전극 사이에 인가한다. 그 결과, 저항 변화층(106)의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출하는 것에 의해, 기입되어 있는 정보의 판독이 가능해진다.
도 4에 나타내는 예에서는, 출력 전류값 Ia가 저저항값 Ra에, 출력 전류값 Ib가 고저항값 Rb에 각각 대응하고 있기 때문에, 출력 전류값 Ia가 검출된 경우는 정보 「1」이, 출력 전류값 Ib가 검출된 경우는 정보 「0」이 각각 판독되게 된다.
[실시예 1 내지 3의 저항 변화 특성]
다음으로, 본 실시 형태에서 실제로 제작한 실시예 1 내지 3에 대하여 전기적 펄스를 인가해서, 저항 변화를 일으켰을 때의 특성에 대하여 설명한다.
도 5는 제 1 실시 형태에 따른 비휘발성 기억 소자가 구비하는 저항 변화층의 저항값과 인가한 전기적 펄스의 관계를 나타내는 도면으로서, (a) 내지 (c)는 각각 실시예 1 내지 3에 있어서의 결과를 나타내고 있다. 여기서는, 제 1 전극층(103)과 제 2 전극층(107) 사이에, 펄스 폭이 100nsec이고, 부전압 -2.0V, 정전압 3.0V의 2종류의 전기적 펄스를 교대로 반복 인가한 경우의 저항 변화층(106)의 저항값을 측정하였다. 위에 기술한 바와 같이, 제 1 전극층(103)보다 제 2 전극층(107)의 전위가 높은 인가 전압이 정전압이고, 제 1 전극층(103)보다 제 2 전극층(107)의 전위가 낮은 인가 전압이 부전압이다.
우선, 산소 플라즈마를 0.5분 조사하여 얻어진 실시예 2의 저항 변화 특성을 나타내는 도 5(b)를 보면, 측정 직후의 초기 상태의 시료에 부전압 -2.0V의 전기적 펄스를 가하면, 저항값이 650Ω로부터 약 50Ω으로 저하되어 있는 것을 알 수 있다. 그 후, 정전압 3.0V의 전기적 펄스에서 저항값이 5000Ω으로 증가하고 있으며, 그 후, 50Ω와 5000Ω 사이에서, 매우 안정한 가역적 저항 변화가 일어나고 있는 것을 확인할 수 있다. 즉, 포밍 공정 없이, 매우 안정한 저항 변화가 관측되어 있다.
또한, 도 5(c)로부터 알 수 있는 바와 같이, 산소 플라즈마를 1분간 조사하여 얻어진 실시예 3에서도 측정한 범위 내에서 안정적으로 가역적 저항 변화가 일어나고 있으며, 초기 저항이 1890Ω이었던 소자에, -2V의 전기적 펄스를 가하면 저항값이 약 200Ω로 감소하고, 다음으로 +3V의 전기적 펄스를 가하면 저항값이 2000Ω으로 증가하고 있다. 이 경우도, 포밍 공정이 필요없이, 안정하게 저항 변화가 일어나고 있다.
그러나, 실시예 1의 저항 변화 특성을 나타내는 도 5(a)를 보면, -2.0V 및 3.0V의 2종류의 전기적 펄스를 가하더라도, 저항 변화가 일어나고 있지 않는 것을 알 수 있다. 실시예 1은, 산소 플라즈마 노출 시간이 0분, 즉, 제 1 탄탈 산화물층(104)을 퇴적 직후에 제 2 전극층(107)을 퇴적하여 제작하고 있어, 제 2 탄탈 산화물층(105)이 존재하지 않지만, 했다고 하더라도 매우 얇은 상태라고 생각된다. 이들의 결과로부터, 포밍 공정 없이, 저항 변화를 발생시키기 위해서는, 제 2 탄탈 산화물층(105)의 존재가 필요하다고 생각된다.
이와 같이, 제 2 탄탈 산화물층(105)이 존재하고 있는 실시예 2 및 3에 있어서는, 가역적인 저항 변화를 확인할 수 있다. 이하에서는, 이들의 실시예에 있어서의 저항 변화층(106)을 보다 상세히 조사한 결과에 대하여 설명한다.
[저항 변화층의 해석]
본 실시 형태에 있어서의 저항 변화층(106)의 구조를 해석하기 위해서, 단결정 실리콘 기판 상에 두께 200㎚의 산화물층이 형성된 기판 상에, 실시예 1 내지 3과 완전히 동일한 조건에서, 탄탈 산화물을 퇴적하고, 산소 플라즈마의 조사 처리까지 행한 샘플을 각각 준비하였다. 이들 샘플을 각각 A, B, C라고 표기한다. 각각의 샘플의 산소 플라즈마 노출 시간과, 후술하는 분석 결과를 정리한 결과를 표 2에 나타낸다. 또, 샘플 A 내지 C 위에는, 제 2 전극층(107)에 상당하는 Pt가 퇴적되어 있지 않기 때문에, 저항 변화층이 노출된 상태로 되어 있다.
Figure 112008088238966-pct00002
도 6은 샘플 B의 X선 회절 스펙트럼을 나타내는 그래프이다. 이 도 6을 참조하면, 2θ가 36deg. 부근에서 피크가 관측되고 있으므로, 샘플 B에서 탄탈 산화물이 형성되어 있는 것을 알 수 있다. 또한, 이 피크는 30~40deg.에 달하는 폭넓은 피크이므로, 결정의 상태로는 비정질이라고 생각된다. 또, 2θ가 56deg.에서의 피크는 실리콘 기판에 기인하는 것이다. 또, 샘플 A 및 C에 대해서도 샘플 B의 경우와 동일한 스펙트럼이 얻어졌기 때문에, 어느 샘플에서도, 비정질의 탄탈 산화물을 주성분으로 하는 저항 변화층이 형성되어 있는 것을 알 수 있었다. 단, X선 회절 측정에서는, 모두 매우 유사한 스펙트럼이 얻어져, 산소 플라즈마 노출 시간의 의존성은 관측되지 않았다.
상술한 바와 같이, 본 실시 형태와 같은 샘플에 대해서는 X선 회절 측정의 측정 감도는 그다지 높지 않다. 즉, 샘플 A 내지 C에서의 저항 변화층은, 매우 얇고(막 두께 30㎚), 상술한 바와 같이 비정질 구조를 취하고 있기 때문에, 통상의 X선 회절 스펙트럼으로는 이들의 탄탈 산화물의 상세한 해석은 곤란하다. 그래서, X선 반사율법이라고 불리는 방법(메이커명 : Rigaku, 소프트웨어명 : X선 반사율 데이터 처리 소프트웨어)으로 더욱 상세한 해석을 행하였다. 이것은, X선을 샘플의 표면에 대하여 얕은 각도로 입사시켜, 반사된 X선의 강도를 측정하는 방법이다. 그리고, 이 스펙트럼에 대하여 적절한 구조 모델을 가정하여 피팅(fitting)을 행하여, 샘플 A 내지 C에서의 저항 변화층의 막 두께 및 굴절률을 평가한다. 이 때, 피팅의 파라미터로서는, 저항 변화층의 적층 구조, 각 층의 막 두께 및 d(=1-굴절률)이다.
도 7에는, 우선, 일례로서, 샘플 B의 X선 반사율 측정 패턴을 나타내고 있다. 또, 도 7에서의 가로축은 X선의 입사 각도를, 세로축은 X선의 반사율을 각각 나타내고 있다. 또한, 도 7(a)은, 실제로 샘플 B의 X선 반사율을 측정했을 때에 얻어진 패턴(파선)과, 기판 상에 단층(單層)의 탄탈 산화물층이 존재하고 있는 것을 가정하여 피팅을 행한 결과(실선)를 나타내고 있으며, 도 7(b)는, 동일하게 측정했을 때에 얻어진 반사율 패턴(파선)과, 기판 상에 2층의 탄탈 산화물층이 존재하고 있는 것을 가정하여 피팅한 결과(실선)를 나타내고 있다.
도 7(a)를 보면, 측정값과 피팅 결과는 거의 일치하고 있지만, 세심한 점에서 차이를 보인다. 한편, 도 7(b)을 보면, 실측(實測)의 반사율 패턴과 피팅에 의해 얻어진 반사율 패턴은 양자의 식별이 불가능한 정도로, 양호하게 일치하고 있다. 이상의 결과로부터, 샘플 B는 제 1 및 제 2 탄탈 산화물층의 2층의 다른 탄탈 산화물층으로 구성되어 있다고 생각된다.
이 2층의 적층 구조를 가정하여 피팅했을 때의 샘플 B의 해석 결과에서는, 표 2에 나타낸 바와 같이, 제 1 탄탈 산화물층의 막 두께는 28.6㎚이고서, d는 29.3×10-6이며, 제 2 탄탈 산화물층의 막 두께는 약 1.43㎚이고, d는 22.3×10-6이라고 하는 값이 얻어졌다. 일반적으로, 금속 탄탈의 δ는 39×10-6, Ta2O5의 δ는 22×10-6으로 되어 있다. 이들의 값과 금회 얻어진 값을 비교하면, 제 1 탄탈 산화물층은, TaO1.43(x=1.43) 정도의 Ta의 화학량론적 조성으로부터는 분명히 어긋난, 산소가 부족한 산화물이다고 생각된다. 또한, 제 2 탄탈 산화물층은 δ의 값으로부터 조성비를 구하면, TaO2.45(y=2.45)이며, Ta2O5(TaO2.5)에 가까운 산화물이다. 그러나, 화학량론적 조성으로부터는 약간 어긋난, 산소 부족형의 산화물이라고 생각된다.
표 2를 참조하면, 샘플 C의 경우도 거의 동등한 결과가 얻어지고 있다. 즉, 제 1 탄탈 산화물층을 TaOx라고 표현했을 때, 29㎚ 정도의 막 두께에서, X는 거의 1.4 정도이며, 제 2 탄탈 산화물층을 TaOy라고 표현했을 때, 막 두께는 1.2㎚ 정도로서, y는 약 2.1로 되어 있다.
또한, 표 2로부터는, 산소 플라즈마 노출 시간이 0분의 샘플 A에서도, 약 1㎚ 정도의 제 2 탄탈 산화물층이 형성되어 있는 것을 알 수 있다. 탄탈 산화물을 퇴적한, 스퍼터링 장치 내는, 배압이 7×10-4㎩의 고진공의 상태로 유지되고 있으며, 장치 내에서 이 산화층이 형성되었다고는 생각하기 어렵다. 따라서, 이 층의 대부분은, 스퍼터링 종료 후에 스퍼터링 장치로부터 취출하여, X선 반사율 측정까지의 동안에 형성된 것은 아닌가라고 생각된다(실제로는 스퍼터 장치로부터 취출하여 수일 후에 측정을 실시하였음). 즉, 스퍼터링 장치로부터 취출하지 않고, 제 2 전극을 형성한 경우는, 제 2 탄탈 산화물층은 존재하지 않지만, 존재하더라도, 1㎚ 이하의 얼마되지 않을 것이라고 생각된다.
동일한 추론으로부터, 샘플 B 및 C에서도 탄탈 산화물을 퇴적한 스퍼터링 장치로부터 취출한 후(X선 반사율 측정을 행할 때까지의 동안에) 외기에 노출되어, 약간의 제 2 탄탈 산화물층의 막 두께가 증가할 가능성이 있다. 그러나, 일반적으로, 산화의 진행은 처음에는 빠르고 서서히 늦어지는 경향이 있는 것으로 알려져 있다. 따라서, 스퍼터링 장치 내에서 산소 플라즈마에 노출하여 산소의 함유율이 높은 제 2 탄탈 산화물을 형성한 경우는, 스퍼터링 장치 밖에서 증가한 제 2 탄탈 산화물층의 비율은 작다고 추찰(推察)된다.
이 제 2 탄탈 산화물층이 존재하고 있는 것은 표 1을 참조하여 상술한 바와 같이, 실시예 2 및 3의 저항 변화층(106)의 초기 저항이, 제 1 탄탈 산화물층이 단층으로 마련된 경우와 비교하면 매우 높은 것과 정합된다. 즉, 제 2 탄탈 산화물층이 존재하고 있지 않다고 생각되는 실시예 1의 저항값에 비하여, 실시예 2 및 3의 저항값은 2자리수 내지 3자리수도 높아져 있다. 이것은, 실시예 2 및 3에 있어서, 산소 함유율이 높고 저항이 매우 높은 제 2 탄탈 산화물층(105)이 제 1 탄탈 산화물층(104)과 제 2 전극층(107) 사이에 존재하고 있기 때문이라고 생각된다.
일반적으로, 화학량론적 조성을 갖는 Ta2O5는 절연체라고 생각되고 있지만, 상술한 바와 같이, 제 2 탄탈 산화물층은 Ta2O5로부터 산소가 결손되어 있어, 절연체가 아니다. 또, 본 발명에 있어서의 절연체의 정의는 일반적인 정의에 따른다. 즉, 저항율이 108Ω㎝ 이상인 재료를 절연체라고 정의하고(출전 : 「집적 회로를 위한 반도체 공학」 공업 조사회(1992년) 우사미 아키라, 가네후사 신지, 마에카와 다카오, 도오카게 하지메, 이노우에 모리오), 108Ω㎝ 미만의 저항값을 갖는 재료를 도전체라고 정의한다. 만약, 본 실시 형태의 제 2 탄탈 산화물층이 절연체이고 저항율이 108Ω㎝인 경우, 직경 3㎛(본 실시 형태에서의 소자 영역(109)의 직경)의 원형이고 1㎚의 막 두께(제 2 탄탈 산화물층의 대략의 막 두께)를 갖고 있다고 하면, 저항값은 1.4×108Ω 정도로 될 것이다(「저항값=저항율×막 두께/면적」으로 계산). 또한, 제 2 탄탈 산화물층의 막 두께가 0.1㎚라고 하여도, 저항값은 1.4×107Ω으로 된다. 한편, 실시예 2 및 3에서는, 저항값은, 표 1을 참조하여, 기껏 103~104Ω 정도이며, 절연체를 가정한 경우에 비하여, 적어도 3~4자리수 정도는 낮게 되어 있다. 이 계산의 결과로부터도 본 실시 형태로 형성한 제 2 탄탈 산화물층은, 절연체가 아니라, 도전성의 산화물층인 것을 알 수 있다.
또, 본 실시 형태에서는, 제 2 탄탈 산화물층의 분석에 X선 반사율 측정법을 이용했지만, 오제 전자 분광 분석법(AES), 형광 X선 분석법(XPS) 및 전자선 마이크로 분석법(EPMA : 검출 방식에 따라서는 WDS, EDS, EDX라고도 불림) 등의 기기 분석 수법도 이용 가능하다.
[실시예 1 내지 3의 저항 변화 특성과 제 2 탄탈 산화층의 막 두께의 상관]
실시예 2 및 3과 샘플 B 및 C에서는, 완전히 동일한 조건으로 스퍼터링하여, 산소 플라즈마 조사 처리를 행하고 있기 때문에, 실시예 2 및 3에 있어서도, 샘플 B 및 C와 마찬가지로, 제 1 탄탈 산화물층(104)과 제 2 전극층(107) 사이에는 제 2 탄탈 산화물층(105)이 존재하고 있다고 생각된다. 따라서, 실시예 2에서는, 샘플 B와 동일하게 막 두께가 1.1㎚인 제 2 탄탈 산화물층(105)이 형성되어 있고, 실시예 3에서는, 샘플 C와 동일하게 막 두께가 1.2㎚인 제 2 탄탈 산화물층(105)이 형성되어 있다고 할 수 있다.
상술한 바와 같이, 실시예 2 및 3에서는, 포밍 공정 없이 안정한 저항 변화 현상이 인식된다. 그러나, 산소 함유율이 높은 제 2 탄탈 산화물층이 존재하지 않는 실시예 1에서는, 적어도 포밍 공정 없이는 저항 변화 현상이 관측되지 않는다. 즉, 포밍 공정 없이 저항 변화를 발현시키기 위해서는, 제 2 탄탈 산화물의 존재가 불가결하다고 생각된다. 그리고, 이 제 2 탄탈 산화물은, 본 실시 형태의 범위에서는, TaOy라고 표현했을 때에, y가 2.1 정도이면 되고, 막 두께도 1㎚ 정도이면 된다.
[저항 변화의 메커니즘 및 제 2 탄탈 산화물층의 역할]
제 2 탄탈 산화물층이 완수하고 있는 역할에 대해서이지만, 저항 변화 현상의 메커니즘 자체가 밝혀져 있지 않은 현 상태에서는, 명확하게는 알 수 없다. 단, 제 2 탄탈 산화물층의 존재가 확인됨으로써, 이하와 같은 추론이 성립한다. 즉, 본 실시 형태의 저항 변화형의 비휘발성 소자의 저항 변화가, 전극과 탄탈 산화물층의 계면의 산소 원자의 이동에 의해 일어나고 있다고 생각하면, 제 2 탄탈 산화물층은 계면 근방에 전압을 유효하게 인가하는 역할을 완수하고 있을 가능성이 생각된다. 즉, 저항 변화 현상은, 제 2 전극층(107)과 탄탈 산화물층(106)의 계면 부근에 전계에 의해 산소 원자가 모이거나, 확산되거나 하여 발현하고 있다고 생각한다. 구체적으로는, 제 2 전극층(107)에 정의 전압을 인가하면 부(負)로 대전되어 있는 산소 원자가 제 2 전극층(107)측으로 모여, 고저항층을 형성해서, 고저항화된다. 반대로 부의 전압을 인가하면, 산소 원자가 탄탈 산화물층 내에 확산되어 저항이 낮아진다. 여기서 만약, 계면(정확하게는 탄탈 산화물층(106)측의 계면)에 고저항층인 제 2 탄탈 산화물층(105)이 존재하면, 이 부분에 큰 전압이 걸려, 산소가 고저항층(105)에 주입되어, 점점더 산소 함유율이 높아져, 절연물로서 알려져 있는 화학량론적 조성을 갖는 Ta2O5에 가까워진다. 그 결과, 소자 자체의 저항이 상승하여, 고저항화 상태로 된다. 그러나, 계면에 고저항층인 제 2 탄탈 산화물층(105)이 존재하지 않으면, 전압은, 탄탈 산화물층(106)에 균등하게 걸려, 계면 근방에 절연물에 가까운 고저항층은 형성되기 어렵다. 그 결과, 저항 변화 현상은 일어나기 어려워진다. 그러나, 제 2 탄탈 산화물층(105)이 존재하지 않는 경우에도, 정상적으로 동작시키는 전압보다도 높은 전압을 가하거나(본 실시 형태에서는 -2V나 3V보다도 큰 전압), 수많은 전기적 펄스를 가하는, 소위, 포밍 공정에 의해, 제 2 탄탈 산화물층(105)에 유사한 층을 일단 만들어 두면, 그 후는 안정한 저항 변화가 일어난다고 생각된다.
또한, 상기와 같은 메커니즘에 따르면, 제 2 탄탈 산화물층(105)에 접하고 있는 전극에 정의 전압을 갖는 전기적 펄스를 인가했을 때에(예컨대 도 1과 같은 구성의 경우, 제 2 전극층(107)에 제 1 전극층(103)보다도 높은 전위를 갖는 전기적 펄스를 인가), 고저항화가 일어나기 쉽고, 반대로 부의 전압을 인가했을 때에 저저항화가 일어나기 쉽다고 말할 수 있다. 단, 제 2 탄탈 산화물층(105)에 접하고 있지 않는 전극측에 포밍 공정에 의해 제 2 탄탈 산화물층과 유사한 고(高)산소 함유율을 갖는 층을 형성하면, 이 반대의 저항 변화를 나타내는 동작도 가능하고, 상기의 인가하는 전압의 극성과 저항값의 관계는 반드시 만족시켜야 하는 것은 아니다. 또한, 저항 변화층(106)은, 반드시, 상기한 바와 같이, 산소 함유량이 낮은 층(104)과 산소 함유량이 높은 층(105)으로 구성될 필요는 없으며, 적어도, 양 전극층(103, 107) 사이에 위치하는 부분이, 그 두께 방향에서, 산소 함유량이 낮은 영역과 산소 함유량이 높은 영역을 포함하고 있으면 된다. 따라서, 저항 변화층(106)은, 산소 부족형의 탄탈 산화물의 산소 함유량이 그 두께 방향으로 프로파일(분포)을 갖도록 형성되어 있더라도 좋다. 또한, 상기와 같은 메커니즘에 의하면, 저항 변화 현상은, 산소 부족형의 탄탈 산화물(TaOz(0<z<2.5))에서는, 그 산소 함유량(z)의 전 범위에 걸쳐 발현한다고 생각된다. 단, 후술하는 바와 같이, 산소 함유량에 의존하여, 발현하는 저항 변화의 정도에 차이는 생긴다.
또한, 상기와 같은 메커니즘에 의하면, 제 2 탄탈 산화물층은 제 1 탄탈 산화물층과 제 2 전극 사이에 마련되어야 하는 것은 아니며, 다음 변형예와 같이 마련되어 있어도 좋다.
도 8은 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도이다. 또, 도 8에 있어서는, 기판 및 산화물층을 편의상 생략하고 있다.
도 8(a)에 나타내는 바와 같이, 제 2 탄탈 산화물층(105A)은 제 1 전극층(103A) 위에 퇴적되어 있어도 좋다. 이 경우, 저항 변화층(106A)은, 제 2 탄탈 산화물층(105A)과 제 1 탄탈 산화물층(104A)이 이 차례대로 적층되어 구성되게 된다.
또한, 도 8(b)에 나타내는 바와 같이, 제 1 전극층(103B), 제 2 탄탈 산화물층(105B), 및 제 1 탄탈 산화물층(104B)을 이 차례대로 적층하고, 그 위에 제 2 탄탈 산화물층(105B)과 유사한 조성의 제 3의 탄탈 산화물층(110B)을 퇴적하여, 또 그 위에 제 2 전극층(107B)을 퇴적한 구조로 하여도 좋다. 이 경우, 저항 변화층(106B)은 제 2 탄탈 산화물층(105B), 제 1 탄탈 산화물층(104B), 및 제 3 탄탈 산화물층(110B)이 이 차례대로 적층되어 구성되게 된다.
또, 도 8(a) 및 도 8(b)의 경우, 제 2 탄탈 산화물층(105)을 산화시킴으로써 형성하는 것은 곤란이며, 스퍼터링 또는 화학 기상 퇴적법을 사용하여 퇴적해서 형성할 필요가 있다. 예컨대 스퍼터링법의 경우, 우선, 퇴적시의 산소 가스 유량비가 높은 조건에서 스퍼터링을 행하고 고산소 함유율로 고저항인 제 2 탄탈 산화물층(105)을 형성한다(상술한 [비휘발성 기억 소자의 제조 방법]에서 설명한 스퍼터링의 조건의 경우, 산소 가스 유량비를 7~8% 정도로 함으로써 형성 가능하다). 그 후, 산소 가스 유량비를 낮게 하여 제 1 탄탈 산화물층(104)을 퇴적함으로써, 도 8(a) 및 도 8(b)의 구조를 형성할 수 있다.
또, 도 8(c)에 나타내는 바와 같이 제 1 탄탈 산화물층(104C)이 단층이 아니라, 2층 이상의 조성이 다른 탄탈 산화물층에 의해 형성되어 있더라도 좋다. 또한, 조성이 연속적으로 변화되고 있는 탄탈 산화물층에 의해 형성되어 있더라도 좋다. 단 이 경우, 제 2 탄탈 산화물층(105C)의 산소 함유율이 제 1 탄탈 산화물층(104C)을 구성하는 각 층의 산소 함유율보다도 높아져 있을 필요가 있다. 도 8(c)는 편의상, 제 2 탄탈 산화물층(105C)과 제 2 전극을 접하고 있도록 표현하였지만, 도 8(a)과 같이 제 1 전극측에 마련하여도 좋고, 도 8(b)와 같이 제 1 및 제 2 전극의 양쪽에 마련하여도 좋다.
[제 1 탄탈 산화물층의 막 두께]
다음으로, 제 1 탄탈 산화물층(104)의 막 두께가 저항 변화 현상에 미치는 영향을 조사하기 위해서, 상기의 실시예 1 및 2는 다른 막 두께의 제 1 탄탈 산화물층을 갖는 비휘발성 기억 소자(실시예 4)를 제작하여, 이 저항 변화 특성을 조사하였다. 실시예 4는, 실시예 2와 비교하면, 제 1 탄탈 산화물층(104)의 막 두께만이 다르며, 실시예 2에서의 제 1 탄탈 산화물층(104)의 막 두께가 30㎚이었던 것에 반하여, 실시예 4에서의 그 막 두께는 90㎚로 하였다. 실시예 4를 제작할 때의 산소 플라즈마 노출 시간은 실시예 2의 경우와 동일하게 0.5분으로 하였다. 따라서, 실시예 4에 있어서도, 제 2 탄탈 산화물층(105)의 막 두께는 1 내지 2㎚ 정도라고 생각된다.
이 실시예 4에, 부전압 -2.0V 및 정전압 3.0V의 100nsec의 전기적 펄스를 제 2 전극층(107)과 제 1 전극층(103) 사이에 교대로 반복 인가했을 때의 저항 변화 특성을 도 9에 나타낸다. 도 9에 나타낸 바와 같이, 실시예 4에 있어서도, 포밍의 필요가 없으며, -2.0V를 인가함으로써 저항값이 약 500Ω으로부터 20Ω으로 변화되고, 그 이후, 20Ω 정도와 200Ω 정도 사이에서 가역적으로 저항 변화가 일어나고 있다.
이상의 결과로부터, 본 실시 형태에 따른 비휘발성 기억 소자에서의 저항 변화 현상에 대하여, 제 1 탄탈 산화물층의 막 두께는 그다지 큰 영향을 주고 있지 않다고 할 수 있다.
[인가하는 전기적 펄스의 폭과 저항값의 관계]
다음으로, 본 실시 형태의 비휘발성 기억 소자(100)에서 전극 사이에 인가하는 전기적 펄스의 폭과 저항 변화층(106)의 저항 변화 특성의 관계에 대하여 설명한다.
도 10은, 실시예 2에 있어서, 전극 사이에 인가되는 전기적 펄스의 폭을 변화시킬 때의 저항 변화층(106)의 저항 변화 특성을 나타내고 있다. 전기적 펄스의 폭은, 100, 50, 30, 20nsec로 변화시키고, 각각의 펄스 폭에서 약 30회 저항 변화를 시키고 있다. 이 도면으로부터 알 수 있는 바와 같이, 인가하는 전기적 펄스의 폭을 좁게 하면, 저항 변화의 폭(고저항 상태에서의 저항값과 저저항 상태에서의 저항값의 차이)은, 서서히 작아지지만, 20nsec와 같은 초고속 펄스의 경우이더라도, 저항 변화 현상을 확인할 수 있다.
따라서, 본 실시 형태에 따른 비휘발성 기억 소자는, 초고속 펄스를 이용한 경우에도 비교적 안정하게 동작하는 것이다라고 말할 수 있다.
[비휘발성 기억 소자의 임프린트(imprint)성]
다음으로 전극 사이에 동(同) 극성의 전기적 펄스를 연속하여 인가한 경우에 있어서의 본 실시 형태의 비휘발성 기억 소자(100)의 저항값의 임프린트성에 대하여 설명한다.
도 11은, 실시예 2에 있어서, 전극 사이에 정 또는 부의 전기적 펄스를 연속하여 인가한 경우에 있어서의 저항 변화층(106)의 저항 변화 특성을 나타내는 도면이다. 또, 여기서는, 실시예 2의 전극 사이에 정 또는 부의 동일 극성의 전기적 펄스를 연속하여 20회 인가하는 것에 의해 고저항 또는 저저항의 상태를 연속적으로 발생시키고, 그 전후에서, 정부의 전기적 펄스를 반복 인가하여 저항 상태를 변화시킨 경우에 대하여 나타내고 있다.
우선, 비휘발성 기억 소자(100)의 전극 사이에 정부의 전기적 펄스를 약 40회 인가하면, 도 11에 나타내는 바와 같이, 고저항 상태와 저저항 상태가 가역적으로 변화하고 있는 것을 확인할 수 있다. 다음으로, 정의 전기적 펄스를 연속하여 20회 인가하는 것에 의해 고저항 상태를 연속적으로 발생시킨 후, 재차, 정부의 전기적 펄스를 약 40회 교대로 연속하여 인가하였다. 이 경우도, 도 11에 나타내는 바와 같이, 고저항 상태 또는 저저항 상태를 안정적으로 반복하고 있다. 이 결과로부터, 정의 전기적 펄스를 연속하여 인가했다고 하여도, 안정하게 저항 변화를 일으키는 것이 가능한 것을 확인할 수 있다.
또한, 부의 전기적 펄스를 연속하여 20회 인가하는 것에 의해 저저항 상태를 연속적으로 발생시킨 후, 재차, 정부의 전기적 펄스를 약 40회 교대로 연속하여 인가하였다. 이 경우이더라도, 도 11에 나타내는 바와 같이, 안정하게 고저항 상태 또는 저저항 상태를 반복하고 있다. 이 결과로부터, 부의 전기적 펄스를 연속하여 인가했다고 하여도, 안정하게 저항 변화를 일으키는 것이 가능한 것을 확인할 수 있다.
이상으로부터, 본 실시 형태의 비휘발성 기억 소자(100)는 소위 임프린트 내성이 높은 것을 알 수 있다. 따라서, 본 실시 형태의 비휘발성 기억 소자(100)의 경우, 안정한 동작을 기대할 수 있다.
[비휘발성 기억 소자의 내구성(endurance) 특성]
도 12는, 실시예 2에 대하여, 정부의 펄스를 교대로 연속하여 인가하여, 저항 변화 현상의 내구성을 조사한 결과를 나타내고 있다. 도 12에는, 펄스의 인가 회수가 10000회까지의 측정 결과가 나타내어져 있다. 이 도면을 보면 알 수 있는 바와 같이, 펄스를 10000회 인가하더라도, 고저항 상태의 저항값 및 저저항 상태의 저항값에는 변화는 보이지 않으며, 각각, 1000Ω과 60Ω으로 거의 일정한 값으로 되어 있다. 또, 도 12는, 10000회의 펄스를 가한 후에, 저항 변화 현상이 보이지 않았다고 하는 것을 의미하고 있는 것은 아니며, 이 후에도 소자는 안정하게 저항 변화를 나타내었다.
따라서, 본 실시 형태에 따른 비휘발성 기억 소자(100)는, 내구성도 우수하다고 결론지을 수 있다.
[비휘발성 기억 소자의 리텐션(retention) 특성]
다음으로, 본 실시 형태에 따른 비휘발성 기억 소자(100)의 리텐션 특성에 대하여 설명한다.
실시예 2에 있어서, 210℃, 180℃ 및 125℃의 환경 하에서, 저항 변화층(106)의 저항값의 변화를 측정하였다. 저저항 상태로 설정한 경우는 초기의 저항값과 비교하여 그다지 변화는 크지 않았던 것에 반해, 고저항으로 설정한 경우는 변화가 보였다. 따라서, 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자(100)의 리텐션 특성은 고저항값측의 변화에서 율속되어 있다고 생각된다. 또, 초기 상태에서의 고저항값 및 저저항값의 1/2의 저항값을 기준으로 하여, 이것에 도달할 때까지 시간을 측정하면, 210℃의 경우에는 약 0.15시간, 180℃의 경우에는 7시간, 125℃의 경우에는 700시간이었다.
도 13은 온도 및 리텐션 시간의 아레니우스 플롯을 나타내고 있다. 이 도 13으로부터, 85℃ 이하의 환경 하에서는 10년을 초과하는 리텐션 시간으로 추정된다. 이로부터, 본 실시 형태의 비휘발성 기억 소자는 매우 높은 리텐션 특성을 갖고 있는 것을 알 수 있다.
(제 2 실시 형태)
제 1 실시 형태에서는, 제 1 탄탈 산화물층을 스퍼터링 장치 내에서 퇴적한 후, 연속하여 산소 플라즈마에 의한 산화 처리를 행해서, 제 2 탄탈 산화물층을 형성하였다. 그러나, 이 방법에서는 사용한 장치의 형편상, 두꺼운 제 2 탄탈 산화물층을 형성하는 것은 불가능하였다. 그래서, 본 실시 형태에서는, 막 두께가 두꺼운 제 2 탄탈 산화물층을 형성한 경우의 비휘발성 기억 소자의 동작에 대하여 설명한다.
[비휘발성 기억 소자의 제조 방법]
비휘발성 기억 소자의 제조 방법은 기본적으로 제 1 실시 형태와 동일이다. 단, 산화 공정의 형편상, 탄탈 산화물의 퇴적 조건이나, 형성한 비휘발성 기억 소자의 크기는 제 1 실시 형태와는 다르다. 이하, 도 2를 참조하면서 비휘발성소자의 제조 공정에 대하여 설명한다.
우선, 도 2(a)에 나타낸 바와 같이, 단결정 실리콘인 기판(101) 상에, 두께 200㎚의 산화물층(102)을 열산화법에 의해 형성한다. 그리고, 제 1 전극층(103)으로서의 두께 100㎚의 Pt 박막을 스퍼터링법에 의해 산화물층(102) 상에 형성한다. 그 후, 제 1 전극층(103) 상에, 제 1 탄탈 산화물층(104)을, Ta 타겟을 이용한 반응성 스퍼터링법으로 형성한다.
여기서, 제 1 탄탈 산화물층(104)은 이하에 설명하는 조건으로 퇴적을 행하였다. 즉, 스퍼터링 장치 내에 기판을 설치한 후, 스퍼터링 장치 내를 8×10-6㎩ 정도까지 진공 흡인한다. 그리고, 탄탈을 타겟으로 하여, 파워를 1.6㎾, 아르곤 가스를 34sccm, 산소 가스를 21sccm 흘리고, 스퍼터링 장치 내의 압력을 0.17㎩로 유지하여, 20초간 스퍼터링을 행한다. 이것에 의해, 저항율이 6mΩ㎝에서 산소 함유율이 약 61at%(TaO1.6)의 제 1 탄탈 산화물층을 30㎚ 퇴적할 수 있다.
다음으로, 도 2(b)와 같이, 그 제 1 탄탈 산화물층(104)의 최표면을 산화시켜 그 표면을 개질한다. 여기서, 표 3에 나타낸 바와 같이, 산화 처리의 방법을 변화시키는 것에 의해, 실시예 5~7을 제작하였다.
Figure 112008088238966-pct00003
즉, 실시예 5는 스퍼터링 종료 후, 장치로부터 기판을 취출하고, 산소 플라즈마 발생 장치로 도입하여, 기판을 250℃로 승온시킨 상태에서 산소 플라즈마에 노출시켜 산화 처리를 행하였다. 실시예 6은 램프 어닐링 장치로 기판을 도입하여, 기판을 300℃로 승온시킨 상태에서 산소 가스를 흘려 산화를 행하였다. 이들 산화 처리에 의해, 제 1 탄탈 산화물층(104)보다도 산소 함유율이 높은 제 2 탄탈 산화물층(105)이 형성된다(제 2 탄탈 산화물층의 막 두께 조성에 대한 분석 결과는 후술함). 한편, 실시예 7은 산화 처리를 행하고 있지 않는 비교예이다.
그 후, 제 2 탄탈 산화물층(105) 상에, 제 2 전극층(107)으로서의 두께 150㎚의 Pt 박막을 스퍼터링법에 의해 형성한다. 또, 제 2 탄탈 산화물층(105)이 대기 중에서 산화되는 것을 회피하기 위해서, 제 2 전극층(107)은 제 2 탄탈 산화물층(105)을 퇴적 후 신속하게 행하였다. 최후에, 포토레지스트 공정에 의해, 포토레지스트에 의한 패턴(108)을 형성하고, 드라이 에칭에 의해 소자 영역(109)을 형성한다. 여기서, 소자 영역(109)은 1변이 0.5㎛인 사각의 형상으로 하였다.
[실시예 5 내지 7의 저항 변화 특성]
다음으로, 본 실시 형태에서 실제로 제작한 실시예 5~7에 대하여 전기적 펄스를 인가하여, 저항 변화를 일으키게 했을 때의 특성에 대하여 설명한다.
도 14는 제 2 실시 형태에 따른 비휘발성 기억 소자가 구비하는 저항 변화층의 저항값과 인가한 전기적 펄스의 관계를 나타내는 도면으로서, (a) 내지 (c)는 각각 실시예 5~7에서의 측정 결과를 나타내고 있다.
우선, 산소 플라즈마에 의해 산화 처리를 행하여 제 2 탄탈 산화물층을 형성한 실시예 5의 결과에 대하여 설명한다. 도 14(a)의 결과를 보면 알 수 있는 바와 같이, 제조 직후의 비휘발성 기억 소자에 부전압 -1.2V를 가하면, 초기가 약 400Ω이었던 저항값이 약 200Ω으로 저하되고, 정전압 1.5V를 가하면 저항값은 2000Ω 정도로 증가하고 있다. 즉, 포밍 공정 없이 저항 변화가 일어나고 있다. 그 후, 부전압 -1.2V와 정전압 1.5V의 전기적 펄스를 교대로 가함으로써 저항값은 약 200Ω과 약 3000Ω 사이를 왕복하여, 양호하게 저항 변화가 일어나고 있다.
이것도 포밍 공정 없이, 안정하게 저항 변화가 일어나 있는 것을 알 수 있다. 즉, 초기 약 600Ω이었던 저항이 부전압 -1.2V를 가함으로써, 300Ω 정도로 저하되고, 정전압 1.5V를 가함으로써 5000Ω 정도로 증가하고 있다. 그리고, 그 후는, 부전압 -1.2V와 정전압 1.5V의 전기적 펄스를 교대로 가함으로써 저항값은 약 200Ω과 약 5000Ω 사이를 왕복하여, 양호하게 저항 변화가 일어나고 있다.
그러나, 도 14(c)에 나타낸, 제 1 탄탈 산화물층을 산화하고 있지 않는 실시예 7은 상기와는 상당히 다른 결과가 얻어지고 있다. 즉, 실시예 7은, 제작한 직후의 상태에서는, 실시예 5 및 6보다도 높은 전압인, 부전압 -1.5V와 정전압 2V를 인가하더라도 전혀 저항 변화를 나타내지 않았다. 그래서, 인가 전압을 정전압 2.5V로부터 0.1V씩 증가시켜 가니(도 14(c)의 가로축의 펄스 수에서 26회째부터 32회의 범위), 3.2V일 때에 저항값이 약 40Ω으로부터 약 60000Ω으로 급격히 증가하고 있는 것을 알 수 있다. 그 후는, 부전압 -1.5V와 정전압 2.0V의 전압의 전기적 펄스를 인가함으로써 저항 변화가 생기고 있다. 여기서, 인가 전압을 2.5V로부터 3.2V로 증가시킨 공정이, 종래 기술에서 개시되어 있는 포밍 공정에 상당한다고 생각된다. 즉 이 공정에서 제 1 탄탈 산화막층(104)의 표면 부근에 제 2 탄탈 산화물층(105)에 상당하는 고저항층이 형성되어 있는 것은 아닌가라고 생각된다.
이상의 실시예로부터 명백한 바와 같이, 제 2 탄탈 산화물층을 형성하지 않으면, 비휘발성 기억 소자는 포밍 공정 없이는 동작하지 않는 것은 분명하다. 반대로 말하면, 포밍 공정 없이 비휘발성 기억 소자를 동작시키기 위해서는, 제 2 탄탈 산화물층의 존재는 불가결하다고 생각된다.
[저항 변화층의 해석]
본 실시 형태에서의 저항 변화층(106)의 구조를 해석하기 위해서, 단결정 실리콘 기판 상에 두께 200㎚의 산화물층이 형성된 기판 상에, 실시예 5 및 6과 완전히 동일한 조건에서, 탄탈 산화물을 퇴적하여, 산화 처리까지 행한 샘플을 준비하였다. 이들 샘플을 각각 D, E라고 표기한다. 각각의 샘플의 X선 반사율 측정의 결과를 표 4에 나타낸다. 또, 샘플 D 및 E는, 샘플 A 내지 C와 마찬가지로, 제 2 탄탈 산화물층이 노출된 상태로 하였다.
Figure 112008088238966-pct00004
표 4를 참조하면, 산소 플라즈마로 산화를 행한 샘플 D는, 제 2 탄탈 산화물층 TaOy의 막 두께가 81㎚로 당초의 목적대로, 샘플 A 내지 C에 비하여 두껍게 되어 있다. 또한, y는 2.47로 되어 있고, 화학량론적 조성을 갖는 Ta2O5보다도 산소가 결손된 상태로 되어 있는 것을 알 수 있다. 또한, 램프 어닐링 장치로 산화 처리를 행한 샘플 E에서는, 제 2 탄탈 산화물층 TaOy의 막 두께가 73㎚이고, y가 2.38로 되어 있다.
여기서, X선 반사율 측정의 결과와 비휘발성 기억 소자로 했을 때의 초기 저항의 값에 모순이 있는 것을 알 수 있다. 즉, X선 반사율 측정의 결과에서는, 산소 플라즈마 산화 처리를 행한 샘플 D의 막 두께 및 y의 값이, 램프 어닐링 산화 처리를 행한 샘플 E의 막 두께 및 y의 값보다도 커져 있음에도 관계없이(표 4 참조), 초기 저항은 산소 플라즈마 산화 처리를 행한 실시예 5쪽이, 램프 어닐링 산화 처리를 행한 실시예 6보다도 작게 되어 있다(표 3). 현 단계에서 생각되는 이 모순의 원인의 하나는 초기 저항의 편차에 있다고 생각된다. 즉, 어느 정도 우발적으로 실시예 5의 초기 저항이 실시예 6의 초기 저항보다도 작게 되었다고 생각된다. 또 하나의 생각되는 원인은 제 2 탄탈 산화물층의 막질(膜質)이다. 본 실시 형태에서는, 제 2 탄탈 산화물층의 막 두께와 조성은 평가했지만, 결함의 평가 등은 측정이 매우 곤란하기 때문에 행하지 있지 않다. 일반적으로 플라즈마 중에서 산화막을 형성한 경우, 램프 어닐링 등의 통상의 산화 공정에 비하여 결함은 많이 형성된다고 생각된다. 그리고, 결함이 많이 형성되면, 그 결함에 의해, 전하가 흐를 가능성이 있어, 그 결과, 실시예 5의 초기 저항이 실시예의 6의 초기 저항보다도 낮아졌다고 생각할 수 있는 것이다.
[비휘발성 기억 소자의 단면 관찰]
상술한 바와 같이, 본 실시 형태로 형성한 비휘발성 기억 소자의 제 2 탄탈 산화물층의 막 두께는 전술한 바와 같이 7~8㎚ 정도의 값이다. 이 정도의 막 두께가 있으면, 투과형 전자 현미경에 의한 비휘발성 소자의 단면 관찰에 의해, 제 2 탄탈 산화물층의 존재를 용이하게 관찰할 수 있다. 그래서, 실시예 5의 산소 플라즈마 산화에 의해 제 2 탄탈 산화물층을 형성한 비휘발성 기억 소자의 단면 관찰을 실제로 행하였다. 그 결과를 도 15(a)에 나타낸다. 도 15(b)는 도 15(a)의 사진의 스케치이다.
이들 도면을 보면 명백하듯이, Pt로 이루어지는 제 1 전극(제 1 전극층), 제 1 탄탈 산화물층, 제 2 탄탈 산화물층, Pt로 이루어지는 제 2 전극(제 2 전극층)을 명확히 확인할 수 있다. 또 제 1 탄탈 산화물층의 막 두께는 약간의 편차가 있지만 약 28㎚, 제 2 탄탈 산화물층의 막 두께는 약 8㎚ 정도로 되어 있는 것도 알 수 있다. 이들의 값은, 동일의 산화 조건으로 제작한 샘플 D의 X선 반사율 측정의 결과와 거의 일치하고 있다(표 4로부터, 제 1 탄탈 산화물층의 막 두께 26.6㎚, 제 2 탄탈 산화물층의 막 두께 8.1㎚). 이상의 것으로부터, 본 실시 형태의 방법으로 제작한 비휘발성 기억 소자에는, 실제로 제 2 탄탈 산화물층이 존재하고 있는 것이 명확해진다. 또한, X선 반사율 측정에 의한 분석 결과의 타당성의 증명도 동반하고 있다. 또한, 샘플 A 내지 E의 데이터를 종합하면, 제 2 탄탈 산화물층의 두께는, 실질적으로 1㎚ 이상 8㎚ 이하(정확하게는 1.1㎚ 이상 8.1㎚ 이하)가 바람직한 것이 실험으로 증명되었다.
(제 3 실시 형태)
상술한 제 1 실시 형태에 따른 비휘발성 기억 소자(100)의 경우, 제 1 탄탈 산화물층(104)의 산소 함유율은 58at%(TaO1.4)이었다. 또한 제 2 실시 형태에 따른 비휘발성 기억 소자(100)의 제 1 탄탈 산화물층(104)의 산소 함유율도 이것에 가깝게, 61at%(TaO1.6)이었다. 이에 반하여, 제 3 실시 형태에 따른 비휘발성 기억 소자는 좀더 크게 산소 함유율을 변화시킨 제 1 탄탈 산화물층을 구비하고 있다. 제 3 실시 형태 이외의 구성에 관해서는, 제 1 및 제 2 실시 형태의 경우와 동일하기 때문에, 도시는 생략한다. 이하, 도 1을 참조하면서, 제 1 탄탈 산화물층의 산소 함유율을 변화시켜 제작한 본 실시 형태에서의 각 실시예의 제조 방법 및 그 저항 변화 특성 등에 대하여 설명한다.
[스퍼터링시의 산소 유량비와 조성의 관계]
우선, 본 실시 형태에 있어서의 탄탈 산화물의 제작 조건 및 산소 함유율의 해석 결과에 대하여 설명한다. 탄탈의 산화물은 제 1 실시 형태에서 설명한 방법과 동일한 방법으로 제작하였다. 단, 탄탈 산화물의 산소 함유율은 스퍼터링시의 산소 유량비를 조정함으로써 제어한다. 구체적 인 스퍼터링시의 공정에 따라 설명하면, 우선, 스퍼터링 장치 내에 기판을 설치하고, 스퍼터링 장치 내를 7×10-4㎩ 정도까지 진공 흡인한다. 그리고, 탄탈을 타겟으로 하여, 파워를 250W, 아르곤 가스와 산소 가스를 합친 전체 가스 압력을 3.3㎩, 기판의 설정 온도를 30℃로 하여 스퍼터링을 행한다. 여기서는, 산소 가스의 유량비를 0.8%로부터 6.7%까지 변화시키고 있다. 우선은, 조성을 조사하는 것이 목적이기 때문에, 기판으로서는, Si 상에 SiO2를 200㎚ 퇴적한 것을 이용하고, 탄탈 산화물층의 막 두께는 약 100㎚로 되도록 스퍼터링 시간을 조정하였다. 또한, 제 1 실시 형태에서 설명한 바와 같은, 산소 플라즈마로의 노출은 행하지 않는다. 이렇게 하여 제작한 탄탈 산화물층의 조성을 러더포드 후방 산란법(RBS법), 및 오제 전자 분광법(AES법)에 의해 해석한 결과를 도 16에 나타낸다. 이 도면으로부터, 산소 분압비를 0.8%로부터 6.7%로 변화시킨 경우, 탄탈 산화물층 중의 산소 함유율은 약 40at%(TaO0.66)로부터 약 70at%(TaO2.3)로 변화하고 있는 것을 알 수 있다. 즉, 탄탈 산화물층 중의 산소 함유율을 산소 유량비에 의해 제어 가능한 것을 알 수 있다.
또, 조성 측정용으로 준비한 시료는, 기판 상에 퇴적 후, 측정까지의 동안에 대기 중의 산소에 의해 산화되어, 표면에 고산소 함유율층이 형성되고 있다고 생각된다. 그러나, RBS 및 AES의 측정을 행하기 전에, 표면을 에칭하여 측정을 행하였기 때문에, 이 표면의 고산소 함유율층이, 산소 함유율의 측정에 주는 영향은 무시할 수 있다.
또, 본 실시 형태에서는, 탄탈 산화물층의 해석에 러더포드 후방 산란법(RBS) 및 오제 전자 분광법(AES)을 이용했지만, 형광 X선 분석법(XPS)이나 전자선 마이크로 해석법(EPMA) 등의 기기 분석 수법도 이용 가능하다.
[제 1 탄탈 산화물층의 조성과 저항 변화 특성]
다음으로, 산소 함유율을 변화시킨 탄탈 산화물층을 제 1 탄탈 산화물층(104)으로서 이용하여 저항 변화층(106)을 형성하고, 본 실시 형태의 비휘발성 기억 소자(100)를 구성한 경우의 저항 변화 특성에 대하여 설명한다. 비휘발성 기억 소자(100)의 제작은 제 1 실시 형태에서 설명한 방법과 동일한 방법을 이용하였다. 즉, 단결정 실리콘 기판(101) 상에, 두께 200㎚의 산화물층(102)을 열산화법에 의해 형성하고, 제 1 전극층(103)으로서의 두께 100㎚의 Pt 박막을 스퍼터링법에 의해 산화물층(102) 상에 형성한다. 그 후, 제 1 전극층(103) 상에, 탄탈을 타겟으로 하여, 파워를 250W, 아르곤 가스와 산소 가스를 합친 전체 가스 압력을 3.3㎩, 기판의 설정 온도를 30℃로 해서 스퍼터링을 행하여, 제 1 탄탈 산화물층(104)을 형성한다. 본 실시 형태에서 검토한 범위에서는, 산소 가스의 유량비를 0.8%로부터 6.7%까지 변화시켜 각 실시예를 제작하였다.
제 1 탄탈 산화물층(104)의 막 두께는 30㎚로 되도록 스퍼터링 시간을 조절하였다. 그 후, 제 1 탄탈 산화물층(104)의 최표면에 대하여 산소 플라즈마를 30초간 조사하여, 제 2 탄탈 산화물층(105)을 형성하였다. 최후로, 제 2 탄탈 산화물층(105) 상에, 제 2 전극층(107)으로서의 두께 150㎚의 Pt 박막을 스퍼터법에 의해 형성하여, 비휘발성 기억 소자(100)를 제작하였다.
이상과 같이 제작한 비휘발성 기억 소자의 저항 변화 현상을 측정하였다. 그 결과, 도 16의 α점(산소 유량비 약 1.7%, 산소 함유율 약 45at%) 내지 β점(산소 유량비 약 5%, 산소 함유율 약 65at%)의 탄탈 산화막을 사용한 비휘발성 기억 소자에서는, 고저항값이 저저항값의 5배 이상으로 양호하였다.
도 17(a)와 (b)는 각각 α점 및 β점의 산소 함유율을 갖는 시료에 대한 펄스 인가 회수에 관한 저항 변화 특성을 측정한 결과이다. 도 17(b) 및 도 17(c)에 의하면, α점 및 β점의 산소 함유율에서는, 모두, 고저항값이 저저항값의 5배 이상으로 양호한 것으로 할 수 있다. 따라서, 산소 함유율이 45~65at%의 조성 범위, 즉 저항 변화층을 TaOx라고 표기한 경우에 있어서의 x의 범위가 0.8≤x≤1.9인 범위가 보다 적절한 저항 변화층의 범위이다(산소 함유율=45at%가 x=0.8에, 산소 함유율=65at%가 x=1.9에 각각 대응). 또, RBS법에 의한 조성 분석에서는, 산소 함유량의 분석값은 ±5at% 정도의 정밀도이다. 따라서, 상기 x의 조성 범위도 이 정밀도에 기인하는 측정 오차를 포함하고 있으며, 실제로는, 산소 함유율이 40~70at%의 조성 범위까지 이 적절한 조성 범위일 가능성이 있다. 이 조성 범위 이외에서도 저항 변화 현상은 확인되거나 또는 추측되지만, 이 조성 범위 내에 비하면 저항율이 작아지거나 또는 커지므로 고저항값이 저저항값의 5배 미만으로 된다고 생각되며, 기억 소자로서 동작의 안정성에 약간 결함이 있다고 생각된다.
또, 제 1 실시 형태에서는, 도 1에 나타낸 바와 같이, 저항 변화층(106)이, 아래쪽에 마련된 제 1 전극층(103)과, 위쪽에 마련된 제 2 전극층(107)에 의해 사이에 끼워지도록 구성되어 있으며, 게다가 저항 변화층(106)의 양단부와 제 2 전극층(107)의 양단부가 단면에서 보아 일치하고 있지만, 이것은 일례이며, 본 발명은 이러한 구성에 한정되는 것은 아니다. 이하, 그 변형예에 대하여 설명한다.
도 18(a) 내지 (c)는 본 발명의 제 1 실시 형태에 따른 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도이다. 또, 이들 도 18(a) 내지 (c)에서는, 기판 및 산화물층을 편의상 생략하고 있다. 또한, 몇 개의 탄탈 산화물층으로 이루어지는 저항 변화층은 하나의 층으로서 표현하고 있다. 실제로는 이 저항 변화층은 도 1 또는 도 8에 도시된 바와 같은 층 구조를 취한다.
도 18(a)에 나타내는 변형예에서는, 제 1 전극층(103C), 저항 변화층(106C), 및 제 2 전극층(107C)이 이 순서대로 적층되어 구성되어 있으며, 이들 제 1 전극층(103C), 저항 변화층(106C), 및 제 2 전극층(107C)의 양단부는 단면에서 보아 일치하고 있지 않다. 이에 반하여, 도 18(b)에 나타내는 변형예에서는, 동일하게 제 1 전극층(103D), 저항 변화층(106D), 및 제 2 전극층(107D)이 적층되어 구성되어 있지만, 이들 제 1 전극층(103D), 저항 변화층(106D), 및 제 2 전극층(107D)의 양단부가 단면에서 보아 모두 일치하고 있다. 본 발명의 비휘발성 기억 소자는 이렇게 구성되어 있더라도 좋다.
또한, 본 실시 형태에 따른 비휘발성 기억 소자(100), 및 상기의 2개의 변형예에서는, 모두 저항 변화층이 상하에 배치된 전극 사이에 끼워지도록 구성되어 있지만, 저항 변화층의 양단면에 전극을 형성하는 것에 의해, 저항 변화층의 주면에 평행한 방향으로 전류를 흘리는 구성이더라도 좋다. 즉, 도 18(c)에 나타낸 바와 같이, 저항 변화층(104E)의 한쪽 단면에 제 1 전극층(103E)을, 다른쪽 단면에 제 2 전극층(107E)을 각각 형성하고, 그 저항 변화층(106E)의 주면에 평행한 방향으로 전류를 흘리도록 구성되어 있더라도 좋다.
그런데, 도시하고 있지 않지만, 본 실시 형태에 따른 비휘발성 기억 소자는 층간 절연층을 구비하고 있다. 또, 화학 기상 퇴적법 등에 의해 불소 도핑의 산화막을 형성하고, 이것을 층간 절연층으로 하도록 하여도 좋다. 또한, 층간 절연층을 구비하지 않는 구성이더라도 좋다.
또한, 동일하게 하여, 도시하고 있지 않지만, 본 실시 형태에 따른 비휘발성 기억 소자는 배선층을 구비하고 있다. 배선 재료로서는, 예컨대, Pt, Ir, Pd, Ag, Au, Cu, W, Ni, 질화 Ti 등을 이용할 수 있다. 또, 이 배선층을 구비하지 않는 구성이더라도 좋다.
또한, 상기의 본 실시 형태 1 내지 3에 있어서의 산소 가스의 분압비를 비롯한 스퍼터링의 조건은 이들 값에 한정되는 것이 아니라, 장치의 구성이나 상태에 의존하여 변화되는 것이다. 또한, 제 1 탄탈 산화물층의 퇴적은, Ta를 타겟으로서 이용했지만, 탄탈 산화물을 타겟으로 하는 것에 의해, 산소 등의 반응성 가스를 사용하지 않는 스퍼터법을 이용하도록 하여도 좋다. 스퍼터링시의 파워나 가스 압력, 기판 온도 등도 상기의 조건에 한정되는 것이 아니다. 또한, 화학 기상 퇴적법 등의 성막 기술을 이용하여 제 1 탄탈 산화물층을 형성하여도 좋다.
또한, 실시 형태 1 및 2에서는, 산소 플라즈마 처리 및 산화에 의해 제 2 탄탈 산화물층을 형성했지만, 이외의 오존에 의한 산화, 공기 중에서의 자연 산화, 및, 기판에 흡착한 물 등의 분자와의 반응을 이용하는 산화 등의 방법을 이용하더라도 좋다. 또한, 제 2 탄탈 산화물층 자체를 스퍼터링이나, 화학 기상 퇴적법 등의 성막 기술을 사용하여 형성하더라도 좋다.
(제 4 실시 형태)
상술한 제 1 내지 제 3 실시 형태에 따른 비휘발성 기억 소자는 여러 가지의 형태의 비휘발성 반도체 장치에 적용하는 것이 가능하다. 제 4 실시 형태에 따른 반도체 장치는, 제 1 내지 3 실시 형태에 따른 비휘발성 기억 소자를 구비하는 비휘발성 반도체 장치로서, 워드선과 비트선의 교점(입체 교차점)에 액티브층을 개재시킨 소위 크로스 포인트형의 것이다.
[제 4 실시 형태에 따른 반도체 장치의 구성]
도 19는 본 발명의 제 4 실시 형태에 따른 비휘발성 반도체 장치의 구성을 나타내는 블럭도이다. 또한, 도 20은 도 19에서의 A부의 구성(4비트분의 구성)을 나타내는 사시도이다.
도 19에 나타낸 바와 같이, 본 실시 형태에 따른 비휘발성 반도체 장치(200)는 반도체 기판 상에 메모리 본체부(201)를 구비하고 있으며, 이 메모리 본체부(201)는 메모리 어레이(202)와, 행 선택 회로/드라이버(203)와, 열 선택 회로/드라이버(204)와, 정보의 기입을 행하기 위한 기입 회로(205)와, 선택 비트선에 흐르는 전류량을 검출하여, 데이터 「1」 또는 「0」으로 판정하는 센스 앰프(206)와, 단자 DQ를 거쳐서 입출력 데이터의 입출력 처리를 행하는 데이터 입출력 회로(207)를 구비하고 있다. 또한, 비휘발성 반도체 장치(200)는, 외부로부터 입력되는 어드레스 신호를 수취하는 어드레스 입력 회로(208)와, 외부로부터 입력되는 제어 신호에 근거하여, 메모리 본체부(201)의 동작을 제어하는 제어 회로(209)를 더 구비하고 있다.
메모리 어레이(202)는, 도 19 및 도 20에 도시하는 바와 같이, 반도체 기판 위에 서로 평행하게 형성된 복수의 워드선 WL0, WL1, WL2, …와, 이들 복수의 워드선 WL0, WL1, WL2, …의 위쪽에 그 반도체 기판의 주면에 평행한 면 내에서 서로 평행하고, 또한 복수의 워드선 WL0, WL1, WL2, …에 입체 교차하도록 형성된 복수의 비트선 BL0, BL1, BL2, …를 구비하고 있다.
또한, 이들 복수의 워드선 WL0, WL1, WL2, …와 복수의 비트선 BL0, BL1, BL2, …의 입체 교차점에 대응하여 매트릭스 형상으로 마련된 복수의 메모리 셀 M111, M112, M113, M121, M122, M123, M131, M132, M133, …(이하, 「메모리 셀 M111, M112, …」이라고 함)이 마련되어 있다.
여기서, 메모리 셀 M111, M112, …은 제 1 실시 형태에 따른 비휘발성 기억 소자에 상당하며, 탄탈 산화물을 포함하는 저항 변화층을 갖고 있다. 단, 본 실시 형태에 있어서, 이들 메모리 셀 M111, M112, …는 후술하는 바와 같이, 전류 억제 소자를 구비하고 있다.
또, 도 19에서의 메모리 셀 M111, M112, …은 도 20에서 부호 210으로 나타내어져 있다.
어드레스 입력 회로(208)는, 외부 회로(도시하지 않음)로부터 어드레스 신호를 수취하여, 이 어드레스 신호에 근거해서 행 어드레스 신호를 행 선택 회로/드라이버(203)에 출력함과 아울러, 열 어드레스 신호를 열 선택 회로/드라이버(204)에 출력한다. 여기서, 어드레스 신호는 복수의 메모리 셀 M111, M112, … 중의 선택되는 특정한 메모리 셀의 어드레스를 나타내는 신호이다. 또한, 행 어드레스 신호는 어드레스 신호에 나타내어진 어드레스 중의 행의 어드레스를 나타내는 신호이고, 열 어드레스 신호는 어드레스 신호에 나타내어진 어드레스 중의 열의 어드레스를 나타내는 신호이다.
제어 회로(209)는, 정보의 기입 사이클에서는, 데이터 입출력 회로(207)에 입력된 입력 데이터 Din에 따라, 기입용 전압의 인가를 지시하는 기입 신호를 기입 회로(205)에 출력한다. 한편, 정보의 판독 사이클에서, 제어 회로(209)는 판독용 전압의 인가를 지시하는 판독 신호를 열 선택 회로/드라이버(204)에 출력한다.
행 선택 회로/드라이버(203)는, 어드레스 입력 회로(208)로부터 출력된 행 어드레스 신호를 수취하여, 이 행 어드레스 신호에 따라, 복수의 워드선 WL0, WL1, WL2, … 중의 어느 하나를 선택하고, 그 선택된 워드선에 대하여 소정의 전압을 인가한다.
또한, 열 선택 회로/드라이버(204)는, 어드레스 입력 회로(208)로부터 출력된 열 어드레스 신호를 수취하여, 이 열 어드레스 신호에 따라, 복수의 비트선 BL0, BL1, BL2, … 중의 어느 하나를 선택하고, 그 선택된 비트선에 대하여 기입용 전압 또는 판독용 전압을 인가한다.
기입 회로(205)는, 제어 회로(209)로부터 출력된 기입 신호를 수취한 경우, 행 선택 회로/드라이버(203)에 대하여 선택된 워드선에 대한 전압의 인가를 지시하는 신호를 출력함과 아울러, 열 선택 회로/드라이버(204)에 대하여 선택된 비트선에 대해 기입용 전압의 인가를 지시하는 신호를 출력한다.
또한, 센스 앰프(206)는, 정보의 판독 사이클에서, 판독 대상으로 되는 선택 비트선에 흐르는 전류량을 검출하여, 데이터 「1」 또는 「0」이라고 판정한다. 그 결과 얻어진 출력 데이터 D0은 데이터 입출력 회로(207)를 통해 외부 회로로 출력된다.
[제 4 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자의 구성]
도 21은 본 발명의 제 4 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자의 구성을 나타내는 단면도이다. 또, 도 21에서는, 도 20의 B부에서의 구성이 도시되어 있다.
도 21에 나타낸 바와 같이, 본 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자(210)는, 구리 배선인 하부 배선(212)(도 20에서의 워드선 WL1에 상당함)과, 동일하게 상부 배선(211)(도 20에서의 비트선 BL1에 상당함) 사이에 개재되어 있으며, 하부 전극(217)과, 전류 억제 소자(216)와, 내부 전극(215)과, 저항 변화층(214)과, 상부 전극(213)이 이 순서로 적층되어 구성되어 있다.
여기서, 내부 전극(215), 저항 변화층(214), 및 상부 전극(213)은, 도 1 및 도 20에 나타낸 실시 형태 1 내지 3에 따른 비휘발성 기억 소자(100)에서의 제 1 전극층(103), 저항 변화층(106), 및 제 2 전극층(105)에 각각 상당한다. 따라서, 저항 변화층(214)은 제 1 내지 제 3 실시 형태와 동일하게 하여 형성된다.
전류 억제 소자(216)는 내부 전극(215)을 통해서 저항 변화층(214)과 직렬 접속되어 있다. 이 전류 억제 소자(216)는, 다이오드로 대표되는 소자이며, 전압에 대하여 비선형의 전류 특성을 나타내는 것이다. 또한, 이 전류 억제 소자(216)는, 전압에 대하여 쌍방향성의 전류 특성을 갖고 있으며, 소정의 임계값 전압 Vf(한쪽의 전극을 기준으로 하여 예컨대 +1V 이상 또는 -1V 이하)로 도통하도록 구성되어 있다.
또, 탄탈 및 그 산화물은, 반도체 프로세스에 일반적으로 사용되고 있는 재료이며, 매우 친화성이 높다고 할 수 있다. 그 때문에, 기존의 반도체 제조 프로세스에 용이하게 집어넣는 것이 가능하다.
[제 4 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자의 변형예의 구성]
본 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자의 구성은, 도 21에 나타낸 것에 한정되는 것은 아니며, 이하에 나타내는 바와 같은 구성이더라도 좋다.
도 22(a) 내지 (g)는 본 발명의 제 4 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도이다.
도 22(a)에는, 도 21에 나타내는 구성과 달리, 내부 전극을 구비하지 않고, 저항 변화층(214)이 전류 억제 소자(216) 위에 형성되어 있는 구성이 도시되어 있다.
도 22(b)는, 도 21에 나타내는 구성과 달리, 하부 전극, 내부 전극, 및 상부 전극을 구비하지 않고, 저항 변화층(214)이 전류 억제 소자(216) 위에 형성되어 있는 구성이 도시되어 있다. 또한, 도 22(c)에는, 도 21에 나타내는 구성과 달리, 하부 전극을 구비하고 있지 않는 구성이 도시되어 있다. 한편, 도시하지 않지만, 상부 전극을 구비하고 있지 않는 구성도 고려된다.
도 22(d)에는, 도 21에 나타내는 구성과 달리, 내부 전극 및 전류 억제 소자를 구비하고 있지 않는 구성이 도시되어 있으며, 도 22(e)에는, 또 상부 전극 및 하부 전극을 구비하고 있지 않는 구성이 도시되어 있다.
또한, 도 22(f)에는, 도 21에 나타내는 구성과 달리, 내부 전극을 구비하지 않고, 그 대신에 오믹 저항층(218)을 구비하는 구성이 도시되어 있고, 도 22(g)에는, 내부 전극 대신에 제 2 저항 변화층(219)을 구비하는 구성이 도시되어 있다.
또, 이상으로 나타낸 변형예에 있어서, 상부 전극을 구비하고 있지 않는 경우는 상부 배선(211)이 비휘발성 기억 소자의 상부 전극으로서 기능하고, 또한, 하부 전극을 구비하고 있지 않는 경우는 하부 배선(212)이 비휘발성 기억 소자의 하부 전극으로서 기능하게 된다.
또한, 메모리 셀의 수가 비교적 적은 경우, 선택되지 않는 메모리 셀로 돌아들어가는 전류가 적어진다. 이러한 경우, 상술한 바와 같은 전류 억제 소자를 구비하지 않는 구성으로 하는 것이 고려된다.
이상과 같이, 본 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 비휘발성 기억 소자에 대해서는 여러 가지의 구성이 고려된다.
[다층화 구조의 비휘발성 반도체 장치의 구성예]
도 19및 도 20에 나타낸 본 실시 형태에 따른 비휘발성 반도체 장치에서의 메모리 어레이를, 3차원으로 겹쳐 쌓는 것에 의해, 다층화 구조의 비휘발성 반도체 장치를 실현할 수 있다.
도 23은 본 발명의 다층화 구조의 비휘발성 반도체 장치가 구비하는 메모리 어레이의 구성을 나타내는 사시도이다. 도 23에 나타낸 바와 같이, 이 비휘발성 반도체 장치는, 도시하지 않는 반도체 기판 위에 서로 평행하게 형성된 복수의 하부 배선(212)과, 이들 복수의 하부 배선(212)의 위쪽에 그 반도체 기판의 주면에 평행한 면 내에서 서로 평행하고, 또한 복수의 하부 배선(212)에 입체 교차하도록 형성된 복수의 상부 배선(211)과, 이들 복수의 하부 배선(212)과 복수의 상부 배선(211)의 입체 교차점에 대응하여 매트릭스 형상으로 마련된 복수의 메모리 셀(210)을 구비하는 메모리 어레이가 복수 적층되어 이루어지는 다층화 메모리 어레이를 구비하고 있다.
또, 도 23에 나타내는 예에서는, 배선층이 5층이며, 그 입체 교차점에 배치되는 비휘발성 기억 소자가 4층의 구성으로 되어 있지만, 필요에 따라 이들의 층수를 증감하여도 되는 것은 물론이다.
이와 같이 구성된 다층화 메모리 어레이를 마련하는 것에 의해, 초대용량 비휘발성 메모리를 실현하는 것이 가능해진다.
또, 제 1 내지 제 3 실시 형태에서 설명한 바와 같이, 본 발명에서의 저항 변화층은 저온으로 성막하는 것이 가능하다. 따라서, 본 실시 형태에서 나타내는 배선 공정에서의 적층화를 행하는 경우이더라도, 하층 공정에서 형성된 트랜지스터 및 실리사이드 등의 배선 재료에 영향을 주는 일이 없기 때문에, 다층화 메모리 어레이를 용이하게 실현할 수 있다. 즉, 본 발명의 탄탈 산화물을 포함하는 저항 변화층을 이용하는 것에 의해, 다층화 구조의 비휘발성 반도체 장치를 용이하게 실현하는 것이 가능해진다.
[비휘발성 반도체 장치의 동작예]
다음으로, 정보를 기입하는 경우의 기입 사이클 및 정보를 판독하는 경우의 판독 사이클에 있어서의 제 4 실시 형태에 따른 비휘발성 반도체 장치의 동작예에 대하여, 도 24에 나타내는 타이밍차트를 참조하면서 설명한다.
도 24는 본 발명의 제 4 실시 형태에 따른 비휘발성 반도체 장치의 동작예를 나타내는 타이밍차트이다. 또, 여기서는, 저항 변화층이 고저항 상태인 경우를 정보 「1」로, 저저항 상태의 경우를 정보 「0」으로 각각 할당했을 때의 동작예를 나타낸다. 또한, 설명의 편의상, 메모리 셀 M111 및 M122에 대하여 정보의 기입 및 판독을 하는 경우에 대해서만 나타낸다.
도 24에서의 VP는 가변 저항 소자와 전류 억제 소자로 구성된 메모리 셀의 저항 변화에 필요한 펄스 전압을 나타내고 있다. 여기서는, VP/2<임계값 전압 Vf의 관계가 성립하는 것이 바람직하다. 왜냐하면, 비선택의 메모리 셀로 돌아들어가게 흐르는 누설 전류를 억제할 수 있기 때문이다. 그 결과, 정보를 기입할 필요가 없는 메모리 셀로 공급되는 여분의 전류를 억제할 수 있어, 저소비 전류화를 보다 한층 도모할 수 있다. 또한, 비선택의 메모리 셀로의 의도하지 않은 얕은 기입(일반적으로 디스터브라고 부름)이 억제되는 등의 이점도 있다.
또한, 도 24에 있어서, 1회의 기입 사이클에 소용되는 시간인 기입 사이클 시간을 tW로, 1회의 판독 사이클에 소요되는 시간인 판독 사이클 시간을 tR로 각각 나타내고 있다.
메모리 셀 M111에 대한 기입 사이클에 있어서, 워드선 WL0에는 펄스 폭 tP의 펄스 전압 VP가 인가되고, 그 타이밍에 따라, 비트선 BL0에는 동일하게 0V의 전압이 인가된다. 이것에 의해, 메모리 셀 M111에 정보 「1」을 기입하는 경우의 기입용 전압이 인가되고, 그 결과, 메모리 셀 M111의 저항 변화층이 고저항화된다. 즉, 메모리 셀 M111에 정보 「1」이 기입되게 된다.
다음으로, 메모리 셀 M122에 대한 기입 사이클에 있어서, 워드선 WL1에는 펄스 폭 tP의 0V의 전압이 인가되고, 그 타이밍에 따라, 비트선 BL1에는 동일하게 펄스 전압 VP가 인가된다. 이것에 의해, M122에 정보 「0」을 기입하는 경우의 기입용 전압이 인가되고, 그 결과, 메모리 셀 M122의 저항 변화층이 저저항화된다. 즉, 메모리 셀 M122에 정보 「0」이 기입되게 된다.
메모리 셀 M111에 대한 판독 사이클에 있어서는, 기입 시의 펄스보다도 진폭이 작은 펄스 전압으로서, 0V보다도 크고 VP/2보다도 작은 값의 전압이 워드선 WL0에 인가된다. 또한, 이 타이밍에 따라, 기입시의 펄스보다도 진폭이 작은 펄스 전압으로서, VP/2보다도 크고 VP보다도 작은 값의 전압이 비트선 BL0에 인가된다. 이것에 의해, 고저항화된 메모리 셀 M111의 저항 변화층(214)의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출하는 것에 의해 정보 「1」이 판독된다.
다음으로, 메모리 셀 M122에 대한 판독 사이클에 있어서, 이전의 메모리 셀 M111에 대한 판독 사이클과 동일한 전압이 워드선 WL1 및 비트선 BL1에 인가된다. 이것에 의해, 저저항화된 메모리 셀 M122의 저항 변화층(214)의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출하는 것에 의해 정보 「0」이 판독된다.
또, 제 1 실시 형태에서 설명한 바와 같이, 본 발명에서의 탄탈 산화물을 포함하는 저항 변화층을 이용한 경우, 전극 사이에 인가하는 전기적 펄스의 폭이 20nsec 정도의 고속 펄스이더라도, 저항 변화 현상을 확인할 수 있다. 따라서, 펄스 폭 tP는 50nsec 정도로 설정할 수 있다.
이와 같이 펄스 폭이 50nsec 정도의 고속 펄스를 이용할 수 있기 때문에, 비휘발성 반도체 장치(200)의 제어 회로 등의 주변 회로의 동작 시간 등을 고려했다고 해도, 1회의 기입 사이클 시간 tW는 80nsec 정도로 설정할 수 있다. 그 경우, 예컨대 데이터 입출력 회로(207)의 단자 DQ를 통해서, 비휘발성 반도체 장치(200)의 외부와의 데이터의 입출력을 16비트로 행하는 경우, 정보의 기입에 소요되는 데이터 전송 속도는 1초간당 25M바이트로 되어, 매우 고속인 기입 동작을 실현할 수 있다. 또, 공지의 페이지 모드 또는 버스트 모드 등의 수법을 이용하여, 비휘발성 반도체 장치 내부에서의 병렬 기입 비트수를 늘리는 것에 의해, 보다 한층 고속인 기입 동작을 실현하는 것도 가능하다.
종래의 비휘발성 메모리에 있어서, 비교적 고속인 데이터 전송이 가능하다고 해서 알려져 있는 NAND 플래시 메모리의 경우, 상기의 페이지 모드를 이용한다고 하여도, 기입에 소요되는 데이터 전송 속도는 1초간당 10M바이트 정도이다. 이로부터도, 본 실시 형태의 비휘발성 반도체 장치의 기입 동작의 고속성을 확인할 수 있다.
또한, 제 1 실시 형태에서 설명한 바와 같이, 본 발명에서의 탄탈 산화물을 포함하는 저항 변화층을 이용한 경우, 임프린트성이 낮은 비휘발성 기억 소자를 실현할 수 있다. 즉, 동일한 데이터를 반복 기입하는 후에, 그것과 반대의 데이터를 기입하는 경우이더라도, 1회의 고속 펄스로 리라이트를 행할 수 있다. 그 때문에, 일반적으로 비휘발성 기억 소자에서 필요로 되는 소거 사이클 또는 리셋 사이클로 대표되는, 기입 전에 한쪽의 데이터에 맞추는 스텝이 불필요해진다. 이 점도, 본 실시 형태에 있어서의 비휘발성 반도체 장치에서의 기입의 고속화에 기여한다. 또한, 그와 같은 스텝이 불필요하기 때문에, 기입 동작을 단순한 스텝으로 행하는 것이 가능해진다.
또한, 기입용 전압은 2~3V 정도의 저전압으로 충분하기 때문에, 저소비 전력화를 실현할 수도 있다.
본 실시 형태에서는, 반도체 기판 상에 집적한 크로스 포인트 구조에 대해서만 설명하고 있다. 그러나, 이러한 반도체 기판 상이 아니라, 플라스틱 기판 등의 보다 저렴한 기판 상에 크로스 포인트 구조를 형성하고, 범프 등의 조립 공법으로 적층화한 메모리 장치에 적용하도록 하여도 된다.
(제 5 실시 형태)
상술한 제 1 내지 제 3 실시 형태에 따른 비휘발성 기억 소자는 여러 가지의 형태의 비휘발성 반도체 장치에 적용하는 것이 가능하다. 제 5 실시 형태에 따른 비휘발성 반도체 장치는, 제 1 내지 3 실시 형태에 따른 비휘발성 기억 소자를 구비하는 비휘발성 반도체 장치로서, 1트랜지스터/1비휘발성 기억부로 한 소위 1T1R형의 것이다.
[제 5 실시 형태에 따른 비휘발성 반도체 장치의 구성]
도 25는 본 발명의 제 5 실시 형태에 따른 비휘발성 반도체 장치의 구성을 나타내는 블럭도이다. 또한, 도 26은 도 25에서의 C부의 구성(2비트분의 구성)을 나타내는 단면도이다.
도 25에 나타낸 바와 같이, 본 실시 형태에 따른 비휘발성 반도체 장치(300)는 반도체 기판 상에 메모리 본체부(301)를 구비하고 있으며, 이 메모리 본체부(301)는, 메모리 어레이(302)와, 행 선택 회로/드라이버(303)와, 열 선택 회로(304)와, 정보의 기입을 행하기 위한 기입 회로(305)와, 선택 비트선에 흐르는 전류량을 검출하여, 데이터 「1」 또는 「0」으로 판정하는 센스 앰프(306)와, 단자 DQ를 통해 입출력 데이터의 입출력 처리를 행하는 데이터 입출력 회로(307)를 구비하고 있다. 또한, 비휘발성 반도체 장치(300)는, 셀 플레이트 전원(VCP 전원)(308)과, 외부로부터 입력되는 어드레스 신호를 수취하는 어드레스 입력 회로(309)와, 외부로부터 입력되는 제어 신호에 근거하여, 메모리 본체부(301)의 동작을 제어하는 제어 회로(310)를 더 구비하고 있다.
메모리 어레이(302)는, 반도체 기판 위에 형성된, 서로 교차하도록 배열된 복수의 워드선 WL0, WL1, WL2, … 및 비트선 BL0, BL1, BL2, …와, 이들 워드선 WL0, WL1, WL2, … 및 비트선 BL0, BL1, BL2, …의 교점에 대응하여 각각 마련된 복수의 트랜지스터 T11, T12, T13, T21, T22, T23, T31, T32, T33, …(이하, 「트랜지스터 T11, T12, …」라고 함)과, 트랜지스터 T11, T12, …와 1대1로 마련된 복수의 메모리 셀 M211, M212, M213, M221, M222, M223, M231, M232, M233(이하, 「메모리 셀 M211, M212, …」라고 함)을 구비하고 있다.
또한, 메모리 어레이(302)는 워드선 WL0, WL1, WL2, …에 평행하게 배열되어 있는 복수의 플레이트선 PL0, PL1, PL2, …를 구비하고 있다.
도 26에 나타낸 바와 같이, 워드선 WL0, WL1의 위쪽에 비트선 BL0이 배치되고, 그 워드선 WL0, WL1과 비트선 BL0 사이에 플레이트선 PL0, PL1이 배치되어 있다.
여기서, 메모리 셀 M211, M212, …은 제 1 내지 제 3 실시 형태에 따른 비휘발성 기억 소자에 상당하며, 탄탈 산화물을 포함하는 저항 변화층을 갖고 있다. 보다 구체적으로는, 도 26에서의 비휘발성 기억 소자(313)가 도 25에서의 메모리 셀 M211, M212, …에 상당하고, 이 비휘발성 기억 소자(313)는 상부 전극(314), 탄탈 산화물을 포함하는 저항 변화층(315), 및 하부 전극(316)으로 구성되어 있다.
또, 도 26에 있어서의 317은 플러그층을, 318은 소스/드레인 영역을 각각 나타내고 있다.
도 25에 나타낸 바와 같이, 트랜지스터 T11, T12, T13, …의 드레인은 비트선 BL0에, 트랜지스터 T21, T22, T23, …의 드레인은 비트선 BL1에, 트랜지스터 T31, T32, T33, …의 드레인은 비트선 BL2에 각각 접속되어 있다.
또한, 트랜지스터 T11, T21, T31, …의 게이트는 워드선 WL0에, 트랜지스터 T12, T22, T32, …의 게이트는 워드선 WL1에, 트랜지스터 T13, T23, T33, …의 게이트는 워드선 WL2에 각각 접속되어 있다.
또한, 트랜지스터 T11, T12, …의 소스는 각각 메모리 셀 M211, M212, …과 접속되어 있다.
또한, 메모리 셀 M211, M221, M231, …은 플레이트선 PL0에, 메모리 셀 M212, M222, M232, …은 플레이트선 PL1에, 메모리 셀 M213, M223, M233, …은 플레이트선 PL2에 각각 접속되어 있다.
어드레스 입력 회로(309)는, 외부 회로(도시하지 않음)로부터 어드레스 신호를 수취하여, 이 어드레스 신호에 근거해서 행 어드레스 신호를 행 선택 회로/드라이버(303)에 출력함과 아울러, 열 어드레스 신호를 열 선택 회로(304)에 출력한다. 여기서, 어드레스 신호는 복수의 메모리 셀 M211, M212, … 중의 선택되는 특정한 메모리 셀의 어드레스를 나타내는 신호이다. 또한, 행 어드레스 신호는 어드레스 신호에 나타내어진 어드레스 중의 행의 어드레스를 나타내는 신호이고, 열 어드레스 신호는 어드레스 신호에 나타내어진 어드레스 중의 열의 어드레스를 나타내는 신호이다.
제어 회로(310)는, 정보의 기입 사이클에서는, 데이터 입출력 회로(307)에 입력된 입력 데이터 Din에 따라, 기입용 전압의 인가를 지시하는 기입 신호를 기입 회로(305)에 출력한다. 한편, 정보의 판독 사이클에서, 제어 회로(310)는 판독용 전압의 인가를 지시하는 판독 신호를 열 선택 회로(304)에 출력한다.
행 선택 회로/드라이버(303)는, 어드레스 입력 회로(309)로부터 출력된 행 어드레스 신호를 수취하여, 이 행 어드레스 신호에 따라, 복수의 워드선 WL0, WL1, WL2, … 중의 어느 하나를 선택하고, 그 선택된 워드선에 대하여 소정의 전압을 인가한다.
또한, 열 선택 회로(304)는, 어드레스 입력 회로(309)로부터 출력된 열 어드레스 신호를 수취하여, 이 열 어드레스 신호에 따라, 복수의 비트선 BL0, BL1, BL2, … 중의 어느 하나를 선택하고, 그 선택된 비트선에 대하여 기입용 전압 또는 판독용 전압을 인가한다.
기입 회로(305)는, 제어 회로(310)로부터 출력된 기입 신호를 수취한 경우, 열 선택 회로(304)에 대하여 선택된 비트선에 대해 기입용 전압의 인가를 지시하는 신호를 출력한다.
또한, 센스 앰프(306)는, 정보의 판독 사이클에 있어서, 판독 대상으로 되는 선택 비트선에 흐르는 전류량을 검출하여, 데이터 「1」 또는 「0」로 판정한다. 그 결과 얻어진 출력 데이터 D0은 데이터 입출력 회로(307)를 통해서 외부 회로로 출력된다.
또, 1트랜지스터/1비휘발성 기억부의 구성인 제 5 실시 형태의 경우, 제 4 실시 형태의 크로스 포인트형의 구성과 비교하여 기억 용량은 작게 된다. 그러나, 다이오드와 같은 전류 억제 소자가 불필요하기 때문에, CMOS 프로세스에 용이하게 조합할 수 있고, 또한, 동작의 제어도 용이하다고 하는 이점이 있다.
또한, 제 4 실시 형태의 경우와 같이, 본 발명에서의 저항 변화층은 저온으로 성막하는 것이 가능하므로, 본 실시 형태에서 나타내는 바와 같은 배선 공정에서의 적층화를 행하는 경우이더라도, 하층 공정에서 형성된 트랜지스터 및 실리사이드 등의 배선 재료에 영향을 주는 일이 없다고 하는 이점이 있다.
또, 제 4 실시 형태의 경우와 마찬가지로, 탄탈 및 그 산화물의 성막은, 기존의 반도체 제조 프로세스에 용이하게 집어넣는 것이 가능하기 때문에, 본 실시 형태에 따른 비휘발성 반도체 장치를 용이하게 제조할 수 있다.
[비휘발성 반도체 장치의 동작예]
다음으로, 정보를 기입하는 경우의 기입 사이클 및 정보를 판독하는 경우의 판독 사이클에서의 제 5 실시 형태에 따른 비휘발성 반도체 장치의 동작예에 대하여, 도 27에 나타내는 타이밍차트를 참조하면서 설명한다.
도 27은 본 발명의 제 5 실시 형태에 따른 비휘발성 반도체 장치의 동작예를 나타내는 타이밍차트이다. 또, 여기서는, 저항 변화층이 고저항 상태의 경우를 정보 「1」로, 저저항 상태의 경우를 정보 「0」로 각각 할당했을 때의 동작예를 나타낸다. 또한, 설명의 편의상, 메모리 셀 M211 및 M222에 대하여 정보의 기입 및 판독을 행하는 경우에 대해서만 나타낸다.
도 27에 있어서, VP는 가변 저항 소자의 저항 변화에 필요한 펄스 전압을 나타내고 있고, VT는 트랜지스터의 임계값 전압을 나타내고 있다. 또한, 플레이트선에는 상시 전압 VP이 인가되고, 비트선도, 비선택의 경우는 전압 VP로 프리차지되어 있다.
메모리 셀 M211에 대한 기입 사이클에 있어서, 워드선 WL0에는 펄스 폭 tP의 펄스 전압 2VP+트랜지스터의 임계값 전압 VT보다도 큰 전압이 인가되어, 트랜지스터 T11이 ON 상태로 된다. 그리고, 그 타이밍에 따라, 비트선 BL0에는 펄스 전압 2VP가 인가된다. 이것에 의해, 메모리 셀 M211에 정보 「1」을 기입하는 경우의 기입용 전압이 인가되어, 그 결과, 메모리 셀 M211의 저항 변화층이 고저항화된다. 즉, 메모리 셀 M211에 정보 「1」이 기입되게 된다.
다음으로, 메모리 셀 M222에 대한 기입 사이클에 있어서, 워드선 WL1에는 펄스 폭 tP의 펄스 전압 2VP+트랜지스터의 임계값 전압 VT보다도 큰 전압이 인가되어, 트랜지스터 T22가 ON 상태로 된다. 그 타이밍에 따라, 비트선 BL1에는 0V의 전압이 인가된다. 이것에 의해, 메모리 셀 M222에 정보 「0」을 기입하는 경우의 기입용 전압이 인가되어, 그 결과, 메모리 셀 M222의 저항 변화층이 저저항화된다. 즉, 메모리 셀 M222에 정보 「0」이 기입되게 된다.
메모리 셀 M211에 대한 판독 사이클에 있어서는, 트랜지스터 T11을 ON 상태로 하기 위해서 소정의 전압이 워드선 WL0에 인가되고, 그 타이밍에 따라, 기입시의 펄스 폭보다도 진폭이 작은 펄스 전압이 비트선 BL0에 인가된다. 이것에 의해, 고저항화된 메모리 셀 M211의 저항 변화층의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출함으로써 정보 「1」이 판독된다.
다음으로, 메모리 셀 M222에 대한 판독 사이클에 있어서, 이전의 메모리 셀 M211에 대한 판독 사이클과 동일한 전압이 워드선 WL1 및 비트선 BL1에 인가된다. 이것에 의해, 저저항화된 메모리 셀 M222의 저항 변화층의 저항값에 대응한 전류가 출력되어, 그 출력 전류값을 검출함으로써 정보 「0」이 판독된다.
제 4 실시 형태의 경우와 마찬가지로, 본 실시 형태에 있어서도, 고속 펄스를 이용하여 기입 동작을 행할 수 있다.
또한, 제 4 실시 형태에서 설명한 바와 같이, 본 발명에 있어서의 탄탈 산화물을 포함하는 저항 변화층을 이용한 경우, 임프린트성이 낮은 비휘발성 기억 소자를 실현할 수 있어, 그 결과, 제 5 실시 형태에 따른 비휘발성 반도체 장치에 있어서도, 소거 사이클 또는 리셋 사이클 등의 스텝이 불필요해진다. 따라서, 기입의 고속화를 도모할 수 있음과 아울러, 기입 동작을 단순한 스텝으로 행하는 것이 가능해진다.
또한, 기입용 전압은 2~3V 정도의 저전압으로 충분하기 때문에, 저소비 전력화를 실현할 수도 있다.
또, 본 실시 형태에 있어서는, 용장(冗長) 구제용 메모리 셀 및 에러 정정용의 패리티 비트용의 메모리 셀을 별도 마련하는 구성으로 하여도 되고, 그 경우, 그들의 메모리 셀로서, 본 발명의 비휘발성 기억 소자를 이용할 수 있다.
(제 6 실시 형태)
제 6 실시 형태에 따른 비휘발성 반도체 장치는, 프로그램 기능을 갖는 제 1 내지 제 3 실시 형태에 따른 비휘발성 기억 소자를 구비하는 비휘발성 반도체 장치로서, 소정의 연산을 실행하는 논리 회로를 구비하는 것이다.
[비휘발성 반도체 장치의 구성]
도 28은 본 발명의 제 6 실시 형태에 따른 비휘발성 반도체 장치의 구성을 나타내는 블럭도이다.
도 28에 나타낸 바와 같이, 본 실시 형태에 따른 비휘발성 반도체 장치(400)는, 반도체 기판(401) 상에, CPU(402)와, 외부 회로와의 사이에서 데이터의 입출력 처리를 행하는 입출력 회로(403)와, 소정의 연산을 실행하는 논리 회로(404)와, 아날로그 신호를 처리하는 아날로그 회로(405)와, 자기 진단을 행하기 위한 BIST(Built In Self Test) 회로(406)와, SRAM(407)와, 이들 BIST 회로(406) 및 SRAM(407)과 접속되고, 특정한 어드레스 정보를 저장하기 위한 구제 어드레스 저장 레지스터(408)를 구비하고 있다.
도 29는 본 발명의 제 6 실시 형태에 따른 비휘발성 반도체 장치가 구비하는 구제 어드레스 저장 레지스터의 구성을 나타내는 블럭도이다. 또한, 도 30은 동일한 구제 어드레스 저장 레지스터의 구성을 나타내는 단면도이다.
도 29 및 도 30에 나타낸 바와 같이, 구제 어드레스 저장 레지스터(408)는, 제 1 내지 제 3 실시 형태에 따른 비휘발성 기억 소자에 상당하는 비휘발성 기억 소자(409)와, 그 비휘발성 기억 소자(409)에 대하여 특정한 어드레스 정보를 기입하기 위한 기입 회로(410)와, 비휘발성 기억 소자(409)에 기입되어 있는 어드레스 정보를 판독하기 위한 판독 회로(411)와, 래치 회로(412)를 구비하고 있다.
비휘발성 기억 소자(409)는, 기입 회로측(410)으로의 전환부와 판독 회로(411)측으로의 전환부에 접속되어 있고, 저항 변화층(421)을 상부 전극(422)과 하부 전극(423) 사이에 끼워지도록 하여 구성되어 있다. 여기서, 이 비휘발성 기억 소자(409)는 제 1 내지 제 3 실시 형태에 따른 비휘발성 기억 소자에 상당한다.
또, 도 30에 있어서, 424는 플러그층을, 425는 금속 배선층을, 426은 소스/드레인층을 각각 나타내고 있다.
본 실시 형태에서는, 2층 배선으로, 제 1 배선과 제 2 배선 사이에 비휘발성 기억 소자를 마련하는 구성을 나타내고 있지만, 예컨대, 3층 이상의 다층 배선으로 한 후에, 임의의 배선 사이에 비휘발성 기억 소자를 배치하거나, 또는, 필요에 따라 복수의 배선 사이에 배치하거나 하도록 하여도 된다.
[비휘발성 반도체 장치의 동작예]
다음으로, 상술한 바와 같이 구성되는 본 실시 형태에 따른 비휘발성 반도체 장치의 동작예에 대하여 설명한다.
이하, 구제 어드레스 저장 레지스터(408)에 대하여 어드레스 정보의 기입을 행하는 경우에 대하여 설명한다. BIST 회로(406)는, 진단 지시 신호 TST를 수취한 경우, SRAM(407)의 메모리 블럭의 검사를 실행한다.
또, 이 메모리 블럭의 검사는, LSI의 제조 과정에서의 검사시, 및 LSI가 실제의 시스템에 탑재된 경우에서의 각종의 진단 실행시 등에 실시된다.
메모리 블럭의 검사의 결과, 불량 비트가 검출된 경우, BIST 회로(406)는 기입 데이터 지시 신호 WD를 구제 어드레스 저장 레지스터(408)에 출력한다. 이 기입 데이터 지시 신호 WD를 수취한 구제 어드레스 저장 레지스터(408)는 대응하는 불량 비트의 어드레스 정보를 구제 어드레스 저장 레지스터에 저장한다.
이 어드레스 정보의 저장은, 그 어드레스 정보에 따라, 해당하는 레지스터가 구비하는 저항 변화층의 저항 상태를 고저항화 또는 저저항화하는 것에 의해 행해진다. 저항 변화층의 고저항화 또는 저저항화는 제 1 내지 제 3 실시 형태의 경우와 동일하게 하여 실현된다.
이렇게 하여, 구제 어드레스 저장 레지스터(408)에 대한 어드레스 정보의 기입이 행해진다. 그리고, SRAM(407)가 액세스되는 경우, 그것과 동시에 구제 어드레스 저장 레지스터(408)에 기입되어 있는 어드레스 정보가 판독된다. 이 어드레스 정보의 판독은, 제 1 내지 제 3 실시 형태의 경우와 마찬가지로, 저항 변화층의 저항 상태에 따른 출력 전류값을 검출하는 것에 의해 실시된다.
이렇게 하여 구제 어드레스 저장 레지스터(408)로부터 판독된 어드레스 정보와, 액세스 대상의 어드레스 정보가 일치하는 경우, SRAM(407) 내에 마련되어 있는 예비의 용장 메모리 셀에 액세스하여, 정보의 판독 또는 기입이 행하여진다.
이상과 같이 하여 자기 진단을 행하는 것에 의해, 제조 공정의 검사에서 외부의 고가의 LSI 테스터를 이용할 필요가 없어진다. 또한, at Speed 테스트가 가능하게 된다고 하는 이점도 있다. 또는, 검사를 행할 때만이 아니라, 시간 경과에 따라 변화된 경우에도 불량 비트의 구제가 가능해지기 때문에, 장기간에 걸쳐 고품질을 유지할 수 있다고 하는 이점도 있다.
본 실시 형태에 따른 비휘발성 반도체 장치는, 제조 공정에 있어서의 1회만의 정보가 기입하는 경우와, 제품 출시 후에 반복 정보를 리라이트하는 경우의 어떠한 것에도 대응할 수 있다.
[비휘발성 반도체 장치의 제조 방법]
다음으로, 상술한 바와 같이 구성되는 본 실시 형태에 따른 비휘발성 반도체 장치의 제조 방법에 대하여 설명한다.
도 31은 본 발명의 제 6 실시 형태에 따른 비휘발성 반도체 장치의 제조 프로세스의 주요 흐름을 나타내는 흐름도이다.
우선, 반도체 기판 상에 트랜지스터를 형성한다(S101). 다음에, 제 1 비아를 형성하고(S102), 그 위에 제 1 배선을 형성한다(S103).
그리고, S103에서 형성된 제 1 배선 위에 저항 변화층을 형성한다(S104). 이 저항 변화층의 형성은 제 1 및 제 2 실시 형태에서 설명한 바와 같이 행해진다.
다음에, 저항 변화층 위에 제 2 비아를 형성하고(S105), 또, 제 2 배선을 형성한다(S106).
이상으로 나타낸 바와 같이, 본 실시 형태의 비휘발성 반도체 장치의 제조 방법은, COMS 프로세스의 제조 공정에, 전극 및 저항 변화층을 형성하는 공정이 추가된 것이다. 따라서, 기존의 CMOS 프로세스를 이용하여 용이하게 제조하는 것이 가능해진다. 또한, 추가의 공정도 적고, 게다가 저항 변화층의 막 두께는 비교적 얇기 때문에, 프로세스의 단축화를 도모할 수 있다.
또한, 제 3 실시 형태의 경우와 마찬가지로, 본 발명에 있어서의 저항 변화층은 저온으로 성막하는 것이 가능하므로, 본 실시 형태에서 나타내는 바와 같은 배선 공정에서의 적층화를 행하는 경우이더라도, 하층 공정에서 형성된 트랜지스터 및 실리사이드 등의 배선 재료에 영향을 주는 일이 없다고 하는 이점이 있다.
또, 전극부는 1㎛ 각(角) 이하로 형성할 수 있고, 또한 그 외의 회로도 CMOS 프로세스에서 형성하는 것이 가능하기 때문에, 소형의 비휘발성 스위치 회로를 용이하게 실현할 수 있다.
본 실시 형태와 같이, 제 1 내지 제 3 실시 형태에 있어서의 탄탈 산화물을 포함하는 저항 변화층을 구비한 비휘발성 기억 소자를 이용하는 것은 아니고, 공지된 플래시 메모리의 비휘발성 기억 소자를 이용하거나, 또는, 공지된 FeRAM 메모리의 비휘발성 기억 소자를 이용하거나 하는 것에 의해, 비휘발성 반도체 장치를 실현하는 것도 고려된다. 그러나 이들 경우, 특별한 전용 프로세스 공정 및 재료가 필요하게 되어, COMS 프로세스와의 친화성이 뒤떨어진다고 하는 결점이 있다. 그 때문에, 비용면에서 문제가 있으며, 게다가 제조 공정 수가 현저히 증가하는 등, 현실성이 부족하다고 할 수 있다. 또한, 정보의 기입 및 판독이 복잡하여, 프로그램 소자로서 취급하는 것이 곤란하다는 문제가 있다.
또한, CMOS 프로세스와 친화성이 높은 구성으로서는, CMOS 비휘발성 메모리 셀이라 불리는, COMS 프로세스에서 게이트 배선을 플로팅화하여 등가적으로 플래시 메모리 셀과 동일한 동작을 실현하는 것이 있다. 그러나, 이 구성에 의하면, 소자부의 면적이 커지고, 게다가 동작의 제어가 복잡하게 되는 등의 문제가 생긴다.
또한, 실리사이드 용단형 등의 전기 퓨즈 소자로 구성하는 경우도 CMOS 프로세스와 친화성이 높다라고 말할 수 있지만, 이 경우, 정보의 리라이트가 불가능하고, 또한, 소자부의 면적이 커지는 등의 문제가 생긴다.
또한, 공지된 레이저로 배선을 트리밍하는 것도 생각되지만, 이 경우에서는, 제조 공정에만 한정되는, 레이저 트리머 장치의 기계적 정밀도에 율속되게 되기 때문에, 미세화할 수 없거나, 또는, 최상층에 배치해야 한다고 하는 레이아웃의 제약이 있는 등의 문제가 생긴다.
한편, 본 실시 형태에서는, 제 1 및 제 2 실시 형태에 있어서의 비휘발성 기억 소자를 SRAM의 구제 어드레스 저장 레지스터로서 이용했지만, 그 이외에도, 다음과 같은 적용예가 고려된다. 즉, 예컨대, DRAM, ROM, 또는 제 3 및 제 4 실시 형태에 따른 비휘발성 반도체 장치의 불량 비트에 대한 구제 어드레스 저장 레지스터로서, 제 1 내지 제 3 실시 형태에 있어서의 비휘발성 기억 소자를 이용하는 것이 가능하다.
또한, 불량 로직 회로 또는 예비 로직 회로의 전환용 비휘발성 스위치에 적용할 수도 있다. 그 외에도, 아날로그 회로의 전압 조정 및 타이밍 조정용의 레지스터로서, 제품 완성 후의 ROM의 수정용의 레지스터로서, 리컨피규러블 로직(reconfigurable logic) FPGA용의 비휘발성 스위치 소자로서, 또는, 비휘발성 레지스터로서 이용하는 것도 가능하다.
(그 외의 실시 형태)
제 6 실시 형태에 따른 비휘발성 반도체 장치가, 제 4 실시 형태에 따른 비휘발성 반도체 장치를 구비하는 구성, 즉, 제 4 실시 형태에 따른 크로스 포인트형의 비휘발성 반도체 장치와 제 6 실시 형태에 따른 CPU 등을 갖는 LSI를 하나의 반도체 기판 상에 집적하는 구성을 실현할 수 있다.
이 경우, 제 4 실시 형태에 따른 크로스 포인트형의 비휘발성 반도체 장치 및 제 6 실시 형태에 따른 CPU 등을 갖는 LSI를 각각 별도의 반도체 기판 상에 형성해 두고, 그 후에 하나의 패키지 내에 몰딩하는 구성이더라도 좋다.
또한, 제 6 실시 형태에 따른 비휘발성 반도체 장치가, 제 5 실시 형태에 따른 비휘발성 반도체 장치를 구비하는 구성, 즉, 제 5 실시 형태에 따른 1트랜지스터/1비휘발성 기억부 구성의 비휘발성 반도체 장치와 제 6 실시 형태에 따른 CPU 등을 갖는 LSI를 하나의 반도체 기판 상에 집적하는 구성을 실현할 수도 있다.
이 경우도, 제 5 실시 형태에 따른 1트랜지스터/1비휘발성 기억부 구성의 비휘발성 반도체 장치 및 제 6 실시 형태에 따른 CPU 등을 갖는 LSI를 각각 별도의 반도체 기판 상에 형성해 두고, 그 후에 하나의 패키지 내에 몰딩하는 구성이더라도 좋다.
상기 설명으로부터, 당업자에게, 본 발명의 많은 개량이나 다른 실시 형태가 명확하다. 따라서, 상기 설명은, 예시로서만 해석되어야 하며, 본 발명을 실행하는 최선의 형태를 당업자에 교시할 목적으로 제공된 것이다. 본 발명의 정신을 일탈하는 일없이, 그 구조 및/또는 기능의 상세를 실질적으로 변경할 수 있다.
본 발명의 비휘발성 기억 소자 및 비휘발성 반도체 장치는, 고속 동작이 가능하고, 게다가 안정한 리라이트 특성을 갖고 있으며, 디지털 가전, 메모리 카드, 휴대형 전화기, 및 퍼스널 컴퓨터 등의 여러 가지의 전자 기기에 사용되는 비휘발성 기억 소자 등으로서 유용하다.
또한, 본 발명의 비휘발성 기억 소자의 제조 방법은, 고속 동작이 가능하고, 게다가 안정한 리라이트 특성을 갖고 있으며, 여러 가지의 전자기기에 사용되는 비휘발성 기억 소자 등의 제조 방법으로서 유용하다.

Claims (23)

  1. 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극 사이에 인가되는 극성이 다른 전기적 신호에 근거해서 가역적으로 저항값이 변화되는 저항 변화층을 구비하되,
    상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있는
    비휘발성 기억 소자.
  2. 제 1 항에 있어서,
    상기 저항 변화층은, 상기 제 1 영역으로서의 TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물층과, 상기 제 2 영역으로서의 TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물층의 적어도 2층이 적층된 적층 구조를 갖고 있는 비휘발성 기억 소자.
  3. 제 2 항에 있어서,
    상기 제 2 산소 부족형의 탄탈 산화물층은 상기 제 1 전극 또는 상기 제 2 전극에 접하고 있는 비휘발성 기억 소자.
  4. 제 3 항에 있어서,
    상기 제 2 산소 부족형의 탄탈 산화물층이 접하고 있는 전극에 상기 제 2 산소 부족형의 탄탈 산화물층이 접하고 있지 않는 전극보다 높은 전위를 갖는 전기적 펄스를 인가한 후의 상기 제 1 전극과 상기 제 2 전극 사이의 저항값을 RH로 하고, 상기 제 2 산소 부족형의 탄탈 산화물층이 접하고 있는 전극에 상기 제 2 산소 부족형의 탄탈 산화물층이 접하고 있지 않는 전극보다 낮은 전위를 갖는 전기적 펄스를 인가한 후의 상기 제 1 전극과 상기 제 2 전극 사이의 저항값을 RL로 했을 때, RH>RL로 되는 비휘발성 기억 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 TaOx는 0.8≤x≤1.9를 만족하는 비휘발성 기억 소자.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 TaOy는 2.1≤y<2.5를 만족하는 비휘발성 기억 소자.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 산소 부족형의 탄탈 산화물층의 두께는 상기 제 1 산소 부족형의 탄탈 산화물층의 두께보다 작은 비휘발성 기억 소자.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 산소 부족형의 탄탈 산화물층의 두께는 1㎚ 이상 8㎚ 이하인 비휘발성 기억 소자.
  9. 반도체 기판과, 상기 반도체 기판 위에 서로 평행하게 형성된 복수의 제 1 전극 배선과, 상기 복수의 제 1 전극 배선 위쪽에 상기 반도체 기판의 주면(主面)에 평행한 면 내에서 서로 평행하고 또한 상기 복수의 제 1 전극 배선에 입체 교차하도록 형성된 복수의 제 2 전극 배선과, 상기 복수의 제 1 전극 배선과 상기 복수 의 제 2 전극 배선의 입체 교차점에 대응하여 마련된 비휘발성 기억 소자를 구비하는 메모리 어레이를 구비하되,
    상기 제 1 전극 배선을 제 1 전극으로 하고, 상기 제 2 전극 배선을 제 2 전극으로 한 경우, 상기 비휘발성 기억 소자 각각은, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극 사이의 전압에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고,
    상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있는
    비휘발성 반도체 장치.
  10. 반도체 기판과, 상기 반도체 기판 위에 서로 평행하게 형성된 복수의 제 1 전극 배선과, 상기 복수의 제 1 전극 배선 위쪽에 상기 반도체 기판의 주면에 평행한 면내에서 서로 평행하고 또한 상기 복수의 제 1 전극 배선에 입체 교차하도록 형성된 복수의 제 2 전극 배선과, 상기 복수의 제 1 전극 배선과 상기 복수의 제 2 전극 배선의 입체 교차점에 대응하여 마련된 비휘발성 기억 소자를 구비하는 메모리 어레이를 구비하되,
    상기 비휘발성 기억 소자 각각은, 상기 제 1 전극 배선과 접속되는 제 1 전극과, 상기 제 2 전극 배선과 접속되는 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극 사이의 전압에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고,
    상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있는
    비휘발성 반도체 장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 비휘발성 기억 소자 각각은 상기 제 1 전극과 상기 제 2 전극 사이에 전류 억제 소자를 구비하고 있으며,
    상기 전류 억제 소자는 상기 저항 변화층과 전기적으로 접속되어 있는
    비휘발성 반도체 장치.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 메모리 어레이가 복수 적층되어 이루어지는 다층화 메모리 어레이를 구비하는 비휘발성 반도체 장치.
  13. 반도체 기판과, 상기 반도체 기판 상에 형성된, 서로 교차하도록 배열된 복수의 워드선 및 복수의 비트선, 상기 복수의 워드선 및 복수의 비트선의 교점에 대응하여 각각 마련된 복수의 트랜지스터, 및 상기 복수의 트랜지스터에 대응하여 마련된 복수의 비휘발성 기억 소자를 구비하되,
    상기 비휘발성 기억 소자 각각은, 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 대응하여 마련되어 있는 상기 트랜지스터를 통해 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고,
    상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있는
    비휘발성 반도체 장치.
  14. 반도체 기판과, 상기 반도체 기판 상에 형성된, 소정의 연산을 실행하는 논리 회로 및 프로그램 기능을 갖는 비휘발성 기억 소자를 구비하되,
    상기 비휘발성 기억 소자는, 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되고, 양 전극 사이의 전압에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고,
    상기 저항 변화층은, 그 두께 방향에서, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역과, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 갖고 있는
    비휘발성 반도체 장치.
  15. 제 14 항에 있어서,
    청구항 9, 10, 13 중 어느 한 항에 기재된 비휘발성 반도체 장치를 더 구비하는 비휘발성 반도체 장치.
  16. 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 개재되 고, 양 전극 사이에 인가되는 극성이 다른 전기적 신호에 근거하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하는 비휘발성 기억 소자의 제조 방법으로서,
    상기 저항 변화층을 제조하는 공정은, (A) 상기 저항 변화층의 두께 방향에서의 일부를 구성하고, TaOx(단, 0<x<2.5)로 나타내어지는 조성을 갖는 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 영역을 형성하는 공정과,
    (B) 상기 저항 변화층의 두께 방향에서 상기 제 1 영역에 이웃하고, TaOy(단, x<y<2.5)로 나타내어지는 조성을 갖는 제 2 산소 부족형의 탄탈 산화물을 포함하는 제 2 영역을 형성하는 공정
    을 포함하는 비휘발성 기억 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 공정 A는 상기 제 1 산소 부족형의 탄탈 산화물을 포함하는 제 1 층을 형성하는 공정이고, 상기 공정 B는 상기 제 1 층의 표면을 산화함으로써 상기 제 1 영역 및 상기 제 2 영역을 형성하는 공정인 비휘발성 기억 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 공정 A는 상기 제 1 산소 부족형의 탄탈 산화물을 포함하는 상기 제 1 영역으로서의 제 1 층을 형성하는 공정이고, 상기 공정 B는 상기 제 1 층 위에 상기 제 2 산소 부족형의 탄탈 산화물을 포함하는 상기 제 2 영역으로서의 제 2 층을 퇴적하는 공정인 비휘발성 기억 소자의 제조 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제 1 층을 스퍼터링법 또는 화학 기상 퇴적법에 의해 형성하는 비휘발성 기억 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 층을 스퍼터링법 또는 화학 기상 퇴적법에 의해 형성하는 비휘발성 기억 소자의 제조 방법.
  21. 제 16 항에 있어서,
    상기 TaOx는 0.8≤x≤1.9를 만족하는 비휘발성 기억 소자의 제조 방법.
  22. 제 16 항에 있어서,
    상기 TaOy는 2.1≤y<2.5를 만족하는 비휘발성 기억 소자의 제조 방법.
  23. 제 18 항에 있어서,
    상기 제 2 층의 두께는 1㎚ 이상 8㎚ 이하인 비휘발성 기억 소자의 제조 방법.
KR1020087031227A 2007-06-05 2008-03-26 비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억소자를 이용한 비휘발성 반도체 장치 KR101083166B1 (ko)

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