CN102449763B - 非易失性存储元件以及其制造方法 - Google Patents

非易失性存储元件以及其制造方法 Download PDF

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Abstract

提供一种能够抑制电阻值不均匀的电阻变化型的非易失性存储元件。本发明的非易失性存储元件具有：硅基板(11)；下部电极层(102)，形成在硅基板(11)上；电阻变化层，形成在下部电极层(102)上；上部电极层(104)，形成在电阻变化层上；第二层间绝缘层(19)，以至少覆盖下部电极层(102)、电阻变化层的侧面而形成；压力缓和区域层(105)，使用比用于第二层间绝缘层(19)的绝缘层应力小的材料以至少直接覆盖上部电极层(104)的上表面以及侧面的方式来进行设置，缓和针对上部电极层(104)的应力；第二触点(16)到达上部电极层(104)而形成；以及，布线图案(18)，与第二触点(16)相连接。

Description

非易失性存储元件以及其制造方法
技术领域
本发明涉及电阻变化型的非易失性存储元件以及其制造方法。
背景技术
近年，提出有使用了电阻变化材料作为存储材料的电阻变化型的非易失性存储元件，该电阻变化材料由与化学计量组成的过渡金属氧化物相比氧含量不足的过渡金属氧化物构成。这样的非易失性存储元件具有上部电极层、下部电极层、以及被上部电极层和下部电极层所夹持的电阻变化层。通过向上部电极层以及下部电极层之间施加电脉冲，使电阻变化层的电阻值可逆地变化。因此，通过使信息与该电阻值对应，能够对该信息非易失地存储(例如、专利文献1)。期待这样的电阻变化型非易失性存储元件与使用浮动栅的闪存相比，能够实现小型化、高速化、以及低耗电。
先行技术文献
专利文献
专利文献1：日本特开2007-235139号公报
发明将要解决的问题
但是，在上述以往的电阻变化型的非易失性存储元件中存在以下问题：实际电阻值不均匀(340％的不均匀)超过与基于电阻变化层、电极等的膜厚和膜组成、以及石版印刷后的保护层的尺寸以及保护层的形状、或者干蚀刻后的形状而预想的电阻值的不均匀(14％)。
发明内容
本发明是为了解决这样的问题而完成的，其目的是提供能够抑制电阻值的不均匀的电阻变化型的非易失性存储元件以及其制造方法。
为了实现上述目的，本发明的一个实施方式的非易失性存储元件，具有，基板；下部电极层，形成在上述基板上；第一电阻变化层，由金属氧化物构成，形成在上述下部电极层上；第二电阻变化层，其形成在上述第一电阻变化层上，并且由比上述第一电阻变化层相比缺氧度小的金属氧化物构成；上部电极层，形成于上述第二电阻变化层上；层间绝缘层，以至少覆盖上述下部电极层、上述第一电阻变化层以及上述第二电阻变化层的侧面而形成；压力缓和区域层，使用比上述层间绝缘层所使用的绝缘层应力小的材料以至少直接覆盖上述上部电极层的上表面以及侧面的方式来进行设置，缓和针对上述上部电极层的应力；触点(contact)，以到达上部电极层的方式而形成，以及布线图案，与上述触点连接。
通过该结构，可实现能够抑制电阻值不均匀的电阻变化型的非易失性存储元件。具体地说，因为通过至少直接覆盖上部电极层的上表面以及侧面的压力缓和区域层缓和由热处理产生的从层间绝缘层向上部电极层施加的应力压迫，所以能够降低向上部电极层施加的来自层间绝缘层的应力压迫。因此，能够抑制上部电极层的迁移所致的上部电极层的形状变化(产生突起)，并能够实现在电阻值的初始动作、动作特性没有不均匀的高品质的非易失性存储元件。
这是通过本发明人等的锐意研究，调查明白在以往结构中电阻值不均匀的原因是由压力迁移产生的上部电极层的形状变化(产生突起)所致。以下，使用附图对该情况进行说明。
图12A是示出以往例的非易失性存储元件的结构的主要部分截面图。
图12A示出的非易失性存储元件是通过以包围电阻变化元件801的方式形成层间绝缘层819、并形成与上部电极802连接的触点816以及布线818而被制作，该电阻变化元件801由上部电极802、电阻变化层803、以及下部电极804构成。在此，电阻变化层803由缺氧度小的高电阻层和缺氧度大的低电阻层的两层结构所构成。电阻变化元件801在上部电极802和缺氧度小的高电阻层的界面附近产生电阻变化。通过向这样制作的非易失性存储元件的下部电极804或上部电极802施加电压，来测量图12B示出的电阻值。
图12B是示出图12A示出的以往例的非易失性存储元件的初期电阻值。
图12B的电阻分布1示出在以往例中非易失性存储元件的初期电阻值。该电阻分布1是如下的情况下的非易失性存储元件的电阻分布：在使用以往的半导体工艺来形成层间绝缘层819之后以400℃的热处理温度、10分钟的处理时间实施两次热处理(在层间绝缘层819平坦化处理后一次、在形成布线818后一次)来进行制作。并且，如图12B所示，该电阻分布1的不均匀相对电阻值的中央值1σ为340％。可知该电阻分布1的不均匀是在电阻变化元件801的形状不均匀(1σ为14％)以上，存在非常大的偏差。
另一方面，图12B的电阻分布2是在以往例中非易失性存储元件的初期电阻值，但与电阻分布1的制作条件不同。即，该电阻分布2是如下情况下的非易失性存储元件的电阻分布：在使用以往的半导体工艺形成层间绝缘层819之后不实施热处理(热处理温度是400℃，处理时间是10分钟)，而仅实施布线818形成后的热处理(热处理温度是400℃，处理时间是10分钟)来进行制作。并且，如图12B所示，电阻分布2的电阻值不均匀1σ是31％。即，与电阻分布1相比，可知通过实施一次热处理，虽然电阻值上升但不均匀降低。
通过不实施这样的热处理，能够降低电阻值的不均匀。但是，一般情况下，为了谋求半导体元件或半导体装置的可靠性，上述的热处理工序是必要不可少的工序。原因如下，若不实施热处理工序，非易失性存储元件的电阻变化动作和耐用性、存储特性变得非常不稳定。
但是，根据电阻分布1和电阻分布2的差，可知热处理是使非易失性存储元件的电阻值产生不均匀的主要原因之一。
图13是示出以往例中非易失性存储元件的截面TEM图像的图。
如图13所示，可知在上部电极802的与电阻变化层803相接的界面，在上部电极802形成有突起901。如上所述，考虑执行热处理(热处理温度是400℃热处理时间是10分钟，执行两次)的热处理工序是突起901的产生即上部电极802的形状变化的主要原因。
在这里，一般情况下所使用的层间绝缘膜(等离子TEOS膜等)具有因热处理应力变化的倾向。即，在上述以往例中的非易失性存储元件中，以往的半导体工艺通过一般情况所使用的热处理(热处理温度400℃)使层间绝缘层819的应力变化。因此，向与层间绝缘层819连接的上部电极802施加层间绝缘层819的应力压迫，上部电极802产生迁移。由此，如图13示出在上部电极802与电阻变化层803相接侧形成形状变化了的突起901。这些突起901以向电阻变化层803的缺氧度小的高电阻层突出这样的状态而形成。
其结果，形成突起901的部分的高电阻层的膜厚因为实际变薄所以电阻值降低。另外，在这些突起901的形成时，因上部电极802的晶体边界和晶体粒径的大小所致迁移量不同，所以抑制突起901的发生量是困难的。即，因为电阻变化元件所致突起901的发生量和大小不同，所以该电阻值不均匀。
另外，在图12B示出的电阻分布2中，电阻值之所以上升被认为是因为上述热处理所致的突起901的产生量少、并且大小也小。
以上是在上述以往的电阻变化型的非易失性存储元件电阻值存在不均匀的原因，本发明是基于这样的想法而完成的。
另外，为了实现上述目的，本发明的一个实施方式的非易失性存储元件也可以如下设置，上述层间绝缘层以隔着上述压力缓和区域层至少覆盖上述上部电极层的上表面以及侧面的方式而形成，上述触点贯通上述层间绝缘层以及上述压力缓和区域层以到达上述上部电极层的方式形成，上述压力缓和区域层以至少直接覆盖上述上部电极层的上表面以及侧面的方式设置在上述上部电极层和上述层间绝缘层之间，缓和上述层间绝缘层针对上述上部电极层的应力。
通过该结构，可实现能够抑制电阻值不均匀的电阻变化型的非易失性存储元件。具体地说，通过至少直接覆盖上部电极层的上表面以及侧面的压力缓和区域层，能够缓和因热处理所致的从层间绝缘层向上部电极层施加的应力压迫。因此，因为能够抑制迁移所产生的上部电极层的形状变化(产生突起)，所以能够实现在电阻值的初始动作、动作特性没有不均匀的高品质的非易失性存储元件。另外，如上所述，热处理产生的应力压迫因为主要施加到上部电极层与层间绝缘层的界面，所以以至少覆盖该界面区域(上部电极层的上表面和侧面)的方式来形成层间绝缘层即可。
另外，上述压力缓和区域层也可以以至少直接覆盖上述上部电极层的上表面和侧面、以及上述触点的侧面的方式来进行设置。
通过该结构，热处理所致的从层间绝缘层向上部电极层施加的应力压迫被包围上部电极层的压力缓和区域层所缓和。并且，通过在与上部电极层相接的触点和绝缘层之间也形成压力缓和区域层，从而利用压力缓和区域层也能够缓和(降低)向触点施加的层间绝缘层的应力压迫。即，也能够抑制通过触点从层间绝缘层向上部电极层施加的应力压迫。由此，因为能够进一步抑制迁移所致的上部电极层的形状变化，所以能够实现在电阻值的初始动作、动作特性没有不均匀的高品质的非易失性存储元件。
在此，上述压力缓和区域层也可以设置为具有多孔质结构的绝缘层。
这样，通过以具有多孔质结构的绝缘层构成压力缓和区域层，从而能够以含有多个的方式形成相邻非易失性存储元件。换言之，通过该结构，能够在比非易失性存储元件大的区域由具有多孔质结构的绝缘层同时形成压力缓和区域。因此，不使用工艺规则的最小图案而能够形成压力缓和区域层。即，因为在形成压力缓和区域层时不需要细微的工艺，所以适合非易失性存储元件的细微化。换言之，因为通过堆积具有多孔质结构的绝缘层能够形成压力缓和区域层，所以能够在相邻的非易失性存储元件中共享成为压力缓和区域层的绝缘层，且因为不需要特殊的工艺所以适用于非易失性存储元件的细微化工序。
另外，上述压力缓和区域层也可以设为空气层。
这样，利用将空气作为比用于层间绝缘层的绝缘层应力小的材料的空气层来构成上述压力缓和区域层，从而能够可靠地防止从层间绝缘层向上部电极层以及触点的应力压迫。因此，因为能够可靠地防止针对上部电极层的应力压迫，所以能够抑制迁移所致的上部电极层的形状变化(产生突起)。由此，能够实现在电阻值的初始动作、动作特性没有不均匀的更高品质的非易失性存储元件。
进而，上述上部电极层也可以设置为铂金元素的单质或者合金，上述铂金元素可以是铂或者钯。
另外，上述金属氧化物也可以由钽氧化物TaOx(0＜x＜2.5)构成。在这里，上述金属氧化物由钽氧化物构成，在将上述第一电阻变化层表示为TaOx、将上述第二电阻变化层表示为TaOy时，优选0.8≤x≤1.9、且2.1≤y＜2.5。
通过该结构，能够抑制上部电极层的产生突起，不仅能够形成稳定形状的上部电极层和缺氧度小的第二电阻变化层，而且能够实现具有动作高速而且可逆的稳定的改写特性和良好的记忆特性的非易失性存储元件。
另外，本发明的一个实施方式的非易失性存储元件的制造方法，具有，第一工序，在上述基板上形成下部电极层；第二工序，在上述下部电极层上形成金属氧化物构成的第一电阻变化层；第三工序，在上述第一电阻变化层上形成由与上述第一电阻变化层相比缺氧度小的金属氧化物构成的第二电阻变化层；第四工序，在上述第二电阻变化层上形成上部电极层；第五工序，以至少直接覆盖上述上部电极层的上表面以及侧面的方式，设置缓和针对上述上部电极层的应力的压力缓和区域层；第六工序，以至少覆盖上述下部电极层、上述第一电阻变化层以及上述第二电阻变化层的侧面的方式形成层间绝缘层；第七工序，以到达上部电极层的方式形成触点；以及，第八工序，形成与上述触点相连接的布线图案，在上述第五工序中，上述压力缓和区域层以与在上述层间绝缘层所使用的绝缘层相比应力小的材料来进行设置。
由此，通过至少直接覆盖上部电极层的上表面以及侧面的压力缓和区域层能够缓和因热处理从层间绝缘层向上部电极层施加的应力压迫，因为能够减少从层间绝缘层向上部电极层施加的应力压迫，所以能够实现抑制电阻值不均匀的电阻变化型的非易失性存储元件的制造方法。即，能够抑制上部电极层的迁移产生的上部电极层的形状变化(产生突起)，并能够实现在电阻的初始动作、动作特性没有不均匀的高品质的非易失性存储元件。
另外，在上述第五工序中，也可以设置为上述压力缓和区域层利用与上述层间绝缘层所使用的绝缘层相比应力小绝缘层以至少直接覆盖上述上部电极层的上表面以及侧面的方式来进行设置，在上述第六工序中，上述层间绝缘层以隔着上述压力缓和区域层至少覆盖上述上部电极层的上表面以及侧面的方式来形成，在上述第七工序中，上述触点贯通上述层间绝缘层以及上述压力缓和区域层，以到达上述上部电极层的方式来形成。
由此，因为至少能够在上部电极层和层间绝缘层之间形成压力缓和区域层，所以利用压力缓和区域层能够缓和(降低)热处理产生的从层间绝缘层向上部电极层施加的应力压迫。因此，能够抑制迁移产生的上部电极层的形状变化(产生突起)，并能够实现在电阻值的初始动作、动作特性没有不均匀的高品质的非易失性存储元件。
另外，上述第五工序以及上述第六工序也可以设置为具有：牺牲层形成工序，以至少覆盖上述上部电极层的上表面以及侧面的方式形成在后续工序被去除牺牲层；层间绝缘层形成工序，以隔着上述牺牲层至少覆盖上述上部电极层的上表面以及侧面的方式来形成上述层间绝缘层；以及空气层形成工序，通过去除上述牺牲层，来形成缓和上述层间绝缘层针对于上述上部电极层的应力的空气层，作为上述压力缓和区域层，上述第七工序具有：开口部形成工序，贯通上述层间绝缘层以及上述压力缓和区域层，以到达上述上部电极的方式形成触点开口部；以及触点形成工序，在上述触点开口部形成上述触点，在上述空气层形成工序中，上述压力缓和区域层是在上述开口部形成工序之后从上述触点开口部通过蚀刻去除上述牺牲层来形成。
由此，因为至少在上部电极层和层间绝缘层之间能够形成空气层(气隙)作为压力缓和区域层，所以能够可靠地防止从层间绝缘层向上部电极层的应力压迫。因此，因为能够抑制迁移所致的上部电极层的形状变化(产生突起)，所以能够实现在电阻值的初始动作、动作特性没有不均匀的更高品质的非易失性存储元件。
另外，在上述第六工序中，也可以具有以下工序：以覆盖上述上部电极层、上述第一电阻变化层、上述第二电阻变化层以及上述下部电极层的方式形成与上述层间绝缘层相同材料的绝缘层的工序；以及对于与上述层间绝缘层相同材料的绝缘层进行蚀刻去除，至少使上述上部电极层暴露，从而形成上述层间绝缘层的工序，在第五工序中，上述压力缓和区域层是在上述第六工序之后，以至少直接覆盖上述上部电极层的上表面和侧面、以及上述触点的侧面的方式，由缓和上述层间绝缘层针对上述上部电极层的应力的绝缘层来形成，该绝缘层与上述层间绝缘层所使用的绝缘层相比应力小，在上述第七工序中，上述触点以贯通上述压力缓和区域层并到达上述上部电极层的方式形成。
由此，因为至少能够在上部电极层和层间绝缘层之间、以及在与上部电极层相接的触点和层间绝缘层之间形成压力缓和区域层。因此，利用压力缓和区域层能够缓和(降低)热处理产生的从层间绝缘层向上部电极层施加的应力压迫。进而，因为利用压力缓和区域层能够缓和从层间绝缘层向与上部电极层相接的触点施加的应力压迫，所以也能够缓和通过触点从层间绝缘层向上部电极层施加的应力压迫
这样，因为能够进一步抑制迁移产生的上部电极层的形状变化(产生突起)，所以能够实现在电阻值的初始动作、动作特性没有不均匀的更高品质的非易失性存储元件。
另外，在上述第五工序以及上述第六工序中，也可以具有，以覆盖上述上部电极层、上述第一电阻变化层、上述第二电阻变化层以及上述下部电极层的方式，形成与上述层间绝缘层相同材料的绝缘层的工序；以及通过蚀刻去除与上述层间绝缘层相同材料的绝缘层并至少使上述上部电极层暴露，从而形成上述层间绝缘层，并且形成缓和上述层间绝缘层针对上述上部电极层的应力的空气层来作为上述压力缓和区域层的工序，在上述第七工序中，上述触点以贯通上述层间绝缘层、到达上述上部电极层的方式来形成。
由此，因为至少在上部电极层和层间绝缘层之间、以及在与上部电极层相接的触点和层间绝缘层之间作为压力缓和区域层能够形成空气层(气隙)，所以利用压力缓和区域层能够可靠地防止热处理产生的从层间绝缘层向上部电极层施加的应力压迫。进而，利用压力缓和区域层也能够可靠地防止从层间绝缘层向与上部电极层相接的触点施加的应力压迫，并能够可靠地防止通过触点从层间绝缘层向上部电极层施加的应力压迫。
这样，因为能够进一步抑制迁移产生的上部电极层的形状变化，所以能够进一步实现在低电阻的初始动作、动作特性上没有不均匀的更高品质的非易失性存储元件。
在此，在上述第四工序中，上述上部电极层优选由铂族元素的单质或者合金形成。特别是上述铂族元素优选是铂或者钯。
另外，在上述第二工序以及上述第三工序中，也可以设置为上述金属氧化物由钽氧化物构成，在上述第一电阻变化层表示为TaOx，上述第二电阻变化层表示为TaOy时，上述第一电阻变化层以及上述第二电阻变化层满足0.8≤x≤1.9、且2.1≤y＜2.5来形成。
由此，因为能够抑制上部电极层的产生突起，并形成稳定形状的上部电极层和缺氧度小的电阻变化层，所以能够实现除了动作的高速性还具有可逆的稳定的改写特性和良好的记忆特性的非易失性存储元件。
发明的效果
根据本发明，能够实现抑制电阻值不均匀的电阻变化型的非易失性存储元件以及其制造方法。本发明的非易失性存储元件因为至少在上部电极层和层间绝缘层之间形成压力缓和区域层，所以能够缓和热处理产生的从层间绝缘层向上部电极层施加的应力压迫，并能够抑制应力压迫所致的上部电极层的形状变化。另外，因为向与上部电极层相接的触点施加的层间绝缘层的应力压迫也能够通过压力缓和区域层缓和或者防止，所以也能够抑制迁移所致的上部电极层的形状变化。由此，能够实现在电阻值的初始动作、动作特性上没有不均匀的更高品质的非易失性存储元件。
附图说明
图1A是示出本发明的实施方式1所涉及的非易失性存储元件的结构的图。
图1B是示出本发明的实施方式1所涉及的非易失性存储元件的结构的图。
图2A是示出本发明的实施方式1所涉及的非易失性存储元件的制造方法的工序的截面图。
图2B是示出本发明的实施方式1所涉及的非易失性存储元件的制造方法的工序的截面图。
图2C是示出本发明的实施方式1所涉及的非易失性存储元件的制造方法的工序的截面图。
图2D是示出本发明的实施方式1所涉及的非易失性存储元件的制造方法的工序的截面图。
图2E是示出本发明的实施方式1所涉及的非易失性存储元件的制造方法的工序的截面图。
图2F是示出本发明的实施方式1所涉及的非易失性存储元件的制造方法的工序的截面图。
图3A是示出本发明实施方式1所涉及的形成等离子TEOS膜时的上部电极功率和形成等离子TEOS膜的应力的关系的图。
图3B是示出本发明实施方式1所涉及的形成等离子TEOS膜时的上部电极功率和使用形成的等离子TEOS膜的非易失性存储元件的初期电阻不均匀的关系的图。
图4A是示出本发明的实施方式2所涉及的非易失性存储元件的结构的图。
图4B是示出本发明的实施方式2所涉及的非易失性存储元件的结构的图。
图5A是示出本发明的实施方式2所涉及的非易失性存储元件的制造方法的工序的截面图。
图5B是示出本发明的实施方式2所涉及的非易失性存储元件的制造方法的工序的截面图。
图5C是示出本发明的实施方式2所涉及的非易失性存储元件的制造方法的工序的截面图。
图5D是示出本发明的实施方式2所涉及的非易失性存储元件的制造方法的工序的截面图。
图5E是示出本发明的实施方式2所涉及的非易失性存储元件的制造方法的工序的截面图。
图6A是示出本发明的实施方式3所涉及的非易失性存储元件的结构的图。
图6B是示出本发明的实施方式3所涉及的非易失性存储元件的结构的图。
图7A是示出本发明的实施方式3所涉及的非易失性存储元件的制造方法的工序的截面图。
图7B是示出本发明的实施方式3所涉及的非易失性存储元件的制造方法的工序的截面图。
图7C是示出本发明的实施方式3所涉及的非易失性存储元件的制造方法的工序的截面图。
图7D是示出本发明的实施方式3所涉及的非易失性存储元件的制造方法的工序的截面图。
图7E是示出本发明的实施方式3所涉及的非易失性存储元件的制造方法的工序的截面图。
图8A是示出本发明的实施方式3的变形例所涉及的非易失性存储元件的结构的图。
图8B是示出本发明的实施方式3的变形例所涉及的非易失性存储元件的结构的图。
图9A是示出本发明的实施方式3的变形例所涉及的非易失性存储元件的制造方法的工序的截面图。
图9B是示出本发明的实施方式3的变形例所涉及的非易失性存储元件的制造方法的工序的截面图。
图9C是示出本发明的实施方式3的变形例所涉及的非易失性存储元件的制造方法的工序的截面图。
图9D是示出本发明的实施方式3的变形例所涉及的非易失性存储元件的制造方法的工序的截面图。
图9E是示出本发明的实施方式3的变形例所涉及的非易失性存储元件的制造方法的工序的截面图。
图10A是示出本发明的实施方式4所涉及的非易失性存储元件的结构的图。
图10B是示出本发明的实施方式4所涉及的非易失性存储元件的结构的图。
图11A是示出本发明的实施方式4所涉及的非易失性存储元件的制造方法的工序的截面图。
图11B是示出本发明的实施方式4所涉及的非易失性存储元件的制造方法的工序的截面图。
图11C是示出本发明的实施方式4所涉及的非易失性存储元件的制造方法的工序的截面图。
图11D是示出本发明的实施方式4所涉及的非易失性存储元件的制造方法的工序的截面图。
图12A是示出在以往例的非易失性存储元件的结构的主要部位截面图。
图12B是示出在图12A的以往例的非易失性存储元件的电阻分布的图。
图13是示出在以往例的非易失性存储元件的截面TEM图像的图。
具体实施方式
下面参照附图对本发明实施方式所涉及的非易失性存储元件及其制造方法进行说明。另外，在附图中标注相同符号的元件意味着相同结构元件，在已经进行说明的情况下，省略其说明。另外，附图为了容易理解，概要地显示各个结构要件，且形状等不准确，即使对于其个数也是设为易于图示的个数。
(实施方式1)
(非易失性存储元件的结构)
图1A以及图1B是示出本发明实施方式1所涉及的非易失性存储元件的结构的图。图1A表示俯视图，图1B表示在箭头方向看图1A的A-A‘线的截面的截面图。图1A以及图1B表示由两个电阻变化元件10来构成的情况下的例子。在本实施方式中，以至少覆盖上部电极层104的方式，将使应力减少的绝缘层作为压力缓和区域层105来进行设计。并且，该压力缓和区域层105具有使在上部电极层104和第二层间绝缘层19的界面的应力压迫缓和的功能。
图1B所示的非易失性存储元件1具有电阻变化元件10、硅基板11、源极或漏极层12、栅极层13、第一层间绝缘层14、第一触点(contact)15、第二触点16、第三触点17、布线图案18、第二层间绝缘层19、以及压力缓和区域层105。电阻变化元件10具有下部电极层102、第一电阻变化层103a、第二电阻变化层103b、以及上部电极层104。
栅极层13形成与硅基板11上。
源极或者漏极层12形成在硅基板11上。
第一触点15以与源极或者漏极层12、电阻变化元件10的下部电极层102连接的方式贯通第一层间绝缘层14来形成。第一触点15例如使用钨或铜等来形成。
电阻变化元件10形成在第一层间绝缘层14以及第一触点15上。具体地说，下部电极层102在第一触点15上以与第一触点15连接的方式来形成。第一电阻变化层103a形成在下部电极层102上，由金属氧化物构成。第二电阻变化层103b形成在第一电阻变化层103a上，由比第一电阻变化层103a的缺氧度小的金属氧化物构成。另外，第一电阻变化层103a和第二电阻变化层103b的层叠结构形成为电阻变化元件10的电阻变化层103。另外，上部电极层104在第二电阻变化层103b上实质地平坦地形成。在这里所说的实质地平坦是指例如突起的最上端和最下端的长度是5nm以下的情况。
在此，第一电阻变化层103a和第二电阻变化层103b分别由第一过渡金属氧化物层以及第二过渡金属氧化物层构成，其中，第一金属氧化物层是由缺氧型的过渡金属氧化物构成，第二金属氧化物层是由与第一过渡金属氧化物层a相比缺氧度小的过渡金属氧化物层构成。在本实施方式中，作为一个例子，第一过渡金属和第二过渡金属使用同种过渡金属，第一电阻变化层103a由缺氧型的第一钽氧化物层(TaOx)构成，第二电阻变化层103b由第二钽氧化物层(TaOy)构成。优选第一钽氧化物层TaOx中0.8≤x≤1.9，第二钽氧化物TaOy中2.1≤y＜2.5。在此，所说的缺氧型过渡金属氧化物是指氧的化学计量组成不足的过渡金属氧化物。如果是TaOx(0.8≤x≤1.9)以及TaOy(0.8＜y＜2.5、x＜y)的层叠结构，则能够实现非易失性存储元件动作的高速化，并能够得到可逆的稳定的改写特性等。第一电阻变化层103a的膜厚例如是20nm以上100nm以下的程度，第二电阻变化层103b的膜厚例如是2nm以上12nm以下的程度。
在此，所说的缺氧度是指在各个过渡金属中，相对构成其化学计量的组成的氧化物的含氧量不足的氧的比例。通常，化学计量组成的氧化物往往表示绝缘体的特性，缺氧型的过渡金属氧化物往往表示半导体的特性。即，优选第二电阻变化层103b与第一电阻变化层103a相比缺氧度小并且电阻高。通过这样的结构，在电阻变化时向上部电极层104以及下部电极层102间施加的电压中更多的电压分配到第二电阻变化层103b，能够使在第二电阻变化层103b中发生的氧化还原反应更容易发生。在此，构成第一电阻变化层103a的第一过渡金属和构成第二电阻变化层103b的第二过渡金属可以使用相同的材料，也可以使用不同的材料。作为过渡金属，能够使用钽(Ta)、钛(Ti)、铪(Hf)、锆(Zr)、铌(Nb)、钨(W)等。因为过渡金属能够得到多种氧化状态，所以能够通过氧化还原反应能够进一步实现不同的电阻状态。在第一过渡金属与第二过渡金属使用相互不同的材料的情况下，优选第二过渡金属的标准电极电位比第一过渡金属的标准电极电位小。电阻变化现象是因为被认为在电阻高的第二电阻变化层103b中形成的微小的纤丝中发生氧化还原反应，其电阻值变化而产生该现象。另外，优选第二电阻变化层103b的介电常数比第一电阻变化层103a的介电常数大。或者，优选第二电阻变化层103b的带隙比第一电阻变化层103a的带隙小。通过在电阻变化层103使用满足上述条件中任一个或者两个的第一电阻变化层103a以及第二电阻变化层103b，使第二电阻变化层103b的绝缘击穿电场强度比第一电阻变化层103a的绝缘击穿电场强度小，能够降低初始击穿电压。这是因为如J.Mc Pherson et al.，IEDM 2002，p.633-636(非专利文献)的图1所示，能够发现在氧化物层的绝缘击穿电场强度(Breakdown Strength)和介电常数之间存在介电常数越大绝缘击穿电场强度越小这样的关联关系。另外，因为如J.Mc Pherson et al.，IEDM 2002，p.633-636的图2所示，能够发现在氧化物层的绝缘击穿电场和带隙间存在带隙越大则绝缘击穿电场强度越大这样的关联关系。
例如，在使用缺氧型的第一钽氧化物层TaOx(0.8≤x≤1.9)作为第一电阻变化层103a的情况下，优选第一电阻变化层103a的膜厚为45nm。在使用缺氧型的第二钽氧化物层TaOy(2.1≤y＜2.5)作为第二电阻变化层103b的情况下，优选第二电阻变化层103a的膜厚为5nm。
另外，本发明的作用效果，不仅限于钽氧化物层的情况，本发明不限于此。例如，铪(Hf)氧化物的层叠结构和锆(Zr)氧化物的层叠结构等也可以。
例如，在采用铪氧化物的情况下，将第一铪氧化物的组成作为HfOx、第二铪氧化物的组成作为HfOy时，优选0.9≤x≤1.6、1.8＜y＜2.0。另外，例如在采用锆氧化物的层叠结构的情况下，将第一锆氧化物的组成设为ZrOx、第二锆氧化物的组成设为ZrOy时，优选0.9≤x≤1.4、1.9＜y＜2.0。
上部电极层104的膜厚优选50nm左右。另外，上部电极层104含有铂族元素的单质或者合金，即使单层结构也可以用多层的层叠结构来构成。在这里所说的铂族元素是指铂(Pt)、钯(Pd)。对上部电极层104的材料进行这样的限定的理由是铂或钯的标准电极电位哪一个都比Ta、Hf、Zr等构成电阻变化层103的过渡金属的标准电极电位大。因此，由于电极本身不易被氧化，并促进电阻变化材料的氧化-还原反应，所以适合作为电极材料，并且具有融点高、不易被酸和碱侵蚀这样彼此相似的性质。
在此，上部电极层104优选含有从铂、和钯中选择一种的材料的单质或者两者的合金或者两种以上的材料的组合的合金。在电阻变化层103的材料为缺氧型的过渡金属要化物的情况下，选择如下材料：上部电极层104具有比缺氧型的过渡金属氧化物的该过渡金属的标准电极电位高的标准电极电位，一方的电极的标准电极电位比另一方的电极的标准电极电位小。由此，在标准电极电位高的电极和电阻变化层的界面根据施加的电压能够形成高氧浓度或者低氧浓度的电阻变化层，而得到稳定的动作。尤其是在缺氧型的过渡金属氧化物为钽氧化物的情况下，在与缺氧度小的第二钽氧化物层相接的电极使用铂或者钯，在与缺氧度大的第一钽氧化物层相接的电极使用Ta、TaN、Ti等时，满足该条件。在缺氧型的过渡金属氧化物是铪氧化物的情况下，在与缺氧度大的第一铪氧化物层相接的电极使用Hf、Ti、Al等时满足该条件。在锆氧化物的情况下也一样，与缺氧度大的第一锆氧化物层相接的电极使用Zr、Ti、Al等即可。在与缺氧度小的第二过渡金属氧化物层相接的电极使用铂或者钯的任一个。
压力缓和区域层105被设置成至少直接覆盖上部电极层104的上表面以及侧面。压力缓和区域层105缓和(使其降低)针对上部电极层104的应力。另外，在图1B中，压力缓和区域层105也覆盖第二电阻变化层103b、第一电阻变化层103a、以及下部电极层102的侧面，但也可以构成为未必覆盖这些的侧面。在以后的说明书以及权利要求的记载中，如图1B所示压力缓和区域层105，意味着与上部电极层104直接相接来进行覆盖的情况，记载为“直接覆盖”。另外，以下的哪一种情况都仅记载为“覆盖”，如图1B所示的第二层间绝缘层19所示，隔着压力缓和区域层105间接地覆盖第二电阻变化层103b、第一电阻变化层103a、以及全部电极层102的侧面的情况，以及如后述的图8B的第二层间绝缘层194所示，不隔着压力缓和区域层405而直接覆盖第二电阻变化层103b、第一电阻变化层103a、以及下部电极层102的侧面的情况。
在这里，压力缓和区域层105为了缓和从第二层间绝缘层19向上部电极层104的应力压迫，优选使用比在第二层间绝缘层19所使用的绝缘层材料应力小的材料。
举一个例子，压力缓和区域层105例如在第二层间绝缘层19使用通常所使用的等离子TEOS膜的情况下，优选以使上部电极功率相对于堆积该等离子TEOS膜时施加的通常使用的等离子功率(例如将上部电极功率1200W、下部电极功率500W)减少(例如将上部电极功率设置为850W或500W)来堆积而得到的等离子TEOS膜或多孔质结构的绝缘层(多孔质硅等)来形成。这种情况下，以通常的条件进行成膜的等离子TEOS膜的应力约为300MPa，与此相对，在使上部电极的功率降低成为850W时，成膜的等离子TEOS膜的应力约为240MPa。另外，在使上部电极的功率进一步降低成为500W时，成膜的等离子TEOS膜的应力变为230MPa。这样，通过形成压力缓和区域层105，从而能够降低施加到上部电极层104的应力压迫。并且，与此相伴能够减少电阻变化层103的初期电阻的不均匀。
另外，在压力缓和区域层105例如在使用多孔质硅来形成的情况下，成膜的多孔质硅的应力是30MPa。像这样，在以多孔质硅构成压力缓和区域层105的情况下，与以上部电极的功率降低来形成等离子TEOS膜构成压力缓和区域层105的情况相比，期待进一步降低初期电阻的不均匀。
第二层间绝缘层19隔着压力缓和区域层105以覆盖下部电极层102、第一电阻变化层103a和第二电阻变化层103b的侧面、以及上部电极层104的侧面和上表面的方式来形成。
第二触点16通过贯通第二层间绝缘层19以及压力缓和区域层105到达上部电极层104来形成。第三触点17通过贯通第二层间绝缘层19以及第一层间绝缘层14到达源极或漏极层12来形成。在这里，第二触点16以及第三触点17与第一触点15相同，例如使用钨或铜等来形成。
布线图案18形成在第二层间绝缘层19的上表面，分别与第二触点16和第三触点17相连接。由此，电阻变化元件10的上部电极层104通过第二触点16与布线图案18相连接，源极或者漏极层12通过第三触点17与布线图案18相连接。布线图案18使用铜等来形成。
如上所述，构成非易失性存储元件1。
(非易失性存储元件的动作)
下面对于如上所构成的非易失性存储元件1的动作进行说明。
该非易失性存储元件1通过对下部电极层102和上部电极层104之间施加第一规定的电脉冲(电流脉冲或电压脉冲)和第二规定的电脉冲来进行动作。
在此，作为第一规定的电脉冲的一个例子，对上部电极层104施加相对下部电极层102的负的极性的电压脉冲。于是，通过对施加该第一规定的电脉冲，氧离子从配置在下部电极层102和上部电极层104之间的第二电阻变化层(高电阻层)103b向第一电阻变化层103a扩散。由此，由该第一电阻变化层103a和第二电阻变化层103b构成的电阻变化层103成为第一规定的电阻值(低电阻值)，并维持该状态。
另一方面，对下部电极层102和上部电极层104之间施加第二规定的电脉冲(在此，设置为相对下部电极层102为正的极性的电脉冲)时，氧离子从第一电阻变化层103a向第二电阻变化层103b扩散。由此，由第一电阻变化层103a和第二电阻变化层103b构成的电阻变化层103的电阻值成为第二规定的电阻值(高电阻值)，并维持该状态。
在本实施方式的电阻变化层103中，即缺氧度小的第二电阻变化层103b和缺氧度大的第一电阻变化层103a的层叠结构中，电阻变化主要在第二电阻变化层103b的与上部电极层104的界面附近产生。
在这里，将第一规定的电阻值与第二规定的电阻值例如分别与二值数据的两个值对应。例如，使第一规定的电阻值(上述的情况下为低电阻值)与二值数据的“1”对应，使第二规定的电阻值(上述的情况下为高电阻值)与二值数据的“0”对应。
其结果，通过将第一或者第二规定的电脉冲施加到第一电阻变化层103a和第二电阻变化层103b，从而能够将二值数据写入到非易失性存储元件1中。另外，通过对非易失性存储元件1供给未使第一电阻变化层103a和第二电阻变化层103b的电阻值变化的电压或者电流，来检测该电阻值，从而能够将写入到非易失性存储元件1的二值数据读取出来。
这样，配置在下部电极层102和上部电极层104之间的第一电阻变化层103a和第二电阻变化层103b作为存储部而发挥功能。
另外，该非易失性存储元件1与由栅极层13以及源极或漏极层12构成的晶体管(供给电压或电流的开关)连接。因此，通过将由该晶体管控制的电压或者电流施加到非易失性存储元件1，从而不但能够将二值数据写入到非易失性存储元件1中，而且能够将写入到非易失性存储元件1中的二值数据读取出来。
在本实施方式中，在第二层间绝缘层19与上部电极层104之间形成有由比第二层间绝缘层19应力小的绝缘层构成的压力缓和区域层105。由此，由制造中的热处理等产生的来自第二层间绝缘层19的应力压迫被压力缓和区域层105降低，因此能够降低施加在上部电极层104的应力压迫。另外，对于该理由，在后面进行叙述，因此这里省略说明。从而，本实施方式的电阻变化元件10中，因为能够抑制应力压迫产生的上部电极层104的形状变化(突起)，所以上部电极层104能够实质地维持平坦。这里所说的实质的平坦是如上所述，例如突起的最上端和最下端的长度是5nm以下的情况。
由此，因为高电阻的第二电阻变化层103b的形状也是稳定的，所以能够得到抑制了不均匀的电阻变化元件10的电阻值，并能够得到稳定的二值数据。
(非易失性存储元件的制造方法)
下面对本发明的实施方式1涉及的非易失性存储元件1的制造方法进行说明。
图2A-图2F是示出本发明实施方式1所涉及的非易失性存储元件1的制造方法的工序的截面图。另外，硅基板11上形成有多个非易失性存储元件1，但为了简化图面，在此仅图示出一个非易失性存储元件。另外，为了易于理解，将这一部分扩大来进行显示。
首先，在图2A示出的工序中，在硅基板11上形成栅极层13、源极或漏极层12后，形成由等离子TEOS膜或SiO2等构成的第一层间绝缘层14。接着，通过贯通第一层间绝缘层14形成与源极或漏极层12连接的第一触点15。在这里，第一触点例如使用钨、铜等形成。
接着，在图2B示出的工序中，以直接覆盖暴露第一触点15的上表面的方式，在第一层间绝缘层14上顺次形成下部电极层102、第一电阻变化层103a、第二电阻变化层103b、以及上部电极层104。
另外，在下面被称为下部电极层102、第一电阻变化层103a、第二电阻变化层103b以及上部电极层104的情况，不仅包含蚀刻为规定的图案形状的方式，也包含成膜的方式。
接下来，在图2C示出的工序中，通过通常的曝光过程、显影过程、以及干蚀刻过程使上部电极层104、第二电阻变化层103b、第一电阻变化层103a以及下部电极层102形成规定的形状图案。形成如下的电阻变化元件10，该电阻变化元件10中，作为下部电极层102形成厚度30nm的氮化钽(TaN)、作为第一电阻变化元件103a形成有厚度45nm缺氧型的氧化钽(表示为TaOx时，0.8≤x≤1.9)，作为第二电阻变化层103b形成有厚度5nm的缺氧型氧化钽(表示为TaOy时，0.8＜y＜2.5、x＜y)，作为上部电极层104形成有厚度50nm的铂(Pt)。
此时，作为第一电阻变化层103a的TaOx，使用Ta靶，通过在含氧的氛围中溅射的反应性溅射法堆积50nm后，也可以将TaOx的上表面在氧氛围中进行等离子氧化来进行氧化处理。由此，在由TaOx构成的第一电阻变化层103a上形成由比TaOx的缺氧度小的TaOy(0.8＜y＜2.5、x＜y)构成的厚度5nm的第二电阻变化层103b。这种情况下，氧化处理方法不限于等离子氧化，例如也可以进行具有使氧氛围中的热处理等的表面氧化效果的处理。另外，在将TaOx堆积45nm后，代替氧化处理，也可以将Ta2O5堆积5nm。反应性溅射法通过改变溅射氛围中的氧浓度或者在靶上使用过渡金属氧化物靶，从而能够调整包含于膜中的缺氧度。也能够利用同样的方法来形成铪或锆氧化物的层叠结构的情况。另外，第一电阻变化层103a优选具有10nm以上的厚度。另外，第二电阻变化层103b的厚度，在钽氧化物的情况下优选1nm以上10nm以下，在铪氧化物的情况下优选3nm以上4nm以下，在锆氧化物的情况下，优选1nm以上5nm以下。
如上所述，形成有电阻变化元件10，该电阻变化元件10具有上部电极层104、第二电阻变化层103b、第一电阻变化层103a以及下部电极层102。换言之，在硅基板11上形成有下部电极层102，在下部电极层102上形成有由金属氧化物构成的第一电阻变化层103a。并且，通过在第一电阻变化层103a上形成由比第一电阻变化层103a缺氧度小的金属氧化物构成的第二电阻变化层103b，在第二电阻变化层103b上形成有上部电极层104，从而形成电阻变化元件10。
接着，在图2D示出的工序中，以至少直接覆盖上部电极层104的上表面以及侧面的方式，来设置缓和针对上部电极层104的应力的压力缓和区域层105。具体地说，以直接覆盖第一层间绝缘层14的上表面，下部电极层102、第一电阻变化层103a以及第二电阻变化层103b的侧面，以及上部电极层104的上表面和侧面的方式，形成压力缓和区域层105。
在此，压力缓和区域层105为了缓和从在后续工序中形成的第二层间绝缘层19向上部电极层104的应力压迫，优选以比在第二层间绝缘层19使用的绝缘层材料应力小的材料来构成压力缓和区域层105。例如，压力缓和区域层105如上所述在将等离子TEOS膜用于第二层间绝缘层19的情况下，相对一般的等离子TEOS膜堆积时的通常使用的等离子功率(上部电极功率1200W，下部电极功率500W)，减少上部电极功率(上部电极功率设为850W或者500W)来进行堆积，从而形成使膜的应力减少的等离子TEOS膜。另外，压力缓和区域层105如上所述也可以由具有多孔质结构的绝缘层(多孔质硅等)来形成。
接着，在图2E示出的工序中，至少以覆盖下部电极层102、第一电阻变化层103a以及第二电阻变化层103b的侧面的方式形成第二层间绝缘层19，并以到达上部电极层104的方式形成第二触点16。
具体地说，首先，通过压力缓和区域层105以至少覆盖上部电极层104的上表面以及侧面的方式形成第二层间绝缘层19。在这里，第二层间绝缘层19以覆盖压力缓和区域层105的方式来形成。接着，在形成与电阻变化元件10的上部电极层104连接第二触点16的规定位置，以贯通第二层间绝缘层19以及压力缓和区域层105并到达上部电极层104的方式形成第二触点开口部16A，
更加具体地说，在图2D以及图2E的工序中，首先，将通过使等离子TEOS膜成膜装置的上部电极的功率从以往的1200W减少到850W以下，来堆积10nm以上100nm以下减少应力的等离子TEOS膜，作为压力缓和区域层105。接着，在使用了保护层掩膜的以往的半导体工艺中，以比电阻变化元件10大的形状形成压力缓和区域层105的图案，以使至少剩余直接覆盖电阻变化元件10的区域。接着，堆积第二层间绝缘层19(例如，以以往的等离子功率形成的等离子TEOS膜)，并使其表面平坦化。这样，通过使用与第二层间绝缘层19相同的材料，从而能够实现提高压力缓和区域层105的堆积速度。
接着，在图2F示出的工序中，以到达上部电极层104的方式形成第二触点16，并形成与第二触点连接的布线图案18。具体地说，首先，通过以往的半导体工艺，在第二触点开口部16A，使用钨或铜等来形成第二触点16。另外，贯通第二层间绝缘层19、压力缓和区域层105以及第一层间绝缘层14，使用钨或铜等来形成与源极或漏极层12连接的第三触点17。接着，在第二层间绝缘层19的上表面形成分别与第二触点16以及第三触点17连接的布线图案18。该布线图案18使用铜等来形成。
如上所述，能够制造非易失性存储元件1。
这样，在非易失性存储元件1中，因为至少在第二层间绝缘层19和上部电极层104之间能够形成压力缓和区域层105，所以能够减少从第二层间绝缘层19向上部电极层104施加的应力压迫。因而，在非易失性存储元件1中，因为能够抑制从第二层间绝缘层19向上部电极层104的应力压迫产生的上部电极层104的形状变化(产生突起)，所以能够实质平坦地形成上部电极层104。
由此，因为能够使电阻变化元件10的形状稳定，所以能够实现具有抑制电阻值不均匀的电阻变化元件10的非易失性存储元件1。进而使用该电阻变化元件10，例如如果以一个晶体管和一个电阻变化元件(下面简称为“一个晶体管/一个电阻变化元件”)制作构成的一个非易失性存储部的非易失性存储元件1，则能够实现动作的稳定。
另外，在图2E的工序中，代替第二层间绝缘层19也可以连续形成压力缓和区域层105。这种情况下，利用压力缓和区域层105从电阻变化元件10的上部电极层104的上表面以及侧面直接覆盖上方。通过该结构，因为能够使形成第二接触点16的绝缘层的膜质均匀化，所以能够实现第二触点16以及第三触点17的截面状态稳定化。
接着，对等离子TEOS膜成膜时的上部电极功率与成膜的等离子TEOS膜的应力的关系进行说明。
图3A是示出本发明的实施方式1涉及的等离子TEOS膜成膜时的上部电极功率和成膜的等离子TEOS膜的应力的关系的图。图3B是示出本发明的实施方式1涉及的等离子TEOS膜成膜时的上部电极功率和使用成膜的等离子TEOS膜的非易失性存储元件的初期电阻不均匀的关系的图。
图3A是示出在图2D以及图2E示出的以等离子TEOS膜形成压力缓和区域层105的工序中，等离子TEOS膜成膜时的上部电极功率和成膜的等离子TEOS膜的应力的关系的图。如图3A所示，将在本实施方式中使用的上部电极功率设定为850W时，等离子TEOS膜的应力约为240MPa，在将上部电极功率设定为500W时，等离子TEOS膜的应力约为225MPa。可知这些等离子TEOS膜的应力与作为通常的成膜条件(以往条件)的上部电极功率为1200W形成的等离子TEOS膜的应力(约285MPa)相比，应力减少。
另外，图3B示出了分别使用以在图3A示出的各种条件形成的压力缓和区域层105的电阻变化元件10的初期电阻值的不均匀。在这里，σ％是表示将初期电阻值的标准偏差σ除以初期电阻值的平均值的百分比表示的值。如图3B所示，使用将上部电极功率设定为1200W的情况下的等离子TEOS膜的情况是340％。与此相对，使用将上部电极功率设定为850W的情况下的等离子TEOS膜的情况是96％。进而使用将上部电极功率设定为500W的情况下的等离子TEOS膜的情况是66％，可知出现较大的改善。根据该结果可知，通过至少在上部电极层104的上表面以及侧面形成压力缓和区域层105，从而能够制造降低了初期电阻的不均匀的电阻变化元件10。并且，使用该电阻变化元件10，例如通过以一个晶体管/一个电阻变化元件构成一个非易失性存储部，从而能够制作动作稳定的非易失性存储元件1。
(变形例)
另外，如上所述，压力缓和区域层105不限于由使应力降低的等离子TEOS膜构成，也可以由多孔质结构构成。以下，将其作为实施方式1的变形例来进行说明。
在本变形例中，在图2D示出的工序中，直接覆盖第一层间绝缘层14的上表面、下部电极层102的侧面、第一电阻变化层103a的侧面、第二电阻变化层103b的侧面、以及上部电极层104的上表面和侧面，来形成由多孔质结构构成的压力缓和区域层105。
另外，在图2E示出的工序中，以覆盖由多孔质结构构成的压力缓和区域层105的上表面以及侧面的方式来形成第二层间绝缘层19。并且，在后续的工序中，在形成第二触点16的规定位置，以贯通第二层间绝缘层19以及压力缓和区域层105且到达上部电极层104的方式，形成第二触点开口部16A。
更加具体地说，在图2D以及图2E示出的工序中，以将应力减少到30MPa的作为low-k材料的多孔质硅形成以多孔质结构构成的压力缓和区域层105。此时，通过涂敷混合了硅前驱体和界面活性剂的涂敷液，进行热处理，从而堆积10nm以上100nm以下的多孔质硅。
接着，在图2F示出的工序中，在第二触点开口部16A形成第二触点16。另外，形成贯通第二层间绝缘层19、压力缓和区域层105以及第一层间绝缘层14而与源极或者漏极层12连接的第三触点17。接着，在第二层间绝缘层19的上表面形成分别与第二触点16以及第三触点17相接的布线图案18。更具体地说，在图2F示出的工序中，通过以往的半导体工艺，以贯通第二层间绝缘层19以及压力缓和区域层105而到达上部电极层104的方式形成第二触点16。另外，以贯通第二层间绝缘层19、压力缓和区域层105以及第一层间绝缘层14而到达源极或者漏极层12的方式形成第三触点17。接着，在第二层间绝缘层19的上表面形成分别与第二触点16以及第三触点17相连接的布线图案18。
这样，能够制造本变形例的非易失性存储元件1。在本变形例的非易失性存储元件1中，因为至少在第二层间绝缘层19与上部电极层104之间形成多孔质结构构成的压力缓和区域层105，所以能够减少从第二层间绝缘层19向上部电极层104施加的应力压迫。这样，因为能够抑制来自第二层间绝缘层19的应力压迫所致的上部电极层104的形状变化(产生突起)，所以能够实质平坦地形成上部电极层104。
由此，因为能够使电阻变化元件10的形状稳定，所以能够实现具有抑制初期电阻值的不均匀的电阻变化元件10的非易失性存储元件1。进而，使用该电阻变化元件10，例如，如果以一个晶体管/一个电阻变化元件来制作一个非易失性存储元件1，则能够实现动作的稳定。
如上所述，制作在本变形例中的非易失性存储元件1。由此，在本变形例中的非易失性存储元件1不使用特殊的工艺而能够在上部电极层104和第二层间绝缘层19之间一律形成约10nm以上100nm以下的压力缓和区域层105。这样本变形例的非易失性存储元件1因为使用普通的半导体细微工艺，所以具有能够易于形成的效果。
(实施方式2)
(非易失性存储元件的结构)
图4A以及图4B是示出本发明实施方式2涉及的非易失性存储元件的结构的图。图4A示出俯视图，图4B示出向箭头方向看图4A的B-B‘线的截面的截面图。另外，图4A以及图4B是示出由两个非易失性存储元件2构成的情况的例子。
图4B示出的本实施方式的非易失性存储元件2与实施方式1的非易失性存储元件1相比，压力缓和区域层205的结构不同。具体地说，相对于在实施方式1中由降低应力的等离子TEOS膜或具有多孔质结构的绝缘层(多孔质硅等)构成压力缓和区域层105，在本实施方式中形成空气层作为压力缓和区域层205、即形成不存在与上部电极层104相接的绝缘层的气隙。对于其他的结构，与实施方式1中的非易失性存储元件1相同。另外，在图4A以及图4B中，对于与图1A以及图1B相同的要素使用相同的符号，并省略详细的说明。
该非易失性存储元件2通过在第二层间绝缘层19和上部电极层104之间形成气隙(空气层)作为压力缓和区域层205，从而来自第二层间绝缘层19的应力压迫未向上部电极层104施加。
如上构成的非易失性存储元件2，在电阻变化元件10中与实施方式1的非易失性存储元件1(图1B)相比能够进一步防止来自第二层间绝缘层19的应力压迫所致的上部电极层104的形状变化(产生突起)。由此，非易失性存储元件2与实施方式1的非易失性存储元件1(图1B)相比，能够进一步抑制电阻值的不均匀。
(非易失性存储元件的制造方法)
接着，对于本发明的实施方式2涉及的非易失性存储元件2的制造方法进行说明。
图5A-图5E是示出本发明的实施方式2所涉及的非易失性存储元件2的制造方法的工序的截面图。另外，与图2A-图2F相同的元件使用相同的符号，并省略详细的说明。
首先，本实施方式的非易失性存储元件2的制造方法因为与实施方式1示出的非易失性存储元件1的制造方法从图2A到图2C相同，所以省略说明。
接着，在图5A-图5F示出的工序中，以至少对上部电极层104的上表面以及侧面直接覆盖的方式形成牺牲层205a，该牺牲层205a在之后工序中被去除而成为空气层(压力缓和区域层205)。接着，隔着牺牲层205a以至少覆盖上部电极层104的上表面以及侧面的方式形成第二层间绝缘层19。接着，通过去除该牺牲层205a，从而形成缓和第二层间绝缘层19针对于上部电极层104的应力的空气层作为压力缓和区域层205。在第二触点16形成在第二触点开口部16A，该第二触点开口部16A以贯通第二层间绝缘层19以及压力缓和区域层205并到达上部电极层104的方式而形成。在此，通过形成第二触点开口部16A后，从该第二触点开口部16A通过蚀刻去除牺牲层205a，从而形成压力缓和区域层205。
更具体地说，在从图2A到图2C的工序后，首先，在图5A所示的工序中，以直接覆盖第一层间绝缘层14上、上部电极层104的上表面和侧面、第二电阻变化层103b、第一电阻变化层103a以及下部电极层102的侧面的方式堆积牺牲层205a。在这里，该牺牲层205a以堆积10nm具有比第二层间绝缘层19密度低的多孔质结构的绝缘层(多孔质硅等)来形成。另外，该牺牲层205a不限于多孔质硅，也可以使用用于第二层间绝缘层19的氧化物、例如可以使用比等离子TEOS膜湿蚀刻速率或氟系蒸汽所致的蚀刻速率快的材料。
接着，在图5B示出的工序中，通过通常的曝光工序、显影工序以及干蚀刻工序，以至少剩余直接覆盖电阻变化元件10的区域的方式使牺牲层205a形成为比电阻变化元件10大的规定形状的图案。
接着，在图5C示出的工序中，覆盖牺牲层205a来堆积第二层间绝缘层19，在后续工序中，在形成第二触点16的规定的位置以贯通第二层间绝缘层19以及牺牲层205a且到达上部电极层104的方式，形成第二触点开口部16A。
接着，在图5D示出的工序中，从第二触点开口部16A通过蚀刻来去除牺牲层205a。因为牺牲层205a通过第二触点开口部16A而暴露，所以能够利用第二触点开口部16A对牺牲层205a选择性地进行蚀刻去除。另外，去除牺牲层205a的方法不限于湿蚀刻，也可以进行使用了氟系蒸气气体的干蚀刻处理(Vapor HF)。这样，在上部电极层104、第一电阻变化层103a、第二电阻变化层103b以及下部电极层102它们同第二层间绝缘层19之间至少形成10nm的气隙(空气层)作为压力缓和区域层205。
接着，在图5E示出的工序中，在第二触点开口部16A形成第二触点16。另外，形成贯通第二层间绝缘层19以及第一层间绝缘层14、且与源极或者漏极层12相接的第三触点17。接着，在第二层间绝缘层19的上表面形成分别与第二触点16以及第三触点17相接的布线图案18。
如上所述制造非易失性存储元件2。
这样，在非易失性存储元件2中，因为在第二层间绝缘层19和上部电极层104之间形成作为压力缓和区域层205的气隙，所以来自第二层间绝缘层19的应力压迫未施加到上部电极层104。因此，因为能够防止从第二层间绝缘层19向上部电极层104的应力压迫所致的上部电极层104的形状变化(产生突起)，所以能够实质地平坦地形成上部电极层104。
由此，因为能够使电阻变化元件10的形状稳定，所以与实施方式1的非易失性存储元件1(图1B)相比，能够实现具有进一步抑制了电阻值不均匀的电阻变化元件10的非易失性存储元件。进而，使用该电阻变化元件10，例如如果以一个晶体管/一个电阻变化元件制作构成的一个非易失性存储部的非易失性存储元件2，则能够实现稳定的动作。
这样，能够制造非易失性存储元件2。这样，因为在上部电极层104与第二层间绝缘层19之间能够形成约10nm的气隙作为压力缓和区域层205，所以来自第二层间绝缘层19的应力压迫未向上部电极层104施加。从而，在非易失性存储元件2中能够防止上部电极层104的形状变化(产生突起)，并实质平坦地形成上部电极层104。由此，因为能够使上部电极层104的形状稳定，所以能够实现具有抑制电阻值不均匀的电阻变化元件10的非易失性存储元件2。
(实施方式3)
(非易失性存储元件的结构)
图6A以及图6B是示出本发明的实施方式3所涉及的非易失性存储元件的结构的图。图6A示出俯视图，图6B示出向箭头方向看图6A的C1-C1‘线的截面的截面图。另外，图6A以及图6B示出由两个非易失性存储元件3构成的情况。
图6B示出的本实施方式3的非易失性存储元件3的压力缓和区域层305以及第二层间绝缘层193的结构与实施方式1的非易失性存储元件1不同。具体地说，相对在实施方式1中压力缓和区域层105仅形成于上部电极层104和第二层间绝缘层19之间，在本实施方式中，压力缓和区域层305不仅形成于上部电极层104和第二层间绝缘层193之间，还进一步形成于第二触点16以及第二层间绝缘层193之间。即，在本实施方式中，压力缓和区域层305以至少直接覆盖上部电极层104的上表面和侧面、以及第二触点16的侧面而形成。另外，该压力缓和区域层305由具有使应力减少的等离子TEOS膜、多孔质结构的绝缘层(多孔质硅)等构成。对于其他的结构，与实施方式1的非易失性存储元件1相同。另外，在图6A以及图6B中，对于与图1A以及图1B同样的元件使用相同的符号，并省略详细说明。
该非易失性存储元件3通过形成如图6B所示比第二层间绝缘层193应力小的压力缓和区域层305，从而能够使制造过程中的热处理等所产生的从第二层间绝缘层19向上部电极层104施加的应力压迫减少。进而，压力缓和区域层305因为形成在与上部电极层104连接的第二触点16和第二层间绝缘层193之间，所以，能够减少因制造过程中热处理等产生的从第二层间绝缘层19向第二触点16施加的应力压迫。即，压力缓和区域层305能够减少通过第二触点16向上部电极层104施加的应力压迫。
根据该结构，在电阻变化元件10中，与实施方式1的非易失性存储元件1(图1B)相比能够进一步抑制因来自第二层间绝缘层19的应力压迫所致的上部电极层104的形状变化(产生突起)。从而，非易失性存储元件3与实施方式1的非易失性存储元件1(图1B)相比，能够进一步抑制电阻值不均匀。
(非易失性存储元件的制造方法)
接着，对于本发明实施方式3涉及的非易失性存储元件3的制造方法进行说明。
在图7A-图7E是示出本发明实施方式3所涉及的非易失性存储元件3的制造方法的工序的截面图。另外，与图2A-图2E相同的元件使用相同的符号，并省略详细的说明。
首先，本实施方式的非易失性存储元件3的制造方法因为与示出实施方式1的非易失性存储元件1的制造方法的图2A到图2C的工序相同，所以省略说明。
接着，在图7A-图7E示出的工序中，以覆盖下部电极层102、第一电阻变化层103a、第二电阻变化层103b以及上部电极层104的方式形成与第二层间绝缘层19相同材料的绝缘层。接着，通过蚀刻去除与第二层间绝缘层19相同材料的绝缘层，至少使上部电极层104暴露，从而形成第二层间绝缘层19。另一方面，压力缓和区域层305在上述操作之后以至少直接覆盖上部电极层104的上表面和侧面、以及第二触点16的侧面的方式，以比用于第二层间绝缘层19的绝缘层应力小、缓和第二层间绝缘层19针对上部电极层104的应力的绝缘层来形成。另外，第二触点16以贯通压力缓和区域层305到达上部电极层104的方式来形成。
更具体地说，在从图2A到图2C的工序之后，首先在图7A示出的工序中，以覆盖第一层间绝缘层14上、上部电极层104、第二电阻变化层103b、第一电阻变化层103a以及下部电极层102的方式来堆积第二层间绝缘层193。
接着，在图7B所示的工序中，按照在后形成的压力缓和区域层305的规定的形状形成掩模图，通过蚀刻工序形成槽状的开口部305a直至至少相邻的多个电阻变化元件10的上部电极层104暴露为止。在该蚀刻工序中，也可以使用使用了药液的湿蚀刻工序、以及使用了氟系气体的的干蚀刻。
接着，在图7C示出的工序中，在槽状的开口部305a形成有成为压力缓和区域层305的具有多孔质结构的绝缘层305b。在这里，在具有该多孔质结构的绝缘层305b使用密度比第二层间绝缘层193低、应力小的多孔质硅。
接着，在图7D示出的工序中，形成有贯通绝缘层305b且与上部电极层104相连接的第二触点16。另外，贯通绝缘层305b、第二层间绝缘层193、以及第一层间绝缘层14，形成与源极或者漏极层12相连接的第三触点17。这样形成压力缓和区域层305。
接着，在图7E示出的工序中，在压力缓和区域层305的上表面形成有分别与第二触点16以及第三触点17相连接的布线图案18。
这样能够制造非易失性存储元件3。
这样，在非易失性存储元件3中在第二层间绝缘层193和上部电极层104之间形成有比第二层间绝缘层193应力小的具有多孔质结构的压力缓和区域层305。因此，由制造中的热处理等产生的从第二层间绝缘层193向上部电极层104的应力压迫能够通过压力缓和区域层305降低。进而，压力缓和区域层305因为也在与上部电极层104相连接的第二触点16和第二层间绝缘层193之间形成，因此由制造中的热处理等产生的从第二层间绝缘层193向第二触点16施加的应力压迫被压力缓和区域层305降低。即，压力缓和区域层305降低从第二层间绝缘层19向第二触点16的应力压迫，能够降低从第二层间绝缘层193通过第二触点16向上部电极层104施加的应力压迫。
因此，在非易失性存储元件3中，与实施方式1的结构(图1)相比能够进一步抑制来自第二层间绝缘层193的应力压迫所致的上部电极层104的形状变化(产生突起)。由此，非易失性存储元件3与实施方式1的非易失性存储元件1(图1B)相比，能够进一步抑制电阻不均匀。
进而，如上所述，因为通过蚀刻去除能够形成比电阻变化元件10大的区域的第二层间绝缘层193，所以能够不使用工艺规则中的最小图案，就形成以多孔质结构构成的压力缓和区域层305。因此，因为不需要细微的工序所以适合细微化。使用该电阻变化元件10，例如通过一个晶体管/一个电阻变化元件来构成一个非易失性存储部，从而能够制作动作稳定的非易失性存储元件3。
(变形例)
另外，压力缓和区域层305如上所述，以覆盖上部电极层104的上表面以及侧面、以及第二触点16的方式，形成在从上部电极层104的侧面开始上部的整个区域，但不限于此。也可以以直接覆盖包含第二触点16的上部电极层104的上部附近区域的方式来形成。以下，将此作为实施方式3的变形例来进行说明。
图8A以及图8B是示出本实施方式的变形例所涉及的非易失性存储元件的结构的图。图8A示出俯视图，图8B示出向箭头方向看图8A的C2-C2’线的截面的截面图。另外，图8A以及图8B示出由两个非易失性存储元件4构成的情况的例子。
如图8B所示，本变形例的非易失性存储元件4相对上述实施的方式3的非易失性存储元件3在电阻变化元件10的各个上部附近区域形成压力缓和区域层405。该压力缓和区域层405与上述压力缓和区域层305相同，由使应力减少的等离子TEOS膜、具有多孔质结构的绝缘层(多孔质硅等)等构成。其他的结构与非易失性存储元件3相同。另外，在图8A以及图8B中，与图6A以及图6B相同的元件使用相同的符号，并省略详细的说明。
根据图8B和图6B的比较可知，非易失性存储元件4通过这样的结构，能够在最小限度的区域形成以比第二层间绝缘层194密度低、机械强度低的多孔质结构构成的压力缓和区域层405。由此，非易失性存储元件4与实施方式3的非易失性存储元件3相比能够起到提高机械强度这样的效果。
(非易失性存储元件的制造方法)
接着，对如上所述构成的本变形例的非易失性存储元件4的制造方法进行说明。
图9A-图9E是示出本发明实施方式3的变形例所涉及的非易失性存储元件4的制造方法的工序的截面图。另外，与图7A-图7E相同的元件使用相同的符号，并省略说明。
本变形例涉及的非易失性存储元件4的制造方法，在图9B示出的工序中相对于上述实施方式3涉及的非易失性存储元件3的制造方法(图7B)，存在以下不同：对于各个电阻变化元件10在后续工序中形成开口部405a，该开口部405a形成有压力缓和区域层405。
另外，在图9D示出的工序中，形成第二触点16，该第二触点16贯通压力缓和区域层405，并与上部电极层104相连接。另外，形成第三触点17，该第三触点17贯通第二层间绝缘层194以及第一层间绝缘层14，与源极或者漏极12相连接。此外，与以实施方式3所涉及的非易失性存储元件4说明的内容相同，并省略说明。
如上制造非易失性存储元件4。
这样制造的非易失性存储元件4具有与实施方式3的非易失性存储元件3相同的效果。进而，在该非易失性存储元件4中，使用比第二层间绝缘层194密度低、机械强度低的多孔质结构的绝缘层，能够在非易失性存储元件4的最小限度区域形成压力缓和区域层405。由此，非易失性存储元件4与实施方式3的非易失性存储元件3相比能够提高机械强度。另外，使用该电阻变化元件10，例如，通过以一个晶体管/一个电阻变化元件构成一个非易失性存储元件，从而能够制作动作可靠的非易失性存储元件4。
(实施方式4)
(非易失性存储元件)
图10A以及图10B是示出本发明实施方式4所涉及的非易失性存储元件的结构的图。图10A示出俯视图，图10B示出向箭头方向看图10A的D-D‘线截面的主要部件的截面图。另外，图10A以及图10B是示出由两个非易失性存储元件5构成的情况的例子。
图10B示出的本实施方式的非易失性存储元件5与实施方式2的非易失性存储元件2相比，压力缓和区域层405以及第二层间绝缘层195的结构不同。
具体地说，如图10A以及图10B所示，相对于在实施方式2中在上部电极层104和第二层间绝缘层19之间形成空气层(气隙)作为压力缓和区域层205，在本实施方式中，作为压力缓和区域层505的空气层不仅在上部电极层104和第二层间绝缘层195之间形成，而且进一步也形成在第二触点16和第二层间绝缘层195之间。其他的结构，与实施方式2的非易失性存储元件2相同。另外，在图10A以及图10B中，与图4A以及图4B相同的元件使用相同的符号，并省略详细说明。
该非易失性存储元件5通过在第二层间绝缘层195和上部电极层104之间形成空气层(气隙)作为压力缓和区域层505，从而来自第二层间绝缘层19的应力压迫未向上部电极层104施加。进而，该非易失性存储元件5在与上部电极层104相接的第二触点16和第二层间绝缘层195之间也形成空气层(气隙)。即，在非易失性存储元件5中，因为具备压力缓和区域层505从而从第二层间绝缘层195向第二触点16未施加应力压迫，所以能够通过第二触点16防止从第二层间绝缘层195向上部电极层104所施加的应力压迫。这样，在非易失性存储元件5中，能够完全防止从第二层间绝缘层19向上部电极层104所施加的应力压迫。
由此，在电阻变化元件10中，与实施方式2的非易失性存储元件2(图4B)相比较，能够进一步抑制来自第二层间绝缘层195的应力压迫所产生的上部电极层104的形状变化(产生突起)。由此，非易失性存储元件5与实施方式2的非易失性存储元件2(图4B)相比能够进一步抑制电阻值不均匀。
(非易失性存储元件的制造方法)
接下来，对本发明的实施方式4所涉及的非易失性存储元件5的制造方法进行说明。
图11A-图11D是示出本发明的实施方式4所涉及的非易失性存储元件5的制造方法的工序的截面图。另外，与图4A-图4F相同的元件使用相同的符号，并省略说明。
首先，本实施方式的非易失性存储元件5的制造方法中与实施方式1的示出非易失性存储元件1的制造方法的图2A到图2C的工序相同，因此省略说明。
接着，在图11A-图11D示出的工序中，以覆盖上部电极层104、第一电阻变化层103a、第二电阻变化层103b以及下部电极层102的方式形成与第二层间绝缘层195材料相同的绝缘层。随后，对与第二层间绝缘层195材料相同的绝缘层进行蚀刻去除，至少使上部电极层104暴露，从而形成第二层间绝缘层195，并且形成缓和针对第二层间绝缘层195的应力的空气层。第二触点以贯通压力缓和区域层505和第二层间绝缘层195而到达上部电极层104的方式来形成。
更具体地说，在图11A示出的工序中，以覆盖第一层间绝缘层14上、上部电极层104、第二电阻层103b、第一电阻变化层103a以及下部电极层102的方式来堆积第二层间绝缘层195。
接着，在图11B示出的工序中，在后续工序中，在形成第二触点16的规定位置以贯通第二层间绝缘层195到达上部电极层104的方式形成第二触点开口部16A。
接着，在图11C示出的工序中，在第二触点开口部16A形成第二触点16。另外，贯通第二层间绝缘层195以及第一层间绝缘层14，形成与源极或者漏极层12相连接的第三触点17。接着，在第二层间绝缘层195的上表面形成分别与第二触点16以及第三触点17连接的布线图案18。
接着，在图11D所示的工序中，以规定的形状形成等离子图案，并通过蚀刻工序形成成为压力缓和区域层505的空气层(气隙)直至至少上部电极层104以及第二触点16暴露。在此，这里的蚀刻处理过程也可以使用使用了药液的湿蚀刻处理过程、使用了氟素系列的气体的干蚀刻或者使用了氟素系列的蒸汽的处理(Vapor HF)。
如上所述来制造非易失性存储元件5。
这样，在非易失性存储元件5中，因为在第二层间绝缘层195和上部电极层104之间形成约50nm厚的空气层(气隙)作为压力缓和区域层505，所以因制造中的热处理等产生的来自第二层间绝缘层195的应力压迫未施加到上部电极层104。进而，在该非易失性存储元件5中，因为在与上部电极层104连接的第二层触点16与第二层间绝缘层195之间形成空气层(气隙)作为压力缓和区域层505，所以由制造中的热处理等产生的从第二层间绝缘层195向第二触点16的应力压迫未进行施加。因此，从第二层间绝缘层195通过第二触点16向上部电极层104施加的应力压迫也不存在。
因此，在非易失性存储元件5中，与实施方式2的非易失性存储元件2(图4B)相比能够进一步防止由第二层间绝缘层19的应力压迫产生的上部电极层104的形状变化(产生突起)。
由此，因为能使电阻变化元件10的形状稳定，因此与实施方式2的非易失性存储元件2(图4B)相比能够实现非易失性存储元件2，该非易失性存储元件2具有进一步抑制电阻值不均匀的电阻变化元件10。进而，使用该电阻变化元件10，例如如果以一个晶体管/一个电阻变化元件制作构成一个非易失性存储部非易失性存储元件5，则能够制作动作稳定的非易失性存储元件。
以上，根据本发明，可实现能够抑制电阻值不均匀的电阻变化型非易失性存储元件。具体地说，因为热处理形成的从层间绝缘层向上部电极层施加的应力压迫通过至少直接覆盖上部电极层的上表面以及侧面的压力缓和区域进行缓和，所以能够减少从层间绝缘层向上部电极层施加的应力压迫。因此，能够抑制上部电极层的迁移所致的上部电极层的形状变化(产生突起)，并能够实现在电阻值的初始动作、动作特性没有不均匀的高品质的非易失性存储元件。
以上，是基于实施方式对本发明的非易失性存储元件以及制造方法进行说明，但本发明不限于该实施方式。只要不脱离本发明的主旨，本领域技术人员实施在本实施方式中想到的各种变形、以及将不同的实施方式的构成要件进行组合而构筑的方式，也包含于本发明的范围之内。
(产业上利用的可能性)
本发明的非易失性存储元件用于数字家电、存储卡、便携式电话机、以及个人电脑等各种电子设备中。本发明的非易失性存储元件的制造方法作为能够用于数字家电、存储卡、便携式电话机、以及个人电脑等各种电子设备的非易失性存储元件的制造方法进行使用。
符号说明
1、2、3、4、5  非易失性存储元件
10  电阻变化元件
11  硅基板
12  源极或漏极层
13  栅极层
14  第一层间绝缘层
15  第一触点
16  第二触点
16A  第二触点开口部
17  第三触点
18  布线图案
19、193、194、195  第二层间绝缘层
102  下部电极层
103a  第一电阻变化层
103b  第二电阻变化层
104  上部电极层
105、205、305、405、505  压力缓和区域层
105a、305a、405a  开口部
801  电阻变化元件
802  上部电极
803  电阻变化层
804  下部电极
814、818  布线
815、816  触点
819  层间绝缘层
901  突起

Claims (23)

1.一种非易失性存储元件，具有：
基板；
下部电极层，形成在所述基板上；
第一电阻变化层，由金属氧化物构成，形成在所述下部电极层上；
第二电阻变化层，形成在所述第一电阻变化层上，并且由与所述第一电阻变化层相比缺氧度小的金属氧化物构成；
上部电极层，形成在所述第二电阻变化层上；
层间绝缘层，以至少覆盖所述下部电极层、所述第一电阻变化层以及所述第二电阻变化层的侧面的方式来形成；
压力缓和区域层，以至少直接覆盖所述上部电极层的上表面以及侧面的方式来设置，该压力缓和区域层比所述层间绝缘层所使用的绝缘层应力小，并且缓和对所述上部电极层的应力；
触点，以到达上部电极层的方式来形成；以及
布线图案，与所述触点连接，
所述压力缓和区域层是具有多孔质材料的绝缘层，
所述层间绝缘层以隔着所述压力缓和区域层且至少覆盖所述上部电极层的上表面以及侧面的方式来形成，
所述触点以贯通所述层间绝缘层以及所述压力缓和区域层并到达所述上部电极层的方式来形成，
所述压力缓和区域层以至少直接覆盖所述上部电极层的上表面以及侧面的方式设置在所述上部电极层和所述层间绝缘层之间，缓和所述层间绝缘层针对所述上部电极层的应力。
2.如权利要求1所述的非易失性存储元件，
所述压力缓和区域层以至少直接覆盖所述上部电极层的上表面和侧面、以及所述触点的侧面的方式来设置。
3.如权利要求1或2所述的非易失性存储元件，
所述上部电极层是铂族元素的单质或者合金。
4.如权利要求3所述的非易失性存储元件，
所述铂族元素是铂或者钯。
5.如权利要求1或2所述的非易失性存储元件，
所述金属氧化物由钽氧化物TaOx构成，其中，0＜x＜2.5。
6.如权利要求1或2所述的非易失性存储元件，
所述金属氧化物由钽氧化物构成，
在所述第一电阻变化层表示为TaOx、所述第二电阻变化层表示为TaOy时，0.8≤x≤1.9，且2.1≤y＜2.5。
7.一种非易失性存储元件，具有：
基板；
下部电极层，形成在所述基板上；
第一电阻变化层，由金属氧化物构成，形成在所述下部电极层上；
第二电阻变化层，形成在所述第一电阻变化层上，并且由与所述第一电阻变化层相比缺氧度小的金属氧化物构成；
上部电极层，形成在所述第二电阻变化层上；
层间绝缘层，以至少覆盖所述下部电极层、所述第一电阻变化层以及所述第二电阻变化层的侧面的方式来形成；
压力缓和区域层，以至少直接覆盖所述上部电极层的上表面以及侧面的方式来设置，该压力缓和区域层比所述层间绝缘层所使用的绝缘层应力小，缓和对所述上部电极层的应力；
触点，以到达上部电极层的方式来形成；以及
布线图案，与所述触点连接，
所述压力缓和区域层是空气层，
所述层间绝缘层以隔着所述压力缓和区域层且至少覆盖所述上部电极层的上表面以及侧面的方式来形成，
所述触点以贯通所述层间绝缘层以及所述压力缓和区域层并到达所述上部电极层的方式来形成，
所述压力缓和区域层以至少直接覆盖所述上部电极层的上表面以及侧面的方式设置在所述上部电极层和所述层间绝缘层之间，缓和所述层间绝缘层针对所述上部电极层的应力。
8.如权利要求7所述的非易失性存储元件，
所述压力缓和区域层以至少直接覆盖所述上部电极层的上表面和侧面、以及所述触点的侧面的方式来设置。
9.如权利要求7或8所述的非易失性存储元件，
所述上部电极层是铂族元素的单质或者合金。
10.如权利要求9所述的非易失性存储元件，
所述铂族元素是铂或者钯。
11.如权利要求7或8所述的非易失性存储元件，
所述金属氧化物由钽氧化物TaOx构成，其中，0＜x＜2.5。
12.如权利要求7或8所述的非易失性存储元件，
所述金属氧化物由钽氧化物构成，
在所述第一电阻变化层表示为TaOx、所述第二电阻变化层表示为TaOy时，0.8≤x≤1.9，且2.1≤y＜2.5。
13.一种非易失性存储元件的制造方法，具有：
第一工序，在基板上形成下部电极层；
第二工序，在所述下部电极层上形成由金属氧化物构成的第一电阻变化层；
第三工序，在所述第一电阻变化层上形成由与所述第一电阻变化层相比缺氧度小的金属氧化物构成的第二电阻变化层；
第四工序，在所述第二电阻变化层上形成上部电极层；
第五工序，以至少直接覆盖所述上部电极层的上表面以及侧面的方式，设置缓和针对所述上部电极层的应力的压力缓和区域层；
第六工序，以至少覆盖所述下部电极层、所述第一电阻变化层以及所述第二电阻变化层的侧面的方式形成层间绝缘层；
第七工序，以到达上部电极层的方式形成触点；以及
第八工序，形成与所述触点相连接的布线图案，
在所述第五工序中，所述压力缓和区域层以具有多孔质材料的绝缘层来设置，该绝缘层比在所述层间绝缘层所使用的绝缘层的应力小，
在所述第五工序中，
所述压力缓和区域层使用具有上述多孔质材料的绝缘层以至少直接覆盖所述上部电极层的上表面以及侧面的方式来设置，
在所述第六工序中，
所述层间绝缘层以隔着所述压力缓和区域层且至少覆盖所述上部电极层的上表面以及侧面的方式来形成，
在所述第七工序中，
所述触点以贯通所述层间绝缘层以及所述压力缓和区域层并到达所述上部电极层的方式来形成。
14.如权利要求13所述的非易失性存储元件的制造方法，
在所述第六工序中，具有：
以覆盖所述上部电极层、所述第一电阻变化层、所述第二电阻变化层以及所述下部电极层的方式形成与所述层间绝缘层相同材料的绝缘层的工序；以及
通过蚀刻去除与所述层间绝缘层相同材料的绝缘层并至少使所述上部电极层暴露，从而形成所述层间绝缘层的工序，
在第五工序中，
所述压力缓和区域层是在所述第六工序之后，以至少直接覆盖所述上部电极层的上表面和侧面、以及所述触点的侧面的方式，由具有上述多孔质材料的绝缘层来形成，
在所述第七工序中，所述触点以贯通所述压力缓和区域层并到达所述上部电极层的方式形成。
15.如权利要求13或14所述的非易失性存储元件的制造方法，
在所述第四工序中，所述上部电极层由铂族元素的单质或者合金形成。
16.如权利要求15所述的非易失性存储元件的制造方法，
所述铂族元素是铂或者钯。
17.如权利要求13或14所述的非易失性存储元件的制造方法，
在所述第二工序以及所述第三工序中，
所述金属氧化物由钽氧化物构成，
在所述第一电阻变化层表示为TaOx，所述第二电阻变化层表示为TaOy时，所述第一电阻变化层以及所述第二电阻变化层被形成为满足0.8≤x≤1.9、且2.1≤y＜2.5。
18.一种非易失性存储元件的制造方法，具有：
在基板上形成下部电极层的工序；
在所述下部电极层上形成由金属氧化物构成的第一电阻变化层的工序；
在所述第一电阻变化层上形成由与所述第一电阻变化层相比缺氧度小的金属氧化物构成的第二电阻变化层的工序；
在所述第二电阻变化层上形成上部电极层的工序；
以至少直接覆盖所述上部电极层的上表面以及侧面的方式，设置缓和针对所述上部电极层的应力的压力缓和区域层的工序；
以至少覆盖所述下部电极层、所述第一电阻变化层以及所述第二电阻变化层的侧面的方式形成层间绝缘层的工序；
以到达上部电极层的方式形成触点的工序；以及
形成与所述触点相连接的布线图案的工序，
在设置所述压力缓和区域层的工序中，所述压力缓和区域层是以与在所述层间绝缘层所使用的绝缘层相比应力小的空气层来设置，
在设置所述压力缓和区域层的工序中，
所述压力缓和区域层以至少覆盖所述上部电极层的上表面及侧面与所述层间绝缘层之间的方式来形成，
在形成所述触点的工序中，
所述触点以贯通所述层间绝缘层以及所述压力缓和区域层并到达所述上部电极层的方式来形成。
19.如权利要求18所述的非易失性存储元件的制造方法，
在形成所述层间绝缘层的工序之前，还具有以至少直接覆盖所述上部电极层的上表面以及侧面的方式形成牺牲层的工序，
在形成所述层间绝缘层的工序中，所述层间绝缘层以隔着所述牺牲层至少覆盖所述上部电极层的上表面以及侧面的方式来形成，
在形成所述层间绝缘层的工序之后，还具有以贯通所述层间绝缘层以及所述牺牲层并到达所述上部电极层的方式形成触点开口部的工序，
在设置所述压力缓和区域层的工序中，从所述触点开口部通过蚀刻去除所述牺牲层，从而形成所述空气层，
在形成所述触点的工序中，在所述触点开口部形成所述触点。
20.如权利要求18所述的非易失性存储元件的制造方法，
设置所述压力缓和区域层的工序在形成所述触点的工序之后进行，
在设置所述压力缓和区域层的工序中，通过蚀刻去除所述层间绝缘层的一部分并至少使所述上部电极层暴露，从而形成所述空气层。
21.如权利要求18至20中的任一项所述的非易失性存储元件的制造方法，
在形成所述上部电极层的工序中，所述上部电极层由铂族元素的单质或者合金形成。
22.如权利要求21所述的非易失性存储元件的制造方法，
所述铂族元素是铂或者钯。
23.如权利要求18至20中的任一项所述的非易失性存储元件的制造方法，
在形成所述第一电阻变化层的工序以及形成所述第二电阻变化层的工序中，
所述金属氧化物由钽氧化物构成，
在所述第一电阻变化层表示为TaOx，所述第二电阻变化层表示为TaOy时，所述第一电阻变化层以及所述第二电阻变化层被形成为满足0.8≤x≤1.9、且2.1≤y＜2.5。
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