JP4973666B2 - 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 - Google Patents
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Description
本発明は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子及びその製造方法、並びにこのような抵抗記憶素子を用いた不揮発性半導体記憶装置に関する。
近年、新たなメモリ素子として、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化メモリ）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲｅＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲｅＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば非特許文献１及び非特許文献２に記載されている。
M. Fujimoto et al., "High-speed resistive switching of TiO2/TiN nano-crystalline thin film", Japanese Journal of Applied Physics, Vol. 45, No. 11, 2006, pp. L310-L312 C. Yoshida et al., "High speed resistive switching in Pt/TiO2/TiN resistor for multiple-valued memory device, Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials, 2006, pp. 580-581 K. Kinoshita et al., Applied Physics Letters, Vol. 89, 2006, 103509
M. Fujimoto et al., "High-speed resistive switching of TiO2/TiN nano-crystalline thin film", Japanese Journal of Applied Physics, Vol. 45, No. 11, 2006, pp. L310-L312 C. Yoshida et al., "High speed resistive switching in Pt/TiO2/TiN resistor for multiple-valued memory device, Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials, 2006, pp. 580-581 K. Kinoshita et al., Applied Physics Letters, Vol. 89, 2006, 103509
抵抗記憶素子の抵抗状態を変化する書き込み動作には、高抵抗状態から低抵抗状態へ変化する動作（セット動作）と、低抵抗状態から高抵抗状態へ変化する動作（リセット動作）とがある。また、書き込み動作には、セット動作とリセット動作とを異なる極性の電圧印加で行うバイポーラ動作と、セット動作とリセット動作とを同じ極性の電圧で行うユニポーラ動作とがある。
一般に、バイポーラ動作をする抵抗記憶素子のスイッチング速度は、セット動作及びリセット動作ともに数十ｎｓｅｃ〜数百ｎｓｅｃ程度である。また、ユニポーラ動作をする抵抗記憶素子のスイッチング速度は、セット動作が数１０ｎｓｅｃ程度、リセット動作が数μｓｅｃ程度である。
このように、従来の抵抗記憶素子のスイッチング速度は、他の半導体記憶装置と比較して十分とはいえず、更なる高速化が望まれていた。また、低消費電力化のためには、スイッチング電流はできる限り少ないことが望ましい。
本発明の目的は、スイッチング速度が高速であり且つスイッチング電流が小さい抵抗記憶素子及びその製造方法、並びにこのような抵抗記憶素子を用いた高速且つ低消費電力の不揮発性半導体記憶装置を提供することにある。
本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、窒化チタン膜よりなる第１の電極層と、前記第１の電極層上に形成され、ルチル相の結晶構造を有する酸化チタン膜よりなる抵抗記憶層と、前記抵抗記憶層上に形成された第２の電極層とを有する抵抗記憶素子が提供される。
また、本発明の他の観点によれば、窒化チタン膜よりなる第１の電極層を形成する工程と、前記窒化チタン膜の表面を熱酸化し、前記窒化チタン膜上に、ルチル相の結晶構造を有する酸化チタン膜よりなる抵抗記憶層を形成する工程と、前記抵抗記憶層上に、第２の電極層を形成する工程とを有する抵抗記憶素子の製造方法が提供される。
また、本発明の更に他の観点によれば、窒化チタン膜よりなる第１の電極層と、前記第１の電極層上に形成され、ルチル相の結晶構造を有する酸化チタン膜よりなる抵抗記憶層と、前記抵抗記憶層上に形成された第２の電極層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の前記第１の電極層又は前記第２の電極層に接続された選択トランジスタとを有する不揮発性半導体記憶装置が提供される。
本発明によれば、窒化チタン膜を熱酸化することによりルチル相の結晶構造を有する酸化チタン膜を形成し、これを抵抗記憶層とする抵抗記憶素子を構成するので、スイッチング速度が速く且つスイッチング電流の小さい抵抗記憶素子を実現することができる。また、このような抵抗記憶素子を用いることにより、書き込み速度が高速で、しかも消費電力の少ない不揮発性半導体記憶装置を構成することができる。
１０…プラチナ膜
１２…窒化チタン膜
１４…下部電極層
１６…抵抗記憶層
１８…上部電極層
２０…シリコン基板
２２…素子分離膜
２４…ゲート電極
２６，２８…ソース／ドレイン領域
３０，４４，６６…層間絶縁膜
３２，３４，４６，６８…コンタクトホール
３６，３８，４８，７０…コンタクトプラグ
４０…グラウンド線
４２…中継配線
５０，５６…プラチナ膜
５２…窒化チタン膜
５４…酸化チタン膜
５８…下部電極層
６０…抵抗記憶層
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６４…抵抗記憶素子
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５４…酸化チタン膜
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６０…抵抗記憶層
６２…上部電極層
６４…抵抗記憶素子
７２…ビット線
［第１実施形態］
本発明の第１実施形態による抵抗記憶素子及びその製造方法について図１乃至図１０を用いて説明する。
本発明の第１実施形態による抵抗記憶素子及びその製造方法について図１乃至図１０を用いて説明する。
図１は本実施形態による抵抗記憶素子の構造を示す概略断面図、図２は本実施形態による抵抗記憶素子の製造方法を示す工程断面図、図３はフォーミング処理前における抵抗記憶素子の電流−電圧特性を示すグラフ、図４は本実施形態による抵抗記憶素子のフォーミング処理の際の電流−電圧特性を示すグラフ、図５は本実施形態による抵抗記憶素子のバイポーラ動作の際の電流−電圧特性を示すグラフ、図６は本実施形態による抵抗記憶素子のユニポーラ動作の際の電流−電圧特性を示すグラフ、図７はスパッタガスに窒素を添加した場合と添加しない場合とにおける抵抗記憶素子の電流−電圧特性を示すグラフ、図８は酸化前の窒化チタン膜の膜厚を５０ｎｍとしたときの抵抗記憶素子の電流−電圧特性を示すグラフ、図９は酸化前の窒化チタン膜の膜厚を３０ｎｍとしたときの抵抗記憶素子の電流−電圧特性を示すグラフ、図１０は窒化チタン膜を熱酸化して酸化チタン膜を形成した試料におけるＸ線回折スペクトルを示すグラフである。
はじめに、本実施形態による抵抗記憶素子の構造について図１を用いて説明する。
プラチナ（Ｐｔ）膜１０と窒化チタン（ＴｉＮ）膜１２との積層膜よりなる下部電極層１４上には、ルチル相の結晶構造を有する酸化チタン（ＴｉＯ２）よりなる抵抗記憶層１６が形成されている。抵抗記憶層１６上には、プラチナ膜よりなる上部電極層１８が形成されている。
次に、本実施形態による抵抗記憶素子の製造方法について図２を用いて説明する。
まず、下地としてのプラチナ膜１０上に、例えば反応性スパッタ法により、例えば膜厚２００ｎｍの窒化チタン膜１２を堆積する。これにより、プラチナ膜１０と窒化チタン膜１２との積層膜からなる下部電極層１４を形成する（図２（ａ））。成膜条件は、例えば、基板温度を３００℃、パワーを８ｋＷとし、スパッタターゲットとしてチタンを用い、スパッタガスとしては窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを用いる。窒素のガス流量は、全ガス流量に対して、５〜９５％とする。
次いで、酸素雰囲気中で、５００〜６００℃の温度範囲、例えば５５０℃で３０分間の熱処理を行い、窒化チタン膜１２の表面を熱酸化する。これにより、下部電極層１４上に、例えば膜厚７０ｎｍの酸化チタン膜（ＴｉＯ２）膜よりなる抵抗記憶層１６を形成する（図２（ｂ））。
窒化チタン膜１２を５００〜６００℃の温度で熱酸化することにより、形成される酸化チタン膜は、粒径１０ｎｍ程度のルチル相の微結晶により構成される。なお、４００℃程度の温度で熱酸化を行った場合には、形成される酸化チタン膜はアナターゼ相の結晶構造を有する。
窒化チタン膜１２を酸化して酸化チタン膜よりなる抵抗記憶層１６を形成する際、酸化後のプラチナ膜１０と抵抗記憶層１６との間に窒化チタン膜１２が残存するように、熱酸化条件を適宜調整する。なお、２００ｎｍの窒化チタン膜を熱酸化して７０ｎｍの酸化チタン膜を形成した場合、窒化チタン膜１２の膜厚は１５０ｎｍとなる。
次いで、このように形成した抵抗記憶層１６上に、例えばスパッタ法によりプラチナ膜を堆積し、プラチナ膜よりなる上部電極層１８を形成する（図２（ｃ））。
このように、本実施形態による抵抗記憶素子は、抵抗記憶層１６がルチル相の結晶構造を有する酸化チタンよりなり、抵抗記憶層１６に接する部分の一方の電極（下部電極層１４）が窒化チタン膜１２により構成されていることに主たる特徴がある。また、本実施形態による抵抗記憶素子の製造方法は、窒化チタン膜１２を熱酸化することにより、ルチル相の結晶構造を有する酸化チタン膜よりなる抵抗記憶層１６を形成することに主たる特徴がある。このようにして抵抗記憶素子を構成することにより、スイッチング速度を高速化できるとともに、スイッチング電流を低減することができる。
以下に、本実施形態による抵抗記憶素子及びその製造方法の上記特徴について、抵抗記憶素子の評価結果を交えて説明する。
図３は、フォーミング処理前の初期状態の抵抗記憶素子の電流−電圧特性を示すグラフである。図中、「窒素なし」とあるのは、窒化チタン膜１２を堆積する際のスパッタガスに窒素を添加しなかった場合であり、すなわち窒化チタン膜１２の代わりにチタン膜を形成した場合である。図中「窒素あり」とあるのは、窒化チタン膜１２を堆積する際におけるスパッタガス中の窒素の添加割合を５〜９５％の間で変化した場合である。
図３に示すように、スパッタガスに窒素を添加した試料では、窒素を添加していない試料と比較して、電流値が大幅に低減している。スパッタガスに窒素を添加した試料ではその特性に多少のばらつきが認められるが、これは窒素の添加割合に依存するものではない。図３の結果から、スパッタガスに少なくとも５％以上の窒素を添加した試料は、窒素を添加していない試料とは異なる特性を有することが判る。
図４は、抵抗記憶素子のフォーミング処理の際の電流−電圧特性を示すグラフである。なお、フォーミング処理とは、抵抗記憶素子に、高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗記憶特性を付与するために行うものであり、抵抗記憶層に絶縁破壊電圧相当の電圧を印加するものである。抵抗記憶素子１４に電圧を印加して抵抗記憶層１４をソフトブレークダウンさせることにより、抵抗記憶層１４中にフィラメント状の電流パスが形成され、この電流パスによって抵抗記憶特性が発現されるものと考えられている。フォーミング処理は、初期段階において一度行えばよく、その後に行う必要はない。
図３に示すように、フォーミング前の初期の抵抗記憶素子は、高抵抗の状態である。この抵抗記憶素子に正方向の電圧を印加していくと、図４に示すように、約４Ｖにおいて絶縁破壊が生じて電流が急激に増加する。すなわち、フォーミング処理が行われている。
図５及び図６は、フォーミング処理後における抵抗記憶素子の電流−電圧特性を示すグラフである。図５は正負両方向に電圧を印加したときの電流−電圧特性を、図６は正方向のみに電圧を印加したときの電流−電圧特性を示している。本明細書において、電圧の印加方向は、上部電極層１８側に下部電極層１４側よりも高い電圧を印加した場合を正方向とし、下部電極層１４側に上部電極層１８側よりも高い電圧を印加した場合を負方向としている。なお、図５及び図６に示す特性は、窒化チタン膜１２を堆積する際におけるスパッタガス中の窒素の添加割合を５〜９５％の間で変化しても、ほとんど変わらなかった。
図５に示すように、高抵抗状態の抵抗記憶素子に負方向の電圧を印加していくと、印加電圧が約−１．３Ｖのときに急激に電流が増加する現象（セット動作）が生じる。すなわち、抵抗記憶素子は、高抵抗状態から低抵抗状態に変化する。なお、セット動作が生じる電圧を、セット電圧と呼ぶ。
低抵抗状態の抵抗記憶素子に正方向の電圧を印加していくと、印加電圧が約０．５Ｖのときに電流が減少する現象（リセット動作）が生じる。すなわち、抵抗記憶素子は、低抵抗状態から高抵抗状態に変化する。リセット動作は、負方向の電圧印加では生じない。なお、リセット動作が生じる電圧を、リセット電圧と呼ぶ。
印加電圧がセット電圧とリセット電圧との間では、抵抗記憶素子はそのままの状態を維持する。すなわち、高抵抗状態又は低抵抗状態を記憶する記憶素子として機能する。
このように、本実施形態による抵抗記憶素子では、負方向の電圧印加でセット動作を行い、正方向の電圧印加でリセット動作を行うことが可能である。なお、極性の異なる印加電圧でセット動作及びリセット動作を行う動作モードを、本願明細書ではバイポーラ動作と呼ぶこととする。
図６に示すように、高抵抗状態の抵抗記憶素子に、正方向にリセット電圧を超える高い電圧を印加していくと、印加電圧が約３．０Ｖのときに急激に電流が増加する現象（セット動作）が生じる。すなわち、抵抗記憶素子は、高抵抗状態から低抵抗状態に変化する。
また、低抵抗状態の抵抗記憶素子に正方向の電圧を印加していくと、印加電圧が約０．８Ｖのときに電流が減少する現象（リセット動作）が生じる。すなわち、抵抗記憶素子は、低抵抗状態から高抵抗状態に変化する。
印加電圧がリセット電圧未満の場合には、抵抗記憶素子はそのままの状態を維持する。すなわち、高抵抗状態又は低抵抗状態を記憶する記憶素子として機能する。
このように、本実施形態による抵抗記憶素子は、正方向の電圧印加でセット動作及びリセット動作を行うことも可能である。なお、同極性の電圧の印加でセット動作及びリセット動作を行う動作モードを、本願明細書ではユニポーラ動作と呼ぶこととする。
抵抗記憶素子を高抵抗状態から低抵抗状態に変化するセット動作を行う場合、抵抗値の急激な低下によって抵抗記憶素子に流れる電流が急増する。このため、抵抗記憶素子に大電流が流れることによる素子や周辺回路の破壊を防止するために、書き込み回路には選択トランジスタ等を利用した電流制限手段が必要である。
電流制限値は、抵抗記憶素子の電流−電圧特性（スイッチング電流）に応じて定められる。本実施形態による抵抗記憶素子では、電流制限値は、負極性側に対しては数百μＡ〜数ｍＡ程度、正極性側に対しては数十ｍＡ程度であり、正極性側の方が負極性側よりも１桁以上大きいことが特徴である。
例えば図５のバイポーラ動作の場合には、電流制限値を−０．００１Ａ程度に設定することができる。また、例えば図６のユニポーラ動作の場合には、電流制限値を０．０１５Ａ程度に設定することができる。すなわち、抵抗記憶素子をバイポーラ動作することのメリットとして、リセット動作の際のスイッチング電流を約１桁程度低減できることが挙げられる。
図７は、窒化チタン膜１２を堆積する際のスパッタガス中の窒素の添加割合を５％とした試料（実線）と、窒化チタン膜１２を堆積する際のスパッタガスに窒素を添加しなかった試料（点線）とにおけるバイポーラ動作時の電流−電圧特性を示すグラフである。
図７に示すように、窒化チタン膜１２を堆積する際のスパッタガス中の窒素の添加割合を５％とした試料及び窒化チタン膜１２を堆積する際のスパッタガスに窒素を添加しなかった試料（すなわち、窒化チタン膜１２の代わりにチタン膜を形成した試料）の双方において、バイポーラ動作が可能である。
しかしながら、窒素を添加しなかった試料は、スイッチングに要する電流が窒素を添加した試料よりも１桁以上大きくなっている。制限電流値で比較すると、窒素を添加しなかった試料が２０ｍＡであるのに対し、窒素を添加した試料では１ｍＡであった。すなわち、抵抗記憶層１４としての酸化チタン膜の下地材料を窒化チタン膜１２とするメリットとして、スイッチング電流を１桁以上低減できることが挙げられる。
なお、同様の試料についてユニポーラ動作時の電流−電圧特性についても測定したが、窒素を添加していない試料ではスイッチング電流が大きすぎてスイッチング特性を観察することができなかった。
図８及び図９は、窒化チタン膜１２の膜厚を変えて形成した抵抗記憶素子の電流−電圧特性を示すグラフである。図８は窒化チタン膜１２の膜厚を５０ｎｍとした場合であり、図９は窒化チタン膜１２の膜厚を３０ｎｍとした場合である。なお、窒化チタン膜１２の膜厚を５０ｎｍとした図８の試料は、プラチナ膜１０と抵抗記憶層１６との間に僅かに窒化チタン膜１２が残った状態である。また、窒化チタン膜１２の膜厚を３０ｎｍとした図９の試料は、総ての窒化チタン膜１２が酸化され、プラチナ膜１０上に酸化チタン膜よりなる抵抗記憶層１６が形成された状態である。
図８に示すように、窒化チタン膜１２の膜厚を５０ｎｍとした試料は、窒化チタン膜１２の膜厚を２００ｎｍとした前述の試料とほぼ等しい特性を有している。窒化チタン膜１２は、僅かでも残っていればその効果が得られるものと考えられる。
これに対し、窒化チタン膜１２の膜厚を３０ｎｍとした試料は、図９に示すように、正方向に電圧を印加した場合と負方向に電圧を印加した場合とで対称的な単極性の抵抗記憶特性を有しており、図８のような双極性の抵抗記憶特性を有していない。これは、図９の試料では、抵抗記憶層１６に接する下部電極層１４及び上部電極層１８の双方がプラチナ膜により構成されており、対称的な電流−電圧特性を有しているためと考えられる。
すなわち、下部電極層１４として抵抗記憶層１６側に窒化チタン膜１２を残存させるメリットとして、双極性の抵抗記憶特性を得ることができること、ひいてはスイッチング電流を低減できることが挙げられる。
図１０は窒化チタン膜を５５０℃の温度で熱酸化して酸化チタン膜を形成した試料におけるＸ線回折スペクトルを示すグラフである。
図１０に示すように、５５０℃で熱酸化を行った試料では、ルチル相のピークが確認できる。
また、断面ＴＥＭ観察及び電子線回折の結果から、５５０℃の熱酸化により形成した酸化チタン膜は、粒径約１０ｎｍ程度のルチル相の微結晶からなることが判った。
本実施形態による抵抗記憶素子についてスイッチング速度の測定を行ったところ、５ｎｓｅｃ以下の電圧パルスによりセット動作及びリセット動作をすることが確認できた。
同様の材料系における抵抗記憶素子は、例えば非特許文献１に記載されている。非特許文献１には、−２Ｖの２０ｎｓｅｃの電圧パルスによりセット動作が可能であり、＋２．２Ｖの３０ｎｓｅｃの電圧パルスによりリセット動作が可能であることが記載されている。
本実施形態による抵抗記憶素子のスイッチング速度をこれら値と比較すると、セット動作及びリセット動作のいずれについても、スイッチング速度を大幅に減少できることが判る。
本実施形態による抵抗記憶素子においてスイッチング速度を向上できるメカニズムについては明らかではないが、本願発明者等は酸化チタン膜の結晶構造に起因するものであると考えている。
非特許文献１に記載された抵抗記憶素子では、酸化チタン膜は、アナターゼ相のナノサイズ（２〜５ｎｍ）のドットにより構成されている。一方、本実施形態による抵抗記憶素子では、酸化チタン膜は、粒径が１０ｎｍ程度のルチル相の微結晶により構成されている。また、非特許文献１に記載された抵抗記憶素子ではフォーミング処理が不要であるとされており、フォーミング処理が必要な本実施形態による抵抗記憶素子とは電気的な特性が異なっている。
以上のことから、非特許文献１に記載された抵抗記憶素子と本実施形態による抵抗記憶素子とにおける特性上の相違は、酸化チタン膜の結晶構造に起因するものと推察され、スイッチング速度の向上も酸化チタン膜をルチル相の微結晶により構成することに起因しているものと考えられる。
また、高温相であるルチル相は、アナターゼ相と比較して安定である。一方、アナターゼ相は高温で加熱するとルチル相になる。結晶転位の温度は主として不純物によって決まり、純粋なものほど低い温度で転移する。ＲｅＲＡＭのスイッチングには熱を伴うことが指摘されており（例えば非特許文献３を参照）、特にリセット動作の際には大きな電流が流れ、これによって素子は発熱することが予想される。このため、このような発熱によってアナターゼ相はルチル相へと変化し、スイッチングを繰り返すことによって特性が変化する可能性がある。この点、ルチル相は安定であり、発熱によってもその構造が変化する虞はない。
このように、本実施形態によれば、窒化チタン膜を熱酸化することによりルチル相の微結晶よりなる酸化チタン膜を形成し、これを抵抗記憶層とする抵抗記憶素子を構成するので、スイッチング速度が速く且つスイッチング電流の小さい抵抗記憶素子を実現することができる。
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその製造方法について図１１乃至図１４を用いて説明する。
本発明の第２実施形態による不揮発性半導体記憶装置及びその製造方法について図１１乃至図１４を用いて説明する。
図１１は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１２乃至図１４は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１１を用いて説明する。
シリコン基板２０上には、素子領域を画定する素子分離膜２２が形成されている。
素子分離膜２２が形成されたシリコン基板２０上には、紙面垂直方向に延在するワード線を兼ねるゲート電極２４が形成されている。ゲート電極２４の両側の活性領域内には、ソース／ドレイン領域２６，２８が形成されている。これにより、素子領域には、ゲート電極２４とソース／ドレイン領域２６，２８とを有する選択トランジスタが形成されている。なお、図１１に示す不揮発性半導体記憶装置では、一の活性領域内に、ソース／ドレイン領域２６を共用する２つの選択トランジスタが形成されている。
選択トランジスタが形成されたシリコン基板２０上には、層間絶縁膜３０が形成されている。層間絶縁膜３０には、ソース／ドレイン領域２６に接続されたコンタクトプラグ３６と、ソース／ドレイン領域２８に接続されたコンタクトプラグ３８とが埋め込まれている。
層間絶縁膜３０上には、コンタクトプラグ３６を介してソース／ドレイン領域２６（ソース端子）に電気的に接続されたグラウンド線４０と、コンタクトプラグ３８を介してソース／ドレイン領域２８（ドレイン端子）に電気的に接続された中継配線４２とが形成されている。
グラウンド線４０及び中継配線４２が形成された層間絶縁膜３０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４には、中継配線４２に接続されたコンタクトプラグ４８が埋め込まれている。
コンタクトプラグ４８が埋め込まれた層間絶縁膜４４上には、抵抗記憶素子６４が形成されている。抵抗記憶素子４６は、コンタクトプラグ４８、中継配線４２ 及びコンタクトプラグ３８を介してソース／ドレイン領域２８に電気的に接続され、プラチナ膜５０と窒化チタン膜５２との積層膜よりなる下部電極層５８と、 下部電極層５８上に形成された酸化チタン膜よりなる抵抗記憶層６０と、抵抗記憶層６０上に形成されたプラチナ膜よりなる上部電極層６２とを有している。
抵抗記憶素子６４が形成された層間絶縁膜４４上には、層間絶縁膜６６が形成されている。層間絶縁膜６６には、抵抗記憶素子６４の上部電極層６２に接続されたコンタクトプラグ７０が埋め込まれている。
コンタクトプラグ７０が埋め込まれた層間絶縁膜６６上には、コンタクトプラグ７０を介して抵抗記憶素子６４の上部電極層６２に電気的に接続されたビット線７２が形成されている。
こうして、本実施形態による不揮発性半導体記憶装置が構成されている。
次に、本実施形態による不揮発性半導体装置の製造方法について図１２乃至図１４を用いて説明する。
まず、シリコン基板２０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜２２を形成する。
次いで、シリコン基板２０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２４及びソース／ドレイン領域２６，２８を有する選択トランジスタを形成する（図１２（ａ））。
次いで、選択トランジスタが形成されたシリコン基板２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜３０を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜３０に、ソース／ドレイン領域２６，２８に達するコンタクトホール３２，３４を形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール３２，３４内に、ソース／ドレイン領域２６，２８に電気的に接続されたコンタクトプラグ３６，３８を形成する（図１２（ｂ））。
次いで、コンタクトプラグ３６，３８が埋め込まれた層間絶縁膜３０上に、例えばＣＶＤ法により導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ３６を介してソース／ドレイン領域２６に電気的に接続されたグラウンド線４０と、コンタクトプラグ３８を介してソース／ドレイン領域２８に電気的に接続された中継配線４２とを形成する（図１２（ｃ））。
次いで、グラウンド線４０及び中継配線４２が形成された層間絶縁膜３０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜４４を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４４に、中継配線４２に達するコンタクトホール４６を形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール４６内に、中継配線４２、コンタクトプラグ３８を介してソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ４８を形成する（図１３（ａ））。
次いで、コンタクトプラグ４８が埋め込まれた層間絶縁膜４４上に、例えばスパッタ法により、例えば膜厚１００ｎｍのプラチナ膜５０を堆積する。
次いで、プラチナ膜５０上に、例えば反応性スパッタ法により、例えば膜厚１００ｎｍの窒化チタン膜５２を形成する（図１３（ｂ））。この際、スパッタターゲットとしてはチタンを用い、スパッタガスとしては窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを用いる。
次いで、酸素雰囲気中で５００〜６００℃の熱処理を行い、窒化チタン膜５２の表面を酸化する。これにより、窒化チタン膜５２上に、例えば膜厚７０ｎｍの酸化チタン膜５４を形成する（図１３（ｃ））。５００〜６００℃の温度で酸化処理を行うことにより、形成される酸化チタン膜５４は、ルチル相の微結晶となる。
次いで、酸化チタン膜５４上に、例えばスパッタ法により、例えば膜厚５０ｎｍのプラチナ膜５６を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、プラチナ膜５６、酸化チタン膜５４、窒化チタン膜５２及びプラチナ膜５０をパターニングし、プラチナ膜５０と窒化チタン膜５２との積層膜よりなる下部電極層５８と、酸化チタン膜５４よりなる抵抗記憶層６０と、プラチナ膜５６よりなる上部電極層６２とを有する抵抗記憶素子６４を形成する（図１４（ａ））。
次いで、抵抗記憶素子６４が形成された層間絶縁膜４４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜６６を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６６に、抵抗記憶素子６４の上部電極層６２に達するコンタクトホール６８を形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール６８内に、抵抗記憶素子６４の上部電極層６２に接続されたコンタクトプラグ７０を形成する。
次いで、コンタクトプラグ７０が埋め込まれた層間絶縁膜６６上に、導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ７０を介して抵抗記憶素子６４の上部電極層６２に電気的に接続されたビット線７２を形成する（図１４（ｂ））。
この後、必要に応じて更に上層の配線層等を形成し、不揮発性半導体装置を完成する。
このように、本実施形態によれば、スイッチング速度が速くスイッチング電流の小さい第１実施形態による抵抗記憶素子を用いて不揮発性半導体装置を構成するので、書き込み速度が高速で、しかも消費電力の少ない不揮発性半導体記憶装置を構成することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、Ｐｔ／ＴｉＯ２／ＴｉＮ構造の抵抗記憶素子を示したが、Ｐｔ／ＷＯｘ／ＷＮ構造の抵抗記憶素子においても同様の特性を得ることができる。
図１５は、温度を室温、スパッタガスとしての窒素流量を２５ｃｃ、アルゴン流量を５ｃｃとした反応性スパッタにより膜厚２００ｎｍの窒化タングステン（ＷＮ）膜を堆積後、この表面を５００℃１０分間の条件で熱酸化して酸化タングステン（ＷＯｘ）膜よりなる抵抗記憶層を形成し、この抵抗記憶層上にプラチナよりなる上部電極層を形成した試料における電流−電圧特性を示すグラフである。
図１５に示すように、Ｐｔ／ＷＯｘ／ＷＮ構造の抵抗記憶素子においても、図５に示すＰｔ／ＴｉＯ２／ＴｉＮ構造の抵抗記憶素子と同様の抵抗記憶特性を実現することができた。
本願発明者等は具体的な検討を行っていないが、下部電極層として窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化タンタル（ＴａＮ）等の遷移金属窒化物を用いた場合にも、窒化チタンや窒化タングステンの場合と同様の結果が期待できる。
また、上記実施形態では、上部電極層及び下部電極層の下地膜の構成材料としてプラチナを適用したが、プラチナのほか、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）等の他の貴金属材料を適用してもよい。
本発明による抵抗記憶素子及びその製造方法は、抵抗記憶素子のスイッチング速度を向上し、スイッチング電流を低減しうるものである。したがって、本発明の抵抗記憶素子及びその製造方法は、高速且つ低消費電力の不揮発性半導体記憶装置を構成するうえで極めて有用である。
Claims (9)
- 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
窒化チタン膜よりなる第１の電極層と、
前記第１の電極層上に形成され、ルチル相の結晶構造を有する酸化チタン膜よりなる抵抗記憶層と、
前記抵抗記憶層上に形成された第２の電極層と
を有することを特徴とする抵抗記憶素子。 - 請求項１記載の抵抗記憶素子において、
前記第１の電極層は、貴金属材料よりなる金属膜上に形成されている
ことを特徴とする抵抗記憶素子。 - 窒化チタン膜よりなる第１の電極層を形成する工程と、
前記窒化チタン膜の表面を熱酸化し、前記窒化チタン膜上に、ルチル相の結晶構造を有する酸化チタン膜よりなる抵抗記憶層を形成する工程と、
前記抵抗記憶層上に、第２の電極層を形成する工程と
を有することを特徴とする抵抗記憶素子の製造方法。 - 請求項３記載の抵抗記憶素子の製造方法において、
前記抵抗記憶層を形成する工程では、形成する前記酸化チタン膜下に前記窒化チタン膜が残存するように、前記窒化チタン膜を熱酸化する
ことを特徴とする抵抗記憶素子の製造方法。 - 請求項３又は４記載の抵抗記憶素子の製造方法において、
前記窒化チタン膜は、窒素を含むスパッタガスを用いた反応性スパッタにより形成する
ことを特徴とする抵抗記憶素子の製造方法。 - 請求項５記載の抵抗記憶素子の製造方法において、
前記スパッタガスは、５％以上の窒素を含む窒素とアルゴンとの混合ガスである
ことを特徴とする抵抗記憶素子の製造方法。 - 請求項３乃至６のいずれか１項に記載の抵抗記憶素子の製造方法において、
前記抵抗記憶層を形成する工程では、５００〜６００℃の温度で前記窒化チタン膜を熱酸化する
ことを特徴とする抵抗記憶素子の製造方法。 - 請求項３乃至７のいずれか１項に記載の抵抗記憶素子の製造方法において、
前記第１の電極層を形成する工程では、貴金属材料よりなる金属膜上に、前記窒化チタン膜を形成する
ことを特徴とする抵抗記憶素子の製造方法。 - 窒化チタン膜よりなる第１の電極層と、前記第１の電極層上に形成され、ルチル相の結晶構造を有する酸化チタン膜よりなる抵抗記憶層と、前記抵抗記憶層上に 形成された第２の電極層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
前記抵抗記憶素子の前記第１の電極層又は前記第２の電極層に接続された選択トランジスタと
を有することを特徴とする不揮発性半導体記憶装置。
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