JP5471134B2 - 半導体記憶装置及の製造方法 - Google Patents
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Description
本発明は半導体記憶装置及びその製造方法に関し、特に、抵抗変化型の半導体記憶装置及びその製造方法に関する。
半導体記憶装置としては、ＤＲＡＭ（Dynamic Random Access Memory）あるいはＳＲＡＭ（Static Random Access Memory）などの種々の構成の半導体記憶装置が知られている。さらに、不揮発性の半導体記憶装置についても種々の構成のものが知られている。
不揮発性半導体記憶装置の１つである抵抗変化型の半導体記憶装置が非特許文献１に記載されている。また、同様の構成の抵抗変化型の半導体記憶装置について特許文献１にも開示されている。
不揮発性半導体記憶装置の１つである抵抗変化型の半導体記憶装置が非特許文献１に記載されている。また、同様の構成の抵抗変化型の半導体記憶装置について特許文献１にも開示されている。
図１５は、従来例に係る抵抗変化型の半導体記憶装置の模式断面図である。
半導体基板１１０は不図示の素子分離絶縁膜で活性領域が区分されており、不図示の領域においてＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが形成されている。
図面上においては、半導体基板１１０上に第１絶縁膜１１１が形成されており、基板などに接続する領域が開口されており、例えばＷなどからなるプラグ状の第１電極１１２が埋め込まれている。第１電極１１２は上記のＭＯＳトランジスタのソースドレイン領域に接続するように形成されており、下層配線としての機能を有する。
第１電極１１２の上層に抵抗変化型の記憶層１１３が形成されており、記憶層１１３の上層にイオン源層１１４が形成されている。
例えば、イオン源層１１４上に第３絶縁膜１１５が形成されており、イオン源層１１４に達する開口部が形成され、第２電極１１６が埋め込まれている。
半導体基板１１０は不図示の素子分離絶縁膜で活性領域が区分されており、不図示の領域においてＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが形成されている。
図面上においては、半導体基板１１０上に第１絶縁膜１１１が形成されており、基板などに接続する領域が開口されており、例えばＷなどからなるプラグ状の第１電極１１２が埋め込まれている。第１電極１１２は上記のＭＯＳトランジスタのソースドレイン領域に接続するように形成されており、下層配線としての機能を有する。
第１電極１１２の上層に抵抗変化型の記憶層１１３が形成されており、記憶層１１３の上層にイオン源層１１４が形成されている。
例えば、イオン源層１１４上に第３絶縁膜１１５が形成されており、イオン源層１１４に達する開口部が形成され、第２電極１１６が埋め込まれている。
例えば、イオン源層１１４は、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれる。
また、記憶層１１３は、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、あるいはそれらの混合材料からなる。
また、記憶層１１３は、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、あるいはそれらの混合材料からなる。
上記の構造の半導体記憶装置は、例えば、素子分離絶縁膜が形成された半導体基板１１０上に第１絶縁膜１１１を形成する。ＭＯＳトランジスタのソースドレイン領域に接続する部分を開口するように、第１絶縁膜１１１に開口部を形成して第１電極１１２を埋め込んで形成する。
例えば物理蒸着あるいは化学蒸着などにより、第１電極１１２の上層に抵抗変化型の記憶層１１３を形成し、記憶層１１３の上層にイオン源層１１４を形成する。
例えば、イオン源層１１４上に第３絶縁膜１１５を形成し、イオン源層１１４に達する開口部を形成し、開口部内に第２電極１１６を形成する。
例えば物理蒸着あるいは化学蒸着などにより、第１電極１１２の上層に抵抗変化型の記憶層１１３を形成し、記憶層１１３の上層にイオン源層１１４を形成する。
例えば、イオン源層１１４上に第３絶縁膜１１５を形成し、イオン源層１１４に達する開口部を形成し、開口部内に第２電極１１６を形成する。
上記の製造方法においては、Ｗプラグなどからなる第１電極１１２上に薄膜である記憶層１１３を形成する。ここで、Ｗプラグなどの第１電極１１２の表面は平坦でなく、また、周辺絶縁膜との間にも段差が存在する。このため、段差被覆性を確保しつつ記憶層の薄膜化は困難となり、また、素子抵抗およびメモリ特性に関して、素子間のバラツキを生じる原因となる。
一方で、記憶層１１３の膜質を上げるために膜厚を厚くした場合、記録時に必要な電圧が高くなることがわかっており、メモリの低電圧動作が困難になり、チップサイズの増大を招くことになる。
K. Aratani et. al., Proceeding of 2007 IEEE International Electron Devices Meeting p.787 - 786 (2007)
解決しようとする問題点は、抵抗変化型の半導体記憶装置において、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが困難であることである。
本発明の半導体記憶装置は、基板に形成された第１電極と、前記第１電極の上層に形成されたイオン源層と、前記イオン源層の上層に形成された第２電極とを有し、前記第１電極と前記イオン源層の界面において、前記第１電極の表面あるいは前記イオン源層の表面が酸化されて抵抗変化型の記憶層が形成された抵抗変化型のメモリセルがアレイ状に並べられて構成されている。
上記の本発明の半導体記憶装置は、抵抗変化型のメモリセルがアレイ状に並べられて構成されている。
上記のメモリセルは、基板に形成された第１電極と、第１電極の上層に形成されたイオン源層と、イオン源層の上層に形成された第２電極とを有し、第１電極とイオン源層の界面において、第１電極の表面あるいはイオン源層の表面が酸化されて抵抗変化型の記憶層が形成されて構成されている。
上記のメモリセルは、基板に形成された第１電極と、第１電極の上層に形成されたイオン源層と、イオン源層の上層に形成された第２電極とを有し、第１電極とイオン源層の界面において、第１電極の表面あるいはイオン源層の表面が酸化されて抵抗変化型の記憶層が形成されて構成されている。
本発明の半導体記憶装置の製造方法は、抵抗変化型のメモリセルがアレイ状に並べられて構成されている半導体記憶装置の製造方法であり、基板に第１電極を形成する工程と、前記第１電極の上層にイオン源層を形成する工程と、前記イオン源層の上層に第２電極を形成する工程とを有し、基板に第１電極を形成する工程から前記イオン源層の上層に第２電極を形成する工程までの間に、前記第１電極と前記イオン源層の界面において、前記第１電極の表面あるいは前記イオン源層の表面を酸化して抵抗変化型の記憶層を形成する工程を含む。
上記の本発明の半導体記憶装置の製造方法は、抵抗変化型のメモリセルがアレイ状に並べられて構成されている半導体記憶装置の製造方法である。
基板に第１電極を形成し、第１電極の上層にイオン源層を形成し、イオン源層の上層に第２電極を形成する。ここで、基板に第１電極を形成する工程からイオン源層の上層に第２電極を形成する工程までの間に、第１電極とイオン源層の界面において、第１電極の表面あるいはイオン源層の表面を酸化して抵抗変化型の記憶層を形成する工程を含む。
基板に第１電極を形成し、第１電極の上層にイオン源層を形成し、イオン源層の上層に第２電極を形成する。ここで、基板に第１電極を形成する工程からイオン源層の上層に第２電極を形成する工程までの間に、第１電極とイオン源層の界面において、第１電極の表面あるいはイオン源層の表面を酸化して抵抗変化型の記憶層を形成する工程を含む。
本発明の半導体記憶装置によれば、抵抗変化型の半導体記憶装置において、記憶層の薄膜化と素子間のバラツキ抑制を両立させることができる。
本発明の半導体記憶装置の製造方法によれば、抵抗変化型の半導体記憶装置において、記憶層の薄膜化と素子間のバラツキ抑制を両立させることができる半導体記憶装置を製造できる。
以下に、本発明に係る半導体記憶装置及びその製造方法の実施の形態について、図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（第１電極の表面を酸化して記憶層を形成する方法）
２．第２実施形態（第１電極の表面を酸化して記憶層を形成する方法）
３．第３実施形態（イオン源層の表面を酸化して記憶層を形成する方法）
１．第１実施形態（第１電極の表面を酸化して記憶層を形成する方法）
２．第２実施形態（第１電極の表面を酸化して記憶層を形成する方法）
３．第３実施形態（イオン源層の表面を酸化して記憶層を形成する方法）
＜第１実施形態＞
［半導体記憶装置の記憶素子の構成］
本実施形態に係る半導体記憶装置は、抵抗変化型のメモリセルがアレイ状に並べられて構成されている。
以下、各メモリセルを構成する記憶素子について説明する。
［半導体記憶装置の記憶素子の構成］
本実施形態に係る半導体記憶装置は、抵抗変化型のメモリセルがアレイ状に並べられて構成されている。
以下、各メモリセルを構成する記憶素子について説明する。
図１は本実施形態に係る半導体記憶装置の記憶素子の模式断面図である。
例えば、半導体基板１０は不図示の素子分離絶縁膜で活性領域が区分されており、不図示の活性領域においてＭＯＳ（Metal-Oxide-Semiconductor）トランジスタなどの電子素子が形成されている。
図面上においては、例えば、半導体基板１０上に第１絶縁膜１１が形成されており、基板に接続する領域が開口されており、例えばＷプラグなどからなる下層配線１２が埋め込まれている。上記の下層配線１２は、上記のＭＯＳトランジスタのソースドレイン領域に接続するように形成されている。
また、例えば、下層配線１２の上層に酸化シリコンあるいは窒化シリコンなどからなり、５０〜３００ｎｍ程度の膜厚の第２絶縁膜１３が形成されており、下層配線１２に接続する部分を開口するように、第２絶縁膜１３に開口部１３ａが形成されている。
例えば、半導体基板１０は不図示の素子分離絶縁膜で活性領域が区分されており、不図示の活性領域においてＭＯＳ（Metal-Oxide-Semiconductor）トランジスタなどの電子素子が形成されている。
図面上においては、例えば、半導体基板１０上に第１絶縁膜１１が形成されており、基板に接続する領域が開口されており、例えばＷプラグなどからなる下層配線１２が埋め込まれている。上記の下層配線１２は、上記のＭＯＳトランジスタのソースドレイン領域に接続するように形成されている。
また、例えば、下層配線１２の上層に酸化シリコンあるいは窒化シリコンなどからなり、５０〜３００ｎｍ程度の膜厚の第２絶縁膜１３が形成されており、下層配線１２に接続する部分を開口するように、第２絶縁膜１３に開口部１３ａが形成されている。
上記の開口部１３ａ内に第１電極１５が埋め込まれている。
第１電極１５は、例えば、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｈｆ，Ａｌ，Ｍｇ，Ｇｄから選択された導電体からなる。あるいは、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮなどからなる導電層と、Ｈｆ，Ａｌ，Ｍｇ，Ｇｄなどからなる導電層などの積層導電層から構成されていてもよい。
第１電極１５は、例えば、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｈｆ，Ａｌ，Ｍｇ，Ｇｄから選択された導電体からなる。あるいは、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮなどからなる導電層と、Ｈｆ，Ａｌ，Ｍｇ，Ｇｄなどからなる導電層などの積層導電層から構成されていてもよい。
例えば、第１電極１５の表面に抵抗変化型の記憶層１６が形成されている。
上記の記憶層１６は第１電極１５の表面が酸化された膜であり、即ち、第１電極１５を構成する元素の酸化物からなる。例えば、第１電極１５がＴａあるいはＡｌを含む場合、タンタル酸化物あるいはアルミニウム酸化物もしくはそれらの混合材料からなる。
例えば、記憶層１６としては、Ａｌ、Ｍｇあるいは希土類元素を含むことが好ましい。
上記の記憶層１６は第１電極１５の表面が酸化された膜であり、即ち、第１電極１５を構成する元素の酸化物からなる。例えば、第１電極１５がＴａあるいはＡｌを含む場合、タンタル酸化物あるいはアルミニウム酸化物もしくはそれらの混合材料からなる。
例えば、記憶層１６としては、Ａｌ、Ｍｇあるいは希土類元素を含むことが好ましい。
例えば、記憶層１６の上層にイオン源層１７が形成されている。
イオン源層１７は、例えば、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれる。
例えば、イオン源層１７が、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むことが好ましい。また、イオン源層が、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含むことが好ましい。
イオン源層１７は、例えば、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれる。
例えば、イオン源層１７が、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むことが好ましい。また、イオン源層が、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含むことが好ましい。
例えば、イオン源層１７上に第３絶縁膜１８が形成されており、イオン源層１７に達する開口部が形成され、開口部内を埋め込んで第２電極１９が形成されている。
上記の本実施形態に係る半導体記憶装置の記憶素子の記憶層１６は、第１電極１５とイオン源層１７の界面において第１電極１５の表面が酸化されて形成された膜である。
第１電極１５の表面が酸化されて形成された膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
第１電極１５の表面が酸化されて形成された膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
［半導体記憶装置の記憶素子の製造方法］
次に、半導体記憶装置の記憶素子の製造方法について説明する。
例えば、半導体基板１０に不図示の素子分離絶縁膜を形成して活性領域を区分し、不図示の活性領域においてＭＯＳトランジスタなどの電子素子を形成する。
次に、図２（ａ）に示すように半導体基板１０上に第１絶縁膜１１を形成し、第１絶縁膜１１に対して半導体基板１０に達する開口部を形成する。
次に、例えばＲＦスパッタリング法などにより開口部内を埋め込んでＷなどの導電体を堆積させ、開口部の外部の導電体を除去して、Ｗプラグなどからなる下層配線１２を形成する。
上記の下層配線１２は、例えば、上記のＭＯＳトランジスタのソースドレイン領域に接続するように形成する。
次に、半導体記憶装置の記憶素子の製造方法について説明する。
例えば、半導体基板１０に不図示の素子分離絶縁膜を形成して活性領域を区分し、不図示の活性領域においてＭＯＳトランジスタなどの電子素子を形成する。
次に、図２（ａ）に示すように半導体基板１０上に第１絶縁膜１１を形成し、第１絶縁膜１１に対して半導体基板１０に達する開口部を形成する。
次に、例えばＲＦスパッタリング法などにより開口部内を埋め込んでＷなどの導電体を堆積させ、開口部の外部の導電体を除去して、Ｗプラグなどからなる下層配線１２を形成する。
上記の下層配線１２は、例えば、上記のＭＯＳトランジスタのソースドレイン領域に接続するように形成する。
次に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法あるいはスピンコート法などにより、下層配線１２の上層に酸化シリコンあるいは窒化シリコンを５０〜３００ｎｍ程度の膜厚で堆積し、第２絶縁膜１３を形成する。
次に、図２（ｂ）に示すように、例えば第２絶縁膜１３上にスピンコート法などによりフォトレジストを成膜し、あるいはドライフィルムなどを貼り合わせる。次に、フォトリソグラフィ工程により、下層配線１２に接続する部分を開口するようにパターニングして、レジストマスク１４を形成する。
レジストマスクのパターニングには、例えば、ＫｒＦ露光機、ＡｒＦ露光機あるいは液浸ＡｒＦ露光機などを用いることができる。
レジストマスクのパターニングには、例えば、ＫｒＦ露光機、ＡｒＦ露光機あるいは液浸ＡｒＦ露光機などを用いることができる。
次に、図３（ａ）に示すように、例えばレジストマスク１４をマスクとしてドライエッチングなどのエッチング処理を行い、第２絶縁膜１３に対して下層配線１２に達する開口部１３ａを形成する。
上記のドライエッチング処理としては、例えば、ＣｘＦｙ（ｘ＝１〜６，ｙ＝１〜８）、Ｏ２もしくは希ガスをエッチングガスとして使用する。また、エッチング装置しては、例えばマグネトロン方式のエッチング装置を使用する。
上記のドライエッチング処理としては、例えば、ＣｘＦｙ（ｘ＝１〜６，ｙ＝１〜８）、Ｏ２もしくは希ガスをエッチングガスとして使用する。また、エッチング装置しては、例えばマグネトロン方式のエッチング装置を使用する。
次に、図３（ｂ）に示すように、例えば、酸素プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク１４及びエッチング処理の際に生じた残留付着物を完全に除去する。
次に、図４（ａ）に示すように、例えばＲＦスパッタリング法などにより、開口部１３ａ内に導電体を埋め込んで堆積させ、第１電極１５を形成する。
第１電極１５は、例えば、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｈｆ，Ａｌ，Ｍｇ，Ｇｄから選択された導電体から形成する。あるいは、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮなどからなる導電層と、Ｈｆ，Ａｌ，Ｍｇ，Ｇｄなどからなる導電層などの積層導電層から形成してもよい。
第１電極１５は、例えば、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｈｆ，Ａｌ，Ｍｇ，Ｇｄから選択された導電体から形成する。あるいは、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮなどからなる導電層と、Ｈｆ，Ａｌ，Ｍｇ，Ｇｄなどからなる導電層などの積層導電層から形成してもよい。
次に、図４（ｂ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法などにより、開口部１３ａの外部の第１電極１５を構成する導電体を除去し、開口部１３ａに埋め込まれたプラグ形状の第１電極１５とする。
次に、図５（ａ）に示すように、例えば第１電極１５の表面を酸化して、第１電極１５の表面に抵抗変化型の記憶層１６を形成する。酸化の方法としては、熱酸化、プラズマ酸化、自然酸化など、いずれであっても構わない。
例えば、熱酸化の場合は、酸素を含有する雰囲気下において、ウェハ加熱温度を１００〜３５０℃の範囲でアニール処理して行う。このアニール処理は、ファーネスアニールおよびＲＴＡ（Rapid Thermal Annealing）処理のいずれであっても構わない。
上記の酸化処理により、電極材として単一の金属を用いた場合はその酸化膜が、二種類以上の金属を用いた場合は、より酸化されやすい金属の酸化物が、第１電極１５の表面に形成される。
例えば、Ｍｇ，Ａｌ，Ｔｉなどは、相対的にＣｉ，Ｎｉ，Ｆｅなどより酸化されやすい元素であり、第１電極１５がＭｇ，ＡｌあるいはＴｉを含む場合には、第１電極１５の表面に酸化マグネシウム、酸化アルミニウムあるいは酸化チタンが形成される。
また、第１電極１５に含まれる元素によっては、複数の金属元素を含む酸化物として形成される場合もある。
例えば、記憶層１６としては、Ａｌ、Ｍｇあるいは希土類元素を含む膜を形成することが好ましい。
例えば、熱酸化の場合は、酸素を含有する雰囲気下において、ウェハ加熱温度を１００〜３５０℃の範囲でアニール処理して行う。このアニール処理は、ファーネスアニールおよびＲＴＡ（Rapid Thermal Annealing）処理のいずれであっても構わない。
上記の酸化処理により、電極材として単一の金属を用いた場合はその酸化膜が、二種類以上の金属を用いた場合は、より酸化されやすい金属の酸化物が、第１電極１５の表面に形成される。
例えば、Ｍｇ，Ａｌ，Ｔｉなどは、相対的にＣｉ，Ｎｉ，Ｆｅなどより酸化されやすい元素であり、第１電極１５がＭｇ，ＡｌあるいはＴｉを含む場合には、第１電極１５の表面に酸化マグネシウム、酸化アルミニウムあるいは酸化チタンが形成される。
また、第１電極１５に含まれる元素によっては、複数の金属元素を含む酸化物として形成される場合もある。
例えば、記憶層１６としては、Ａｌ、Ｍｇあるいは希土類元素を含む膜を形成することが好ましい。
次に、図５（ｂ）に示すように、例えばＲＦスパッタリング法により、表面に記憶層１６が形成された第１電極１５の上層に１０〜１００ｎｍ程度の膜厚で、イオン源層１７を形成する。
例えば、イオン源層１７として、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むことが好ましい。また、イオン源層が、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含む膜を形成することが好ましい。
次に、例えば、イオン源層１７上に第３絶縁膜１８を形成し、イオン源層１７に達する開口部を形成し、開口部内を埋め込んで第２電極１９を形成する。
以上のようにして、図１に示す構成の半導体記憶装置の記憶素子を製造することができる。
例えば、イオン源層１７として、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むことが好ましい。また、イオン源層が、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含む膜を形成することが好ましい。
次に、例えば、イオン源層１７上に第３絶縁膜１８を形成し、イオン源層１７に達する開口部を形成し、開口部内を埋め込んで第２電極１９を形成する。
以上のようにして、図１に示す構成の半導体記憶装置の記憶素子を製造することができる。
上記の本実施形態に係る半導体記憶装置の製造方法によれば、記憶素子の記憶層１６を第１電極１５とイオン源層１７の界面において第１電極１５の表面を酸化して形成する。
第１電極１５の表面を酸化して形成した膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の製造方法による記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
第１電極１５の表面を酸化して形成した膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の製造方法による記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
［半導体記憶装置の全体の構成］
図６は、本実施形態に係る半導体記憶装置の全体構成例を示す概略的な図である。
図６（ａ）に示す半導体記憶装置は、例えば、制御部ＣＴ、行デコード部ＲＤ、データ入出力部ＩＯ、ビット線制御部ＢＣ、メモリセルアレイＭＡを有する。また、メモリセルアレイＭＡは、アレイ状に並べられた複数個のメモリセルＭＣを含む。
図６は、本実施形態に係る半導体記憶装置の全体構成例を示す概略的な図である。
図６（ａ）に示す半導体記憶装置は、例えば、制御部ＣＴ、行デコード部ＲＤ、データ入出力部ＩＯ、ビット線制御部ＢＣ、メモリセルアレイＭＡを有する。また、メモリセルアレイＭＡは、アレイ状に並べられた複数個のメモリセルＭＣを含む。
制御部ＣＴは、例えば、選択されるデータの読み出しまたは書き込み動作のための種々の制御信号を行デコード部ＲＤ、データ入出力部ＩＯおよびビット線制御部ＢＣに出力し、メモリセルアレイＭＡに対するデータの書き込みまたは読み出し動作を制御する。
行デコード部ＲＤは、データの読み出し時または書き込み時に、制御部ＣＴからの制御信号に応じてアドレスデータをデコードし、メモリセルアレイＭＡの各メモリセルＭＣに接続されるワード線のうちの何れか１本を選択して活性化する。
データ入出力部ＩＯは、データの読み出し時または書き込み時に、制御部ＣＴからの制御信号に応じてアドレスデータをデコードし、各メモリセルＭＣに接続されるビット線から１つのブロックを選択する。
データの読み出し時には、各ビット線に出力されるメモリセルからの信号を内部の差動増幅回路によって増幅し、選択されたビット線対に接続されるメモリセルからの当該増幅信号をデータラインに出力する。
また、データの書き込み時には、データラインからの信号を内部の書き込み用増幅回路によって増幅し、選択されたビット線に接続されるメモリセルへ当該増幅信号を出力する。
データの読み出し時には、各ビット線に出力されるメモリセルからの信号を内部の差動増幅回路によって増幅し、選択されたビット線対に接続されるメモリセルからの当該増幅信号をデータラインに出力する。
また、データの書き込み時には、データラインからの信号を内部の書き込み用増幅回路によって増幅し、選択されたビット線に接続されるメモリセルへ当該増幅信号を出力する。
ビット線制御部ＢＣは、制御部ＣＴからの制御信号に応じて、ビット線電圧を制御する。
メモリセルアレイＭＡは、アレイ状に配列された複数個のメモリセルＭＣを有している。
このマトリクスの各行に含まれるメモリセルには、各行に対応するワード線が接続され、マトリクスの各列に含まれるメモリセルには、各列に対応するビット線が接続されている。
このマトリクスの各行に含まれるメモリセルには、各行に対応するワード線が接続され、マトリクスの各列に含まれるメモリセルには、各列に対応するビット線が接続されている。
図６（ｂ）は上記の各メモリセルの等価回路図である。
ワード線Ｗにゲートが接続されたトランジスタＴｒの一方のソースドレインに抵抗変化型の記憶素子ＲＭが接続されている。例えば、トランジスタは半導体基板に形成されたＭＯＳトランジスタなどで構成され、記憶素子ＲＭは上述の構成となっている。
トランジスタの他方のソースドレインがビット線Ｂに接続され、記憶素子ＲＭに信号線Ｓが接続されている。
ワード線Ｗにゲートが接続されたトランジスタＴｒの一方のソースドレインに抵抗変化型の記憶素子ＲＭが接続されている。例えば、トランジスタは半導体基板に形成されたＭＯＳトランジスタなどで構成され、記憶素子ＲＭは上述の構成となっている。
トランジスタの他方のソースドレインがビット線Ｂに接続され、記憶素子ＲＭに信号線Ｓが接続されている。
上述した構成を有する半導体記憶装置は、特許文献１の記載と同様に動作させることができる。
第２電極及び第１電極への電圧印加によって記憶層内に１種類以上の金属元素を含む電流パスが形成される、あるいは記憶層内に多数の欠陥が形成されることにより、抵抗値が低下する。この抵抗値の変化により、各メモリセルに「０」「１」などの情報に対応する抵抗値を保持させて情報を記憶させるものである。
第２電極及び第１電極への電圧印加によって記憶層内に１種類以上の金属元素を含む電流パスが形成される、あるいは記憶層内に多数の欠陥が形成されることにより、抵抗値が低下する。この抵抗値の変化により、各メモリセルに「０」「１」などの情報に対応する抵抗値を保持させて情報を記憶させるものである。
例えば、Ｃｕ，Ａｇ，Ｚｎなどを含むイオン源層自身、或いはイオン源層に接する電極側に正電位を印加して記憶素子に電圧をかけると、イオン源層に含まれるＣｕ，Ａｇ，Ｚｎ（イオン源元素）などがイオン化して記憶層内に拡散する。このとき、他方の電極側の部分で電子と結合して析出することにより、あるいは、記憶層中に留まり絶縁膜の不純物準位を形成することによって、記憶層の抵抗値が低くなり、これにより情報の記録を行うことが可能になる。
また、この状態から、Ｃｕ，Ａｇ，Ｚｎなどを含むイオン源層あるいはイオン源層に接する一方の電極側に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕ，Ａｇ，Ｚｎなどが再びイオン化する。これにより、一方の電極側に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
また、イオン源層に、Ｔｅ，Ｓ，Ｓｅから選ばれる、いずれかの元素（カルコゲナイド元素）が含まれていることにより、Ｃｕ，Ａｇ，Ｚｎのイオン化が促進される。
そして、記憶層が、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、あるいはそれらの混合材料からなり、これらの酸化物の融点が高いため、温度上昇に対する記憶層の微細構造の安定化が可能となる。
これにより、記憶層の耐熱性を向上することができるため、記憶素子の高温プロセス下での製造歩留まりを向上させることができる。また記録・消去等記憶素子の動作時の局所的な温度上昇に対する安定性を改善して、例えば繰返し書き換え可能回数を増やすことができ、さらには高温環境下等での長期データ保存時においても、安定して高抵抗状態を維持することができる。
また、上述の酸化物から成る記憶層は、膜厚を薄くしても充分な絶縁耐圧を有するため、高抵抗状態を容易に実現することができ、かつピンホール等の欠陥を少なくすることができるため、情報の記録を安定して行うことができる。
上述の本発明の記憶素子及び記憶装置において、イオン源層がＣｕＴｅを含んで成る構成とすることも可能である。
このような構成としたときには、Ｔｅが他のカルコゲン元素と比較して導電性が高く、またＣｕも導電性が高いため、イオン源層の抵抗値が低くなり、記憶層との抵抗値の差が大きくなる。このため、情報の記録・消去による記憶素子の抵抗変化は、主として抵抗値の高い記憶層の抵抗変化によることになる。
これにより、仮にＣｕＴｅが含むイオン源層が温度上昇により抵抗値が変化した場合においても、記憶素子の抵抗値の変化にほとんど影響を及ぼすことがなくなることから、メモリ動作に大きな影響を与えない。
従って、製造時や使用時、高温環境下の保存時において、記憶素子の特性が劣化することをさらに抑制することができる。
このような構成としたときには、Ｔｅが他のカルコゲン元素と比較して導電性が高く、またＣｕも導電性が高いため、イオン源層の抵抗値が低くなり、記憶層との抵抗値の差が大きくなる。このため、情報の記録・消去による記憶素子の抵抗変化は、主として抵抗値の高い記憶層の抵抗変化によることになる。
これにより、仮にＣｕＴｅが含むイオン源層が温度上昇により抵抗値が変化した場合においても、記憶素子の抵抗値の変化にほとんど影響を及ぼすことがなくなることから、メモリ動作に大きな影響を与えない。
従って、製造時や使用時、高温環境下の保存時において、記憶素子の特性が劣化することをさらに抑制することができる。
本実施形態では、電極と記憶層とが連続的に接続された構造を有した抵抗変化型半導体記憶装置であり、その製法として、記憶層を、電極に含まれる金属の一つを酸化することで形成する。
酸化の方法としては、例えば、第１電極として単一もしくは複数の金属元素を含む材料を使用し、その後、表面酸化を行うことで、記憶層と第１電極をシームレスに連続的に形成する。この場合、記憶層は、第１電極に含まれる元素から自己形成的に形成されるため、第１電極の表面ラフネスおよび周辺絶縁膜との段差に拘らず、均一な薄膜とすることが可能である。
酸化の方法としては、例えば、第１電極として単一もしくは複数の金属元素を含む材料を使用し、その後、表面酸化を行うことで、記憶層と第１電極をシームレスに連続的に形成する。この場合、記憶層は、第１電極に含まれる元素から自己形成的に形成されるため、第１電極の表面ラフネスおよび周辺絶縁膜との段差に拘らず、均一な薄膜とすることが可能である。
＜第２実施形態＞
［半導体記憶装置の記憶素子の構成］
本実施形態に係る半導体記憶装置は、第１実施形態と同様に、抵抗変化型のメモリセルがアレイ状に並べられて構成されている。
図７は本実施形態に係る半導体記憶装置の記憶素子の模式断面図である。
第２絶縁膜１３の開口部１３ａ内において、内壁を被覆するように第１電極１５が形成されており、その内側の領域における開口部１３ａ内に酸化シリコンまたは窒化シリコンなどからなる埋め込み絶縁膜２０が形成されている。これを除き、実質的に第１実施形態と同様の構成である。
第１実施形態と同様に、第１電極１５の表面に抵抗変化型の記憶層１６が形成されている。記憶層１６は第１電極１５の表面が酸化された膜であり、即ち、第１電極１５を構成する元素の酸化物からなる。
［半導体記憶装置の記憶素子の構成］
本実施形態に係る半導体記憶装置は、第１実施形態と同様に、抵抗変化型のメモリセルがアレイ状に並べられて構成されている。
図７は本実施形態に係る半導体記憶装置の記憶素子の模式断面図である。
第２絶縁膜１３の開口部１３ａ内において、内壁を被覆するように第１電極１５が形成されており、その内側の領域における開口部１３ａ内に酸化シリコンまたは窒化シリコンなどからなる埋め込み絶縁膜２０が形成されている。これを除き、実質的に第１実施形態と同様の構成である。
第１実施形態と同様に、第１電極１５の表面に抵抗変化型の記憶層１６が形成されている。記憶層１６は第１電極１５の表面が酸化された膜であり、即ち、第１電極１５を構成する元素の酸化物からなる。
上記の本実施形態に係る半導体記憶装置の記憶素子の記憶層１６は、第１電極１５とイオン源層１７の界面において第１電極１５の表面が酸化されて形成された膜である。
第１電極１５の表面が酸化されて形成された膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
第１電極１５の表面が酸化されて形成された膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
［半導体記憶装置の記憶素子の製造方法］
次に、半導体記憶装置の記憶素子の製造方法について説明する。
第１実施形態の図３（ｂ）に示す工程までは、第１実施形態と同様に行う。
次に、図８（ａ）に示すように、例えばＲＦスパッタリング法などにより、開口部１３ａの内壁を被覆し、開口部１３ａを埋め込まない膜厚で堆積させ、第１電極１５を形成する。
第１電極１５は、例えば、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｈｆ，Ａｌ，Ｍｇ，Ｇｄから選択された導電体から形成する。あるいは、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮなどからなる導電層と、Ｈｆ，Ａｌ，Ｍｇ，Ｇｄなどからなる導電層などの積層導電層から形成してもよい。
次に、半導体記憶装置の記憶素子の製造方法について説明する。
第１実施形態の図３（ｂ）に示す工程までは、第１実施形態と同様に行う。
次に、図８（ａ）に示すように、例えばＲＦスパッタリング法などにより、開口部１３ａの内壁を被覆し、開口部１３ａを埋め込まない膜厚で堆積させ、第１電極１５を形成する。
第１電極１５は、例えば、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｈｆ，Ａｌ，Ｍｇ，Ｇｄから選択された導電体から形成する。あるいは、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮなどからなる導電層と、Ｈｆ，Ａｌ，Ｍｇ，Ｇｄなどからなる導電層などの積層導電層から形成してもよい。
次に、図８（ｂ）に示すように、例えばＣＶＤ法により第１電極１５の上層に開口部１３ａ内を埋め込んで酸化シリコンあるいは窒化シリコンを堆積させ、埋め込み絶縁膜２０を形成する。
次に、図９（ａ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法などにより、開口部１３ａの外部の第１電極１５を構成する導電体及び埋め込み絶縁膜２０を除去し、開口部１３ａに埋め込まれた形状の第１電極１５とする。開口部１３ａの縁部に沿ってリング状に第１電極１５の表面が露出した状態となる。
次に、第１実施形態と同様に、図９（ｂ）に示すように、例えば第１電極１５の表面を酸化して、第１電極１５の表面に抵抗変化型の記憶層１６を形成する。酸化の方法としては、熱酸化、プラズマ酸化、自然酸化など、いずれであっても構わない。
以降の工程は第１実施形態と同様に行うことで、図７に示す構成の半導体記憶装置の記憶素子を製造することができる。
以降の工程は第１実施形態と同様に行うことで、図７に示す構成の半導体記憶装置の記憶素子を製造することができる。
上記の本実施形態に係る半導体記憶装置の製造方法によれば、記憶素子の記憶層１６を第１電極１５とイオン源層１７の界面において第１電極１５の表面を酸化して形成する。
第１電極１５の表面を酸化して形成した膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の製造方法による記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
第１電極１５の表面を酸化して形成した膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の製造方法による記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
＜第３実施形態＞
［半導体記憶装置の記憶素子の構成］
本実施形態に係る半導体記憶装置は、第１実施形態と同様に、抵抗変化型のメモリセルがアレイ状に並べられて構成されている。
図１０は本実施形態に係る半導体記憶装置の記憶素子の模式断面図である。
実質的に第１実施形態と同様の構成であるが、記憶層１６は、第１電極１５とイオン源層１７の界面においてイオン源層１７の表面が酸化されて形成された膜であることが異なる。
［半導体記憶装置の記憶素子の構成］
本実施形態に係る半導体記憶装置は、第１実施形態と同様に、抵抗変化型のメモリセルがアレイ状に並べられて構成されている。
図１０は本実施形態に係る半導体記憶装置の記憶素子の模式断面図である。
実質的に第１実施形態と同様の構成であるが、記憶層１６は、第１電極１５とイオン源層１７の界面においてイオン源層１７の表面が酸化されて形成された膜であることが異なる。
上記の本実施形態に係る半導体記憶装置の記憶素子の記憶層１６は、第１電極１５とイオン源層１７の界面においてイオン源層１７の表面が酸化されて形成された膜である。
イオン源層１７の表面が酸化されて形成された膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
イオン源層１７の表面が酸化されて形成された膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
［半導体記憶装置の記憶素子の製造方法］
次に、半導体記憶装置の記憶素子の製造方法について説明する。
図１１（ａ）に示すように、第１実施形態の図３（ｂ）に示す工程までは、第１実施形態と同様に行う。
次に、図１１（ｂ）に示すように、例えばＲＦスパッタリング法などにより、開口部１３ａ内に導電体を埋め込んで堆積させて第１電極１５を形成し、例えばＣＭＰ法などにより、開口部１３ａの外部の第１電極１５を構成する導電体を除去する。これにより、開口部１３ａに埋め込まれたプラグ形状の第１電極１５とする。
第１電極１５は、例えば、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｈｆ，Ａｌ，Ｍｇ，Ｇｄから選択された導電体からなる。あるいは、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮなどからなる導電層と、Ｈｆ，Ａｌ，Ｍｇ，Ｇｄなどからなる導電層などの積層導電層から構成されていてもよい。
次に、半導体記憶装置の記憶素子の製造方法について説明する。
図１１（ａ）に示すように、第１実施形態の図３（ｂ）に示す工程までは、第１実施形態と同様に行う。
次に、図１１（ｂ）に示すように、例えばＲＦスパッタリング法などにより、開口部１３ａ内に導電体を埋め込んで堆積させて第１電極１５を形成し、例えばＣＭＰ法などにより、開口部１３ａの外部の第１電極１５を構成する導電体を除去する。これにより、開口部１３ａに埋め込まれたプラグ形状の第１電極１５とする。
第１電極１５は、例えば、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮ，Ｈｆ，Ａｌ，Ｍｇ，Ｇｄから選択された導電体からなる。あるいは、Ｎｉ，Ｆｅ，Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＷＮなどからなる導電層と、Ｈｆ，Ａｌ，Ｍｇ，Ｇｄなどからなる導電層などの積層導電層から構成されていてもよい。
次に、第１電極の表面に自然酸化膜が形成されている場合には、必要に応じてＡｒ雰囲気中でＲＦスパッタリング（逆スパッタリング）を行い、除去する。
次に、図１２（ａ）に示すように、例えば第１電極１５の表面を酸化して、第１電極１５の表面に酸化物層２１を形成する。酸化物層２１の膜厚は、例えば１〜１０ｎｍ程度である。
酸化の方法としては、熱酸化、プラズマ酸化、自然酸化など、いずれであっても構わない。例えば、熱酸化の場合は、酸素を含有する雰囲気下において、ウェハ加熱温度を１００〜３５０℃の範囲でアニール処理して行う。このアニール処理は、ファーネスアニールおよびＲＴＡ処理のいずれであっても構わない。
次に、図１２（ａ）に示すように、例えば第１電極１５の表面を酸化して、第１電極１５の表面に酸化物層２１を形成する。酸化物層２１の膜厚は、例えば１〜１０ｎｍ程度である。
酸化の方法としては、熱酸化、プラズマ酸化、自然酸化など、いずれであっても構わない。例えば、熱酸化の場合は、酸素を含有する雰囲気下において、ウェハ加熱温度を１００〜３５０℃の範囲でアニール処理して行う。このアニール処理は、ファーネスアニールおよびＲＴＡ処理のいずれであっても構わない。
次に、図１２（ｂ）に示すように、例えばＲＦスパッタリング法により、表面に酸化物層２１が形成された第１電極１５の上層に１０〜１００ｎｍ程度の膜厚で、イオン源層１７を形成する。
例えば、イオン源層１７として、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むことが好ましい。また、イオン源層が、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含む膜を形成することが好ましい。
例えば、イオン源層１７として、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むことが好ましい。また、イオン源層が、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含む膜を形成することが好ましい。
ここで、本実施形態においては、イオン源層１７には、第１電極１５よりも酸化されやすい元素を含有させることが必要である。
第１電極１５がＷあるいはＷＮなどからなる場合、イオン源層１７を酸化されやすいＭｇあるいはＡｌなどを含む材料で形成する。
例えば、イオン源層１７として、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むことが好ましく、また、イオン源層が、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含む膜を形成することが好ましい。具体的には、イオン源層１７としてＣｕＺｒＴｅ−Ａｌを好ましく用いることができる。
第１電極１５がＷあるいはＷＮなどからなる場合、イオン源層１７を酸化されやすいＭｇあるいはＡｌなどを含む材料で形成する。
例えば、イオン源層１７として、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むことが好ましく、また、イオン源層が、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含む膜を形成することが好ましい。具体的には、イオン源層１７としてＣｕＺｒＴｅ−Ａｌを好ましく用いることができる。
次に、図１３（ａ）に示すように、例えば、イオン源層１７上に第３絶縁膜１８を形成し、イオン源層１７に達する開口部を形成し、開口部内を埋め込んで第２電極１９を形成する。
次に、図１３（ｂ）に示すように、アニール処理を行うことにより、第１電極１５上の酸化物層２１から酸素をイオン源層１７の表面へ移動させ、イオン源層１７に含まれる金属材料、例えばＡｌあるいはＭｇと反応させる。これにより、酸化アルミニウムあるいは参加マグネシウムを主成分とする記憶層１６を形成する。
アニール処理は、減圧もしくはＮ２雰囲気において、２００〜４５０℃の範囲で行い、ファーネスアニールおよびＲＴＡ処理のいずれであっても構わない。
以上のようにして、図１０に示す構成の半導体記憶装置の記憶素子を製造することができる。
アニール処理は、減圧もしくはＮ２雰囲気において、２００〜４５０℃の範囲で行い、ファーネスアニールおよびＲＴＡ処理のいずれであっても構わない。
以上のようにして、図１０に示す構成の半導体記憶装置の記憶素子を製造することができる。
上記の本実施形態に係る半導体記憶装置の製造方法によれば、記憶素子の記憶層１６を第１電極１５とイオン源層１７の界面においてイオン源層１７の表面を酸化して形成する。
イオン源層１７の表面を酸化して形成した膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の製造方法による記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
イオン源層１７の表面を酸化して形成した膜であるので、記憶層１６の高い段差被覆性と均一な膜厚を確保しながら、記憶層１６の薄膜化を実現できる。
このようにして、本実施形態の半導体記憶装置の製造方法による記憶素子は、記憶層の薄膜化と素子間のバラツキ抑制を両立させることが可能である。
＜実施例１＞
第３実施形態に従って、以下のように記憶素子を作成した。
シリコンからなる半導体基板１０に第１絶縁膜１１及び下層配線１２を形成し、さらに酸化シリコンから成る第２絶縁膜１３を堆積し、第１絶縁膜直径０．３μｍの円形パターンの開口部１３ａを形成した。開口部にＷを埋め込んで厚さ２０ｎｍの第１電極１５を形成した。
次に、第２絶縁膜１３および第１電極１５に対してプラズマ酸化処理を実施し、第１電極１５の表面に酸化物層２１を形成した。条件は、Ｏ２圧力１Ｐａとし、電力を１５０Ｗとした。
次に、表面に酸化物層２１が形成された第１電極１５上にイオン源層１７として、Ｃｕ１０Ｔｅ４０Ａｌ４０Ｚｒ１０を２０ｎｍの膜厚で形成した。
さらに第３絶縁膜１８を形成し、第２電極１９としてＷ膜を２００ｎｍの膜厚で形成した。
その後、第１電極１５上に堆積したイオン源層１７および第２電極１９の各層をパターニングし、５ｘ１０−４Ｐａ以下の真空中で熱処理を施し、酸化物層２１から酸素をイオン源層１７の表面へ移動させ、図１０に示した構造で高抵抗の記憶層１６を形成した。
第３実施形態に従って、以下のように記憶素子を作成した。
シリコンからなる半導体基板１０に第１絶縁膜１１及び下層配線１２を形成し、さらに酸化シリコンから成る第２絶縁膜１３を堆積し、第１絶縁膜直径０．３μｍの円形パターンの開口部１３ａを形成した。開口部にＷを埋め込んで厚さ２０ｎｍの第１電極１５を形成した。
次に、第２絶縁膜１３および第１電極１５に対してプラズマ酸化処理を実施し、第１電極１５の表面に酸化物層２１を形成した。条件は、Ｏ２圧力１Ｐａとし、電力を１５０Ｗとした。
次に、表面に酸化物層２１が形成された第１電極１５上にイオン源層１７として、Ｃｕ１０Ｔｅ４０Ａｌ４０Ｚｒ１０を２０ｎｍの膜厚で形成した。
さらに第３絶縁膜１８を形成し、第２電極１９としてＷ膜を２００ｎｍの膜厚で形成した。
その後、第１電極１５上に堆積したイオン源層１７および第２電極１９の各層をパターニングし、５ｘ１０−４Ｐａ以下の真空中で熱処理を施し、酸化物層２１から酸素をイオン源層１７の表面へ移動させ、図１０に示した構造で高抵抗の記憶層１６を形成した。
上述の製造方法において、プラズマ酸化時間を１２０秒あるいは６００秒とした。また、イオン源層１７の組成をＣｕ１０Ｔｅ４０Ａｌ４０Ｚｒ１０とした。その他の条件を揃えた半導体記憶装置を作製した。これらについて、温度保持時間２時間として、２００℃、３００℃、４００℃の３条件の熱処理後の半導体記憶装置の抵抗値を測定した。結果を図１４に示す。図中ａはプラズマ処理時間１２０秒、ｂはプラズマ処理時間６００秒の場合である。抵抗値は２０００個の素子を測定したうちの中央値で示す。
この図からわかるように、熱処理温度が上昇するにしたがって、抵抗値が上昇している。これは、熱処理温度が上昇することにより、酸素とイオン源層中のＡｌが反応して酸化アルミニウムの層を形成しているためである。以上の結果から、Ａｌをイオン源層に含有させることにより、高抵抗の記憶層１６が形成されていると推測される。
図１４に示されるように、プラズマ処理時間が１２０秒と６００秒どちらの場合でも熱処理温度に応じて抵抗値が上昇している。また、酸化時間の長短により、抵抗値が異なっていることもわかる。
これは、熱処理条件及び酸化時間により、形成される高抵抗の記憶層の厚さが変化していることを表すものである。
これは、熱処理条件及び酸化時間により、形成される高抵抗の記憶層の厚さが変化していることを表すものである。
本発明により、以下に示す効果を享受できる。
・素子抵抗を始めとする半導体記憶装置の電気特性の素子間バラツキを抑制できる。
・書き込み電圧、読み出し電圧、繰り返し耐性等のメモリ特性の素子間バラツキを抑制できる。
・記憶層の均質化による、繰り返し耐性を改善できる。
・記憶層の薄膜化による、動作電圧を低圧化し、消費電力を低減できる。
・記憶層形成の工程簡略化による、製造コストの低下を達成できる。
・素子抵抗を始めとする半導体記憶装置の電気特性の素子間バラツキを抑制できる。
・書き込み電圧、読み出し電圧、繰り返し耐性等のメモリ特性の素子間バラツキを抑制できる。
・記憶層の均質化による、繰り返し耐性を改善できる。
・記憶層の薄膜化による、動作電圧を低圧化し、消費電力を低減できる。
・記憶層形成の工程簡略化による、製造コストの低下を達成できる。
本発明は上記の説明に限定されない。
例えば、上記の実施形態では、記憶層の構成元素として、Ａｌを代表例として取り上げたが、Ｍｇや希土類元素を含んだイオン源層を用いてもよい。
また、上記の実施形態では、イオン源層と第２電極とをそれぞれ異なる材料により別々に形成したが、電極にイオン源となる元素（Ｃｕ，ＡｇおよびＺｎ）を含有させて、電極層とイオン源層を兼用させてもよい。
また、金属元素の酸化ポテンシャルによるイオン源層からの酸素の移動を扱ったが、酸化以外を駆動力とする元素の移動を利用することで、本発明の示す構造を形成することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、上記の実施形態では、記憶層の構成元素として、Ａｌを代表例として取り上げたが、Ｍｇや希土類元素を含んだイオン源層を用いてもよい。
また、上記の実施形態では、イオン源層と第２電極とをそれぞれ異なる材料により別々に形成したが、電極にイオン源となる元素（Ｃｕ，ＡｇおよびＺｎ）を含有させて、電極層とイオン源層を兼用させてもよい。
また、金属元素の酸化ポテンシャルによるイオン源層からの酸素の移動を扱ったが、酸化以外を駆動力とする元素の移動を利用することで、本発明の示す構造を形成することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１０…半導体基板、１１…第１絶縁膜、１２…下層配線、１３…第２絶縁膜、１３ａ…開口部、１４…レジストマスク、１５…第１電極、１６…記憶層、１７…イオン源層、１８…第３絶縁膜、１９…第２電極、２０…埋め込み絶縁膜、２１…酸化物層
Claims (5)
- 基板に第１電極を形成する工程と、
前記第１電極の上層にイオン源層を形成する工程と、
前記イオン源層の上層に第２電極を形成する工程と
を有し、
基板に第１電極を形成する工程から前記イオン源層の上層に第２電極を形成する工程までの間に、前記第１電極と前記イオン源層の界面において、前記第１電極の表面あるいは前記イオン源層の表面を酸化して抵抗変化型の記憶層を形成する工程を含む
抵抗変化型のメモリセルがアレイ状に並べられて構成されている半導体記憶装置の製造方法。 - 前記記憶層を形成する工程において、前記第１電極の表面を酸化し、前記第１電極に含まれる金属の酸化物により前記記憶層を形成する
請求項１に記載の半導体記憶装置の製造方法。 - 前記記憶層を形成する工程において、Ａｌ、Ｍｇあるいは希土類元素を含む記憶層を形成する
請求項１または２に記載の半導体記憶装置の製造方法。 - 前記イオン源層を形成する工程において、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素を含むイオン源層を形成する
請求項１〜３のいずれかに記載の半導体記憶装置の製造方法。 - 前記イオン源層を形成する工程において、Ｃｕ，ＡｇおよびＺｎのうちの少なくとも一種類を含むイオン源層を形成する
請求項１〜４のいずれいかに記載の半導体記憶装置の製造方法。
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