JP2021527948A - メモリセルのための電極の製造 - Google Patents

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Abstract

メモリセルの製造のための方法、システム、およびデバイスが説明される。電極層は、形成された後、初期厚さ変動を有することがある。電極層は、メモリセルの追加の層を形成する前に平滑化され、したがって、厚さ変動を減少させ得る。製造される後続層は、電極層の厚さ変動に依存し得る厚さ変動を有することがある。後続層を形成する前に電極層の厚さ変動を減少させることによって、後続層も、減少された厚さ変動を有することがある。後続層の減少された厚さ変動は、後続層から形成されたメモリセルの電気的挙動に影響を及ぼすことがある。場合によっては、後続層の減少された厚さ変動は、そのようなメモリセルに対するより予測可能な電圧閾値を可能にし、したがって、メモリセルのための読み取り窓を増加させ得る。

Description

クロスリファレンス
本特許出願は、２０１８年６月６日に出願された「Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｅｌｅｃｔｒｏｄｅｓ ｆｏｒ Ｍｅｍｏｒｙ Ｃｅｌｌｓ」という名称の、Ｚｈｅｎｇらによる米国特許出願第１６／００１，７９５号に対する優先権を主張するものであり、米国特許出願第１６／００１，７９５号は本発明の譲受人に譲渡され、参照によりその全体が本明細書に組み込まれる。
以下は、一般に、メモリセルを製造することに関し、より詳細には、メモリセルのための電極の製造に関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、論理「１」または論理「０」によって表されることが多い２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに記憶された状態を読み出してもよいし、これを感知してもよい。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内の状態を書き込んでもよいし、これをプログラムしてもよい。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であり得る。不揮発性メモリ、たとえばＦｅＲＡＭは、外部電源の不在下ですら、記憶された論理状態を長期間にわたって維持し得る。揮発性メモリデバイス、たとえばＤＲＡＭは、外部電源によって定期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイス・アーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリデバイスおよび揮発性メモリデバイスと比較して、改善された性能を有する。
いくつかのメモリデバイスでは、メモリセルの電気的挙動（たとえば、メモリセルの１つまたは複数の閾値電圧）は、メモリセルの物理的寸法に少なくとも部分的に依存する。メモリデバイスと関連づけられたメモリセルの物理的寸法の変動およびしたがって電気的挙動の変動を減少させるための改善された解決策が望ましいことがある。
Ａ〜Ｃは、本開示の実施形態による製造技法の一実施例を示す図である。 ＡおよびＢは、本開示の実施形態による製造技法の一実施例を示す図である。 本開示の実施形態によるメモリセルの製造のための方法を示す図である。 本開示の実施形態によるメモリセルの製造のための方法を示す図である。 本開示の実施形態によるメモリセルの製造のための方法を示す図である。
いくつかのメモリデバイスは、少なくとも部分的に、さまざまな材料のスタックを形成することによって形成されることがある（たとえば、材料のスタックが形成されることがあり、追加の処理段階がスタックに適用されることがある）。場合によっては、スタックの層が順次形成されることがあり、したがって、スタックの形成は、スタックの第１の、前の層の上方またはその層の上にスタックの第２の層を形成することを伴うことがある。第１の層の形成の方法は、その層が、粗い表面と、厚さの関連づけられた変動を有することをもたらす。平らでない第１の層と接触するスタックの第２の層が形成される場合、第１の層の厚さ変動は、次の第２の層に上方へ伝搬し、第２の層における厚さ変動も引き起こし得る。厚さ変動は、１つの層、両方の層、および／またはコンポーネントの挙動に影響を及ぼし得る。たとえば、異なる電圧にさらされるときの所与の層内の材料の挙動（たとえば、材料または層の閾値電圧）は、その層の厚さに依存することがある。したがって、後続層における厚さ均一性を最大にするために前の層の厚さ変動を最小にすることが望ましいことがある。
本明細書における教示によれば、メモリセルを製造することは、次の層を形成する前に前の層を平滑化すること（たとえば、研磨すること）を含むことがある。たとえば、第１の電極層は、層全体を通じて厚さ変動をもたらす技法を用いて製造されることがある。場合によっては、活性層を形成する前に電極層を研磨することによって、電極層、したがって活性層における厚さ変動が減少し得る。電極層は活性層形成の前に研磨されるので、結果として生じる活性層は、中間研磨ステップなしで形成されるよりも小さい厚さ変動を有することがある。したがって、活性層は、より予測可能で均一な挙動を有し得る。たとえば、活性層は、各メモリセルが同じ電圧にさらされるとき、複数のメモリセルにわたって同様に振る舞うことがある（たとえば、活性層から形成されるメモリセルは、より均一な閾値電圧を有することがある）。したがって、本明細書において説明されるこれらおよび他の製造技法は、メモリセルの挙動および性能を改善し得る。
上記で紹介された本開示の特徴は、図１のＡ〜Ｃ、および図２のＡおよびＢの例示的な製造技法の文脈でさらに以下で説明される。本開示のこれらおよび他の特徴は、メモリセルのための電極の製造に関連する図３〜図５のフローチャートによってさらに示され、これらを参照しながら説明される。
図１のＡ〜Ｃは、製造のさまざまなステージにおいて示される、平滑化された電極層をもつメモリセルスタックを製造する方法を示す中間メモリアレイ構造の概略的な図である。
図１のＡの中間アレイ構造１００−ａを参照すると、いくつかの実施例によれば、領域１０５−ａは、第１のメモリセルスタックのためのアレイ構造の態様を含むことがあり、１０５−ｂは、第２のメモリセルスタックのためのアレイ構造の態様を含むことがある。場合によっては、第１のメモリセルスタックおよび第２のメモリセルスタックは、最終的に、２つの異なるメモリセルとして構成される（たとえば、これに製造される）ことがあり、第１のメモリセルに記憶されるデータは、第２のメモリセルに記憶されるデータとは無関係であることがある。２つの領域１０５−ａおよび１０５−ｂのみが示されているが、当業者は、実際には、多くの領域が形成されてよいことを理解するであろう。
場合によっては、メモリセルスタックを製造することは、基板（図示せず）の上に導電材料１１０を形成することを含むことがある。導電材料１１０は、１つまたは複数のアクセスライン、たとえば領域１０５−ａおよび／または領域１０５−ｂに対応するメモリセルのためのワードラインまたはビットラインを形成するために使用されることがある。
方法は、導電材料１１０の上に電極材料１１５を形成することを追加的に含むことがある。電極材料１１５は、１つまたは複数の電極、たとえば、それぞれ領域１０５−ａおよび領域１０５−ｂに対応する電極を形成するために（たとえば、アクセスラインをメモリセルの能動素子と結合するために）使用されることがある。電極材料１１５は、炭素を含むことがある。場合によっては、電極材料１１５は、２つの副層（図示せず）からなることがあり、したがって、二層電極と呼ばれることがあり、第１の副層は導電材料１１０と接触し、第２の副層は第１の副層の上方に形成される。この場合、第２の、上側副層は、炭素を含むことがあり、炭素系材料と呼ばれることがある。電極材料１１５は、たとえば、さまざまな堆積技法の中でもとりわけ、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、または原子層堆積（ＡＬＤ）などの堆積技法によって形成され得る。各層は、最初は、ダイ全体またはウェハなどの基板全体の表面エリアの上にブランケット層として形成されてよい。
いくつかの実施例では、電極材料１１５を形成するために使用される堆積技法（たとえば、ＰＶＤ法、ＣＶＤ法、またはＡＬＤ法）によって、たとえば、スパッタリングまたは関連のある堆積技法の他の態様により、電極材料１１５の上部（たとえば、露出された）表面は望ましくないほど粗いことになることがある。電極材料１１５の上部表面の粗さは、電極材料１１５のいくつかの部分が他の部分とは異なる厚さを有することをもたらす。たとえば、電極材料１１５の厚さＴ１は厚さＴ２よりも大きいことがあり、厚さＴ２は厚さＴ３よりも大きいことがあり、厚さＴ３は厚さＴ４よりも大きいことがある。したがって、電極材料厚さＴ１〜Ｔ４は、単一メモリスタック領域１０５内で、または異なるメモリスタック領域１０５−ａと１０５−ｂの間で、変動することがある。すなわち、場合によっては、電極材料１１５の厚さは、領域１０５−ａのある部分の中では、１０５−ｂの別の部分の中よりも大きい（すなわちＴ１＞Ｔ２）ことがある。いくつかの他の場合では、電極材料１１５の厚さは、ある領域１０５−ａの中では、異なる領域１０５−ｂの中よりも大きい（すなわちＴ１、Ｔ２＞Ｔ３、Ｔ４）ことがある。
次に図１のＢの中間アレイ構造１００−ｂを参照すると、いくつかの実施例によれば、方法は、電極材料１１５を平滑化することを含むことがある。平滑化プロセスは、電極材料１１５の上側表面を平滑化し、それによって、電極材料１１５内での厚さ変動を減少させ（したがってまた、厚さ均一性を増加させ）得る。場合によっては、平滑化プロセスは、単一のメモリスタック領域１０５内での電極材料１１５の厚さ変動を減少させることがある。たとえば、電極材料１１５の厚さは、領域１０５−ｃ全体を通じた厚さＴ５と同じまたは実質的に同じであってよく、平滑化の前の領域１０５−ａの電極材料厚さは、より大きく変動することがある（すなわち、厚さＴ１＞厚さＴ２）。平滑化プロセスはまた、領域１０５間の電極材料厚さの変動を減少させることがある。たとえば、領域１０５−ｃの電極材料厚さＴ５は、領域１０５−ｄの電極材料厚さＴ６と同じまたは実質的に同じであってよく、平滑化の前に、電極材料１１５の厚さは、領域１０５−ａ次いで１０５−ｂにおいて、より大きかった（すなわち、Ｔ１、Ｔ２＞Ｔ３、Ｔ４）。
平滑化プロセスは、たとえば、化学機械平坦化（ＣＭＰ）を使用して電極材料１１５を研磨することを伴うことがある。場合によっては、中間アレイ構造１００−ａは、中間アレイ構造１００−ｂを形成するためにＣＭＰプロセスを受けることがある。たとえば、電極材料１１５の上部表面は、中間アレイ構造１００−ｂの電極材料１１５層を形成するためにＣＭＰを使用して研磨されることがある。研磨プロセスは、電極材料層１１５のバルク性質を変更しないことがある。たとえば、電極材料層１１５の関連のある性質は、研磨プロセスの結果として、変更されないままであることがある。すなわち、電極材料層１１５は、ＣＭＰプロセスの後で異なる電圧および電流にさらされるとき、電極材料層１１５がＣＭＰプロセスなしに振る舞うであろうのと同様に振る舞うことがある。いくつかの実施例では、ＣＭＰを実行することは、少なくともいくらかの期間にわたって電極材料１１５の上部（たとえば、露出された）表面を酸素に曝露することがある電極材料層１１５を形成するために使用される製造プロセス（たとえば、ＰＶＤプロセス、ＣＶＤプロセス、またはＡＬＤプロセス）に関連づけられ得る真空シールを破ることを伴うことがある。したがって、真空シールの欠如は、中間アレイ構造１００−ｂの電極材料１１５層において酸化が生じることをもたらし得る。追加的または代替的に、ＣＭＰプロセス自体が、中間アレイ構造１００−ｂの電極材料１１５層において酸化が生じることをもたらすことがある。したがって、場合によっては、電極材料１１５層は、結局は、酸化炭素を備えることがある。
図１のＣの中間アレイ構造１００−ｃを参照すると、いくつかの実施例によれば、メモリセルスタックを製造することは、研磨された電極材料１１５の上に能動素子層１２０を形成することを追加的に含むことがある。いくつかの実施例では、能動素子層１２０は、１つまたは複数の選択器コンポーネント（たとえば、セレクタダイオード）または記憶コンポーネントを形成するために使用されることがある。場合によっては、電極材料１１５層の酸化は、能動素子層１２０に最も近い（たとえば、これと接触する）電極材料１１５層の表面においてまたはこの近くで、局所化されてもよいし、より広範囲にわたってよい。
場合によっては、能動素子層１２０の厚さ均一性は、電極材料１１５の研磨によるものであることがある。すなわち、いかなる電極材料１１５の厚さ変動も、能動素子層１２０内での逆の厚さ変動をもたらすことがある。たとえば、電極材料１１５が領域１０５−ｆ内よりも領域１０５−ｅ内で厚い場合、能動素子層１２０は、領域１０５−ｆ内よりも領域１０５−ｅ内で薄いことがある。
能動素子層１２０は、カルコゲナイド材料から形成されることがある。能動素子層１２０のカルコゲナイド材料が１つまたは複数の選択器コンポーネントを形成するために使用される場合では、能動素子層１２０のカルコゲナイド材料は、アモルファス状態で維持されてよいが、カルコゲナイド材料全体にわたる電圧差が閾値大きさを下回るときは高抵抗状態（たとえば、絶縁状態）であってもよく、カルコゲナイド材料全体にわたる電圧差が閾値大きさ以上であるときは低抵抗状態（たとえば、導電状態）であってもよい。そのような場合、閾値大きさは、能動素子層１２０のカルコゲナイド材料のための切り換え閾値電圧を含むことがある。
能動素子層１２０のカルコゲナイド材料が１つまたは複数の記憶コンポーネントを形成するために使用される場合、能動素子層１２０のカルコゲナイド材料は、アモルファス状態と結晶状態の間を遷移することがある。場合によっては、能動素子層１２０が結晶状状態対アモルファス状態であるとき、能動素子層１２０内に大きい抵抗コントラストがあることがある。結晶状態の材料は、原子を周期構造で配列させることがあり、このことが、比較的低い電気抵抗（たとえば、設定状態）をもたらすことがある。対照的に、アモルファス状態の材料は、周期的原子構造をもたないまたは比較的少ないことがあり、このことは、比較的高い電気抵抗（たとえば、リセット状態）を有することがある。材料のアモルファス状態と結晶状態との抵抗値の差は、著しいことがある。たとえば、アモルファス状態の材料は、材料のその結晶状態での抵抗よりも１つまたは複数桁大きい抵抗を有することがある。
能動素子層１２０のカルコゲナイド材料が１つまたは複数の記憶コンポーネントを形成するために使用されるいくつかの場合では、能動素子層１２０の領域１０５を低抵抗状態に設定するために、領域１０５は、電流を領域１０５に通すことによって加熱されることがある。能動素子層１２０の領域１０５を高温（しかし、その融解温度を下回る）に加熱することによって、能動素子層１２０の領域１０５が結晶化され、低抵抗状態が形成されることがある。電流は、電圧を領域１０５に印加するから生じることがあり、印加電圧は、領域１０５のための第１の閾値電圧に基づく。たとえば、領域１０５がリセット状態であるとき、印加電圧が第１の閾値電圧よりも大きくない限りは、電流は、領域１０５を流れないことがある。
能動素子層１２０のカルコゲナイド材料が１つまたは複数の記憶コンポーネントを形成するために使用されるいくつかの他の場合では、能動素子層１２０の領域１０５を高抵抗状態に設定するために、領域１０５は、その融解温度を上回って加熱されることがある。能動素子層１２０の領域１０５は、融解温度を超えてカルコゲナイド材料の温度を増加させ得る、能動素子層１２０の領域１０５全体にわたる電圧（したがって、能動素子層１２０の領域１０５を通る電流）を第２の閾値電圧に設定し、次いで電圧／電流を十分に急激に除去すること（たとえば、結晶化が生じないように、比較的短い一時的な持続時間にわたってのみ電圧／電流を印加すること）によって、結晶状態からアモルファス状態に切り換えられることがある。
１つまたは複数の選択器コンポーネントを形成するために使用されるときの能動素子層１２０の切り換え閾値電圧、ならびに、１つまたは複数の記憶コンポーネントを形成するために使用されるときの能動素子層１２０の材料の設定電圧およびリセット電圧に対応する能動素子層１２０の第１の閾値電圧および第２の閾値電圧は、能動素子層１２０の厚さに依存することがある。すなわち、より大きな厚さは、より大きい閾値電圧に対応し得る。追加的に、能動素子層１２０の厚さの変動では、対応する閾値電圧値の変動をもたらすことがある。場合によっては、能動素子層１２０全体のための正確な閾値電圧を有することが望ましいことがある。たとえば、領域１０５−ｅ内の閾値電圧が領域１０５−ｅ内で一致すること、ならびに領域１０５−ｅ内の閾値電圧が別の領域１０５−ｆの閾値電圧と類似していることが望ましいことがある。すなわち、能動素子層１２０に対する閾値電圧の標準偏差が小さいことが望ましいことがある。能動素子層１２０のカルコゲナイド材料が１つまたは複数の選択器コンポーネントを形成するために使用される場合、小さい標準偏差をもつ閾値電圧は、改善された信頼性および改善された設計公差などの利益をメモリデバイスに提供し得る。能動素子層１２０のカルコゲナイド材料が１つまたは複数の記憶コンポーネントを形成するために使用される場合、小さい標準偏差をもつ閾値電圧は、第１の閾値電圧と第２の電圧との間のより大きいまたはより信頼性の高い窓（これは、たとえば、領域１０５を含むメモリセルの読み取り窓または書き込み窓に対応し得る）を含む、改善された信頼性および改善された設計公差などの利益もメモリデバイスに提供し得る。
図２のＡおよびＢは、製造のさまざまなステージにおいて示される、平滑化された電極層をもつメモリセルスタックを製造する方法を示す追加の中間メモリアレイ構造の概略的な図である。図２のＡおよびＢに示されるメモリアレイ構造は、その後で追加の製造ステップを用いて処理された、図１のＡ〜Ｃを参照して説明されたようなメモリアレイ構造に相当し得る。たとえば、図１のＡ〜Ｃの導電材料１１０は、図２のＡおよびＢの導電材料２１０に相当することがある。さらに、図１のＡ〜Ｃの電極材料１１５は、図２のＡおよびＢの電極材料２１５に相当することがある。
図２のＡの中間アレイ構造２００−ａを参照すると、メモリセルスタックを製造することは、いくつかの実施例によれば、第１の能動素子層２２０の上に第２の電極材料２２５を形成することを追加的に含むことがある。場合によっては、第２の電極材料２２５は炭素系材料であってよい。第２の電極材料２２５は、第１の電極材料２１５と類似した技法（たとえば、ＰＶＤ、ＣＶＤ、ＡＬＤ）を使用して形成されてよい。第２の電極材料２２５のための形成の技法は、図１のＡの中間アレイ構造１００−ａ内で見られるような電極材料１１５の厚さ変動に類似した厚さ変動をもたらしてよいし、もたらさなくてもよい。すなわち、場合によっては、最初に形成されたときの第２の電極材料２２５の厚さは、単一の領域１０５内で変化してもよいし、領域間で、たとえば図１のＡ〜Ｃを参照して説明されるような領域１０５−ａおよび１０５−ｂにそれぞれ相当する領域１０５−ｇと１０５−ｈとの間で、変化してもよい。
中間アレイ構造２００−ａを製造することは、より均一な厚さを達成するためにたとえばＣＭＰを使用して電極材料２２５を研磨する追加のステップを含むことがある。この場合、真空環境の外部で中間アレイ構造２００−ａを研磨することによって第２の電極材料２２５の上部が酸素に露出されることがあるので、および／または研磨プロセス自体が酸化をもたらし得るので、電極材料２２５は、酸化炭素を含むようになることがある。いくつかの他の場合では、メモリセルスタックを製造することは、第２の電極材料２２５の研磨を含まないことがある。この場合、第２の電極材料２２５は、酸化炭素を含まないことがある。
図２のＢの中間アレイ構造２００−ｂを参照すると、メモリセルスタックを製造することは、いくつかの実施例によれば、第２の能動素子層２３０を第２の電極材料２２５の上方に形成することを追加的に含むことがある。第２の能動素子層２３０の厚さは、第２の電極材料２２５の厚さ変動に基づくことがある。たとえば、電極材料が領域１０５−ｊ内よりも領域１０５−ｉ内で厚い場合、第２の能動素子層２３０は、領域１０５−ｉ内では薄く、領域１０５−ｊ内で厚いことがある。代替的に、第２の電極材料２２５の厚さが領域１０５全体にわたって均一であるとき、第２の能動素子層２３０の厚さも領域１０５全体にわたって均一であることがある。
いくつかの実施例では、第２の能動素子層２３０は、たとえばメモリセルのための１つまたは複数の記憶コンポーネントまたは選択器コンポーネントを形成するセル材料を含むことがある。第２の能動素子層２３０は、カルコゲナイド材料から形成されることがある。場合によっては、第２の能動素子層２３０は、図２のＡに示される能動素子層２２０と同じカルコゲナイド材料を含んでよい。いくつかの他の実施例では、第２の能動素子層２３０は、能動素子層２２０とは異なるカルコゲナイド材料を含むことがある（たとえば、異なる化学量論を有することがある）。
さらに図２のＢを参照すると、いくつかの実施例によれば、メモリセルスタックを製造することは、第２の能動素子層２３０の上方に第３の電極材料２３５を形成することを追加的に含むことがある。第３の電極材料２３５は、電極材料２１５および２２５を形成するために使用される方法に類似した技法（たとえば、ＰＶＤ、ＣＶＤ、ＡＬＤ）を使用して形成されてよい。場合によっては、電極材料２３５のための形成技法は、図１のＡの電極材料１１５の厚さ変動および表面粗さに類似した厚さ変動および表面粗さをもたらし得る。中間アレイ構造２００−ｂを製造することは、任意選択で、第３の電極材料２３５の厚さ変動およびしたがって表面粗さを減少させるために第３の電極材料２３５を研磨することを含むことがある。第３の電極材料２３５を研磨する場合、第３の電極材料２３５は、真空シールを破ることに関連づけられた酸素曝露、または研磨プロセス自体のどちらかにより、非真空環境において中間アレイ構造２００−ｂを研磨したことの結果として酸化炭素を含むことがある。いくつかの他の場合では、メモリセルスタックを製造することが、第３の電極材料２３５の研磨を含まないことがある。この場合、第３の電極材料２３５は、酸化炭素を含まないことがある。したがって、本明細書において説明される技法により製造されたメモリデバイスは、炭素を含む層（たとえば、炭素電極層）を含むことがあり、そのような炭素系層のすべてまたは任意のサブセットが酸化を示すことがある。さらなるそのような酸化は、研磨された表面においてまたはこの近くで、局所化されてもよいし、より広範囲にわたってよく、この研磨された表面は、研磨プロセスまたは他の平滑化プロセスに関連して酸素に曝露される表面であってもよい。
図２のＢを再び参照すると、中間アレイ構造２００−ｂを製造することは、第３の電極材料２３５の上方に第２の導電材料２４０を形成することを含むことがある。第２の導電材料２４０は、１つまたは複数のアクセスライン、たとえば領域１０５−ｇおよび／または領域１０５−ｈに対応するメモリセルのためのビットラインまたはワードラインを形成するために使用されることがある。
場合によっては、形成の方法は、任意選択で、層２２０、２２５、２３０、および２３５内で領域１０５−ｉと１０５−ｊとの間の空間をエッチングすることを含むことがある。これによって、異なるメモリセルが領域１０５−ｉおよび１０５−ｊ内に作成され得る。しかしながら、領域１０５−ｉと１０５−ｊとの間の空間がエッチングされない場合、２つの領域１０５は、依然として、異なるメモリセルを作成してよい。たとえば、領域１０５−ｉ内で能動素子２３０に印加される電圧は、領域１０５−ｊ内に記憶された論理状態を妨げる（たとえば、損なう）ように、能動素子２３０の材料を通って十分に伝搬しないことがある。
また、いくつかの実施例では、第２の電極層（第２の電極材料２２５を含む）および第２の能動素子層２３０が省略されることがあり、能動素子層１２０が、自己選択メモリセルのための記憶素子として構成されることがある。
場合によっては、導電材料１１０または２１０が、追加の層（たとえば、電極材料１１５または２１５）の製造の前に平滑化されることがある。導電材料１１０および／または２１０の平滑化は、導電材料の厚さ変動を減少させ、したがって、電極材料１１５または２１５を含む層などの、その後その上に形成される任意の層の対応する厚さ変動減少を招くことがある。さらに、いくつかの他の場合では、能動素子層１２０または能動素子層２３０のうちの１つまたは複数が、その上に追加の層を製造する前に（たとえば、第２の電極層２２５を製造する前および／または第３の電極層２３５を製造する前に）平滑化されることがある。能動素子層１２０および／または能動素子層２３０の追加の表面（たとえば、上側表面、それによって、すぐ下側の層を平滑化した結果として、下側表面が平滑化される）のそのような追加の平滑化は、領域１０５内で、または領域１０５全体にわたって、能動素子層の厚さの変動をさらに減少させることがあり、したがって、領域１０５内で、または領域１０５全体にわたって、能動素子層の１つまたは複数の（たとえば、設定またはリセットのための）閾値電圧の変動をさらに減少させることがある。能動素子層１２０または能動素子層２３０の表面の平滑化がＣＭＰプロセスの適用を含む場合、能動素子層の汚染（たとえば、化学物質汚染）は、ＣＭＰプロセスの詳細に応じて発生することがあり、このことは、厚さ均一性のわずかな（ｍａｒｇｉｎａｌ）増加に対するトレードオフを示し得る。
説明の明快さおよび容易さのために示されていないが、図示のアレイ構造は、他の層の上方または下方に（たとえば、基板の上に）形成されてよく、これは、とりわけ、さまざまな周辺回路およびサポート回路、たとえば列ドライバ回路および行ドライバ回路およびセンス増幅器回路の一部を形成する相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、ならびにそのような回路を上記で説明された列および行を通じてメモリアレイに接続するソケットおよび配線を含むことができることが理解されよう。さらに、他の層は、１つまたは複数のメモリアレイ、すなわちアレイの「デッキ」を含むことがある。図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂの実施例に示される構造は、メモリアレイの１つのデッキに対応することがあり、メモリアレイの任意の数の追加のデッキの上方または下方にあってよい。
図３は、本開示の実施形態によるメモリセルのための電極の製造のための方法３００を示すフローチャートを示す。方法３００の動作は、本明細書において説明されるようなさまざまな製造技法により実現されてよい。たとえば、方法３００の動作は、図１および図２を参照して論じられたような製造技法によって実現されてよい。
３０５では、アクセスラインのための金属層が形成され得る。３０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、３０５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
３１０では、メモリセルのための電極層が金属層の上方に形成され得る。いくつかの実施例では、電極層の表面は、初期表面粗さを有する。いくつかの実施例では、電極層が、堆積プロセスを介して電極材料を堆積することによって形成されることがある。３１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、３１０の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
３１５では、電極層の表面が研磨され得る。いくつかの実施例では、研磨は、初期表面粗さを有することから、初期表面粗さよりも小さい後続表面粗さを有することに表面を変化させることがある。いくつかの実施例では、研磨は、電極層の表面にＣＭＰプロセスを適用することによって行われることがある。場合によっては、電極層の表面を研磨することは、堆積プロセスに関連づけられた真空シールを破ることを含むことがある。３１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、３１５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
３２０では、研磨の後に、活性層が形成され得る。いくつかの実施例では、活性層が、電極層の表面と接触することがある。活性層の厚さの均一性は、後続表面粗さに基づくことがある。３２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、３２０の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
いくつかの実施例では、装置が、汎用ハードウェアまたは専用ハードウェアを使用して、上記で説明された製造の態様を実行することがある。装置は、アクセスラインのための金属層を形成するための特徴、手段、または命令を含むことがある。装置は、メモリセルのための電極層を金属層の上方に形成するための特徴、手段、または命令をさらに含むことがあり、電極層の表面は、初期表面粗さを有する。装置は、初期表面粗さを有することから、初期表面粗さよりも小さい後続表面粗さを有することに表面を変化させるために、電極層の表面を研磨するための特徴、手段、または命令も含むことがある。装置は、研磨後に、電極層の表面と接触する活性層を形成するための特徴、手段、または命令を追加的に含むことがあり、活性層の厚さの均一性は、後続表面粗さに基づく。
上記で説明された方法および装置のいくつかの実施例では、電極層の表面を研磨することが、電極層の表面にＣＭＰプロセスを適用することを含むことがある。方法および装置のいくつかの実施例では、電極層を形成することが、堆積プロセスを介して電極材料を堆積させることを含むことがある。場合によっては、電極層の表面を研磨することは、堆積プロセスに関連づけられた真空シールを破ることを含むことがある。
上記で説明された方法および装置のいくつかの実施例は、活性層の上方にメモリセルのための第２の電極層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、第２の電極層の上方に第２の活性層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、第２の初期表面粗さから、第２の初期表面粗さよりも小さくてよい第２の後続表面粗さに第２の電極層の表面を変化させるために、第２の活性層を形成する前に、第２の電極層の表面を研磨するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明された方法および装置のいくつかの実施例は、第２の電極層を形成する前に活性層の表面を研磨するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、第２の活性層の表面を研磨するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例では、メモリセルのための記憶コンポーネントは、第２の活性層の少なくとも一部分を備える。上記で説明された方法および装置のいくつかの実施例では、活性層は、第１のカルコゲナイド材料を含むことがある。いくつかの実施例では、第２の活性層が第２のカルコゲナイド材料を含むことがあり、この第２のカルコゲナイド材料は第１のカルコゲナイド材料と異なる。上記で説明された方法および装置のいくつかの実施例では、電極層および第２の電極層は各々、炭素を含む。
上記で説明された方法および装置のいくつかの実施例は、第２の活性層の上方にメモリセルのための第３の電極層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、メモリセルのための第２のアクセスラインのための第２の金属層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この第２の金属層は第３の電極層の上方にある。上記で説明された方法および装置のいくつかの実施例は、第２の金属層を形成する前に第３の電極層の表面を研磨するためのプロセス、特徴、手段、または命令をさらに含むことがある。
図４は、本開示の実施形態によるメモリセルのための電極の製造のための方法４００を示すフローチャートを示す。方法４００の動作は、本明細書において説明されるさまざまな製造技法により実現されてよい。たとえば、方法４００の動作は、図１および図２を参照して論じられたような製造技法によって実現されてよい。
４０５では、アクセスラインのための金属層が形成され得る。４０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４０５の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられた製造技法を使用していることがある。
４１０では、メモリセルのための電極層が金属層の上方に形成され得る。いくつかの実施例では、電極層の表面は、初期表面粗さを有する。４１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４１０の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられた製造技法を使用して実行されることがある。
４１５では、電極層の表面が研磨され得る。いくつかの実施例では、研磨は、初期表面粗さを有することから、初期表面粗さよりも小さい後続表面粗さを有することに表面を変化させることがある。いくつかの実施例では、研磨は、電極層の表面にＣＭＰプロセスを適用することによって行われることがある。４１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４１５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
４２０では、研磨の後に、活性層が形成され得る。いくつかの実施例では、活性層が、電極層の表面と接触することがある。活性層の厚さの均一性は、後続表面粗さに基づくことがある。４２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４２０の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
４２５では、メモリセルのための第２の電極層が、活性層の上方に形成され得る。４２５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４２５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
４３０では、第２の活性層を形成する前に、第２の電極層の表面が研磨され得る。いくつかの実施例では、第２の電極層の表面を研磨することは、第２の初期表面粗さから、第２の初期表面粗さよりも小さい第２の後続表面粗さに、第２の電極層の表面を変化させることがある。４３０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４３０の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
４３５では、第２の活性層が、第２の電極層の上方に形成されることがある。４３５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４３５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
図５は、本開示の実施形態によるメモリセルのための電極の製造のための方法５００を示すフローチャートを示す。方法５００の動作は、本明細書において説明されるようなさまざまな製造技法により実装されてよい。たとえば、方法５００の動作は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられた製造技法によって実装されてよい。
５０５では、アクセスラインのための金属層が形成され得る。５０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５０５の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用して実行されることがある。
５１０では、炭素を含む第１の電極層が、金属層の上方に形成され得る。場合によっては、第１の電極層は、メモリセルのためのものであってよい。いくつかの実施例では、第１の電極層を形成することが、堆積プロセスを介して電極材料を堆積させることを含むことがある。５１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５１０の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用して実行されることがある。
５１５では、第１の電極層の上側表面の表面粗さが減少され得る。いくつかの実施例では、上側表面粗さは、第１の電極層の上側表面にＣＭＰプロセスを適用することによって減少されることがある。いくつかの他の実施例では、第１の電極層の上側表面にＣＭＰプロセスを適用することは、堆積プロセスに関連づけられた真空シールを破ることを含むことがある。５１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５１５の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用することによって実行されることがある。
５２０では、ＣＭＰプロセスを適用した後、第１の電極層の上側表面と接触するカルコゲナイド層が形成され得る。５２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５２０の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用して実行されることがある。
５２５では、炭素を含む第２の電極層が、カルコゲナイド層の上方に形成され得る。いくつかの実施例では、第２の電極層は、メモリセルのためのものであってよい。５２５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５２５の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用して実行されることがある。
いくつかの実施例では、装置が、汎用ハードウェアまたは専用ハードウェアを使用して、説明された製造の態様を実行することがある。装置は、アクセスラインのための金属層を形成し、この金属層の上方に、メモリセルのための炭素を含む第１の電極層を形成するための特徴、手段、または命令を含むことがある。装置は、第１の電極層の上側表面にＣＭＰプロセスを適用することによって、第１の電極層の上側表面の表面粗さを減少させるための特徴、手段、または命令をさらに含むことがある。装置は、ＣＭＰプロセスを適用した後、第１の電極層の前記上側表面と接触するカルコゲナイド層を形成し、このカルコゲナイド層の上方に、メモリセルのための炭素を含む第２の電極層を形成するための特徴、手段、または命令をさらに含むことがある。
上記で説明された方法および装置のいくつかの実施例は、第２の電極層の上側表面に第２のＣＭＰプロセスを適用することによって、第２の電極層の上側表面の表面粗さを減少させるためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、第２の電極層の上側表面と接触する第２のカルコゲナイド層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この第２のカルコゲナイド層の厚さは、第２の電極層の上側表面の表面粗さを減少させることに基づくことがある。上記で説明された方法および装置のいくつかの実施例は、第２の電極層の上側表面と接触する第２のカルコゲナイド層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この第２のカルコゲナイド層の厚さは、第２の電極層の上側表面の初期表面粗さに基づくことがある。
上記で説明された方法は可能な実装ついて説明するものであり、動作およびステップは並べ替えられまたは修正されてよく、他の実施例も可能であることに留意されたい。さらに、方法の２つ以上からの実施形態が組み合わされてよい。
場合によっては、本明細書において説明されるようなさまざまな製造技法により製造されたデバイス、システム、または装置は、メモリセルのための第１のアクセスラインと、メモリセルのための第１の電極と、第１のアクセスラインの上方に配置され、酸化炭素を含む第１の電極と、メモリセルのための能動素子であって、第１の電極と接触し、カルコゲナイドを含む能動素子とを含むことがある。
上記で説明されたデバイス、システム、または装置のいくつかの実施例では、酸化炭素は、第１の電極に関連づけられたＣＭＰプロセスに少なくとも部分的に基づいて酸化されることがある。場合によっては、酸化炭素は、ＣＭＰプロセスに関連して真空シールを破ることに少なくとも部分的に基づいて、またはＣＭＰプロセス自体に少なくとも部分的に基づいて、酸化されることがある。上記で説明されたデバイス、システム、または装置のいくつかの実施例では、メモリセルのための能動素子は、選択コンポーネント、記憶コンポーネント、またはメモリセルのそれらの組み合わせを含むことがある。
いくつかの実施例では、デバイス、システム、または装置は、メモリセルのための第２の電極をさらに含むことがある。デバイス、システム、または装置は、メモリセルのための第２の能動素子も含むことがあり、この第２の能動素子は、第２の電極と接触することがあり、カルコゲナイドを含むことがある。いくつかの実施例では、第１の電極は、能動素子と接触する第１の表面を有することもあり、この第１の表面は、第１の粗さを有する。さらに、第２の電極は、第２の能動素子と接触する第２の表面を含むことがあり、この第２の表面は、第１の粗さよりも大きいことがある第２の粗さを有する。
上記で説明されたデバイス、システム、または装置の場合によっては、能動素子は、第１のカルコゲナイド材料を含むことがある。いくつかの実施例では、第２の能動素子が第２のカルコゲナイド材料を含むことがあり、この第２のカルコゲナイド材料は、第１のカルコゲナイド材料と異なってよい。いくつかの他の実施例では、能動素子と第２の能動素子は、同じカルコゲナイド材料を含んでよい。いくつかの実施例では、第２の電極は、酸化炭素を含むことがある。場合によっては、第１の電極は２つの副層を備え、能動素子と接触する副層は、炭素を含むことがある。
場合によっては、上記で説明ご確認されたデバイス、システム、または装置は、メモリセルのための第３の電極を含むことがあり、この第３の電極は、第２の能動素子と接触する。デバイス、システム、または装置は、メモリセルのための第２のアクセスラインをさらに含むことがある。いくつかの実施例では、第３の電極は、酸化炭素を含むことがある。
「結合される」という用語は、コンポーネント間の電子流をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的な接続を含んでもよいし、中間コンポーネントを含んでもよい。互いと電子通信するまたは互いと結合されたコンポーネントは、（たとえば、通電された回路内では）電子または信号を能動的に交換してもよいし、（たとえば、消勢された回路内では）電子または信号を能動的に交換しなくてもよいが、通電されている回路上で電子または信号を交換するように構成および動作可能であってよい。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開または閉）に関係なく結合されてよい。
本明細書において使用される「層（ｌａｙｅｒ）」という用語は、幾何学的構造の層（ｓｔｒａｔｕｍ）またはシートを指す。各層は、３つの次元（たとえば、高さ、幅、および奥行き）を有してよく、表面の一部またはすべてを覆うことがある。たとえば、層は、２つの次元が第３の次元よりも大きい３次元構造、たとえば、薄膜であることがある。層は、異なる要素、構成要素、および／または材料を含むことがある。場合によっては、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元が説明の目的で描かれている。しかしながら、当業者は、層が本質的に３次元であると認識するであろう。
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は絶対的である必要はなく、特性の利点を達成するように十分なほど近いことを意味する。
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、場合によっては、メモリセルまたはメモリアレイの他のコンポーネントへの電気接点として用いられることがある。電極は、メモリアレイの要素またはコンポーネント間の導電経路を提供する、トレース、配線、導電ライン、導電層などを含むことがある。
カルコゲナイド材料は、元素Ｓ、Ｓｅ、およびＴｅのうちの少なくとも１つを含む材料または合金であってよい。本明細書において論じられる位相変化材料は、カルコゲナイド材料であってよい。カルコゲナイド材料としては、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金があり得る。例示的なカルコゲナイド材料および合金としては、限定するものではないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔであり得る。本明細書で使用されるとき、ハイフンでつながれた化学組成表記法は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−ＴｅはＧｅｘＴｅｙを含んでよく、ここで、ｘおよびｙは任意の正の整数であってよい。可変抵抗材料の他の例としては、２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む、二元系金属酸化物材料または混合原子価酸化物があり得る。実施形態は、メモリセルの記憶素子に関連づけられた特定の１つまたは複数の可変抵抗材料に限定されない。たとえば、可変抵抗材料の他の例は、記憶素子を形成するために使用可能であり、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、またはポリマー系材料を含むことがある。
本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は半導体ウェハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の伝導性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用するドーピングを通じて制御され得る。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
本明細書に記載される説明は、添付の図面に関して、例示的な構成について説明し、実施され得るまたは特許請求の範囲内に入るすべての実施例を表すとは限らない。詳細な説明は、説明される技法の理解をもたらす目的で、具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしで実践されてもよい。いくつかの例では、既知の構造およびデバイスが、説明される実施例の概念を曖昧にすることを避けるためにブロック図形式で示される。
添付の図では、類似の構成要素または特徴が同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素が、参照ラベルの後にダッシュ記号と、類似の構成要素を区別する第２のラベルとが続くことによって区別されることがある。第１の参照ラベルだけが本明細書において使用される場合、説明は、第２の参照ラベルとは関係なく同じ第１の参照ラベルを有する類似の構成要素の任意の１つに適用可能である。
特許請求の範囲内を含めて、本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句によって始められる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストがＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されるべきでない。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも部分的に基づく」という句と同じように解釈されるべきである。
本明細書における説明は、当業者が本開示を行うまたはこれを使用することを可能にするために提供される。本開示に対するさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において規定される一般的な原理は、本開示の範囲から逸脱することなく、他の変形形態に適用されてよい。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も広い範囲が与えられるべきである。
クロスリファレンス
本特許出願は、２０１８年６月６日に出願された「Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｅｌｅｃｔｒｏｄｅｓ ｆｏｒ Ｍｅｍｏｒｙ Ｃｅｌｌｓ」という名称の、Ｚｈｅｎｇらによる米国特許出願第１６／００１，７９５号に対する優先権を主張する、２０１９年５月２０日に出願された「Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｅｌｅｃｔｒｏｄｅｓ ｆｏｒ Ｍｅｍｏｒｙ Ｃｅｌｌｓ」という名称の、ＺｈｅｎｇらによるＰＣＴ出願番号第ＰＣＴ／ＵＳ２０１９／０３３０６２号に対する優先権を主張するものであり、その米国特許出願およびＰＣＴ出願の各々は本発明の譲受人に譲渡され、且つその米国特許出願およびＰＣＴ出願の各々は参照によりその全体が本明細書に明確に組み込まれる。
以下は、一般に、メモリセルを製造することに関し、より詳細には、メモリセルのための電極の製造に関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、論理「１」または論理「０」によって表されることが多い２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに記憶された状態を読み出してもよいし、これを感知してもよい。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内の状態を書き込んでもよいし、これをプログラムしてもよい。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であり得る。不揮発性メモリ、たとえばＦｅＲＡＭは、外部電源の不在下ですら、記憶された論理状態を長期間にわたって維持し得る。揮発性メモリデバイス、たとえばＤＲＡＭは、外部電源によって定期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイス・アーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリデバイスおよび揮発性メモリデバイスと比較して、改善された性能を有する。
いくつかのメモリデバイスでは、メモリセルの電気的挙動（たとえば、メモリセルの１つまたは複数の閾値電圧）は、メモリセルの物理的寸法に少なくとも部分的に依存する。メモリデバイスと関連づけられたメモリセルの物理的寸法の変動およびしたがって電気的挙動の変動を減少させるための改善された解決策が望ましいことがある。
Ａ〜Ｃは、本開示の実施形態による製造技法の一実施例を示す図である。 ＡおよびＢは、本開示の実施形態による製造技法の一実施例を示す図である。 本開示の実施形態によるメモリセルの製造のための方法を示す図である。 本開示の実施形態によるメモリセルの製造のための方法を示す図である。 本開示の実施形態によるメモリセルの製造のための方法を示す図である。
いくつかのメモリデバイスは、少なくとも部分的に、さまざまな材料のスタックを形成することによって形成されることがある（たとえば、材料のスタックが形成されることがあり、追加の処理段階がスタックに適用されることがある）。場合によっては、スタックの層が順次形成されることがあり、したがって、スタックの形成は、スタックの第１の、前の層の上方またはその層の上にスタックの第２の層を形成することを伴うことがある。第１の層の形成の方法は、その層が、粗い表面と、厚さの関連づけられた変動を有することをもたらす。平らでない第１の層と接触するスタックの第２の層が形成される場合、第１の層の厚さ変動は、次の第２の層に上方へ伝搬し、第２の層における厚さ変動も引き起こし得る。厚さ変動は、１つの層、両方の層、および／またはコンポーネントの挙動に影響を及ぼし得る。たとえば、異なる電圧にさらされるときの所与の層内の材料の挙動（たとえば、材料または層の閾値電圧）は、その層の厚さに依存することがある。したがって、後続層における厚さ均一性を最大にするために前の層の厚さ変動を最小にすることが望ましいことがある。
本明細書における教示によれば、メモリセルを製造することは、次の層を形成する前に前の層を平滑化すること（たとえば、研磨すること）を含むことがある。たとえば、第１の電極層は、層全体を通じて厚さ変動をもたらす技法を用いて製造されることがある。場合によっては、活性層を形成する前に電極層を研磨することによって、電極層、したがって活性層における厚さ変動が減少し得る。電極層は活性層形成の前に研磨されるので、結果として生じる活性層は、中間研磨ステップなしで形成されるよりも小さい厚さ変動を有することがある。したがって、活性層は、より予測可能で均一な挙動を有し得る。たとえば、活性層は、各メモリセルが同じ電圧にさらされるとき、複数のメモリセルにわたって同様に振る舞うことがある（たとえば、活性層から形成されるメモリセルは、より均一な閾値電圧を有することがある）。したがって、本明細書において説明されるこれらおよび他の製造技法は、メモリセルの挙動および性能を改善し得る。
上記で紹介された本開示の特徴は、図１のＡ〜Ｃ、および図２のＡおよびＢの例示的な製造技法の文脈でさらに以下で説明される。本開示のこれらおよび他の特徴は、メモリセルのための電極の製造に関連する図３〜図５のフローチャートによってさらに示され、これらを参照しながら説明される。
図１のＡ〜Ｃは、製造のさまざまなステージにおいて示される、平滑化された電極層をもつメモリセルスタックを製造する方法を示す中間メモリアレイ構造の概略的な図である。
図１のＡの中間アレイ構造１００−ａを参照すると、いくつかの実施例によれば、領域１０５−ａは、第１のメモリセルスタックのためのアレイ構造の態様を含むことがあり、１０５−ｂは、第２のメモリセルスタックのためのアレイ構造の態様を含むことがある。場合によっては、第１のメモリセルスタックおよび第２のメモリセルスタックは、最終的に、２つの異なるメモリセルとして構成される（たとえば、これに製造される）ことがあり、第１のメモリセルに記憶されるデータは、第２のメモリセルに記憶されるデータとは無関係であることがある。２つの領域１０５−ａおよび１０５−ｂのみが示されているが、当業者は、実際には、多くの領域が形成されてよいことを理解するであろう。
場合によっては、メモリセルスタックを製造することは、基板（図示せず）の上に導電材料１１０を形成することを含むことがある。導電材料１１０は、１つまたは複数のアクセスライン、たとえば領域１０５−ａおよび／または領域１０５−ｂに対応するメモリセルのためのワードラインまたはビットラインを形成するために使用されることがある。
方法は、導電材料１１０の上に電極材料１１５を形成することを追加的に含むことがある。電極材料１１５は、１つまたは複数の電極、たとえば、それぞれ領域１０５−ａおよび領域１０５−ｂに対応する電極を形成するために（たとえば、アクセスラインをメモリセルの能動素子と結合するために）使用されることがある。電極材料１１５は、炭素を含むことがある。場合によっては、電極材料１１５は、２つの副層（図示せず）からなることがあり、したがって、二層電極と呼ばれることがあり、第１の副層は導電材料１１０と接触し、第２の副層は第１の副層の上方に形成される。この場合、第２の、上側副層は、炭素を含むことがあり、炭素系材料と呼ばれることがある。電極材料１１５は、たとえば、さまざまな堆積技法の中でもとりわけ、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、または原子層堆積（ＡＬＤ）などの堆積技法によって形成され得る。各層は、最初は、ダイ全体またはウェハなどの基板全体の表面エリアの上にブランケット層として形成されてよい。
いくつかの実施例では、電極材料１１５を形成するために使用される堆積技法（たとえば、ＰＶＤ法、ＣＶＤ法、またはＡＬＤ法）によって、たとえば、スパッタリングまたは関連のある堆積技法の他の態様により、電極材料１１５の上部（たとえば、露出された）表面は望ましくないほど粗いことになることがある。電極材料１１５の上部表面の粗さは、電極材料１１５のいくつかの部分が他の部分とは異なる厚さを有することをもたらす。たとえば、電極材料１１５の厚さＴ１は厚さＴ２よりも大きいことがあり、厚さＴ２は厚さＴ３よりも大きいことがあり、厚さＴ３は厚さＴ４よりも大きいことがある。したがって、電極材料厚さＴ１〜Ｔ４は、単一メモリスタック領域１０５内で、または異なるメモリスタック領域１０５−ａと１０５−ｂの間で、変動することがある。すなわち、場合によっては、電極材料１１５の厚さは、領域１０５−ａのある部分の中では、１０５−ｂの別の部分の中よりも大きい（すなわちＴ１＞Ｔ２）ことがある。いくつかの他の場合では、電極材料１１５の厚さは、ある領域１０５−ａの中では、異なる領域１０５−ｂの中よりも大きい（すなわちＴ１、Ｔ２＞Ｔ３、Ｔ４）ことがある。
次に図１のＢの中間アレイ構造１００−ｂを参照すると、いくつかの実施例によれば、方法は、電極材料１１５を平滑化することを含むことがある。平滑化プロセスは、電極材料１１５の上側表面を平滑化し、それによって、電極材料１１５内での厚さ変動を減少させ（したがってまた、厚さ均一性を増加させ）得る。場合によっては、平滑化プロセスは、単一のメモリスタック領域１０５内での電極材料１１５の厚さ変動を減少させることがある。たとえば、電極材料１１５の厚さは、領域１０５−ｃ全体を通じた厚さＴ５と同じまたは実質的に同じであってよく、平滑化の前の領域１０５−ａの電極材料厚さは、より大きく変動することがある（すなわち、厚さＴ１＞厚さＴ２）。平滑化プロセスはまた、領域１０５間の電極材料厚さの変動を減少させることがある。たとえば、領域１０５−ｃの電極材料厚さＴ５は、領域１０５−ｄの電極材料厚さＴ６と同じまたは実質的に同じであってよく、平滑化の前に、電極材料１１５の厚さは、領域１０５−ａ次いで１０５−ｂにおいて、より大きかった（すなわち、Ｔ１、Ｔ２＞Ｔ３、Ｔ４）。
平滑化プロセスは、たとえば、化学機械平坦化（ＣＭＰ）を使用して電極材料１１５を研磨することを伴うことがある。場合によっては、中間アレイ構造１００−ａは、中間アレイ構造１００−ｂを形成するためにＣＭＰプロセスを受けることがある。たとえば、電極材料１１５の上部表面は、中間アレイ構造１００−ｂの電極材料１１５層を形成するためにＣＭＰを使用して研磨されることがある。研磨プロセスは、電極材料層１１５のバルク性質を変更しないことがある。たとえば、電極材料層１１５の関連のある性質は、研磨プロセスの結果として、変更されないままであることがある。すなわち、電極材料層１１５は、ＣＭＰプロセスの後で異なる電圧および電流にさらされるとき、電極材料層１１５がＣＭＰプロセスなしに振る舞うであろうのと同様に振る舞うことがある。いくつかの実施例では、ＣＭＰを実行することは、少なくともいくらかの期間にわたって電極材料１１５の上部（たとえば、露出された）表面を酸素に曝露することがある電極材料層１１５を形成するために使用される製造プロセス（たとえば、ＰＶＤプロセス、ＣＶＤプロセス、またはＡＬＤプロセス）に関連づけられ得る真空シールを破ることを伴うことがある。したがって、真空シールの欠如は、中間アレイ構造１００−ｂの電極材料１１５層において酸化が生じることをもたらし得る。追加的または代替的に、ＣＭＰプロセス自体が、中間アレイ構造１００−ｂの電極材料１１５層において酸化が生じることをもたらすことがある。したがって、場合によっては、電極材料１１５層は、結局は、酸化炭素を備えることがある。
図１のＣの中間アレイ構造１００−ｃを参照すると、いくつかの実施例によれば、メモリセルスタックを製造することは、研磨された電極材料１１５の上に能動素子層１２０を形成することを追加的に含むことがある。いくつかの実施例では、能動素子層１２０は、１つまたは複数の選択器コンポーネント（たとえば、セレクタダイオード）または記憶コンポーネントを形成するために使用されることがある。場合によっては、電極材料１１５層の酸化は、能動素子層１２０に最も近い（たとえば、これと接触する）電極材料１１５層の表面においてまたはこの近くで、局所化されてもよいし、より広範囲にわたってよい。
場合によっては、能動素子層１２０の厚さ均一性は、電極材料１１５の研磨によるものであることがある。すなわち、いかなる電極材料１１５の厚さ変動も、能動素子層１２０内での逆の厚さ変動をもたらすことがある。たとえば、電極材料１１５が領域１０５−ｆ内よりも領域１０５−ｅ内で厚い場合、能動素子層１２０は、領域１０５−ｆ内よりも領域１０５−ｅ内で薄いことがある。
能動素子層１２０は、カルコゲナイド材料から形成されることがある。能動素子層１２０のカルコゲナイド材料が１つまたは複数の選択器コンポーネントを形成するために使用される場合では、能動素子層１２０のカルコゲナイド材料は、アモルファス状態で維持されてよいが、カルコゲナイド材料全体にわたる電圧差が閾値大きさを下回るときは高抵抗状態（たとえば、絶縁状態）であってもよく、カルコゲナイド材料全体にわたる電圧差が閾値大きさ以上であるときは低抵抗状態（たとえば、導電状態）であってもよい。そのような場合、閾値大きさは、能動素子層１２０のカルコゲナイド材料のための切り換え閾値電圧を含むことがある。
能動素子層１２０のカルコゲナイド材料が１つまたは複数の記憶コンポーネントを形成するために使用される場合、能動素子層１２０のカルコゲナイド材料は、アモルファス状態と結晶状態の間を遷移することがある。場合によっては、能動素子層１２０が結晶状状態対アモルファス状態であるとき、能動素子層１２０内に大きい抵抗コントラストがあることがある。結晶状態の材料は、原子を周期構造で配列させることがあり、このことが、比較的低い電気抵抗（たとえば、設定状態）をもたらすことがある。対照的に、アモルファス状態の材料は、周期的原子構造をもたないまたは比較的少ないことがあり、このことは、比較的高い電気抵抗（たとえば、リセット状態）を有することがある。材料のアモルファス状態と結晶状態との抵抗値の差は、著しいことがある。たとえば、アモルファス状態の材料は、材料のその結晶状態での抵抗よりも１つまたは複数桁大きい抵抗を有することがある。
能動素子層１２０のカルコゲナイド材料が１つまたは複数の記憶コンポーネントを形成するために使用されるいくつかの場合では、能動素子層１２０の領域１０５を低抵抗状態に設定するために、領域１０５は、電流を領域１０５に通すことによって加熱されることがある。能動素子層１２０の領域１０５を高温（しかし、その融解温度を下回る）に加熱することによって、能動素子層１２０の領域１０５が結晶化され、低抵抗状態が形成されることがある。電流は、電圧を領域１０５に印加するから生じることがあり、印加電圧は、領域１０５のための第１の閾値電圧に基づく。たとえば、領域１０５がリセット状態であるとき、印加電圧が第１の閾値電圧よりも大きくない限りは、電流は、領域１０５を流れないことがある。
能動素子層１２０のカルコゲナイド材料が１つまたは複数の記憶コンポーネントを形成するために使用されるいくつかの他の場合では、能動素子層１２０の領域１０５を高抵抗状態に設定するために、領域１０５は、その融解温度を上回って加熱されることがある。能動素子層１２０の領域１０５は、融解温度を超えてカルコゲナイド材料の温度を増加させ得る、能動素子層１２０の領域１０５全体にわたる電圧（したがって、能動素子層１２０の領域１０５を通る電流）を第２の閾値電圧に設定し、次いで電圧／電流を十分に急激に除去すること（たとえば、結晶化が生じないように、比較的短い一時的な持続時間にわたってのみ電圧／電流を印加すること）によって、結晶状態からアモルファス状態に切り換えられることがある。
１つまたは複数の選択器コンポーネントを形成するために使用されるときの能動素子層１２０の切り換え閾値電圧、ならびに、１つまたは複数の記憶コンポーネントを形成するために使用されるときの能動素子層１２０の材料の設定電圧およびリセット電圧に対応する能動素子層１２０の第１の閾値電圧および第２の閾値電圧は、能動素子層１２０の厚さに依存することがある。すなわち、より大きな厚さは、より大きい閾値電圧に対応し得る。追加的に、能動素子層１２０の厚さの変動では、対応する閾値電圧値の変動をもたらすことがある。場合によっては、能動素子層１２０全体のための正確な閾値電圧を有することが望ましいことがある。たとえば、領域１０５−ｅ内の閾値電圧が領域１０５−ｅ内で一致すること、ならびに領域１０５−ｅ内の閾値電圧が別の領域１０５−ｆの閾値電圧と類似していることが望ましいことがある。すなわち、能動素子層１２０に対する閾値電圧の標準偏差が小さいことが望ましいことがある。能動素子層１２０のカルコゲナイド材料が１つまたは複数の選択器コンポーネントを形成するために使用される場合、小さい標準偏差をもつ閾値電圧は、改善された信頼性および改善された設計公差などの利益をメモリデバイスに提供し得る。能動素子層１２０のカルコゲナイド材料が１つまたは複数の記憶コンポーネントを形成するために使用される場合、小さい標準偏差をもつ閾値電圧は、第１の閾値電圧と第２の電圧との間のより大きいまたはより信頼性の高い窓（これは、たとえば、領域１０５を含むメモリセルの読み取り窓または書き込み窓に対応し得る）を含む、改善された信頼性および改善された設計公差などの利益もメモリデバイスに提供し得る。
図２のＡおよびＢは、製造のさまざまなステージにおいて示される、平滑化された電極層をもつメモリセルスタックを製造する方法を示す追加の中間メモリアレイ構造の概略的な図である。図２のＡおよびＢに示されるメモリアレイ構造は、その後で追加の製造ステップを用いて処理された、図１のＡ〜Ｃを参照して説明されたようなメモリアレイ構造に相当し得る。たとえば、図１のＡ〜Ｃの導電材料１１０は、図２のＡおよびＢの導電材料２１０に相当することがある。さらに、図１のＡ〜Ｃの電極材料１１５は、図２のＡおよびＢの電極材料２１５に相当することがある。
図２のＡの中間アレイ構造２００−ａを参照すると、メモリセルスタックを製造することは、いくつかの実施例によれば、第１の能動素子層２２０の上に第２の電極材料２２５を形成することを追加的に含むことがある。場合によっては、第２の電極材料２２５は炭素系材料であってよい。第２の電極材料２２５は、第１の電極材料２１５と類似した技法（たとえば、ＰＶＤ、ＣＶＤ、ＡＬＤ）を使用して形成されてよい。第２の電極材料２２５のための形成の技法は、図１のＡの中間アレイ構造１００−ａ内で見られるような電極材料１１５の厚さ変動に類似した厚さ変動をもたらしてよいし、もたらさなくてもよい。すなわち、場合によっては、最初に形成されたときの第２の電極材料２２５の厚さは、単一の領域１０５内で変化してもよいし、領域間で、たとえば図１のＡ〜Ｃを参照して説明されるような領域１０５−ａおよび１０５−ｂにそれぞれ相当する領域１０５−ｇと１０５−ｈとの間で、変化してもよい。
中間アレイ構造２００−ａを製造することは、より均一な厚さを達成するためにたとえばＣＭＰを使用して電極材料２２５を研磨する追加のステップを含むことがある。この場合、真空環境の外部で中間アレイ構造２００−ａを研磨することによって第２の電極材料２２５の上部が酸素に露出されることがあるので、および／または研磨プロセス自体が酸化をもたらし得るので、電極材料２２５は、酸化炭素を含むようになることがある。いくつかの他の場合では、メモリセルスタックを製造することは、第２の電極材料２２５の研磨を含まないことがある。この場合、第２の電極材料２２５は、酸化炭素を含まないことがある。
図２のＢの中間アレイ構造２００−ｂを参照すると、メモリセルスタックを製造することは、いくつかの実施例によれば、第２の能動素子層２３０を第２の電極材料２２５の上方に形成することを追加的に含むことがある。第２の能動素子層２３０の厚さは、第２の電極材料２２５の厚さ変動に基づくことがある。たとえば、電極材料が領域１０５−ｊ内よりも領域１０５−ｉ内で厚い場合、第２の能動素子層２３０は、領域１０５−ｉ内では薄く、領域１０５−ｊ内で厚いことがある。代替的に、第２の電極材料２２５の厚さが領域１０５全体にわたって均一であるとき、第２の能動素子層２３０の厚さも領域１０５全体にわたって均一であることがある。
いくつかの実施例では、第２の能動素子層２３０は、たとえばメモリセルのための１つまたは複数の記憶コンポーネントまたは選択器コンポーネントを形成するセル材料を含むことがある。第２の能動素子層２３０は、カルコゲナイド材料から形成されることがある。場合によっては、第２の能動素子層２３０は、図２のＡに示される能動素子層２２０と同じカルコゲナイド材料を含んでよい。いくつかの他の実施例では、第２の能動素子層２３０は、能動素子層２２０とは異なるカルコゲナイド材料を含むことがある（たとえば、異なる化学量論を有することがある）。
さらに図２のＢを参照すると、いくつかの実施例によれば、メモリセルスタックを製造することは、第２の能動素子層２３０の上方に第３の電極材料２３５を形成することを追加的に含むことがある。第３の電極材料２３５は、電極材料２１５および２２５を形成するために使用される方法に類似した技法（たとえば、ＰＶＤ、ＣＶＤ、ＡＬＤ）を使用して形成されてよい。場合によっては、電極材料２３５のための形成技法は、図１のＡの電極材料１１５の厚さ変動および表面粗さに類似した厚さ変動および表面粗さをもたらし得る。中間アレイ構造２００−ｂを製造することは、任意選択で、第３の電極材料２３５の厚さ変動およびしたがって表面粗さを減少させるために第３の電極材料２３５を研磨することを含むことがある。第３の電極材料２３５を研磨する場合、第３の電極材料２３５は、真空シールを破ることに関連づけられた酸素曝露、または研磨プロセス自体のどちらかにより、非真空環境において中間アレイ構造２００−ｂを研磨したことの結果として酸化炭素を含むことがある。いくつかの他の場合では、メモリセルスタックを製造することが、第３の電極材料２３５の研磨を含まないことがある。この場合、第３の電極材料２３５は、酸化炭素を含まないことがある。したがって、本明細書において説明される技法により製造されたメモリデバイスは、炭素を含む層（たとえば、炭素電極層）を含むことがあり、そのような炭素系層のすべてまたは任意のサブセットが酸化を示すことがある。さらなるそのような酸化は、研磨された表面においてまたはこの近くで、局所化されてもよいし、より広範囲にわたってよく、この研磨された表面は、研磨プロセスまたは他の平滑化プロセスに関連して酸素に曝露される表面であってもよい。
図２のＢを再び参照すると、中間アレイ構造２００−ｂを製造することは、第３の電極材料２３５の上方に第２の導電材料２４０を形成することを含むことがある。第２の導電材料２４０は、１つまたは複数のアクセスライン、たとえば領域１０５−ｇおよび／または領域１０５−ｈに対応するメモリセルのためのビットラインまたはワードラインを形成するために使用されることがある。
場合によっては、形成の方法は、任意選択で、層２２０、２２５、２３０、および２３５内で領域１０５−ｉと１０５−ｊとの間の空間をエッチングすることを含むことがある。これによって、異なるメモリセルが領域１０５−ｉおよび１０５−ｊ内に作成され得る。しかしながら、領域１０５−ｉと１０５−ｊとの間の空間がエッチングされない場合、２つの領域１０５は、依然として、異なるメモリセルを作成してよい。たとえば、領域１０５−ｉ内で能動素子２３０に印加される電圧は、領域１０５−ｊ内に記憶された論理状態を妨げる（たとえば、損なう）ように、能動素子２３０の材料を通って十分に伝搬しないことがある。
また、いくつかの実施例では、第２の電極層（第２の電極材料２２５を含む）および第２の能動素子層２３０が省略されることがあり、能動素子層１２０が、自己選択メモリセルのための記憶素子として構成されることがある。
場合によっては、導電材料１１０または２１０が、追加の層（たとえば、電極材料１１５または２１５）の製造の前に平滑化されることがある。導電材料１１０および／または２１０の平滑化は、導電材料の厚さ変動を減少させ、したがって、電極材料１１５または２１５を含む層などの、その後その上に形成される任意の層の対応する厚さ変動減少を招くことがある。さらに、いくつかの他の場合では、能動素子層１２０または能動素子層２３０のうちの１つまたは複数が、その上に追加の層を製造する前に（たとえば、第２の電極層２２５を製造する前および／または第３の電極層２３５を製造する前に）平滑化されることがある。能動素子層１２０および／または能動素子層２３０の追加の表面（たとえば、上側表面、それによって、すぐ下側の層を平滑化した結果として、下側表面が平滑化される）のそのような追加の平滑化は、領域１０５内で、または領域１０５全体にわたって、能動素子層の厚さの変動をさらに減少させることがあり、したがって、領域１０５内で、または領域１０５全体にわたって、能動素子層の１つまたは複数の（たとえば、設定またはリセットのための）閾値電圧の変動をさらに減少させることがある。能動素子層１２０または能動素子層２３０の表面の平滑化がＣＭＰプロセスの適用を含む場合、能動素子層の汚染（たとえば、化学物質汚染）は、ＣＭＰプロセスの詳細に応じて発生することがあり、このことは、厚さ均一性のわずかな（ｍａｒｇｉｎａｌ）増加に対するトレードオフを示し得る。
説明の明快さおよび容易さのために示されていないが、図示のアレイ構造は、他の層の上方または下方に（たとえば、基板の上に）形成されてよく、これは、とりわけ、さまざまな周辺回路およびサポート回路、たとえば列ドライバ回路および行ドライバ回路およびセンス増幅器回路の一部を形成する相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、ならびにそのような回路を上記で説明された列および行を通じてメモリアレイに接続するソケットおよび配線を含むことができることが理解されよう。さらに、他の層は、１つまたは複数のメモリアレイ、すなわちアレイの「デッキ」を含むことがある。図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂの実施例に示される構造は、メモリアレイの１つのデッキに対応することがあり、メモリアレイの任意の数の追加のデッキの上方または下方にあってよい。
図３は、本開示の実施形態によるメモリセルのための電極の製造のための方法３００を示すフローチャートを示す。方法３００の動作は、本明細書において説明されるようなさまざまな製造技法により実現されてよい。たとえば、方法３００の動作は、図１および図２を参照して論じられたような製造技法によって実現されてよい。
３０５では、アクセスラインのための金属層が形成され得る。３０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、３０５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
３１０では、メモリセルのための電極層が金属層の上方に形成され得る。いくつかの実施例では、電極層の表面は、初期表面粗さを有する。いくつかの実施例では、電極層が、堆積プロセスを介して電極材料を堆積することによって形成されることがある。３１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、３１０の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
３１５では、電極層の表面が研磨され得る。いくつかの実施例では、研磨は、初期表面粗さを有することから、初期表面粗さよりも小さい後続表面粗さを有することに表面を変化させることがある。いくつかの実施例では、研磨は、電極層の表面にＣＭＰプロセスを適用することによって行われることがある。場合によっては、電極層の表面を研磨することは、堆積プロセスに関連づけられた真空シールを破ることを含むことがある。３１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、３１５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
３２０では、研磨の後に、活性層が形成され得る。いくつかの実施例では、活性層が、電極層の表面と接触することがある。活性層の厚さの均一性は、後続表面粗さに基づくことがある。３２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、３２０の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
いくつかの実施例では、装置が、汎用ハードウェアまたは専用ハードウェアを使用して、上記で説明された製造の態様を実行することがある。装置は、アクセスラインのための金属層を形成するための特徴、手段、または命令を含むことがある。装置は、メモリセルのための電極層を金属層の上方に形成するための特徴、手段、または命令をさらに含むことがあり、電極層の表面は、初期表面粗さを有する。装置は、初期表面粗さを有することから、初期表面粗さよりも小さい後続表面粗さを有することに表面を変化させるために、電極層の表面を研磨するための特徴、手段、または命令も含むことがある。装置は、研磨後に、電極層の表面と接触する活性層を形成するための特徴、手段、または命令を追加的に含むことがあり、活性層の厚さの均一性は、後続表面粗さに基づく。
上記で説明された方法および装置のいくつかの実施例では、電極層の表面を研磨することが、電極層の表面にＣＭＰプロセスを適用することを含むことがある。方法および装置のいくつかの実施例では、電極層を形成することが、堆積プロセスを介して電極材料を堆積させることを含むことがある。場合によっては、電極層の表面を研磨することは、堆積プロセスに関連づけられた真空シールを破ることを含むことがある。
上記で説明された方法および装置のいくつかの実施例は、活性層の上方にメモリセルのための第２の電極層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、第２の電極層の上方に第２の活性層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、第２の初期表面粗さから、第２の初期表面粗さよりも小さくてよい第２の後続表面粗さに第２の電極層の表面を変化させるために、第２の活性層を形成する前に、第２の電極層の表面を研磨するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明された方法および装置のいくつかの実施例は、第２の電極層を形成する前に活性層の表面を研磨するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、第２の活性層の表面を研磨するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例では、メモリセルのための記憶コンポーネントは、第２の活性層の少なくとも一部分を備える。上記で説明された方法および装置のいくつかの実施例では、活性層は、第１のカルコゲナイド材料を含むことがある。いくつかの実施例では、第２の活性層が第２のカルコゲナイド材料を含むことがあり、この第２のカルコゲナイド材料は第１のカルコゲナイド材料と異なる。上記で説明された方法および装置のいくつかの実施例では、電極層および第２の電極層は各々、炭素を含む。
上記で説明された方法および装置のいくつかの実施例は、第２の活性層の上方にメモリセルのための第３の電極層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、メモリセルのための第２のアクセスラインのための第２の金属層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この第２の金属層は第３の電極層の上方にある。上記で説明された方法および装置のいくつかの実施例は、第２の金属層を形成する前に第３の電極層の表面を研磨するためのプロセス、特徴、手段、または命令をさらに含むことがある。
図４は、本開示の実施形態によるメモリセルのための電極の製造のための方法４００を示すフローチャートを示す。方法４００の動作は、本明細書において説明されるさまざまな製造技法により実現されてよい。たとえば、方法４００の動作は、図１および図２を参照して論じられたような製造技法によって実現されてよい。
４０５では、アクセスラインのための金属層が形成され得る。４０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４０５の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられた製造技法を使用していることがある。
４１０では、メモリセルのための電極層が金属層の上方に形成され得る。いくつかの実施例では、電極層の表面は、初期表面粗さを有する。４１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４１０の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられた製造技法を使用して実行されることがある。
４１５では、電極層の表面が研磨され得る。いくつかの実施例では、研磨は、初期表面粗さを有することから、初期表面粗さよりも小さい後続表面粗さを有することに表面を変化させることがある。いくつかの実施例では、研磨は、電極層の表面にＣＭＰプロセスを適用することによって行われることがある。４１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４１５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
４２０では、研磨の後に、活性層が形成され得る。いくつかの実施例では、活性層が、電極層の表面と接触することがある。活性層の厚さの均一性は、後続表面粗さに基づくことがある。４２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４２０の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
４２５では、メモリセルのための第２の電極層が、活性層の上方に形成され得る。４２５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４２５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
４３０では、第２の活性層を形成する前に、第２の電極層の表面が研磨され得る。いくつかの実施例では、第２の電極層の表面を研磨することは、第２の初期表面粗さから、第２の初期表面粗さよりも小さい第２の後続表面粗さに、第２の電極層の表面を変化させることがある。４３０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４３０の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
４３５では、第２の活性層が、第２の電極層の上方に形成されることがある。４３５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、４３５の動作の態様は、図１および図２を参照して論じられた製造技法を使用して実行されることがある。
図５は、本開示の実施形態によるメモリセルのための電極の製造のための方法５００を示すフローチャートを示す。方法５００の動作は、本明細書において説明されるようなさまざまな製造技法により実装されてよい。たとえば、方法５００の動作は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられた製造技法によって実装されてよい。
５０５では、アクセスラインのための金属層が形成され得る。５０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５０５の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用して実行されることがある。
５１０では、炭素を含む第１の電極層が、金属層の上方に形成され得る。場合によっては、第１の電極層は、メモリセルのためのものであってよい。いくつかの実施例では、第１の電極層を形成することが、堆積プロセスを介して電極材料を堆積させることを含むことがある。５１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５１０の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用して実行されることがある。
５１５では、第１の電極層の上側表面の表面粗さが減少され得る。いくつかの実施例では、上側表面粗さは、第１の電極層の上側表面にＣＭＰプロセスを適用することによって減少されることがある。いくつかの他の実施例では、第１の電極層の上側表面にＣＭＰプロセスを適用することは、堆積プロセスに関連づけられた真空シールを破ることを含むことがある。５１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５１５の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用することによって実行されることがある。
５２０では、ＣＭＰプロセスを適用した後、第１の電極層の上側表面と接触するカルコゲナイド層が形成され得る。５２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５２０の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用して実行されることがある。
５２５では、炭素を含む第２の電極層が、カルコゲナイド層の上方に形成され得る。いくつかの実施例では、第２の電極層は、メモリセルのためのものであってよい。５２５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、５２５の動作の態様は、図１のＡ、Ｂ、Ｃ、および図２のＡ、Ｂを参照して論じられたような製造技法を使用して実行されることがある。
いくつかの実施例では、装置が、汎用ハードウェアまたは専用ハードウェアを使用して、説明された製造の態様を実行することがある。装置は、アクセスラインのための金属層を形成し、この金属層の上方に、メモリセルのための炭素を含む第１の電極層を形成するための特徴、手段、または命令を含むことがある。装置は、第１の電極層の上側表面にＣＭＰプロセスを適用することによって、第１の電極層の上側表面の表面粗さを減少させるための特徴、手段、または命令をさらに含むことがある。装置は、ＣＭＰプロセスを適用した後、第１の電極層の前記上側表面と接触するカルコゲナイド層を形成し、このカルコゲナイド層の上方に、メモリセルのための炭素を含む第２の電極層を形成するための特徴、手段、または命令をさらに含むことがある。
上記で説明された方法および装置のいくつかの実施例は、第２の電極層の上側表面に第２のＣＭＰプロセスを適用することによって、第２の電極層の上側表面の表面粗さを減少させるためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法および装置のいくつかの実施例は、第２の電極層の上側表面と接触する第２のカルコゲナイド層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この第２のカルコゲナイド層の厚さは、第２の電極層の上側表面の表面粗さを減少させることに基づくことがある。上記で説明された方法および装置のいくつかの実施例は、第２の電極層の上側表面と接触する第２のカルコゲナイド層を形成するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この第２のカルコゲナイド層の厚さは、第２の電極層の上側表面の初期表面粗さに基づくことがある。
上記で説明された方法は可能な実装ついて説明するものであり、動作およびステップは並べ替えられまたは修正されてよく、他の実施例も可能であることに留意されたい。さらに、方法の２つ以上からの実施形態が組み合わされてよい。
場合によっては、本明細書において説明されるようなさまざまな製造技法により製造されたデバイス、システム、または装置は、メモリセルのための第１のアクセスラインと、メモリセルのための第１の電極と、第１のアクセスラインの上方に配置され、酸化炭素を含む第１の電極と、メモリセルのための能動素子であって、第１の電極と接触し、カルコゲナイドを含む能動素子とを含むことがある。
上記で説明されたデバイス、システム、または装置のいくつかの実施例では、酸化炭素は、第１の電極に関連づけられたＣＭＰプロセスに少なくとも部分的に基づいて酸化されることがある。場合によっては、酸化炭素は、ＣＭＰプロセスに関連して真空シールを破ることに少なくとも部分的に基づいて、またはＣＭＰプロセス自体に少なくとも部分的に基づいて、酸化されることがある。上記で説明されたデバイス、システム、または装置のいくつかの実施例では、メモリセルのための能動素子は、選択コンポーネント、記憶コンポーネント、またはメモリセルのそれらの組み合わせを含むことがある。
いくつかの実施例では、デバイス、システム、または装置は、メモリセルのための第２の電極をさらに含むことがある。デバイス、システム、または装置は、メモリセルのための第２の能動素子も含むことがあり、この第２の能動素子は、第２の電極と接触することがあり、カルコゲナイドを含むことがある。いくつかの実施例では、第１の電極は、能動素子と接触する第１の表面を有することもあり、この第１の表面は、第１の粗さを有する。さらに、第２の電極は、第２の能動素子と接触する第２の表面を含むことがあり、この第２の表面は、第１の粗さよりも大きいことがある第２の粗さを有する。
上記で説明されたデバイス、システム、または装置の場合によっては、能動素子は、第１のカルコゲナイド材料を含むことがある。いくつかの実施例では、第２の能動素子が第２のカルコゲナイド材料を含むことがあり、この第２のカルコゲナイド材料は、第１のカルコゲナイド材料と異なってよい。いくつかの他の実施例では、能動素子と第２の能動素子は、同じカルコゲナイド材料を含んでよい。いくつかの実施例では、第２の電極は、酸化炭素を含むことがある。場合によっては、第１の電極は２つの副層を備え、能動素子と接触する副層は、炭素を含むことがある。
場合によっては、上記で説明ご確認されたデバイス、システム、または装置は、メモリセルのための第３の電極を含むことがあり、この第３の電極は、第２の能動素子と接触する。デバイス、システム、または装置は、メモリセルのための第２のアクセスラインをさらに含むことがある。いくつかの実施例では、第３の電極は、酸化炭素を含むことがある。
装置が説明される。いくつかの実施例では、装置は、メモリセルのための第１のアクセスラインと、メモリセルのための第１の電極であって、第１のアクセスラインの上方に配置され、酸化炭素を含む第１の電極と、メモリセルのための能動素子であって、第１の電極と接触し、カルコゲナイドを含む能動素子とを含むことがある。
いくつかの実施例では、酸化炭素は、第１の電極に関連づけられた化学機械平坦化（ＣＭＰ）プロセスに少なくとも部分的に基づいて酸化される。いくつかの実施例では、酸化炭素は、ＣＭＰプロセスに関連して真空シールを破ることに少なくとも部分的に基づいて酸化される。いくつかの実施例では、メモリセルのための能動素子は、メモリセルのための、選択コンポーネント、記憶コンポーネント、またはそれらの組み合わせを備える。
いくつかの実施例では、装置は、メモリセルのための第２の電極と、メモリセルのための第２の能動素子であって、第２の電極と接触し、カルコゲナイドを含む第２の能動素子とを備えることがある。いくつかの実施例では、第１の電極が、能動素子と接触する第１の表面を備え、第１の表面が第１の粗さを有し、第２の電極が、第２の能動素子と接触する第２の表面を備え、第２の表面が、前記第１の粗さよりも大きい第２の粗さを有する。
いくつかの実施例では、能動素子が第１のカルコゲナイド材料を含み、第２の能動素子が第２のカルコゲナイド材料を含み、第２のカルコゲナイド材料が第１のカルコゲナイド材料と異なる。いくつかの実施例では、能動素子と第２の能動素子が同じカルコゲナイド材料を含む。いくつかの実施例では、第２の電極が酸化炭素を含む。
いくつかの実施例では、装置は、メモリセルのための第３の電極であって、第２の能動素子と接触する第３の電極と、メモリセルのための第２のアクセスラインとを含むことがある。いくつかの実施例では、第３の電極が酸化炭素を含む。いくつかの実施例では、第１の電極が２つの副層を備え、能動素子と接触する副層が炭素を含む。
「結合される」という用語は、コンポーネント間の電子流をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的な接続を含んでもよいし、中間コンポーネントを含んでもよい。互いと電子通信するまたは互いと結合されたコンポーネントは、（たとえば、通電された回路内では）電子または信号を能動的に交換してもよいし、（たとえば、消勢された回路内では）電子または信号を能動的に交換しなくてもよいが、通電されている回路上で電子または信号を交換するように構成および動作可能であってよい。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開または閉）に関係なく結合されてよい。
本明細書において使用される「層（ｌａｙｅｒ）」という用語は、幾何学的構造の層（ｓｔｒａｔｕｍ）またはシートを指す。各層は、３つの次元（たとえば、高さ、幅、および奥行き）を有してよく、表面の一部またはすべてを覆うことがある。たとえば、層は、２つの次元が第３の次元よりも大きい３次元構造、たとえば、薄膜であることがある。層は、異なる要素、構成要素、および／または材料を含むことがある。場合によっては、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元が説明の目的で描かれている。しかしながら、当業者は、層が本質的に３次元であると認識するであろう。
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は絶対的である必要はなく、特性の利点を達成するように十分なほど近いことを意味する。
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、場合によっては、メモリセルまたはメモリアレイの他のコンポーネントへの電気接点として用いられることがある。電極は、メモリアレイの要素またはコンポーネント間の導電経路を提供する、トレース、配線、導電ライン、導電層などを含むことがある。
カルコゲナイド材料は、元素Ｓ、Ｓｅ、およびＴｅのうちの少なくとも１つを含む材料または合金であってよい。本明細書において論じられる位相変化材料は、カルコゲナイド材料であってよい。カルコゲナイド材料としては、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金があり得る。例示的なカルコゲナイド材料および合金としては、限定するものではないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔであり得る。本明細書で使用されるとき、ハイフンでつながれた化学組成表記法は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−ＴｅはＧｅｘＴｅｙを含んでよく、ここで、ｘおよびｙは任意の正の整数であってよい。可変抵抗材料の他の例としては、２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む、二元系金属酸化物材料または混合原子価酸化物があり得る。実施形態は、メモリセルの記憶素子に関連づけられた特定の１つまたは複数の可変抵抗材料に限定されない。たとえば、可変抵抗材料の他の例は、記憶素子を形成するために使用可能であり、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、またはポリマー系材料を含むことがある。
本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は半導体ウェハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の伝導性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用するドーピングを通じて制御され得る。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
本明細書に記載される説明は、添付の図面に関して、例示的な構成について説明し、実施され得るまたは特許請求の範囲内に入るすべての実施例を表すとは限らない。詳細な説明は、説明される技法の理解をもたらす目的で、具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしで実践されてもよい。いくつかの例では、既知の構造およびデバイスが、説明される実施例の概念を曖昧にすることを避けるためにブロック図形式で示される。
添付の図では、類似の構成要素または特徴が同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素が、参照ラベルの後にダッシュ記号と、類似の構成要素を区別する第２のラベルとが続くことによって区別されることがある。第１の参照ラベルだけが本明細書において使用される場合、説明は、第２の参照ラベルとは関係なく同じ第１の参照ラベルを有する類似の構成要素の任意の１つに適用可能である。
特許請求の範囲内を含めて、本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句によって始められる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストがＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されるべきでない。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも部分的に基づく」という句と同じように解釈されるべきである。
本明細書における説明は、当業者が本開示を行うまたはこれを使用することを可能にするために提供される。本開示に対するさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において規定される一般的な原理は、本開示の範囲から逸脱することなく、他の変形形態に適用されてよい。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も広い範囲が与えられるべきである。

Claims (25)

  1. メモリセルのための第１のアクセスラインと、
    前記メモリセルのための第１の電極であって、前記第１のアクセスラインの上方に配置され、酸化炭素を含む第１の電極と、
    前記メモリセルのための能動素子であって、前記第１の電極と接触し、カルコゲナイドを含む能動素子と
    を備える装置。
  2. 前記酸化炭素が、前記第１の電極に関連づけられた化学機械平坦化（ＣＭＰ）プロセスに少なくとも部分的に基づいて酸化される、請求項１に記載の装置。
  3. 前記酸化炭素が、前記ＣＭＰプロセスに関連して真空シールを破ることに少なくとも部分的に基づいて酸化される、請求項２に記載の装置。
  4. 前記メモリセルのための前記能動素子が、前記メモリセルのための、選択コンポーネント、記憶コンポーネント、またはそれらの組み合わせを備える、請求項１に記載の装置。
  5. 前記メモリセルのための第２の電極と、
    前記メモリセルのための第２の能動素子であって、前記第２の電極と接触し、カルコゲナイドを含む第２の能動素子と
    をさらに備える、請求項１に記載の装置。
  6. 前記第１の電極が、前記能動素子と接触する第１の表面を備え、前記第１の表面が第１の粗さを有し、
    前記第２の電極が、前記第２の能動素子と接触する第２の表面を備え、前記第２の表面が、前記第１の粗さよりも大きい第２の粗さを有する、
    請求項５に記載の装置。
  7. 前記能動素子が第１のカルコゲナイド材料を含み、
    前記第２の能動素子が第２のカルコゲナイド材料を含み、前記第２のカルコゲナイド材料が前記第１のカルコゲナイド材料と異なる、
    請求項５に記載の装置。
  8. 前記能動素子と前記第２の能動素子が同じカルコゲナイド材料を含む、請求項５に記載の装置。
  9. 前記第２の電極が酸化炭素を含む、請求項５に記載の装置。
  10. 前記メモリセルのための第３の電極であって、前記第２の能動素子と接触する第３の電極と、
    前記メモリセルのための第２のアクセスラインと
    をさらに備える、請求項５に記載の装置。
  11. 前記第３の電極が酸化炭素を含む、請求項１０に記載の装置。
  12. 前記第１の電極が２つの副層を備え、前記能動素子と接触する副層が炭素を含む、請求項１に記載の装置。
  13. アクセスラインのための金属層を形成することと、
    前記金属層の上方に、メモリセルのための電極層を形成することであって、前記電極層の表面が初期表面粗さを有する、形成することと、
    前記初期表面粗さを有することから、前記初期表面粗さよりも小さい後続表面粗さを有することに前記表面を変化させるために、前記電極層の前記表面を研磨することと、
    前記研磨することの後で、前記電極層の前記表面と接触する活性層を形成することであって、前記活性層の厚さの均一性が前記後続表面粗さに少なくとも部分的に基づく、形成することと
    を含む方法。
  14. 前記電極層の前記表面を研磨することが、
    前記電極層の前記表面に化学機械平坦化（ＣＭＰ）プロセスを適用すること
    を含む、請求項１３に記載の方法。
  15. 前記電極層を形成することが、堆積プロセスを介して電極材料を堆積させることを含み、
    前記電極層の前記表面を研磨することが、前記堆積プロセスに関連づけられた真空シールを破ることを含む、
    請求項１３に記載の方法。
  16. 前記メモリセルのための第２の電極層を前記活性層の上方に形成することと、
    第２の活性層を前記第２の電極層の上方に形成することと
    をさらに含む、請求項１３に記載の方法。
  17. 第２の初期表面粗さから、前記第２の初期表面粗さよりも小さい第２の後続表面粗さに前記第２の電極層の表面を変化させるために、前記第２の活性層を形成する前に、前記第２の電極層の前記表面を研磨すること
    をさらに含む、請求項１６に記載の方法。
  18. 前記第２の電極層を形成する前に前記活性層の表面を研磨すること、または
    前記第２の活性層の表面を研磨すること
    をさらに含む、請求項１６に記載の方法。
  19. 前記メモリセルのための記憶コンポーネントが前記第２の活性層の少なくとも一部分を備える、請求項１６に記載の方法。
  20. 前記活性層が第１のカルコゲナイド材料を含み、
    前記第２の活性層が第２のカルコゲナイド材料を含み、前記第２のカルコゲナイド材料が前記第１のカルコゲナイド材料と異なり、
    前記電極層および前記第２の電極層が各々、炭素を含む、
    請求項１６に記載の方法。
  21. 前記メモリセルのための第３の電極層を前記第２の活性層の上方に形成することと、
    前記メモリセルのための第２のアクセスラインのための第２の金属層を形成することであって、前記第２の金属層が前記第３の電極層の上方にある、形成することと、
    前記第２の金属層を形成する前に前記第３の電極層の表面を研磨することと
    をさらに含む、請求項１６に記載の方法。
  22. アクセスラインのための金属層を形成することと、
    前記金属層の上方に、メモリセルのための炭素を含む第１の電極層を形成することと、
    前記第１の電極層の上側表面に化学機械平坦化（ＣＭＰ）プロセスを適用することによって、前記第１の電極層の前記上側表面の表面粗さを減少させることと、
    前記ＣＭＰプロセスを適用した後、前記第１の電極層の前記上側表面と接触するカルコゲナイド層を形成することと。
    前記カルコゲナイド層の上方に、前記メモリセルのための炭素を含む第２の電極層を形成することと
    を含む方法。
  23. 前記第１の電極層を形成することが、堆積プロセスを介して電極材料を堆積させることを含み、
    前記第１の電極層の前記上側表面に前記ＣＭＰプロセスを適用することが、前記堆積プロセスに関連づけられた真空シールを破ることを含む、
    請求項２２に記載の方法。
  24. 前記第２の電極層の上側表面に第２のＣＭＰプロセスを適用することによって、前記第２の電極層の前記上側表面の表面粗さを減少させることと、
    前記第２の電極層の前記上側表面と接触する第２のカルコゲナイド層を形成することであって、前記第２のカルコゲナイド層の厚さが、前記第２の電極層の前記上側表面の前記表面粗さを減少させることに少なくとも部分的に基づく、形成することと
    をさらに含む、請求項２２に記載の方法。
  25. 前記第２の電極層の前記上側表面と接触する第２のカルコゲナイド層を形成することであって、前記第２のカルコゲナイド層の厚さが、前記第２の電極層の前記上側表面の初期表面粗さに少なくとも部分的に基づく、形成すること
    をさらに含む、請求項２２に記載の方法。
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