KR20210000730A - 메모리 셀을 위한 전극 제조 - Google Patents

메모리 셀을 위한 전극 제조 Download PDF

Info

Publication number
KR20210000730A
KR20210000730A KR1020207036771A KR20207036771A KR20210000730A KR 20210000730 A KR20210000730 A KR 20210000730A KR 1020207036771 A KR1020207036771 A KR 1020207036771A KR 20207036771 A KR20207036771 A KR 20207036771A KR 20210000730 A KR20210000730 A KR 20210000730A
Authority
KR
South Korea
Prior art keywords
layer
electrode
electrode layer
memory cell
forming
Prior art date
Application number
KR1020207036771A
Other languages
English (en)
Other versions
KR102477451B1 (ko
Inventor
펭유안 젱
용준 제이. 후
야오 진
홍퀴 리
안드레아 고티
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20210000730A publication Critical patent/KR20210000730A/ko
Application granted granted Critical
Publication of KR102477451B1 publication Critical patent/KR102477451B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H01L27/11585—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1441—Ferroelectric RAM [FeRAM or FRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

메모리 셀의 제조 방법, 시스템 및 디바이스가 설명된다. 전극 층은 형성된 후 초기 두께 변화를 가질 수 있다. 전극 층은 메모리 셀의 추가 층을 형성하기 전에 평탄화될 수 있으며, 따라서, 두께 변화를 감소시킨다. 제조된 후속 층은 전극 층의 두께 변화에 의존할 수 있는 두께 변화를 가질 수 있다. 후속 층을 형성하기 전에 전극 층의 두께 변화를 감소시킴으로써, 후속 층은 또한 감소된 두께 변화를 가질 수 있다. 후속 층의 감소된 두께 변화는 후속 층으로부터 형성된 메모리 셀의 전기적 행동에 영향을 미칠 수 있다. 일부 경우에, 후속 층의 감소된 두께 변화는 그러한 메모리 셀에 대한 보다 예측 가능한 전압 임계값을 허용할 수 있으며, 따라서, 메모리 셀에 대한 판독 윈도우를 증가시킨다.

Description

메모리 셀을 위한 전극 제조
관련 출원들
본 특허 출원은 2018 년 6 월 6 일자로 출원된 "Fabrication of Electrodes for Memory Cells"라는 제목의 Zheng et al.에 의한 미국 특허 출원 번호 16/001,795에 대한 우선권을 주장하며, 이는 양수인에게 양도되었고, 본 출원에 참고로 그 전체가 통합된다.
이하는 전반적으로 메모리 셀 제조에 관한 것이며, 보다 구체적으로 메모리 셀을 위한 전극 제조에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다. 메모리 디바이스의 상이한 상태를 프로그래밍하여 정보가 저장된다. 예를 들어, 이진 디바이스는 흔히 로직 "1" 또는 로직 "0"로 표시되는 2 가지 상태를 갖는다. 다른 시스템에서, 2 개 보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 상태를 기록 또는 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 동적 RAM (DRAM), 동기식 동적 RAM (SDRAM), 강유전성 RAM (FeRAM), 자기 RAM (MRAM), 저항성 RAM (RRAM), 플래시 메모리, 상 변화 메모리 (PCM) 등을 포함한 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비 휘발성일 수 있다. 예를 들어, FeRAM과 같은 비 휘발성 메모리는 외부 전원이 없는 경우에도 장기간 저장된 로직 상태를 유지할 수 있다. DRAM을 포함한 휘발성 메모리 디바이스는 외부 전원에 의해 주기적으로 리프레시(refresh)되지 않는 한 시간이 지남에 따라 저장된 상태를 잃을 수 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만, 저장 디바이스로 강유전성 커패시터를 사용하기 때문에 비 휘발성 특성을 가질 수 있다. 따라서, FeRAM 디바이스는 다른 비 휘발성 및 휘발성 메모리 디바이스에 비해 개선된 성능을 가질 수 있다.
일부 메모리 디바이스에서, 메모리 셀의 전기적 행동 (예를 들어, 메모리 셀의 하나 이상의 임계 전압)은 메모리 셀의 물리적 치수에 적어도 부분적으로 의존할 수 있다. 물리적 치수의 변화를 감소시키고 따라서 메모리 디바이스와 관련된 메모리 셀의 전기적 행동을 감소시키기 위한 개선된 솔루션이 원해질 수 있다.
도 1a 내지 1c는 본 개시의 실시예들에 따른 제조 기술들의 예들을 예시한다.
도 2a 및 2b는 본 개시의 실시예들에 따른 제조 기술의 예를 예시한다.
도 3 내지 5는 본 개시의 실시예들에 따른 메모리 셀들의 제조 방법들을 예시한다.
일부 메모리 디바이스는 다양한 재료의 스택을 형성함으로써 적어도 부분적으로 형성될 수 있다 (예를 들어, 재료 스택이 형성될 수 있고 스택에 추가 처리 단계가 적용될 수 있다). 일부 경우에, 스택의 층은 순차적으로 형성될 수 있고, 따라서 스택의 형성은 스택의 제 1, 이전 층의 위에 또는 상부에 스택의 제 2 층을 형성하는 단계를 포함할 수 있다. 제 1 층의 형성 방법은 해당 층이 거친(rough) 표면 및 관련된 두께 변화를 갖는 결과를 초래할 수 있다. 스택의 제 2 층이 고르지 않은(uneven) 제 1 층과 컨택(contact)하여 형성되는 경우, 제 1 층의 두께 변화는 다음 제 2 층으로 상향 전파되어 제 2 층에서도 두께 변화를 유발할 수 있다. 두께 변화는 하나, 양쪽 층 및/또는 컴포넌트의 행동에 영향을 미칠 수 있다. 예를 들어, 다른 전압 (예를 들어, 재료 또는 층의 임계 전압)에 노출될 때 주어진 층에서 재료의 행동은 해당 층의 두께에 따라 달라질 수 있다. 따라서, 후속 층에서 두께 균일도를 최대화하기 위해 이전 층의 두께 변화를 최소화하는 것이 바람직할 수 있다.
본 출원의 교리에 따르면, 메모리 셀을 제조하는 단계는 다음 층을 형성하기 전에 이전 층을 평탄화(smoothing) (예를 들어, 연마)하는 단계를 포함할 수 있다. 예를 들어, 제 1 전극 층은 층 전체에 걸쳐 두께 변화를 야기하는 기술로 제조될 수 있다. 일부 경우에, 활성 층(active layer)을 형성하기 전에 전극 층을 연마하는 것은 전극 층 및 결과적으로 활성 층의 두께 변화를 감소시킬 수 있다. 전극 층은 활성 층 형성 전에 연마 되었기 때문에, 결과적으로 생성된 활성 층은 중간 연마 단계 없이 형성된 것보다 두께 변화가 적을 수 있다. 따라서, 활성 층은 보다 예측 가능하고 균일한 행동을 가질 수 있다. 예를 들어, 각각의 메모리 셀이 동일한 전압에 노출될 때 활성 층은 다수의 메모리 셀에 걸쳐 유사하게 행동할 수 있습니다 (예를 들어, 활성 층으로부터 형성된 메모리 셀은 더 균일한 임계 전압을 가질 수 있다). 본 출원에 설명된 이들 및 다른 제조 기술은 따라서 메모리 셀의 행동 및 성능을 향상시킬 수 있다.
상기에서 소개된 개시의 특징들은 도 1a, 1b, 1c 및 도 2a, 2b의 예시적인 제조 기술의 맥락에서 이하에서 더 설명된다. 본 개시의 이들 및 다른 특징은 메모리 셀을 위한 전극의 제조와 관련된 도 3 내지 5의 흐름도를 참조하여 추가로 예시되고 설명된다.
도 1a-1c는 다양한 제조 단계에서 묘사된 평탄화된 전극 층을 갖는 메모리 셀 스택을 제조하는 방법을 예시하는 중간 메모리 어레이 구조의 개략도이다.
도 1a의 중간 어레이 구조 (100-a)를 참조하면, 일부 예에 따르면, 영역 (105-a)은 제 1 메모리 셀 스택에 대한 어레이 구조의 양태를 포함할 수 있고, 영역(105-b)는 제 2 메모리 셀 스택에 대한 어레이 구조의 양태를 포함할 수 있다. 일부 경우에, 제 1 메모리 셀 스택 및 제 2 메모리 셀 스택은 결국 2 개의 별개의 메모리 셀로 구성 (예를 들어, 제조)될 수 있고, 제 1 메모리 셀에 저장된 데이터는 제 2 메모리 셀에 저장된 데이터와 독립적일 수 있다. 2 개의 영역 (105-a 및 105-b)만이 도시되어 있지만, 당업자는 실제로 많은 영역이 형성될 수 있음을 이해할 것이다.
일부 경우에, 메모리 셀 스택을 제조하는 단계는 기판 (미도시) 위에 전도성 재료 (110)를 형성하는 단계를 포함할 수 있다. 전도성 재료 (110)는 하나 이상의 액세스 라인, 예를 들어, 영역 (105-a) 및/또는 영역 (105-b)에 대응하는 메모리 셀에 대한 워드 라인 또는 비트 라인을 형성하는 데 사용될 수 있다.
방법은 추가로 전도성 재료 (110) 위에 전극 재료 (115)를 형성하는 단계를 포함할 수 있다. 전극 재료 (115)는 하나 이상의 전극 (예를 들어, 액세스 라인을 메모리 셀의 활성 컴포넌트(active component)과 결합하기 위해), 예를 들어, 영역 (105-a) 및 영역 (105-b)에 개별적으로 대응하는 전극들을 형성하기 위해 사용될 수 있다. 전극 재료 (115)는 탄소를 포함할 수 있다. 일부 경우에, 전극 재료 (115)는 2 개의 서브 층 (미도시)으로 구성될 수 있고, 따라서, 제 1 서브 층이 전도성 재료 (110)와 컨택하고 제 2 서브 층은 제 1 서브 층 위에 형성되는 2중 층 전극으로 지칭될 수 있다. 이 경우, 제 2 상단(upper) 서브 층은 탄소를 포함할 수 있으며, 탄소계 재료로 지칭될 수 있다. 전극 재료 (115)는 예를 들어, 다른 증착 기술 중에서도 물리 기상 증착 (PVD), 화학 기상 증착 (CVD) 또는 원자 층 증착 (ALD)과 같은 증착 기술에 의해 형성될 수 있다. 각각의 층은 웨이퍼와 같은 전체 다이 또는 기판의 표면적 위에 블랭킷 층(blanket layer)으로서 초기에 형성될 수 있다.
일부 예에서, 전극 재료 (115)를 형성하는데 사용되는 증착 기술 (예를 들어, PVD, CVD 또는 ALD 기술)은 전극 재료 (115)의 최상부(top) (예를 들어, 노출된) 표면이 예를 들어, 관련 증착 기술의 다른 측면 또는 스퍼터링으로 인해 바람직하지 않게 거칠게 될 수 있다. 전극 재료 (115)의 최상부 표면의 거칠기는 전극 재료 (115)의 일부 부분이 다른 부분과 다른 두께로 귀결된다. 예를 들어, 전극 재료 (115)의 두께 (T1)는 두께 (T2)보다 클 수 있으며, 이는 두께 (T4)보다 클 수 있는 두께 (T3) 보다 클 수 있다. 따라서, 전극 재료 두께 T1-T4는 단일 메모리 스택 영역 (105) 내에서 또는 상이한 메모리 스택 영역 (105-a 및 105-b) 사이에서 변할 수 있다. 즉, 일부 경우에, 전극 재료 (115)의 두께는 (105-b)의 다른 부분 보다 영역 (105-a)의 한 부분에서 더 클 수 있다(즉, T1 > T2) . 일부 다른 경우에, 전극 재료 (115)의 두께는 다른 영역 (105-b)에서 보다 하나의 영역 (105-a)에서 더 클 수 있다 (즉, T1, T2 > T3, T4).
이제 도 1b의 중간 어레이 구조 (100-b)를 참조하여, 일부 예에 따르면, 방법은 전극 재료 (115)를 평탄화하는 단계(smoothening)를 포함할 수 있다. 평탄화 프로세스는 전극 재료 (115)의 상단 표면을 평탄화하여 전극 재료 (115) 내의 두께 변화를 감소시킬 수 있다 (따라서, 두께 균일도를 증가시킬 수 있다). 일부 경우에, 평탄화 프로세스는 단일 메모리 스택 영역 (105) 내의 전극 재료 (115)의 두께 변화를 감소시킬 수 있다. 예를 들어, 전극 재료 (115)의 두께는 영역 (105-c) 전체에 걸쳐 두께 T5와 동일하거나 실질적으로 동일할 수 있는 반면, 평탄화 이전의 영역 (105-a)의 전극 재료 두께는 더 변화될 수 있다 (즉, 두께 T1 > 두께 T2). 평탄화 프로세스는 또한 영역 (105) 사이의 전극 재료 두께의 변화를 감소시킬 수 있다. 예를 들어, 영역 (105-c) T5의 전극 재료 두께는 영역 (105-d)의 전극 재료 두께 T6과 동일하거나 실질적으로 동일할 수 있는 반면, 평탄화 이전에 전극 재료 (115)의 두께는 영역 (105-a)에서 (105-b)보다 더 컸다 (즉, T1, T2 > T3, T4).
평탄화 프로세스는 예를 들어, 화학 기계적 평탄화 (CMP : chemical-mechanical planarization)를 사용하여 전극 재료 (115)를 연마하는 단계를 포함할 수 있다. 일부 경우에, 중간 어레이 구조 (100-a)는 CMP 프로세스를 거쳐 중간 어레이 구조 (100-b)를 형성할 수 있다. 예를 들어, 전극 재료 (115)의 최상부 표면은 중간 어레이 구조 (100-b)의 전극 재료 (115) 층을 형성하기 위해 CMP를 사용하여 연마될 수 있다. 연마 프로세스는 전극 재료 층 (115)의 벌크 속성을 변경하지 않을 수 있다. 예를 들어, 전극 재료 층 (115)의 관련 속성은 연마 프로세스의 결과로 변하지 않을 수 있다. 즉, 전극 재료 층 (115)이 CMP 프로세스 없이 행동했을 것이기 때문에 CMP 프로세스 후에 상이한 전압 및 전류에 노출될 때 전극 재료 층 (115)은 유사하게 행동할 수 있다. 일부 예에서, CMP를 수행하는 단계는 전극 재료 층 (115) (예를 들어, PVD, CVD 또는 ALD 프로세스)을 형성하는데 사용되는 제조 프로세스와 관련될 수 있는 진공 밀봉을 파괴하는 단계를 포함할 수 있으며, 이는 적어도 일정 시간 기간 동안, 전극 재료 (115)의 최상부 (예를 들어, 노출된) 표면을 산소에 노출시킨다. 진공 밀봉의 부재는 따라서, 중간 어레이 구조 (100-b)의 전극 재료 (115) 층에서 발생하는 산화를 초래할 수 있다. 추가적으로 또는 대안적으로, CMP 프로세스 자체는 중간 어레이 구조 (100-b)의 전극 재료 (115) 층에서 발생하는 산화를 초래할 수 있다. 따라서, 일부 경우에, 전극 재료 (115) 층은 결국 산화된 탄소를 포함할 수 있다.
도 1c의 중간 어레이 구조 (100-c)를 참조하여, 일부 예에 따르면, 메모리 셀 스택을 제조하는 단계는 연마된 전극 재료 (115) 위에 활성 컴포넌트 층 (120)을 형성하는 단계를 추가로 포함할 수 있다. 일부 예에서, 활성 컴포넌트 층 (120)은 하나 이상의 선택기 컴포넌트 (예를 들어, 선택기 다이오드) 또는 저장 컴포넌트를 형성하는데 사용될 수 있다. 일부 경우에, 전극 재료 (115) 층의 산화는 활성 컴포넌트 층 (120)에 가장 가까운 (예를 들어, 컨택하는) 전극 재료 (115) 층의 표면 또는 그 근처에서 국부화되거나 더 광범위할 수 있다.
일부 경우에, 활성 컴포넌트 층 (120)의 두께 균일 성은 전극 재료 (115)의 연마로 인한 것일 수 있다. 즉, 전극 재료 (115)의 임의의 두께 변화는 활성 컴포넌트 층 (120)에서 역(inverse) 두께 변화를 초래할 수 있다. 예를 들어, 전극 재료 (115)는 영역 (105-f)에서 보다 영역 (105-e)에서 더 두껍고, 활성 컴포넌트 층 (120)은 영역 (105-f)에서 보다 영역 (105-e)에서 더 얇을 수 있다.
활성 컴포넌트 층 (120)은 칼코게나이드 재료로 형성될 수 있다. 활성 컴포넌트 층 (120)의 칼코게나이드 재료가 하나 이상의 선택기 컴포넌트를 형성하기 위해 사용되는 경우, 활성 컴포넌트 층 (120)의 칼코게나이드 재료는 비정질 상태로 유지될 수 있지만, 칼코게나이드 재료를 가로 지르는 전압 차이가 임계 크기 미만일 때 고 저항(high-resistance) 상태 (예를 들어, 절연 상태) 일 수 있고 칼코게나이드 재료를 가로 지르는 전압 차이가 임계 크기 이상일 때 저 저항(low-resistance) 상태 (예를 들어, 전도성 상태)에 있을 수 있다. 그러한 경우에, 임계 크기는 활성 컴포넌트 층 (120)의 칼코게나이드 재료에 대한 스위칭 임계 전압을 포함할 수 있다.
활성 컴포넌트 층 (120)의 칼코게나이드 재료가 하나 이상의 저장 컴포넌트를 형성하는데 사용되는 경우, 활성 컴포넌트 층 (120)의 칼코게나이드 재료는 비정질 상태와 결정질 상태 사이에서 전이될 수 있다. 일부 경우에, 활성 컴포넌트 층 (120)이 비정질 상태에 비해 결정 상태일 때 활성 컴포넌트 층 (120)에서 큰 저항 콘트라스트(contrast)가 있을 수 있다. 결정 상태의 재료는 주기적 구조로 배열된 원자를 가질 수 있으며, 이는 상대적으로 낮은 전기 저항 (예를 들어, 셋팅 상태(set state))을 초래할 수 있다. 대조적으로, 비정질 상태의 재료는 주기적 원자 구조가 없거나 상대적으로 적을 수 있으며, 이는 상대적으로 높은 전기 저항 (예를 들어, 리셋 상태)을 가질 수 있다. 재료의 비정질 상태와 결정질 상태 사이의 저항 값의 차이는 상당할 수 있다; 예를 들어, 비정질 상태의 재료는 그것의 결정질 상태의 재료의 저항보다 10배(one order) 이상의 저항을 가질 수 있다.
활성 컴포넌트 층 (120)의 칼코게나이드 재료가 하나 이상의 저장 컴포넌트를 형성하는데 사용되는 일부 경우에, 활성 컴포넌트 층 (120)의 영역 (105)을 저 저항 상태로 셋팅하기 위해, 영역 (105)은 전류를 영역(105)를 통과시켜 가열될 수 있다. 활성 컴포넌트 층 (120)의 영역 (105)을 상승된 온도 (그러나, 용융 온도 미만)로 가열하면 활성 컴포넌트 층 (120)의 영역 (105)이 결정화되어 저 저항 상태를 형성할 수 있다. 전류는 영역 (105)에 전압을 인가함으로써 발생할 수 있으며, 인가된 전압은 영역 (105)에 대한 제 1 임계 전압을 기반으로 한다. 예를 들어, 영역 (105)이 리셋 상태에 있는 경우, 인가 전압이 제 1 임계 전압보다 크지 않는 한, 전류는 영역 (105)을 통해 흐르지 않을 수 있다.
활성 컴포넌트 층 (120)의 칼코게나이드 재료가 하나 이상의 저장 컴포넌트를 형성하는데 사용되는 일부 다른 경우에, 활성 컴포넌트 층 (120)의 영역 (105)을 고 저항 상태로 셋팅하기 위해, 영역 (105)은 그것의 용융 온도를 초과하여 가열될 수 있다. 활성 컴포넌트 층 (120)의 영역 (105)은 활성 컴포넌트 층 (120)의 영역 (105)을 가로 지르는 전압 (따라서, 활성 컴포넌트 층 (120)의 영역 (105)을 통과하는 전류)을 제 2 임계 전압으로 셋팅함으로써 결정질 상태에서 비정질 상태로 스위칭될 수 있고 이는 용융 온도 초과하여 칼코게나이드 재료의 온도를 증가시킨 다음 전압/전류를 충분히 급격하게 제거할 수 있다 (예를 들어, 결정화가 발생하지 않도록 비교적 짧은 시간 동안만 전압/전류를 인가).
하나 이상의 선택기 컴포넌트를 형성하는데 사용될 때 활성 컴포넌트 층 (120)의 스위칭 임계 전압 뿐만 아니라 하나 이상의 저장 컴포넌트를 형성하기 위해 사용될 때 활성 컴포넌트 층(120)의 재료의 셋팅 전압 및 리셋 전압에 대응하는 활성 컴포넌트 층 (120)의 제 1 및 제 2 임계 전압은 활성 컴포넌트 층 (120)의 두께에 의존할 수 있다. 즉, 더 큰 두께는 더 큰 임계 전압에 대응할 수 있다. 추가로, 활성 컴포넌트 층 (120)의 두께의 변화는 임계 전압 값의 대응하는 변화를 초래할 수 있다. 일부 경우에, 전체 활성 컴포넌트 층 (120)에 대해 정확한 임계 전압을 갖는 것이 바람직할 수 있다. 예를 들어, 영역 (105-e) 내의 임계 전압이 영역 (105-e) 내에서도 일관되는 것이 뿐만 아니라 영역 (105-e) 내의 임계 전압이 다른 영역 (105-f)의 그것과 유사한 것이 바람직할 수 있다. 즉, 활성 컴포넌트 층 (120)에 대한 임계 전압의 표준 편차가 작은 것이 바람직할 수 있다. 활성 컴포넌트 층 (120)의 칼코게나이드 재료가 하나 이상의 선택기 컴포넌트를 형성하는데 사용되는 경우, 작은 표준 편차를 갖는 임계 전압은 메모리 디바이스에 대한 개선된 신뢰성 및 개선된 디자인 허용 오차와 같은 장점을 제공할 수 있다. 활성 컴포넌트 층 (120)의 칼코게나이드 재료가 하나 이상의 저장 컴포넌트를 형성하는데 사용되는 경우, 작은 표준 편차를 갖는 임계 전압은 또한 제 1 임계 전압과 제 2 전압 사이의 더 크거나 더 나은 신뢰성 있게 큰 윈도우를 포함하여 메모리 디바이스에 대한 개선된 신뢰성 및 개선된 디자인 허용 오차와 같은 장점을 제공할 수 있다(예를 들어, 영역 (105)을 포함하는 메모리 셀의 판독 또는 기록 윈도우에 대응할 수 있는).
도 2a-2b는 다양한 제조 단계에서 묘사된 평탄화된 전극 층을 갖는 메모리 셀 스택을 제조하는 방법을 예시하는 추가적인 중간 메모리 어레이 구조의 개략도이다. 도 2a 내지 2b에 도시된 메모리 어레이 구조는 추가 제조 단계로 후속 처리된 도 1a 내지 도 1c을 참조하여 설명된 메모리 어레이 구조에 대응할 수 있다. 예를 들어, 도 1a-1c의 전도성 재료 (110)는 도 2a 및 도 2b의 전도성 재료 (210)에 대응할 수 있다. 또한, 도 1a-1c의 전극 재료 (115)은 도 2a 내지 2b의 전극 재료 (215)에 대응할 수 있다.
도 2a의 중간 어레이 구조 (200-a)를 참조하여, 메모리 셀 스택을 제조하는 단계는 일부 예들에 따라 제 1 활성 컴포넌트 층 (220) 위에 제 2 전극 재료 (225)을 형성하는 단계를 추가로 포함할 수 있다. 일부 경우에, 제 2 전극 재료 (225)은 탄소계 재료일 수 있다. 제 2 전극 재료 (225)는 제 1 전극 재료 (215)와 유사한 기술 (예를 들어, PVD, CVD, ALD)을 사용하여 형성될 수 있다. 제 2 전극 재료 (225)에 대한 형성 기술은 도 1a의 중간 어레이 구조 (100-a)에서 볼 수 있는 바와 같이 전극 재료 (115)의 두께 변화와 유사한 두께 변화를 초래할 수도 있고 그렇지 않을 수도 있다. 즉, 일부 경우에, 초기에 형성될 때 제 2 전극 재료 (225)의 두께는 단일 영역 (105) 내에서 또는 영역간에, 예를 들어, 영역 (105-g 및 105-h) 사이에서 변할 수 있으며, 이는 도 1a-1c를 참조하여 설명된 영역 (105-a 및 105-b)에 각각 대응할 수 있다.
중간 어레이 구조 (200-a)를 제조 하는 단계는 예를 들어, 보다 균일한 두께를 달성하기 위해 CMP를 사용하여 전극 재료 (225)를 연마하는 추가 단계를 포함할 수 있다. 이 경우, 진공 환경 외부의 연마 중간 어레이 구조 (200-a)가 제 2 전극 재료 (225)의 최상부를 산소에 노출시킬 수 있고/있거나 연마 프로세스 자체가 산화를 도입할 수 있기 때문에, 전극 재료 (225)는 산화된 탄소를 포함하게 될 수 있다. 다른 경우에, 메모리 셀 스택을 제조하는 단계는 제 2 전극 재료 (225)의 연마를 포함하지 않을 수 있다. 이 경우, 제 2 전극 재료 (225)은 산화된 탄소를 포함하지 않을 수 있다.
도 2b의 중간 어레이 구조 (200-b)를 참조하여, 메모리 셀 스택을 제조하는 단계는 일부 예시에 따라, 제 2 전극 재료 (225) 위에 제 2 활성 컴포넌트 층 (230)을 형성하는 단계를 추가로 포함할 수 있다. 제 2 활성 컴포넌트 층 (230)의 두께는 제 2 전극 재료(225)의 두께 변화에 기초할 수 있다. 예를 들어, 전극 재료가 영역 (105-i)에서 영역 (105-j)에서 보다 더 두꺼우면, 제 2 활성 컴포넌트 층 (230)은 영역 (105-i)에서 더 얇고 영역 (105-j)에서 더 두꺼울 수 있다. 대안적으로, 제 2 전극 재료 (225)의 두께가 영역 (105)에 걸쳐 균일하다면, 제 2 활성 컴포넌트 층 (230)의 두께는 영역 (105)에 걸쳐 균일할 수도 있다.
일부 예에서, 제 2 활성 컴포넌트 층 (230)은 예를 들어, 메모리 셀을 위한 하나 이상의 저장 컴포넌트 또는 선택기 컴포넌트를 형성하기 위한 셀 재료를 포함할 수 있다. 제 2 활성 컴포넌트 층 (230)은 칼코게나이드 재료로 형성될 수 있다. 일부 경우에, 제 2 활성 컴포넌트 층 (230) 은 도 2a에 도시된 활성 컴포넌트 층 (220)과 동일한 칼코게나이드 재료를 포함할 수 있다. 일부 다른 예에서, 제 2 활성 컴포넌트 층 (230)은 활성 컴포넌트 층 (220)과 상이한 칼코게나이드 재료 (예를 들어, 상이한 화학량론을 가질 수 있음)를 포함할 수 있다.
계속 도 2b를 참조하여, 일부 예에 따르면, 메모리 셀 스택을 제조하는 단계는 제 2 활성 컴포넌트 층 (230) 위에 제 3 전극 재료 (235)를 형성하는 단계를 추가로 포함할 수 있다. 제 3 전극 재료 (235)는 전극 재료 (215 및 225)를 형성하는데 사용되는 방법과 유사한 기술을 사용하여 형성될 수 있다 (예를 들어, PVD, CVD, ALD). 일부 경우에, 전극 재료 (235)에 대한 형성 기술은 도 1a의 전극 재료 (115)의 두께 변화 및 표면 거칠기(surface roughness)와 유사한 두께 변화 및 표면 거칠기를 초래할 수 있다. 중간 어레이 구조 (200-b)를 제조하는 단계는 옵션으로 제 3 전극 재료 (235)를 연마하여 제 3 전극 재료 (235)의 두께 변화 및 이에 따른 표면 거칠기를 감소시키는 단계를 포함할 수 있다. 제 3 전극 재료 (235)를 연마하는 경우, 제 3 전극 재료 (235)는 진공 밀봉을 파괴하는 것과 관련된 산소 노출 또는 연마 프로세스 자체로 인해 비 진공 환경에서 중간 어레이 구조 (200-b)를 연마한 결과로 산화된 탄소를 포함할 수 있다. 다른 경우에, 메모리 셀 스택을 제조하는 단계는 제 3 전극 재료 (235)의 연마를 포함하지 않을 수 있다. 이 경우, 제 3 전극 재료 (235)은 산화된 탄소를 포함하지 않을 수 있다. 따라서, 본 출원에 설명된 기술에 따라 제조된 메모리 디바이스는 탄소 (예를 들어, 탄소 전극 층)를 포함하는 층을 포함할 수 있고, 이러한 탄소계 층의 전부 또는 임의의 서브 세트는 산화를 나타낼 수 있다. 추가로 그러한 산화는 연마된 표면 또는 그 근처에서 국부화되거나 더 광범위할 수 있으며, 이는 또한 연마 또는 다른 평탄화 프로세스와 관련하여 산소에 노출된 표면일 수 있다.
다시 도 2b를 참조하여, 중간 어레이 구조 (200-b)를 제조 하는 단계는 제 3 전극 재료 (235) 위에 제 2 전도성 재료 (240)를 형성하는 단계를 포함할 수 있다. 제 2 전도성 재료 (240)는 하나 이상의 액세스 라인, 예를 들어, 영역 (105-g) 및/또는 영역 (105-h)에 대응하는 메모리 셀에 대한 비트 라인 또는 워드 라인을 형성하는데 사용될 수 있다.
일부의 경우, 형성 방법은 옵션으로 층 (220, 225, 230 및 235)에서 영역 (105-i 및 105-j) 사이의 공간을 에칭하는 단계를 포함할 수 있다. 이것은 영역 (105-i 및 105-j)에서 별개의 메모리 셀을 생성할 수 있다. 그러나, 영역 (105-i 및 105-j) 사이의 공간이 에칭되지 않는 경우, 2 개의 영역 (105)은 여전히 별개의 메모리 셀을 생성할 수 있다. 예를 들어, 영역 (105-i)에서 활성 컴포넌트 (230)에 인가된 전압은 영역 (105-j)에 저장된 로직 상태를 방해 (예를 들어, 손상)시키기 위해 활성 컴포넌트 (230)의 재료를 통해 충분히 전파되지 않을 수 있다.
또한, 일부 예들에서, 제 2 전극 층 (제 2 전극 재료 (225)을 포함) 및 제 2 활성 컴포넌트 층 (230)은 생략될 수 있고, 활성 컴포넌트 층 (120)은 자기 선택 메모리 셀을 위한 저장 엘리먼트로 구성될 수 있다.
일부 경우에, 전도성 재료 (110 또는 210)는 추가 층 (예를 들어, 전극 재료 (115 또는 215))의 제조 전에 평탄화될 수 있다. 전도성 재료 (110 및/또는 210)의 평탄화는 전도성 재료의 두께 변화를 감소시켜 전극 재료 (115 또는 215)를 포함하는 층과 같이 그 위에 형성된 임의의 후속 층의 대응하는 두께 변화 감소를 초래할 수 있다. 또한, 일부 다른 경우에, 활성 컴포넌트 층 (120) 또는 활성 컴포넌트 층 (230) 중 하나 이상은 그 위에 추가 층을 제조하기 전에 (예를 들어, 제 2 전극 층 (225)을 제조하기 전 및/또는 제 3 전극 층 (235)을 제조하기 전에) 평탄화될 수 있다. 활성 컴포넌트 층 (120) 및/또는 활성 컴포넌트 층 (230)의 추가 표면 (예를 들어, 바로 하부 층을 평탄화한 결과로 하부 표면이 평탄화되는 상단 표면)의 이러한 추가 평탄화는 영역 (105) 내에서 또는 영역 (105)에 걸쳐서 활성 컴포넌트 층의 두께의 변화를 더욱 감소시킬 수 있고, 따라서, 영역 (105) 내에서 또는 영역 (105)에 걸쳐 활성 컴포넌트 층의 하나 이상의 임계 전압 (예를 들어, 셋팅 또는 리셋용)의 변화를 더 감소시킬 수 있다. 활성 컴포넌트 층 (120) 또는 활성 컴포넌트 층 (230) 표면의 평탄화는 CMP 프로세스의 적용을 포함하며, CMP 프로세스의 세부 사항에 따라 활성 컴포넌트 층의 오염 (예를 들어, 화학적 오염)이 발생할 수 있으며, 이는 두께 균일도가 약간 증가에 대한 상대적인 트레이드 오프(trade off)를 나타낼 수 있다.
명확성 및 예시의 용이함을 위해 도시되지 않았지만, 예시된 어레이 구조는 무엇보다도 다양한 주변 및 지지 회로부 예를 들어, 열(column) 및 행(row) 드라이버 회로부와 감지 증폭기 회로부의 일부를 형성하는 CMOS (Complementary Metal Oxide Semiconductor) 트랜지스터 뿐만 아니라, 위에서 설명한 열과 행을 통해 이러한 회로부를 메모리 어레이에 연결하는 소켓과 배선을 포함할 수 있는 다른 층 위 또는 아래 (예를 들어, 기판 위)에 형성될 수 있음을 이해할 것이다. 추가로, 다른 층은 하나 이상의 메모리 어레이, 또는 어레이의 "데크"를 포함할 수 있고 도 1a, 1b, 1c 및 도 2a, 2b의 예에 예시된 구조는 메모리 어레이의 하나의 데크에 대응할 수 있고, 메모리 어레이의 임의의 수의 추가 데크의 위 또는 아래에 있을 수 있다.
도 3 은 본 개시의 실시예들에 따른 메모리 셀들을 위한 전극들을 제조하기 위한 방법 (300)을 예시하는 흐름도를 도시한다. 방법 (300)의 동작은 본 출원에 설명된 다양한 제조 기술에 따라 구현될 수 있다. 예를 들어, 방법 (300)의 동작은 도 1 및 2를 참조하여 논의된 제조 기술에 의해 구현될 수 있다.
(305)에서 액세스 라인을 위한 금속 층이 형성될 수 있다. (305)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (305)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(310)에서 메모리 셀을 위한 전극 층이 금속 층 위에 형성될 수 있다. 일부 예에서, 전극 층의 표면은 초기 표면 거칠기를 갖는다. 일부 예에서, 전극 층은 증착 프로세스를 통해 전극 재료를 증착함으로써 형성될 수 있다. (310)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (310)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(315)에서 전극 층의 표면이 연마될 수 있다. 일부 예에서, 연마는 표면이 초기 표면 거칠기를 갖는 것에서 초기 표면 거칠기보다 작은 후속 표면 거칠기를 갖는 것으로 변경할 수 있다. 특정 예에서, 연마는 전극 층의 표면에 CMP 프로세스를 적용함으로써 수행될 수 있다. 일부 경우에, 전극 층의 표면을 연마하는 것은 증착 프로세스와 관련된 진공 밀봉을 파괴하는 것을 포함할 수 있다. (315)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (315)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(320)에서 활성 층은 연마 후에 형성될 수 있다. 일부 예에서, 활성 층은 전극 층의 표면과 컨택할 수 있다. 활성 층 두께의 균일도는 후속 표면 거칠기에 기초할 수 있다. (320)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (320)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
일부 예들에서, 디바이스는 범용 또는 특수 목적 하드웨어를 사용하여 상기에서 설명된 제조의 양태들을 수행할 수 있다. 장치는 액세스 라인을 위한 금속 층을 형성하기 위한 특징, 수단 또는 지침을 포함할 수 있다. 장치는 금속 층 위에 메모리 셀을 위한 전극 층을 형성하기 위한 특징, 수단 또는 지침을 더 포함할 수 있으며, 여기서 전극 층의 표면은 초기 표면 거칠기를 갖는다. 장치는 또한 초기 표면 거칠기를 갖는 것에서 초기 표면 거칠기보다 작은 후속 표면 거칠기를 갖는 것으로 표면을 변경하기 위해 전극 층의 표면을 연마하기 위한 특징, 수단 또는 지침을 포함할 수 있다. 장치는 연마 후에 전극 층의 표면과 컨택하는 활성 층을 형성하기 위한 특징, 수단 또는 지침을 추가로 포함할 수 있으며, 여기서 활성 층의 두께의 균일도는 후속 표면 거칠기에 기초한다.
전술한 방법 및 장치의 일부 예에서, 전극 층의 표면을 연마하는 것은 전극 층의 표면에 CMP 프로세스를 적용하는 것을 포함할 수 있다. 방법 및 장치의 일부 예에서, 전극 층을 형성하는 것은 증착 프로세스를 통해 전극 재료를 증착하는 것을 포함할 수 있다. 일부 경우에, 전극 층의 표면을 연마하는 것은 증착 프로세스와 관련된 진공 밀봉을 파괴하는 것을 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 활성 층 위에 메모리 셀을 위한 제 2 전극 층을 형성하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있다. 전술한 방법 및 장치의 일부 예는 제 2 전극 층 위에 제 2 활성 층을 형성하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있다. 전술한 방법 및 장치의 일부 예는 제 2 초기 표면 거칠기로부터 제 2 초기 표면 거칠기보다 작을 수 있는 제 2 후속 표면 거칠기로 제 2 전극 층의 표면을 변경하기 위해 제 2 활성 층을 형성하기 전에 제 2 전극 층의 표면을 연마하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 제 2 전극 층을 형성하기 전에 활성 층의 표면을 연마하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있다. 전술한 방법 및 장치의 일부 예는 제 2 활성 층의 표면을 연마하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있다. 전술한 방법 및 장치의 일부 예에서, 메모리 셀을 위한 저장 컴포넌트는 제 2 활성 층의 적어도 일부를 포함한다. 전술한 방법 및 장치의 일부 예 에서, 활성 층은 제 1 칼코게나이드 재료를 포함할 수 있다. 일부 예에서, 제 2 활성 층은 제 2 칼코게나이드 재료를 포함할 수 있으며, 제 2 칼코게나이드 재료는 제 1 칼코게나이드 재료와는 다르다. 전술한 방법 및 장치의 일부 예에서, 전극 층 및 제 2 전극 층은 각각 탄소를 포함한다.
전술한 방법 및 장치의 일부 예는 제 2 활성 층 위에 메모리 셀을 위한 제 3 전극 층을 형성하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있다. 전술한 방법 및 장치의 일부 예는 메모리 셀을 위한 제 2 액세스 라인을 위한 제 2 금속 층을 형성하기 위한 프로세스, 피처, 수단 또는 지침을 더 포함할 수 있고 제 2 금속 층은 제 3 전극 층 위에 있다. 전술한 방법 및 장치의 일부 예는 제 2 금속 층을 형성하기 전에 제 3 전극 층의 표면을 연마하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있다.
도 4는 본 개시의 실시예들에 따른 메모리 셀들을 위한 전극들을 제조하기 위한 방법 (400)을 예시하는 흐름도를 도시한다. 방법 (400)의 동작은 본 출원에 설명된 다양한 제조 기술에 따라 구현될 수 있다. 예를 들어, 방법 (400)의 동작은 도 1 및 2를 참조하여 논의된 제조 기술에 의해 구현될 수 있다.
(405)에서 액세스 라인을 위한 금속 층이 형성될 수 있다. (405)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (405)의 동작의 양태들은 도 1a, 1b, 1c 및 2a, 2b를 참조하여 논의된 제조 기술을 사용할 수 있다.
(410)에서 메모리 셀을 위한 전극 층이 금속 층 위에 형성될 수 있다. 일부 예에서, 전극 층의 표면은 초기 표면 거칠기를 갖는다. (410)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (410)의 동작들의 양태들은 도 1a, 1b, 1c 및 2a, 2b를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(415)에서 전극 층의 표면이 연마될 수 있다. 일부 예에서, 연마는 표면이 초기 표면 거칠기를 갖는 것에서 초기 표면 거칠기보다 작은 후속 표면 거칠기를 갖는 것으로 변경할 수 있다. 특정 예에서, 연마는 전극 층의 표면에 CMP 프로세스를 적용함으로써 수행될 수 있다. (415)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (415)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(420)에서 활성 층은 연마 후에 형성될 수 있다. 일부 예에서, 활성 층은 전극 층의 표면과 컨택할 수 있다. 활성 층 두께의 균일도는 후속 표면 거칠기에 기초할 수 있다. (420)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (420)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(425)에서 메모리 셀을 위한 제 2 전극 층이 활성 층 위에 형성될 수 있다. (425)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (425)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(430)에서, 제 2 전극 층의 표면은 제 2 활성 층을 형성하기 전에 연마될 수 있다. 일부 예에서, 제 2 전극 층의 표면을 연마하는 것은 제 2 전극 층의 표면을 제 2 초기 표면 거칠기에서 제 2 초기 표면 거칠기보다 작은 제 2 후속 표면 거칠기로 변경할 수 있다. (430)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (430)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(435)에서 제 2 활성 층은 제 2 전극 층 위에 형성될 수 있다. (435)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (435)의 동작의 양태는 도 1 및 2를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
도 5는 본 개시의 실시예들에 따른 메모리 셀들을 위한 전극들을 제조하기 위한 방법 (500)을 예시하는 흐름도를 도시한다. 방법 (500)의 동작은 본 출원에 설명된 다양한 제조 기술에 따라 구현될 수 있다. 예를 들어, 방법 (500)의 동작은 도 1a, 1b, 1c 및 2a, 2b를 참조하여 논의된 제조 기술에 의해 구현될 수 있다.
(505)에서 액세스 라인을 위한 금속 층이 형성될 수 있다. (505)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (505)의 동작들의 양태들은 도 1a, 1b, 1c 및 2a, 2b를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(510)에서 탄소를 포함하는 제 1 전극 층이 금속 층 위에 형성될 수 있다. 일부 경우에, 제 1 전극 층은 메모리 셀 용일 수 있다. 일부 예에서, 제 1 전극 층을 형성하는 것은 증착 프로세스를 통해 전극 재료를 증착하는 것을 포함할 수 있다. (510)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (510)의 동작들의 양태들은 도 1a, 1b, 1c 및 2a, 2b를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(515)에서 제 1 전극 층의 상단 표면의 표면 거칠기가 감소될 수 있다. 일부 예에서, 제 1 전극 층의 상단 표면에 CMP 프로세스를 적용하여 상단 표면 거칠기가 감소될 수 있다. 일부 다른 예에서, 제 1 전극 층의 상단 표면에 CMP 프로세스를 적용하는 것은 증착 프로세스와 관련된 진공 밀봉을 파괴하는 것을 포함할 수 있다. (515)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (515)의 동작들의 양태들은 도 1a, 1b, 1c 및 2a, 2b를 참조하여 논의된 제조 기술을 사용함으로써 수행될 수 있다.
(520)에서 칼코게나이드 층은 CMP 프로세스를 적용한 후 제 1 전극 층의 상단 표면과 컨택하여 형성될 수 있다. (520)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (520)의 동작의 양태들은 도 1a, 1b, 1c 및 2a, 2b를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(525)에서 탄소를 포함하는 제 2 전극 층이 칼코게나이드 층 위에 형성될 수 있다. 일부 예에서, 제 2 전극 층은 메모리 셀 용일 수 있다. (525)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (525)의 동작의 양태들은 도 1a, 1b, 1c 및 2a, 2b를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
일부 예들에서, 장치는 범용 또는 특수 목적 하드웨어를 사용하여 설명된 제조의 양태들을 수행할 수 있다. 장치는 액세스 라인을 위한 금속 층을 형성하기 위한 특징, 수단 또는 지침을 포함할 수 있고, 금속 층 위에, 메모리 셀을 위한 탄소를 포함하는 제 1 전극 층을 형성할 수 있다. 장치는 제 1 전극 층의 상단 표면에 CMP 프로세스를 적용함으로써 제 1 전극 층의 상단 표면의 표면 거칠기를 감소시키기 위한 특징, 수단 또는 지침을 추가로 포함할 수 있다. 장치는 CMP 프로세스를 적용한 후 제 1 전극 층의 상단 표면과 컨택하는 칼코게나이드 층을 형성하기 위한 특징, 수단 또는 지침을 더 포함하고, 칼코게나이드 층 위에, 메모리 셀을 위한 탄소를 포함하는 제 2 전극 층을 형성할 수 있다.
전술한 방법 및 장치의 일부 예는 제 2 전극 층의 상단 표면에 제 2 CMP 프로세스를 적용함으로써 제 2 전극 층의 상단 표면의 표면 거칠기를 감소시키기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있다. 전술한 방법 및 장치의 일부 예는 제 2 전극 층 의 상단 표면과 컨택하는 제 2 칼코게나이드 층을 형성하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있으며, 여기서 제 2 칼코게나이드 층의 두께는 제 2 전극 층 상단 표면의 표면 거칠기 감소에 기초할 수 있다. 전술한 방법 및 장치의 일부 예는 제 2 전극 층의 상단 표면과 컨택하는 제 2 칼코게나이드 층을 형성하기 위한 프로세스, 특징, 수단 또는 지침을 더 포함할 수 있으며, 여기서 제 2 칼코게나이드 층의 두께는 제 2 전극 층 상단 표면의 초기 표면 거칠기에 기초할 수 있다.
상기에서 설명된 방법은 가능한 구현을 설명하고, 동작 및 단계는 재 배열되거나 그렇지 않으면 수정될 수 있으며 다른 구현이 가능하다는 점에 유의해야 한다. 더구나, 둘 이상의 방법으로부터의 실시예가 결합될 수 있다.
일부 경우에, 본 출원에 설명된 다양한 제조 기술에 따라 제조된 디바이스, 시스템 또는 장치는 메모리 셀을 위한 제 1 액세스 라인, 메모리 셀을 위한 제 1 전극, 상기 제 1 전극은 제 1 액세스 라인 위에 배치되고 및 산화된 탄소를 포함하는, 상기 제 1 전극, 및 메모리 셀을 위한 활성 컴포넌트를 포함하되, 상기 활성 컴포넌트는 제 1 전극과 컨택하고 칼코게나이드를 포함한다.
전술한 디바이스, 시스템 또는 장치의 일부 예에서, 산화된 탄소는 제 1 전극과 관련된 CMP 프로세스에 적어도 부분적으로 기초하여 산화될 수 있다. 일부 경우에, 산화된 탄소는 CMP 프로세스와 관련하여 진공 밀봉을 적어도 부분적으로 파괴(break)하거나 CMP 프로세스 자체에 적어도 부분적으로 기초하여 산화될 수 있다. 전술한 디바이스, 시스템 또는 장치의 일부 예에서, 메모리 셀에 대한 활성화 컴포넌트는 선택 컴포넌트, 저장 컴포넌트, 또는 메모리 셀의 이들의 조합을 포함할 수 있다.
일부 예에서, 디바이스, 시스템 또는 장치는 메모리 셀을 위한 제 2 전극을 더 포함할 수 있다. 디바이스, 시스템 또는 장치는 또한 메모리 셀을 위한 제 2 활성 컴포넌트를 포함할 수 있으며, 여기서 제 2 활성 컴포넌트는 제 2 전극과 컨택 할 수 있고 칼코게나이드를 포함할 수 있다. 일부 예에서, 제 1 전극은 활성 컴포넌트와 컨택하는 제 1 표면을 가질 수 있으며, 제 1 표면은 제 1 거칠기를 갖는다. 더구나, 제 2 전극은 제 2 활성 컴포넌트와 컨택하는 제 2 표면을 포함할 수 있으며, 여기서, 제 2 표면은 제 1 거칠기보다 클 수 있는 제 2 거칠기를 갖는다.
전술한 디바이스, 시스템 또는 장치의 일부 경우에서, 활성 컴포넌트는 제 1 칼코게나이드 재료를 포함할 수 있다. 일부 예에서, 제 2 활성 컴포넌트는 제 2 칼코게나이드 재료를 포함할 수 있으며, 여기서 제 2 칼코게나이드 재료는 제 1 칼코게나이드 재료와 상이할 수 있다. 일부 다른 예에서, 활성 컴포넌트 및 제 2 활성 컴포넌트는 동일한 칼코게나이드 재료를 포함할 수 있다. 일부 예에서, 제 2 전극은 산화된 탄소를 포함할 수 있다. 일부 경우에, 제 1 전극은 2 개의 서브 층을 포함하고, 여기서 활성 컴포넌트와 컨택하는 서브 층은 탄소를 포함할 수 있다.
일부 경우에, 상기에서 설명된 디바이스, 시스템 또는 장치는 메모리 셀을 위한 제 3 전극을 포함할 수 있고, 제 3 전극은 제 2 활성 컴포넌트와 컨택한다. 디바이스, 시스템 또는 장치는 메모리 셀을 위한 제 2 액세스 라인을 더 포함할 수 있다. 일부 예에서, 제 3 전극은 산화된 탄소를 포함할 수 있다.
용어 "결합된(coupled)"은 컴포넌트 사이의 전자 흐름을 지원하는 컴포넌트 간의 관계를 의미한다. 이것은 컴포넌트 간의 직접 연결을 포함하거나 중간 컴포넌트를 포함할 수 있다. 전자 통신 또는 서로 결합된 컴포넌트는 전자 또는 신호를 활성화적으로 교환하거나 (예를 들어, 전원이 공급된 회로에서) 또는 전자 또는 신호를 활성화적으로 교환하지 않을 수 있지만 (예를 들어, 전원이 차단된 회로에서) 전원이 공급되는 회로에서 전자 또는 신호를 교환하도록 구성 및 작동 가능할 수 있다. 예를 들어, 스위치 (예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 컴포넌트는 스위치의 상태 (즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
본 출원에서 사용된 용어 "층(layer)"은 기하학적 구조의 계층(stratum) 또는 시트를 지칭한다. 각각의 층은 3 차원 (예를 들어, 높이, 너비 및 깊이)을 가질 수 있으며 표면의 일부 또는 전부를 커버할 수 있다. 예를 들어, 층은 3 차원 구조일 수 있고, 여기서, 2 차원이 3 차원보다 큰, 예를 들어, 박막일 수 있다. 층은 다른 엘리먼트, 컴포넌트 및/또는 재료를 포함할 수 있다. 일부 경우에, 하나의 층이 두 개 이상의 서브 층으로 구성될 수 있다. 일부 첨부된 도면에서, 3 차원 층의 2 차원은 예시의 목적으로 묘사된다. 그러나 당업자는 층이 본질적으로 3 차원이라는 것을 인식할 것이다.
본 출원에서 사용된, 용어 "실질적으로(substantially)"는 변형된 특성 (예를 들어, 실질적으로 용어에 의해 변형된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 출원에서 사용된, "전극(electrode)"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기적 컨택으로 사용될 수 있다. 전극은 메모리 어레이의 엘리먼트 또는 컴포넌트 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
칼코게나이드 재료는 원소 S, Se 및 Te 중 하나 이상을 포함하는 재료 또는 합금일 수 있다. 본 출원에서 논의된 상 변화 재료는 칼코게나이드 재료일 수 있다. 칼코게나이드 재료는 S, Se, Te, Ge, As, Al, Sb, Au, 인듐 (In), 갈륨 (Ga), 주석 (Sn), 비스무트 (Bi), 팔라듐 (Pd), 코발트 (Co), 산소 (O),은 (Ag), 니켈 (Ni), 백금 (Pt)의 합금을 포함할 수 있다. 칼코게나이드 재료 및 합금의 예는 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있지만 이에 한정되지는 않는다. 본 출원에 사용된 하이픈 화학 조성 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며 표시된 원소를 포함하는 모든 화학양론을 나타내기 위한 것이다. 예를 들어, Ge-Te는 예를 들어, GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 재료의 다른 예는 2 원 금속 산화물 재료 또는 2 이상의 금속, 예를 들어, 전이 금속, 알칼리토 금속 및/또는 희토류 금속을 포함하는 혼합 원자가 산화물을 포함할 수 있다. 실시예는 메모리 셀의 메모리 소자와 관련된 특정 가변 저항 재료 또는 재료들로 제한되지 않는다. 예를 들어, 가변 저항 재료의 다른 예는 메모리 소자를 형성하는데 사용될 수 있으며, 무엇보다도 칼코게나이드 재료, 거대한 자기 저항 재료 또는 폴리머 기반 재료를 포함할 수 있다.
본 출원에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비화물(arsenide), 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG (silicon-on-glass) 또는 SOP (silicon-on-sapphire)와 같은 SOI (silicon-on-insulator) 기판, 또는 다른 기판상의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도도 또는 기판의 서브 영역은 인, 붕소 또는 비소를 포함하지만 이에 한정되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
첨부된 도면과 관련하여 본 출원에 설명된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구 범위 내에 있는 모든 예를 나타내는 것은 아니다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 목적으로 특정 세부 사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이 실행될 수 있다. 일부 예에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록 다이어그램 형식으로 표시된다.
첨부된 도면에서 유사한 컴포넌트 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 참조 라벨 뒤에 대시 (dash)와 유사한 컴포넌트를 구별하는 2 번째 라벨을 따라 동일한 유형의 다양한 컴포넌트를 구별할 수 있다. 명세서에서 제 1 참조 라벨만 사용되는 경우, 설명은 제 2 참조 라벨에 관계없이 동일한 제 1 참조 라벨을 가진 유사한 컴포넌트 중 하나에 적용할 수 있다.
청구 범위를 포함하여 본 출원에서 사용된, 아이템 목록에서 사용된 “또는(or)" (예를 들어, "적어도 하나” 또는 "하나 이상"과 같은 어구가 앞에 있는 아이템 목록)은 포괄적인 목록을 나타내어, 예를 들어, A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC (즉, A 및 B 및 C)를 의미한다. 또한, 본 출원에서 사용된 "에 기초하는(based on)"이라는 문구는 폐쇄된 조건 세트를 가리키는 것으로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초 함"으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기초할 수 있다. 즉, 본 출원에서 사용되는, "에 기초하는"이라는 문구는 "적어도 부분적으로 기초"라는 문구와 동일한 방식으로 해석되어야 한다.
본 출원의 설명은 당업자가 본 개시를 만들거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 쉽게 명백할 것이며, 여기에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예 및 디자인으로 제한되지 않고, 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (25)

  1. 장치에 있어서,
    메모리 셀을 위한 제 1 액세스 라인;
    상기 메모리 셀을 위한 제 1 전극으로서, 상기 제 1 전극은 상기 제 1 액세스 라인 위에 배치되고 산화된 탄소를 포함하는, 상기 제 1 전극; 및
    상기 메모리 셀을 위한 활성 컴포넌트(active component)로서, 상기 활성 컴포넌트는 상기 제 1 전극과 컨택하고 칼코게나이드(chalcogenide)를 포함하는, 상기 활성 컴포넌트를 포함하는, 장치.
  2. 제 1 항에 있어서, 상기 산화된 탄소는 상기 제 1 전극과 관련된 화학적 기계적 평탄화 (CMP :chemical-mechanical planarization) 프로세스에 적어도 부분적으로 기초하여 산화되는, 장치.
  3. 제 2 항에 있어서, 상기 산화된 탄소는 상기 CMP 프로세스와 관련하여 진공 밀봉(vacuum seal)을 파괴(break)하는 것에 적어도 부분적으로 기초하여 산화되는, 장치.
  4. 제 1 항에 있어서, 상기 메모리 셀을 위한 상기 활성 컴포넌트는 상기 메모리 셀에 대한 선택 컴포넌트, 저장 컴포넌트, 또는 이들의 조합을 포함하는, 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀을 위한 제 2 전극; 및
    상기 메모리 셀을 위한 제 2 활성 컴포넌트로서, 상기 제 2 활성 컴포넌트는 상기 제 2 전극과 컨택하고 칼코게나이드를 포함하는, 상기 제 2 활성 컴포넌트를 더 포함하는, 장치.
  6. 제 5 항에 있어서,
    상기 제 1 전극은 상기 활성 컴포넌트와 컨택하는 제 1 표면을 포함하고, 상기 제 1 표면은 제 1 거칠기(roughness)를 가지며; 및
    상기 2 전극은 상기 2 활성 컴포넌트와 컨택하는 제 2 표면을 포함하고, 상기 제 2 표면은 상기 1 거칠기보다 큰 제 2 거칠기를 갖는, 장치.
  7. 제 5 항에 있어서,
    상기 활성 컴포넌트는 제 1 칼코게나이드 재료를 포함하고; 및
    상기 제 2 활성 컴포넌트는 제 2 칼코게나이드 재료를 포함하고, 상기 제 2 칼코게나이드 재료는 제 1 칼코게나이드 재료와 상이한, 장치.
  8. 제 5 항에 있어서, 상기 활성 컴포넌트 및 상기 제 2 활성 컴포넌트는 동일한 칼코게나이드 재료를 포함하는, 장치.
  9. 제 5 항에 있어서, 상기 제 2 전극은 산화된 탄소를 포함하는, 장치.
  10. 제 5 항에 있어서,
    상기 메모리 셀을 위한 제 3 전극으로서, 상기 제 3 전극은 상기 제 2 활성 컴포넌트와 컨택하는, 상기 제 3 전극; 및
    상기 메모리 셀을 위한 제 2 액세스 라인을 더 포함하는, 장치.
  11. 제 10 항에 있어서, 상기 제 3 전극은 산화된 탄소를 포함하는, 장치.
  12. 제 1 항에 있어서, 상기 제 1 전극은 2 개의 서브 층을 포함하고, 상기 활성 컴포넌트와 컨택하는 서브 층은 탄소를 포함하는, 장치.
  13. 방법에 있어서,
    액세스 라인을 위한 금속 층을 형성하는 단계;
    상기 금속 층 위에, 메모리 셀을 위한 전극 층을 형성하는 단계로서, 상기 전극 층의 표면은 초기 표면 거칠기를 갖는, 상기 전극 층을 형성하는 단계;
    상기 표면을 상기 초기 표면 거칠기를 갖는 것에서 상기 초기 표면 거칠기 보다 작은 후속 표면 거칠기를 갖는 것으로 변경하기 위해 상기 전극 층의 표면을 연마하는 단계(polishing); 및
    상기 연마 후, 상기 전극 층의 표면과 컨택하는 활성 층을 형성하는 단계로서, 상기 활성 층의 두께의 균일도(uniformity)는 적어도 부분적으로 상기 후속 표면 거칠기에 기초하는, 상기 활성 층을 형성하는 단계를 포함하는, 방법.
  14. 제 13 항에 있어서, 상기 전극 층을 연마하는 단계는,
    화학 기계 평탄화 (CMP) 프로세스를 상기 전극 층의 표면에 적용하는 단계를 포함하는, 방법.
  15. 제 13 항에 있어서,
    상기 전극 층을 형성하는 단계는 증착 프로세스를 통해 전극 재료를 증착하는 단계를 포함하고; 및
    상기 전극 층의 표면을 연마하는 단계는 상기 증착 프로세스와 관련된 진공 밀봉을 파괴하는 단계를 포함하는, 방법.
  16. 제 13 항에 있어서,
    상기 활성 층 위에 상기 메모리 셀을 위한 제 2 전극 층을 형성하는 단계; 및
    상기 제 2 전극 층 위에 제 2 활성 층을 형성하는 단계를 더 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 제 2 전극 층의 표면을 제 2 초기 표면 거칠기에서 상기 제 2 초기 표면 거칠기보다 작은 제 2 후속 표면 거칠기로 변경하기 위해 상기 제 2 활성 층을 형성하기 전에 상기 제 2 전극 층의 표면을 연마하는 단계를 더 포함하는, 방법.
  18. 제 16 항에 있어서,
    상기 제 2 전극 층을 형성하기 전에 상기 활성 층의 표면을 연마하는 단계; 또는
    상기 제 2 활성 층의 표면을 연마하는 단계를 더 포함하는, 방법.
  19. 제 16 항에 있어서, 상기 메모리 셀을 위한 저장 컴포넌트는 상기 제 2 활성 층의 적어도 일부를 포함하는, 방법.
  20. 제 16 항에 있어서,
    상기 활성 층은 제 1 칼코게나이드 재료를 포함하고;
    상기 제 2 활성 층은 제 2 칼코게나이드 재료를 포함하고, 상기 제 2 칼코게나이드 재료는 상기 제 1 칼코게나이드 재료와 상이하고; 및
    상기 전극 층 및 상기 제 2 전극 층은 각각 탄소를 포함하는, 방법.
  21. 제 16 항에 있어서,
    상기 제 2 활성 층 위에 상기 메모리 셀을 위한 제 3 전극 층을 형성하는 단계;
    상기 메모리 셀을 위한 제 2 액세스 라인을 위한 제 2 금속 층을 형성하는 단계로서, 상기 제 2 금속 층은 상기 제 3 전극 층 위에 있는, 상기 제 2 금속 층을 형성하는 단계; 및
    상기 제 2 금속 층을 형성하기 전에 상기 제 3 전극 층의 표면을 연마하는 단계를 더 포함하는, 방법.
  22. 방법에 있어서,
    액세스 라인을 위한 금속 층을 형성하는 단계;
    상기 금속 층 위에, 메모리 셀을 위한 탄소를 포함하는 제 1 전극 층을 형성하는 단계;
    상기 제 1 전극 층의 상단 표면에 화학적 기계적 평탄화 (CMP) 프로세스를 적용하여 상기 제 1 전극 층의 상기 상단 표면의 표면 거칠기를 감소시키는 단계;
    상기 CMP 프로세스를 적용한 후 상기 제 1 전극 층의 상기 상단 표면과 컨택하는 칼코게나이드 층을 형성하는 단계; 및
    상기 칼코게나이드 층 위에, 상기 메모리 셀을 위한 탄소를 포함하는 제 2 전극 층을 형성하는 단계를 포함하는, 방법.
  23. 제 22 항에 있어서,
    상기 제 1 전극 층을 형성하는 단계는 증착 프로세스를 통해 전극 재료를 증착하는 단계를 포함하고; 및
    상기 제 1 전극 층의 상기 상단 표면에 상기 CMP 프로세스를 적용하는 단계는 상기 증착 프로세스와 관련된 진공 밀봉을 파괴하는 것을 포함하는, 방법.
  24. 제 22 항에 있어서,
    상기 제 2 전극 층의 상단 표면에 제 2 CMP 프로세스를 적용하여 상기 제 2 전극 층 상기 상단 표면의 표면 거칠기를 감소시키는 단계; 및
    상기 제 2 전극 층의 상기 상단 표면과 컨택하는 제 2 칼코게나이드 층을 형성하는 단계로서, 상기 제 2 칼코게나이드 층의 두께는 상기 제 2 전극 층의 상기 상단 표면의 표면 거칠기를 감소시키는 것에 적어도 부분적으로 기초하는, 상기 제 2 칼코게나이드 층을 형성하는 단계를 더 포함하는, 방법.
  25. 제 22 항에 있어서,
    상기 제 2 전극 층의 상부 표면과 컨택하는 제 2 칼코게나이드 층을 형성하는 단계로서, 상기 제 2 칼코게나이드 층의 두께는 상기 제 2 전극 층의 상기 상단 표면의 초기 표면 거칠기에 적어도 부분적으로 기초하는, 상기 제 2 칼코게나이드 층을 형성하는 단계를 더 포함하는, 방법.
KR1020207036771A 2018-06-06 2019-05-20 메모리 셀을 위한 전극 제조 KR102477451B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/001,795 2018-06-06
US16/001,795 US10825987B2 (en) 2018-06-06 2018-06-06 Fabrication of electrodes for memory cells
PCT/US2019/033062 WO2019236273A1 (en) 2018-06-06 2019-05-20 Fabrication of electrodes for memory cells

Publications (2)

Publication Number Publication Date
KR20210000730A true KR20210000730A (ko) 2021-01-05
KR102477451B1 KR102477451B1 (ko) 2022-12-14

Family

ID=68763602

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207036771A KR102477451B1 (ko) 2018-06-06 2019-05-20 메모리 셀을 위한 전극 제조

Country Status (6)

Country Link
US (2) US10825987B2 (ko)
EP (1) EP3815148A4 (ko)
JP (1) JP7166363B2 (ko)
KR (1) KR102477451B1 (ko)
CN (1) CN112236866B (ko)
WO (1) WO2019236273A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210112178A (ko) * 2020-03-04 2021-09-14 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100221896A1 (en) * 2008-05-28 2010-09-02 Regino Sandoval Electrical Device with Improved Electrode Surface
US20130224930A1 (en) * 2010-06-21 2013-08-29 Koji Arita Method for manufacturing variable resistance element
US20140241050A1 (en) * 2013-02-27 2014-08-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150004805A1 (en) * 2013-07-01 2015-01-01 Micron Technology, Inc. Methods of forming silicon-containing dielectric materials and semiconductor device structures, and related semiconductor device structures
US20150243885A1 (en) * 2014-02-25 2015-08-27 Micron Technology, Inc. Cross-point memory and methods for fabrication of same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6015977A (en) * 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US6727140B2 (en) * 2001-07-11 2004-04-27 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
JP4940722B2 (ja) * 2006-03-24 2012-05-30 東京エレクトロン株式会社 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
JP2008053494A (ja) 2006-08-25 2008-03-06 Elpida Memory Inc 半導体装置及びその製造方法
KR20080023013A (ko) 2006-09-08 2008-03-12 삼성전자주식회사 산화물을 함유하는 하부 전극을 갖는 상변화 기억 셀의제조 방법
WO2008075412A1 (ja) * 2006-12-19 2008-06-26 Fujitsu Limited 抵抗変化素子及びその製造方法
US7719882B2 (en) * 2007-02-06 2010-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced MRAM design
US7701750B2 (en) * 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
JP5198146B2 (ja) * 2008-05-22 2013-05-15 株式会社東芝 不揮発性記憶装置
KR20100006680A (ko) 2008-07-10 2010-01-21 주식회사 하이닉스반도체 하부 전극 콘택 구조를 포함하는 상변화 메모리 소자 및 그제조 방법
KR200453501Y1 (ko) 2008-12-22 2011-05-09 주식회사 엔씨엘이디 광고간판용 엘이디모듈
KR20100101379A (ko) * 2009-03-09 2010-09-17 삼성전자주식회사 상변화 물질의 화학 기계적 연마 방법, 및 이를 이용한 상변화 메모리 소자 제조 방법
CN102593350B (zh) * 2011-01-18 2014-07-02 中国科学院上海微系统与信息技术研究所 相变存储单元及其制作方法
US9054295B2 (en) * 2011-08-23 2015-06-09 Micron Technology, Inc. Phase change memory cells including nitrogenated carbon materials, methods of forming the same, and phase change memory devices including nitrogenated carbon materials
JP5665707B2 (ja) * 2011-09-21 2015-02-04 株式会社東芝 磁気抵抗効果素子、磁気メモリ及び磁気抵抗効果素子の製造方法
KR20130081599A (ko) 2012-01-09 2013-07-17 에스케이하이닉스 주식회사 연마 조성물 및 이를 이용한 화학기계적 평탄화 방법
KR102157360B1 (ko) 2014-02-03 2020-09-17 삼성전자 주식회사 메모리 소자 및 메모리 셀 어레이
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9716225B2 (en) 2014-09-03 2017-07-25 Micron Technology, Inc. Memory cells including dielectric materials, memory devices including the memory cells, and methods of forming same
US9634245B2 (en) 2015-01-09 2017-04-25 Micron Technology, Inc. Structures incorporating and methods of forming metal lines including carbon
KR102446863B1 (ko) * 2016-02-22 2022-09-23 삼성전자주식회사 메모리 소자 및 그 제조방법
KR102578481B1 (ko) * 2016-03-15 2023-09-14 삼성전자주식회사 반도체 메모리 소자 및 이의 제조방법
KR102496377B1 (ko) * 2017-10-24 2023-02-06 삼성전자주식회사 저항변화 물질층을 가지는 비휘발성 메모리소자
JP2019165139A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 記憶装置および記憶装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100221896A1 (en) * 2008-05-28 2010-09-02 Regino Sandoval Electrical Device with Improved Electrode Surface
US20130224930A1 (en) * 2010-06-21 2013-08-29 Koji Arita Method for manufacturing variable resistance element
US20140241050A1 (en) * 2013-02-27 2014-08-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150004805A1 (en) * 2013-07-01 2015-01-01 Micron Technology, Inc. Methods of forming silicon-containing dielectric materials and semiconductor device structures, and related semiconductor device structures
US20150243885A1 (en) * 2014-02-25 2015-08-27 Micron Technology, Inc. Cross-point memory and methods for fabrication of same

Also Published As

Publication number Publication date
US20210098697A1 (en) 2021-04-01
KR102477451B1 (ko) 2022-12-14
US10825987B2 (en) 2020-11-03
CN112236866B (zh) 2024-05-07
EP3815148A1 (en) 2021-05-05
US20190378975A1 (en) 2019-12-12
EP3815148A4 (en) 2022-06-15
JP7166363B2 (ja) 2022-11-07
CN112236866A (zh) 2021-01-15
WO2019236273A1 (en) 2019-12-12
US11545623B2 (en) 2023-01-03
JP2021527948A (ja) 2021-10-14

Similar Documents

Publication Publication Date Title
KR102359858B1 (ko) 크로스-포인트 메모리 어레이의 자가-정렬된 메모리 데크
US7755076B2 (en) 4F2 self align side wall active phase change memory
TWI387103B (zh) 具有二極體存取裝置之完全自我對準微孔型記憶胞
US8513637B2 (en) 4F2 self align fin bottom electrodes FET drive phase change memory
US7772580B2 (en) Integrated circuit having a cell with a resistivity changing layer
CN100550462C (zh) 具有l型电极的电阻式随机存取存储器单元
TWI497706B (zh) 具有自動對準底電極和二極體存取裝置之蕈狀記憶胞
US8237144B2 (en) Polysilicon plug bipolar transistor for phase change memory
KR20180118820A (ko) 3차원 메모리 어레이를 위한 단열
JP7419387B2 (ja) メモリデバイスのためのバイア形成
KR102428687B1 (ko) 전이 금속 도핑 게르마늄-안티몬-텔루륨(gst) 메모리 디바이스 컴포넌트 및 구성요소
US20130306931A1 (en) Sidewall Thin Film Electrode with Self-Aligned Top Electrode and Programmable Resistance Memory
US8476612B2 (en) Method for forming a lateral phase change memory element
KR20130068143A (ko) 버티칼 게이트 셀을 구비한 반도체 메모리 소자 및 그 제조방법
US20080173861A1 (en) Phase change memory devices, methods of manufacturing and methods of operating the same
US20220367799A1 (en) Low resistance via contacts in a memory device
KR102447264B1 (ko) 슬릿 산화물 및 비아 형성 기술
CN110828462B (zh) 存储器装置中的存取线晶粒调制
KR102477451B1 (ko) 메모리 셀을 위한 전극 제조
TWI769609B (zh) 用於記憶體器件之通孔形成

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right