KR20080023013A - 산화물을 함유하는 하부 전극을 갖는 상변화 기억 셀의제조 방법 - Google Patents
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Abstract
산화물을 함유하는 하부 전극을 갖는 상변화 기억 셀의 제조 방법이 제공된다. 상기 상변화 기억 셀의 제조 방법은 반도체 기판 상에 개구부를 갖는 몰딩막을 형성한다. 상기 몰딩막 상에 하부 전극 도전막을 콘포멀하게(conformally) 형성한다. 상기 하부 전극 도전막을 산소를 포함하는 분위기 가스 내에서 열처리한다. 상기 열처리된 하부 전극 도전막 상에 상기 열처리된 하부 전극 도전막에 의해 둘러싸여진 상기 개구부를 채우는 매립 절연막을 형성한다. 상기 몰딩막의 상부면을 노출시키도록 상기 매립 절연막 및 상기 하부 전극 도전막을 평탄화시키어 상기 개구부 내에 잔존하는 매립 절연막 패턴 및 하부 전극을 형성한다. 상기 하부 전극 상에 차례로 적층된 상변화 물질 패턴 및 상부 전극을 형성한다.
상변화 기억 셀, 하부 전극, 리셋 전류
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 상변화 기억 셀의 제조 방법을 순차적으로 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 산화물을 함유하는 하부 전극을 갖는 상변화 기억 셀의 제조 방법에 관한 것이다.
비휘발성 기억 소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자들은 컴퓨터, 이동통신 단말기(mobile telecommunication system) 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억소자들로서 플래쉬 메모리소자가 널리 사용되고 있다. 상기 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층 된 터널 산화막, 부유 게이트, 게이트층간 절연막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 상기 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널 산화막의 막질(film quality)이 개선되어야 하고 셀의 커플링 비율(coupling ratio)이 증가되어야 한다.
상기 플래쉬 메모리 소자 대신에 새로운 비휘발성 기억 소자들, 예컨대 상변화 기억 소자가 최근에 제안된 바 있다. 상기 상변화 기억 소자의 단위 셀은 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 상기 데이터 저장요소는 상기 스위칭 소자에 전기적으로 연결된 하부전극, 상기 하부전극 상의 상변화 물질 패턴 및 상기 상변화 물질 패턴 상의 상부 전극을 구비한다. 일반적으로, 상기 하부전극은 히터로서 작용한다. 상기 스위칭 소자 및 상기 하부 전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 상변화 물질 패턴 및 상기 하부 전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질 패턴을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다.
구체적으로, 상기 상변화 기억 소자의 동작은 다음과 같다. 상기 스위칭 소자를 통해 흐르는 전류가 상기 상변화 물질 패턴을 전기적으로 가열하고, 이를 통해 상기 상변화 물질 패턴의 구조가 비정질 상태 또는 결정질 상태로 가역적으로 변환되어 정보가 저장된다. 이후, 저장된 정보는 상기 상변화 물질 패턴과 접촉하는 상부 전극 및 하부 전극 사이에 읽기 전압을 인가하여 상기 상변화 물질 패턴을 통하여 흐르는 전류를 감지함으로써 판독된다. 여기서, 상기 상변화 물질 패턴의 구조가 비정질 상태인 것을 리셋 상태(reset state)라고 하고, 상기 상변화 물질 패턴의 구조가 결정질 상태인 것을 셋 상태(set state)라고 한다.
이러한 상변화 기억 셀의 동작 구현에 있어서, 쓰기 동작 중 리셋 동작은 상변화 물질의 융점 이상의 가열을 필요로 한다. 이로 인해, 리셋 동작에 필요한 전력 소모가 지나치게 크게 된다. 최근에 상기 상변화 기억 소자의 고집적화됨에 따라 상기 리셋 동작시 인가되는 전류의 감소가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 산화물을 함유하는 하부 전극을 가져 리셋 전류를 감소시키기 위한 상변화 기억 셀의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 상변화 기억 셀의 제조 방법이 제공된다. 상기 상변화 기억 셀의 제조 방법은 상기 상변화 기억 셀의 제조 방법은 반도체 기판 상에 개구부를 갖는 몰딩막을 형성한다. 상기 몰딩막 상에 하부 전극 도전막을 콘포멀하게(conformally) 형성한다. 상기 하부 전극 도전막을 산소를 포함하는 분위기 가스 내에서 열처리한다. 상기 열처리된 하부 전극 도전막 상에 상기 열처리된 하부 전극 도전막에 의해 둘러싸여진 상기 개구부를 채우는 매립 절연막을 형성한다. 상기 몰딩막의 상부면을 노출시키도록 상기 매립 절연막 및 상기 하부 전극 도전막을 평탄화시키어 상기 개구부 내에 잔존하는 매립 절연막 패턴 및 하부 전극을 형성한다. 상기 하부 전극 상에 차례로 적층된 상변화 물질 패턴 및 상부 전극을 형성한다.
본 발명의 몇몇 실시예에서, 상기 열처리 공정은 200℃ 내지 600℃의 온도에서 20분 내지 40분 동안 진행될 수 있다.
다른 실시예에서, 상기 분위기 가스는 질소 기체를 더 포함할 수 있다.
또 다른 실시예에서, 상기 하부 전극 도전막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 텅스텐막(TiW), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN) 또는 텅스텐 실리콘막(WSix)일 수 있다. 여기서, 상기 하부 전극 도전막이 타이타늄 질화막인 경우, 상기 타이타늄 질화막은 유기금속 화학기상증착(MOCVD) 기술을 사용하여 형성될 수 있다.
또 다른 실시예에서, 상기 몰딩막 상에 하부 전극 도전막을 콘포멀하게 형성하기 전에, 상기 개구부의 측벽을 덮는 절연성 스페이서를 형성하는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바 로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 상변화 기억 셀의 제조 방법을 순차적으로 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 콘택 플러그(112)를 형성할 수 있다. 상기 콘택 플러그(112)는 상기 반도체 기판(100) 상에 형성된 하부 층간 절연막(110)을 관통하여 상기 반도체 기판(100)의 소정 영역과 접속할 수 있다. 상기 소정 영역은 상기 스위칭 소자(미도시) 예를 들면, 억세스 모스 트랜지스터의 소스/드레인 영역 또는 다이오드의 일단자일 수 있다. 이어서, 상기 하부 층간 절연막(110) 상에 몰딩막(120)을 형성한다. 상기 몰딩막(120)을 패터닝하여 상기 콘택 플러그(112)를 노출시키는 개구부(122)를 형성한다. 상기 개구부(122)는 평면도에서 바라볼 경우, 원형의 단면 형상을 가질 수 있다. 그리고, 상기 몰딩막(120)은 절연막일 수 있다.
상기 몰딩막(120)을 갖는 상기 반도체 기판(100) 전면에 실리콘 질화막 또는 실리콘 산질화막을 증착할 수 있다. 상기 실리콘 질화막 또는 상기 실리콘 산질화막을 상기 몰딩막(120)의 상부면이 노출될 때까지 이방성 식각하여 상기 개구부(122) 내부의 측벽을 덮는 절연성 스페이서(124)를 형성할 수 있다. 상기 절연성 스페이서(124)를 형성함으로써 상기 개구부(122)의 개방 면적은 사진 공정의 한계 해상도의 이하로 감소된다.
도 2를 참조하면, 상기 몰딩막(120) 상에 콘포멀하게(conformally) 하부 전 극 도전막(125)을 형성한다. 상기 하부 전극 도전막(125)은 상기 개구부(122)의 바닥면, 상기 절연성 스페이서(124)의 측벽 및 상기 몰딩막(120)의 상부면을 따라 형성된다. 상기 하부 전극 도전막(125)은 화학기상증착(Chemical Vapor deposition; CVD), 금속유기 화학기상증착(Metal Organic Chemical Vapor deposition; MOCVD) 또는 원자층 증착(Atomic Layer deposition) 등의 방법으로 형성될 수 있다. 상기 하부 전극 도전막(125)의 증착 두께는 10Å 내지 200Å 일 수 있으며, 바람직하게 30Å 내지 90Å 일 수 있다.
상기 하부 전극 도전막(125)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 텅스텐막(TiW), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN) 또는 텅스텐 실리콘막(WSix)일 수 있다. 상기 하부 전극 도전막(125)이 타이타늄 질화막인 경우, 상기 하부 전극 도전막(125)은 상기 타이타늄 테트라클로라이드(TiCl4)를 소스 가스로 사용하는 화학기상증착(CVD)의 방법으로 형성될 수 있다. 또한, 상기 하부 전극 도전막(125)은 테트라키스 디메틸아민 타이타늄(Ti[N(CH3)2]4; Tetrakis-Dimethyl-Amino-Titanium; 이하 TDMAT라 함)를 소스 가스로 사용하는 유기금속 화학기상증착(MOCVD)의 방법으로 형성될 수 있다. 상기 유기금속 화학기상증착을 이용하여 형성된 상기 하부 전극 도전막(125)은 탄소를 함유할 수 있다. 예를 들면, 상기 유기금속 화학기상증착의 공정 조건에 따라, 상기 하부 전극 도전막(125) 내의 탄소의 함량은 5 atomic% 내지 50 atomic%일 수 있으 며, 바람직하게는 20 atomic% 내지 30 atomic%일 수 있다.
이어서, 산소를 포함하는 분위기 가스에서 상기 하부 전극 도전막(125)에 대한 열처리 공정(10)을 진행한다. 상기 열처리 공정(10)은 100℃ 내지 1000℃의 온도에 20분 내지 40분 동안 진행할 수 있다. 바람직하게는, 상기 열처리 공정(10)의 진행 온도는 200℃ 내지 600℃일 수 있다. 그 결과, 상기 열처리 공정(10)에 의해 상기 하부 전극 도전막(125)에서 산화물의 함량이 증가된다. 예를 들어, 상기 하부 전극 도전막(125)이 타이타늄 질화막일 경우, 상기 열처리 공정(10) 진행 후에 상기 하부 전극 도전막(125)에서 타이타늄 산화물(TiO2) 및 타이타늄 산질화물(TiON)의 함량이 증가된다. 따라서, 상기 하부 전극 도전막(125)의 비저항값이 증가한다. 또한, 상기 타이타늄 질화막이 상기 유기금속 화학기상증착의 방법으로 형성된 경우, 상기 하부 전극 도전막(125)이 탄소를 함유하고 있어 상기 화학기상증착의 방법으로 형성된 경우에 비해 상기 하부 전극 도전막(125)의 비저항값이 더 증가할 수 있다. 상기 하부 전극 도전막(125)의 비저항값이 과도하게 증가됨을 방지하기 위해 상기 열처리 공정(10)시 유지되는 상기 분위기 가스는 질소 기체를 더 포함할 수 있다.
도 3을 참조하면, 상기 하부 전극 도전막(125) 상에 상기 하부 전극 도전막(125)에 의해 둘러싸여진 상기 개구부(122)를 채우는 매립 절연막(127)을 형성한다. 상기 매립 절연막(127)은 상기 개구부(122) 내의 상기 하부 전극 도전막(125)에 둘러싸인 부분을 채운다. 상기 매립 절연막(127)은 평평한 상부면을 가질 수 있 다. 상기 매립 절연막(127)은 갭필(gapfill) 특성이 우수한 절연막이며, 상변화 물질과 반응성이 매우 낮은 절연막일 수 있다. 예컨대, 상기 매립 절연막(127)은 실리콘 질화막일 수 있다.
도 4를 참조하면, 상기 몰딩막(120)의 상부면이 노출될 때까지 상기 매립 절연막(127) 및 상기 하부 전극 도전막(125)을 평탄화시킬 수 있다. 그 결과, 상기 절연성 스페이서(124)에 의해 둘러싸여진 개구부(122) 내에 실린더 형태의 하부 전극(126)이 형성되고, 상기 실린더 형태의 하부 전극(126) 내부를 채우는 매립 절연막 패턴(128)이 형성된다. 상기 하부 전극(126)은 평면도로 보여질 때, 링 형상을 갖도록 형성될 수 있다. 상기 하부 전극(126)의 폭(t)은 10Å 내지 200Å 일 수 있으며, 바람직하게 30Å 내지 90Å 일 수 있다. 상기 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정이거나 에치백(etchback) 공정일 수 있다. 상기 평탄화 공정은 상기 하부 전극(126)의 측벽이 수직한 프로파일을 보일 때까지 과도하게 진행될 수 있다. 본 발명의 실시예에 따르는 경우, 상기 하부 전극 도전막(도 2의 125 참고)에 대하여 상기 열처리 공정(도 2의 10 참고)을 진행함으로써, 상기 하부 전극(126) 상부단의 비저항이 증가한다. 또한, 상기 하부 전극(126)이 상기 절연성 스페이서(124)에 둘러싸인 개구부(122) 내에 형성된 경우, 상기 하부 전극(126) 상부 면적은 감소될 수 있다. 이에 따라, 상기 하부 전극(126)의 저항이 감소될 수 있다. 따라서, 상변화 기억 셀에 리셋 동작을 하는 경우, 리셋 전류가 감소된다.
도 5를 참조하면, 상기 하부 전극(126) 상에 차례로 적층된 상변화 물질 패 턴(132) 및 상부 전극(134)을 형성한다. 상기 상변화 물질 패턴(132) 및 상기 상부 전극(134)은 상변화 물질막 및 상부 전극 도전막을 차례로 적층하여 이를 패터닝함으로써 형성될 수 있다. 상기 상변화 물질 패턴(132)은 텔루리움(Te) 및 셀레니움(Ce)과 같은 칼코게나이드 원소들(chalcogenide elements) 중 적어도 하나를 함유하는 물질막으로 형성될 수 있다. 예를 들면, 상기 상변화 물질 패턴(132)은 GST(Ge-Sb-Te)막과 같은 칼코게나이드막으로 형성될 수 있다. 그리고, 상기 상부 전극(134)은 금속막, 금속 실리사이드막 또는 질소 원소를 함유하는 도전성 물질막으로 형성될 수 있다.
도 6을 참조하면, 상기 상변화 물질 패턴(132) 및 상기 상부 전극(134)을 갖는 상기 반도체 기판(100) 상에 상부 층간 절연막(140)을 형성할 수 있다. 상기 상부 층간 절연막(140)을 관통하여 상기 상부 전극(134)의 일부를 노출시키는 콘택홀(142)을 형성할 수 있다. 상기 콘택홀(142)을 채우는 배선 콘택 플러그(112)를 형성한 후, 상기 상부 층간 절연막(140) 상에 상기 배선 콘택 플러그(112)와 접촉되는 배선(146)을 형성할 수 있다. 상기 배선(146)은 상기 콘택 플러그(112)를 통하여 상기 상부 전극(134)과 전기적으로 연결될 수 있다. 이로써, 상기 상변화 기억 셀이 완성된다.
상술한 바와 같이 본 발명에 따르면, 상기 하부 전극을 형성하는데 있어서, 산소를 포함하는 분위기 가스에서 상기 하부 전극 도전막에 대한 열처리가 진행된다. 그 결과, 상기 하부 전극의 막질이 산화물을 함유하게 되어 상기 하부 전극의 비저항이 증가하게 된다. 따라서 상기 상변화 기억 셀의 리셋 동작시 리셋 전류를 감소시킬 수 있다.
Claims (6)
- 반도체 기판 상에 개구부를 갖는 몰딩막을 형성하고,상기 몰딩막 상에 하부 전극 도전막을 콘포멀하게(conformally) 형성하고,상기 하부 전극 도전막을 산소를 포함하는 분위기 가스 내에서 열처리하고,상기 열처리된 하부 전극 도전막 상에 상기 열처리된 하부 전극 도전막에 의해 둘러싸여진 상기 개구부를 채우는 매립 절연막을 형성하고,상기 몰딩막의 상부면을 노출시키도록 상기 매립 절연막 및 상기 하부 전극 도전막을 평탄화시키어 상기 개구부 내에 잔존하는 매립 절연막 패턴 및 하부 전극을 형성하고,상기 하부 전극 상에 차례로 적층된 상변화 물질 패턴 및 상부 전극을 형성하는 것을 포함하는 상변화 기억 셀의 제조 방법.
- 제 1 항에 있어서,상기 열처리 공정은 200℃ 내지 600℃의 온도에서 20분 내지 40분 동안 진행되는 것을 특징으로 하는 상변화 기억 셀의 제조 방법.
- 제 1 항에 있어서,상기 분위기 가스는 질소 기체를 더 포함하는 것을 특징으로 하는 상변화 기억 셀의 제조 방법.
- 제 1 항에 있어서,상기 하부 전극 도전막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 텅스텐막(TiW), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN) 또는 텅스텐 실리콘막(WSix)인 것을 특징으로 하는 상변화 기억 셀의 제조 방법.
- 제 4 항에 있어서,상기 하부 전극 도전막이 타이타늄 질화막인 경우, 상기 타이타늄 질화막은 유기금속 화학기상증착(MOCVD) 기술을 사용하여 형성되는 것을 특징으로 하는 상변화 기억 셀의 제조 방법.
- 제 1 항에 있어서,상기 몰딩막 상에 하부 전극 도전막을 콘포멀하게 형성하기 전에, 상기 개구부의 측벽을 덮는 절연성 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억 셀의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2019236273A1 (en) * | 2018-06-06 | 2019-12-12 | Micron Technology, Inc. | Fabrication of electrodes for memory cells |
-
2006
- 2006-09-08 KR KR1020060086962A patent/KR20080023013A/ko not_active Application Discontinuation
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| WO2019236273A1 (en) * | 2018-06-06 | 2019-12-12 | Micron Technology, Inc. | Fabrication of electrodes for memory cells |
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