KR102428687B1 - 전이 금속 도핑 게르마늄-안티몬-텔루륨(gst) 메모리 디바이스 컴포넌트 및 구성요소 - Google Patents

전이 금속 도핑 게르마늄-안티몬-텔루륨(gst) 메모리 디바이스 컴포넌트 및 구성요소 Download PDF

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Abstract

전이 금속 도핑 GST를 사용하여 메모리 셀(들)을 동작시키기 위한 방법들, 시스템들 및 장치들이 설명된다. 본원에 설명된 바와 같이, 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 이트륨(Y)과 스칸듐(Sc) 중 적어도 하나를 포함하는 구성요소가 메모리 셀에서 메모리 요소로 사용될 수 있다. 예를 들어, 메모리 요소는 구성요소의 15 내지 35 원자 퍼센트(원자%) 범위의 양의 Ge, 구성요소의 50 원자% 이하의 양의 Sb; 구성요소의 40 원자% 이상의 양의 Te, 및 구성요소의 0.15 원자% 내지 10 원자% 범위의 양의 Y 및 Sc 중 적어도 하나를 갖는 구성요소를 포함할 수 있다.

Description

전이 금속 도핑 게르마늄-안티몬-텔루륨(GST) 메모리 디바이스 컴포넌트 및 구성요소
상호 참조들
특허를 위한 본 출원은 2019년 8월 13일자로 출원된, Fantini 등의 "TRANSITION METAL DOPED GERMANIUM-ANTIMONY-TELLURIUM (GST) MEMORY DEVICE COMPONENTS AND COMPOSITION" 이라는 명칭의 PCT 출원 번호 제PCT/US2019/046403호에 대한 우선권을 주장하며, 이는 그 양수인에게 양도된, 2018년 8월 21일자로 출원된, Fantini 등의 "TRANSITION METAL DOPED GERMANIUM-ANTIMONY-TELLURIUM (GST) MEMORY DEVICE COMPONENTS AND COMPOSITION" 이라는 명칭의 미국 특허 출원 번호 제16/107,930호에 대한 우선권을 주장하며, 그 각각은 그 전체가 본원에 참조로서 명시적으로 통합된다.
다음은 일반적으로 메모리 어레이의 동작에 관한 것으로, 보다 구체적으로는 전이 금속 도핑 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)(GST) 및 관련 메모리 디바이스에 관한 것이다.
메모리 디바이스들은 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치들에서 정보를 저장하는데 폭넓게 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진 장치들은 두 가지 상태들을 가지며, 종종 논리 "1" 또는 논리 "0"으로 나타낸다. 다른 시스템들에서는, 둘 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스 하기 위해, 전자 장치의 컴포넌트는, 메모리 디바이스에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 컴포넌트는 메모리 디바이스에 상태를 기록 또는 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여 다양한 유형의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리(예를 들어, FeRAM, PCM, RRAM)은 외부 전원이 없는 경우에도 저장된 논리 상태를 장기간 유지할 수 있다. 휘발성 메모리 디바이스들(예를 들어, DRAM)은 이들이 외부 전원에 의해 주기적으로 리프레시(refreshed)되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다.
칼코게나이드 재료 구성 요소들은 상 변화 메모리 셀의 컴포넌트들에 - 예를 들어, 선택기 장치 또는 메모리 요소에 사용될 수 있다. 이들 컴포넌트들은 비정질 상태일 때 전도성이 되는(전류가 구성요소를 통해 흐르도록 허용되는) 제1 임계 전압과 결정 상태일 때 다른 임계 전압을 가질 수 있으며, 제1 임계 전압과 제2 임계 전압의 차이는 임계 전압 윈도우로 지칭될 수 있다. 일부 경우에, 상 변화 메모리 셀의 감지 윈도우는 대응하는 칼코게나이드 재료의 임계 전압 윈도우에 따라 달라진다 - 예를 들어, 감지 윈도우는 칼코게나이드 재료의 임계 전압 윈도우가 증가함에 따라 증가할 수 있다. 그러나, 더 큰 임계 전압 윈도우를 갖는 메모리 컴포넌트들은 일부 경우에 더 느린 결정화(또는 SET) 속도(구성요소가 비정질에서 결정질 상태로 전이되는 속도)를 가질 수 있으며, 이는 대응하는 메모리 셀의 동작 속도를 감소시킬 수 있다. 개선된 메모리 디바이스들이 필요하다.
도 1은 본 개시의 다양한 측면들에 따라 전이 금속 도핑 게르마늄-안티몬-텔루륨(GST)을 지원하는 메모리 어레이의 예를 예시한다.
도 2는 본 개시의 다양한 측면들에 따른 전이 금속 도핑 GST를 지원하는 메모리 어레이의 예시적인 단면을 예시한다.
도 3은 본 개시의 다양한 측면들에 따른 전이 금속 도핑 GST에 대한 플롯의 예를 예시한다.
도 4는 본 개시의 다양한 측면들에 따른 예시적인 전이 금속 도핑 GST 구성요소들을 보여주는 예시적인 3원의 다이어그램을 예시한다.
도 5는 본 개시의 다양한 실시예들에 따른 전이 금속 도핑 GST를 지원하는 예시적인 메모리 어레이를 예시한다.
도 6은 본 개시의 다양한 실시예들에 따른 전이 금속 도핑 GST 및 관련 메모리 디바이스들을 지원하는 예시적인 시스템을 예시한다.
도 7은 본 개시의 다양한 실시예들에 따른 전이 금속 도핑 GST에 대한 방법 또는 방법들의 흐름도를 예시한다.
전자 데이터는 다른 저항률(예를 들어, 저항 또는 임계 전압)을 갖도록 전자적으로 프로그래밍 가능한(예를 들어, 전압 또는 전류를 인가함으로써) 메모리 요소들을 포함하는 메모리 셀들에 저장될 수 있다. 예를 들어, 논리 값은 대응하는 메모리 요소의 저항률을 변경함으로써 메모리 셀에 저장될 수 있으며, 여기서 메모리 요소의 제1 저항률은 제1 논리 값에 대응하고 메모리 요소의 제2 저항률은 제 2 논리 값에 대응한다.
전자적으로 프로그램 가능한 저항률을 갖는 메모리 요소는 재료의 상에 기반하여 - 예를 들어 재료가 비정질 상태인지 결정 상태인지 여부에 기초하여 다른 저항률을 나타내는 재료를 포함할 수 있다. 이러한 재료들의 한 예는 상 변화 재료들을 포함하거나 이들로 지칭될 수 있다. 일부 예들에서, 제1 상(예를 들어, 비정질 상)에서 상 변화 재료를 포함하는 메모리 요소(예를 들어, 비정질 상)는 제1 저항을 나타낼 수 있고/있거나 제1 임계 전압을 가질 수 있고, 제2 상(예를 들어, 결정질 상)에서 상 변화 재료를 포함하는 메모리 요소는 제2 저항을 나타낼 수 있고/있거나 제2 임계 전압을 가질 수 있다. 일부 경우에, 제1 임계 전압은 제2 임계 전압보다 클 수 있고, 제1 임계 전압과 제2 임계 전압 사이의 차이는 메모리 요소에 대한 임계 전압 윈도우로 지칭될 수 있다.
메모리 요소의 상이한 프로그래밍 가능 저항률 상태들은 다른 요인들 중에서도, 메모리 요소에 포함된 상 변화 재료의 구성요소 및 메모리 요소의 크기와 같은, 메모리 요소의 물리적 특성들에 따라 달라질 수 있다. 일부 경우에, 메모리 요소의 임계 전압, 및 이에 따른 임계 전압 윈도우는 상 변화 재료의 밴드갭과 상관될 수 있다 - 예를 들어, 메모리 요소의 임계 전압 윈도우는 상 변화 재료의 밴드갭이 증가함에 따라 증가할 수 있고, 그 반대의 경우도 마찬가지이다. 상 변화 재료의 밴드갭은 상 변화 재료의 분자 구조를 기반으로 할 수 있다. 일부 경우에, 상 변화 재료의 밴드갭은 상이한 요소들의 전기 음성도에 기반할 수 있다.
따라서, 특정 상 변화 재료들은 상 변화 재료들을 구성하는 요소들의 특정 조합에 기초하여 더 높거나 더 낮은 밴드갭을 가질 수 있다. 예를 들어, 인듐(In), 안티몬(Sb) 및 텔루륨(Te)(이는 IST라고도 함) 또는 In, 게르마늄(Ge) 및 Te(이는 IGT라고도 함)를 포함하는 상 변화 재료는 큰 밴드갭을 가질 수 있는 반면, Ge, Sb 및 Te(이는 GST라고도 함)만을 포함하는 상 변화 재료는 좁은 밴드갭을 가질 수 있다. 메모리 요소의 임계 전압 윈도우는 또한 메모리 요소의 크기와 상관될 수 있다 - 예를 들어, 메모리 요소의 임계 전압 윈도우는 메모리 요소의 크기가 감소함에 따라 감소할 수 있으며, 그 반대의 경우도 마찬가지이다.
일부 예들에서, 메모리 요소의 상 변화 재료의 상은 - 예를 들어 기록 동작 동안 - 대응하는 메모리 셀에 논리 값을 저장하도록 변경될 수 있다. 일부 예들에서, 상 변화 재료의 상은 상 변화 재료에 걸쳐 하나 이상의 전압들(또는 상 변환 재료에- 예를 들어 상 변화 재료를 통해 전류들)을 인가하고, 재료를 적어도 특정 온도(이는 유리 전이 온도 또는 용융 온도라고 할 수 있음)로 가열하고, 상 변화 재료의 상이 하나의 상에서 다른 상으로 전이되도록 인가된 전압 또는 전류를 제거하거나 변경하여 재료를 냉각(이는 퀀칭이라고도 할 수 있음)함으로써 변경될 수 있다. 상 변화 재료들의 다른 상들은 특정 논리 값들에 해당할 수 있다. 예를 들어, 상 변화 재료는 비정질 상에 있을 때, 대응하는 메모리 요소/셀은 제1 논리 값(예를 들어, 제1 저항률을 가짐)을 저장할 수 있고, 상 변화 메모리 재료가 결정질 상에 있을 때, 대응하는 메모리 요소/셀은 제2 논리 값(예를 들어, 제2 저항률을 가짐)을 저장할 수 있다.
상 변화 재료를 포함하는 메모리 요소가 비정질에서 결정질 상으로 전이하는 속도는 메모리 요소의 "SET 속도"로 지칭될 수 있으며, 메모리 요소가 결정질 상에서 결정질 상으로 전이하는 속도는 메모리 요소의 "RESET 속도"로 지칭될 수 있다. 마찬가지로, 메모리 요소의 상 변화 재료를 비정질에서 결정질 상으로 전이하는 데 필요한 시간은 "SET 기간"으로 지칭될 수 있으며 메모리 요소의 상 변화 재료를 결정질에서 비정질 상으로 전이하는 데 필요한 시간은 "RESET 기간"으로 지칭될 수 있다.
메모리 요소의 임계 전압 윈도우와 같이, 메모리 요소의 SET 속도는 메모리 요소의 상 변화 재료의 분자 구조에 기반할 수 있다. 일부 경우에, SET 속도/기간은 결정화를 위한 핵으로 작용할 수 있는 구성요소 내 4중 링들의 수의 함수일 수 있다 - 예를 들어, 많은 수의 4중 링들이 있는 구성요소는 4개 미만의 링들이 있는 구성요소보다 더 빠른 SET 속도/더 짧은 SET 기간을 가질 수 있다. 따라서, 특정 메모리 요소들은 메모리 요소에서 상 변화 재료들을 구성하는 요소들의 특정 조합에 기초하여 더 빠르거나 더 느린 SET 속도들을 가질 수 있다.
일부 경우에, 메모리 요소의 SET 속도는 메모리 요소의 상 변화 재료의 밴드갭과 역으로 상관된다 - 예를 들어, 상 변화 재료의 밴드갭이 감소함에 따라, 해당 메모리 요소의 SET 속도가 빨라지고, 그 반대도 마찬가지이다. 예를 들어, IST 및 IGT와 같이, 밴드갭들이 큰 구성요소들을 갖는 상 변화 재료들을 사용하는 메모리 요소들은 느린 SET 속도를 가질 수 있다. 이러한 관계는 상 변화 재료의 밴드갭을 증가시키는 요소들의 추가가 일반적으로 상 변화 재료의 4중 링들의 수를 감소시키기 때문에 발생한다.
일부 예들에서, 메모리 요소의 상 변화 재료의 상은 - 예를 들어, 판독 동작 동안 요청된 데이터를 요청 장치(예를 들어, 메모리 컴포넌트 또는 외부 장치)에 제공하기 위해 - 대응하는 메모리 셀에 저장된 논리 값을 결정하는 데 사용될 수 있다. 예를 들어, 메모리 셀에 저장된 논리 값은 메모리 셀에 포함된 메모리 요소의 저항률을 감지하여 결정될 수 있다. 다른 기술들 중에서, 저장 요소의 저항률은 메모리 셀에 전압을 인가하고 전류가 메모리 셀을 통해 흐르는 지 또는 얼마나 많이 흐르는지를 결정함으로써 감지될 수 있다. 이러한 경우에, 상이한 상들 사이의 메모리 요소의 저항률 차이가 클수록, 메모리 셀에 저장된 논리 값들이 더 신뢰성 있게(예를 들어, 더 낮은 오류율로) 결정(예를 들어, 감지 또는 판독)될 수 있다. 일부 예들에서, 서로 다른 논리 상태들의 저항률 간의 차이를 메모리 셀의 감지 윈도우(또는 판독 윈도우 또는 메모리 윈도우)이라고 하며, 여기서 더 큰 감지 윈도우가 바람직할 수 있다.
일부 경우에, 메모리 셀의 감지 윈도우는 해당 메모리 요소의 임계 전압 윈도우가 증가함에 따라 증가된다. 본원에 논의된 바와 같이, 상 변화 재료의 밴드갭은 메모리 요소의 임계 전압 윈도우와 상관될 수 있으며, 따라서 메모리 셀의 감지 윈도우는 또한 상 변화 재료의 밴드갭과 상관될 수 있다 - 예를 들어, 메모리 셀의 감지 윈도우는 해당 메모리 요소의 상 변화 재료의 밴드갭이 증가함에 따라 증가할 수 있으며, 그 반대도 마찬가지이다. 따라서, IST 또는 IGT와 같은 더 넓은 밴드갭을 갖는 상 변화 재료들(또는 "넓은 밴드갭 메모리 요소")을 포함하는 메모리 요소들은 GST와 같은, 더 좁은 밴드 갭을 갖는 상 변화 재료를 포함하는 메모리 요소보다 메모리 셀에 대해 더 큰 감지 윈도우들(또는 "좁은 밴드갭 메모리 요소”)를 생성할 수 있다. 그러나, 본원에 논의된 바와 같이, 넓은 밴드갭 메모리 요소들에 대한 SET 속도는 종종 좁은 밴드갭 메모리 요소들의 SET 속도보다 느리다.
감지 윈도우와 SET 속도 사이의 이 관계 - 즉, 감지 윈도우가 증가함에 따라 SET 속도가 느려짐 - 는 더 큰 감지 윈도우에 의해 제공되는 신뢰성과 더 빠른 SET 속도로 제공되는 더 빠른 처리량 사이의 트레이드 오프를 초래할 수 있다. 일부 경우에, 넓은 밴드갭 메모리 요소에 대한 SET 속도는 메모리 동작의 타이밍 제약을 만족시키기에 불충분할 수 있다. 이와 같이, 일부 경우에, 좁은 밴드갭 메모리 요소가 대응하는 메모리 셀에 대한 더 작은 감지 윈도우를 초래함에도 불구하고, 좁은 밴드갭 메모리 요소가 - 예를 들어, 타이밍 제약을 충족시키기 위해 - 넓은 밴드갭 메모리 요소 대신에 사용될 수 있다.
감지 윈도우와 SET 속도의 관계에 대한 바람직하지 않은 영향은 메모리 어레이의 크기가 감소됨에 따라 강조될 수 있다. 상 변화 메모리 어레이의 크기가 감소됨에 따라, 메모리 요소들도 더 작은 풋 프린트 내에서 유사하거나 더 큰 메모리 용량이 달성될 수 있도록 크기가 감소 - 예를 들어, 높이, 너비 및/또는 깊이가 감소 - 될 수 있다. 그리고 본원에 논의된 바와 같이, 상 변화 재료를 포함하는 메모리 요소의 크기가 감소됨에 따라, 메모리 요소의 임계 전압 윈도우도 감소할 수 있다. 임계 전압 윈도우의 이러한 크기 기반 감소를 수용하기 위해, 넓은 밴드갭 메모리 요소가 - 예를 들어, 대응하는 메모리 셀에 대해 유사한 감지 윈도우 및 신뢰성을 유지하기 위해 - 보다 콤팩트한 메모리 어레이에 사용될 수 있다. 그러나 본원에 논의된 바와 같이, 포함하는 넓은 밴드갭 메모리 요소는 종종 느린 SET 속도와 상관될 수 있다. 그리고 일부 경우에, 넓은 밴드갭 메모리 요소의 추가는 비준수 메모리 동작을 초래할 수 있다 - 예를 들어, 메모리 동작의 타이밍 제약을 충족하지 못할 수 있다.
메모리 셀의 처리량, 메모리 밀도 및/또는 신뢰성을 증가시키기 위해, 큰 밴드갭과 빠른 SET 속도 둘 다를 갖는 상 변화 재료를 포함하는 메모리 요소가 바람직하다.
본원에 논의된 바와 같이, 큰 밴드갭과 바람직한 SET 속도 둘 다를 갖는 상 변화 재료는 Ge, Sb, Te 및 주기율표의 그룹 III으부터 선택된 적어도 하나의 전이 금속 요소 - 예컨대 이트륨(Y) 또는 스칸듐(Sc) - 이는 그룹 III-전이 금속(그룹 III-TM)이라고도 할 수 있음 - 의 조합을 포함할 수 있다. 일부 예들에서, 상 변화 재료는 15 내지 35 원자 퍼센트(원자%) 범위의 양의 Ge를 포함하는 Te-풍부 구성요소; 50 원자% 이하의 양의 Sb; 40 원자% 이상의 양의 Te; 및 0.15 원자% 내지 10 원자% 범위의 양의 Y 또는 Sc 중 적어도 하나일 수 있다. 본원에 논의된 바와 같이, 이전 조합에 따라 생성된 구성요소는 큰 밴드갭(예를 들어, 0.6 내지 0.9 전자볼트(eVs)) 및 바람직한 SET 속도(예를 들어, 10μs 미만)를 가질 수 있다. 일부 경우에, 원자 퍼센트로 구성요소에 포함된 Te의 양은 1) 원자 퍼센트로 구성요소에 포함된 Ge의 양, 2) 원자 퍼센트로 구성요소에 포함된 Sb의 양, 또는 3) 원자 퍼센트로 구성요소에 포함된 Y 및/또는 Sc의 양보다 클 수 있다. 일부 경우에, 구성요소의 Y 및/또는 Sc의 양이 증가됨에 따라, 구성요소의 Sb의 대응하는 양 - 예를 들어, 비례량 - 이 감소된다.
본원에 개시된 재료가 메모리 요소에 통합될 때, 메모리 요소는 더 큰 임계 전압 윈도우를 가질 수 있다. 예를 들어, 주어진 높이 및 폭을 갖는 메모리 요소에 대한 임계 전압은 재료를 통합하는 것에 기초하여 증가할 수 있다. 또한, 메모리 요소는 (적어도 실질적으로 또는 필적할 만한 임계 전압 윈도우를 갖는 다른 화학물들에 비해) SET 속도를 유지하면서 임계 전압 윈도우의 이러한 증가로부터 이익을 얻을 수 있다. 예를 들어, 이 구성요소의 재료가 메모리 요소에 통합될 때, 메모리 요소는 10 μs 미만의 SET 기간을 가질 수 있다. 따라서, 메모리 요소에서 이러한 재료를 사용함으로써, 대응하는 메모리 셀의 신뢰성은 - 메모리 어레이의 처리량에 악영향을 주지 않고 (또는 적어도 어떠한 악영향도 완화하지 않고 - 예를 들어, 감지 윈도우를 확대함으로써 - 증가될 수 있다.
또한, 본원에 개시된 재료가 메모리 요소에 통합될 때, SET 속도를 유지하면서 메모리 요소의 크기가 감소함에 따라 메모리 요소에 대한 더 큰 임계 전압 윈도우의 이점이 유지될 수 있다. 예를 들어, 감소된 높이 및/또는 폭을 갖는 메모리 요소에 대한 임계 전압은 SET 속도의 감소가 거의 또는 전혀 없이 재료를 통합하는 것에 기초하여 증가할 수 있다. 따라서, 메모리 요소에서 이러한 재료를 사용함으로써, 메모리 어레이의 밀도는 - 메모리 어레이의 신뢰성에 부정적인 영향을 주지 않으면서 - 예를 들어, 메모리 셀들의 크기를 줄임으로써 - 예를 들어, 동일한 풋 프린트를 갖는 덜 조밀한 메모리 어레이에 사용되는 메모리 셀들과 마찬가지로 메모리 셀들에 대한 동일한 감지 윈도우를 가짐으로써 -풋 프린트 내에서 증가될 수 있다.
상기에 소개된 개시의 특징들은 메모리 시스템의 맥락에서 하기에 더 설명된다. 그런 다음, 전이 금속 도핑 GST 및 관련 메모리 디바이스들에 대한 예시적인 구성요소들의 특정 예들이 설명된다. 본 개시의 이들 및 다른 특징들은 전이 금속 도핑 GST 및 관련 메모리 디바이스들에 관한 장치 도면들, 시스템 도면들 및 흐름도들에 의해 더 예시되고 이들과 관련하여 설명된다.
도 1은 본 개시의 다양한 측면들에 따른 전이 금속 도핑 GST를 지원하는 메모리 어레이의 예를 예시한다. 메모리 어레이(100)는 전자 정보를 저장하도록 구성될 수 있고, 전자 메모리 장치를 포함할 수 있으며, 전자 메모리 장치로 지칭될 수도 있다. 메모리 어레이(100)는 다른 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다.
각 메모리 셀(105)은 논리 0 및 논리 1로 표시되는, 두 상태들을 저장하도록 프로그래밍될 수 있다. 일부 경우에, 메모리 셀(105)은 둘 이상의 논리 상태들을 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태들을 나타내는 전하를 커패시터에 저장할 수 있다; 예를 들어, 충전식 및 비충전식 커패시터는 각각 두 개의 논리 상태들을 나타낼 수 있다. 동적 랜덤 액세스 메모리(DRAM) 아키텍처들은 일반적으로 이러한 설계를 사용할 수 있으며, 사용되는 커패시터는 절연체로서 선형 또는 상유전체(paraelectric) 전기 분극 특성들을 갖는 유전체 재료를 포함할 수 있다. 강유전성 메모리 셀은 마찬가지로 절연 재료로서 강유전성을 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 레벨들은 상이한 로직 상태들을 나타낼 수 있다. 강유전성 재료들은 비선형 분극 특성들을 가지며 강유전성 재료는 전압이 강유전성 재료에 걸쳐 존재하지 않을 때 정보를 저장할 수 있다. 또는 일부 경우에는, 칼코게나이드 기반 및/또는 상 변화 재료들이 사용될 수 있다. 본원에 기재된 칼코게나이드들은 PCM 저장 요소들 또는 선택기 장치들 또는 둘 다에 있을 수 있다.
메모리 어레이(100)는 3차원(3D) 메모리 어레이일 수 있으며, 여기서 2차원(2D) 메모리 어레이들이 서로의 위에 형성된다. 이는 2D 어레이들과 비교하여 단일 다이 또는 기판에 형성될 수 있는 다수의 메모리 셀들을 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나, 메모리 어레이의 성능을 증가시키거나, 또는 둘 다를 할 수 있다. 도 1에 도시된 예에 따르면, 메모리 어레이(100)는 두 가지 레벨들의 메모리 셀들(105)을 포함할 수 있으며, 따라서 3D 메모리 어레이로 간주될 수 있다; 그러나, 레벨들의 수는 둘로 제한되지 않는다. 각 레벨은 메모리 셀들(105)이 각 레벨에 걸쳐 서로 대략 정렬되어, 메모리 셀 스택(145)을 형성할 수 있도록 정렬되거나 배치될 수 있다. 본원의 교시들에 따르면, 메모리 어레이(100)는 Ge, Sb, Te, Sc, Y, 또는 이들 요소들의 일부 조합을 포함하는 구성요소를 포함할 수 있다.
메모리 셀들(105)의 각 행은 액세스 라인(110)에 연결되고, 메모리 셀들(105)의 각 열은 비트 라인(115)에 연결된다. 액세스 라인들(110)은 또한 워드 라인들(110)로 알려져 있을 수 있으며, 비트 라인들(115)은 디지트 라인들(115)로 알려져 있을 수 있다. 워드 라인들과 비트 라인들 또는 그 유사체들에 대한 참조는 이해나 동작의 손실 없이 상호 교환 가능하다. 워드 라인들(110) 및 비트 라인들(115)은 어레이를 생성하도록 실질적으로 서로 수직일 수 있다. 메모리 셀 스택(145)에서의 두 메모리 셀들(105)은 디지트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 디지트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 다른 구성들이 가능할 수 있으며, 예를 들어, 제3 층은 하위 층과 워드 라인(110)을 공유할 수 있다. 또는, 제1 및 제2 층들은 둘 다 그들 자신의 워드 및 비트 라인을 가질 수 있다. 즉, 하부 메모리 셀(105)의 상부 전극은 제1 디지트 라인과 전자 통신할 수 있고 상부 메모리 셀(105)의 하부 전극은 제2 디지트 라인과 전자 통신할 수 있다. 일부 경우에, 제3 액세스 라인이 존재할 수 있으며 선택기 장치를 활성화하고 비활성화는 데 사용될 수 있다.
일반적으로, 하나의 메모리 셀(105)은 액세스 라인(110) 및 비트 라인(115)과 같은 두 전도성 라인들의 교차점에 위치될 수 있다. 이 교차점은 메모리 셀의 어드레스로 지칭될 수 있다. 타겟 메모리 셀(105)은 통전된 워드 라인(110)과 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있다; 즉, 워드 라인(110)과 비트 라인(115)은 그 교차점에서 메모리 셀(105)을 판독 또는 기록하기 위해 통전될 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자 통신하는 다른 메모리 셀들(105)은 타겟되지 않은 메모리 셀들(105)로 지칭될 수 있다.
본원에 논의된 바와 같이, 전극들은 메모리 셀(105)과 워드 라인(110) 또는 비트 라인(115)에 결합될 수 있다. 전극이라는 용어는 전기적 도전체를 지칭할 수 있으며, 일부 경우에는 메모리 셀(105)에 대한 전기 콘택(electrical contact)으로 사용될 수 있다. 전극은 메모리 디바이스(100)의 소자들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
판독 및 기록과 같은 동작들은 각자의 라인에 전압 또는 전류를 인가하는 것을 포함할 수 있는 워드 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 대해 수행될 수 있다. 워드 라인들(110) 및 비트 라인들(115)은 금속들(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금들, 카본, 전도성으로 도핑된 반도체들 또는 기타 전도성 재료들, 합금들, 화합물들 등과 같은 전도성 재료들로 만들어질 수 있다.
메모리 셀들(105)은 메모리 요소 및 선택기 장치를 각각 가질 수 있다. 메모리 요소의 저항률은 특정 논리 상태에 대응하도록 프로그래밍될 수 있다. 일부 경우에, 메모리 요소는 상 변화 재료를 포함할 수 있다. 예를 들어, 메모리 요소는 GST 구성요소로 지칭될 수 있는 요소들인, Ge, Sb 및 Te의 특정 조합을 포함하는 칼코게나이드 재료이거나 이를 포함할 수 있다. 일부 경우에, GST 구성요소는 - 예를 들어 GST 구성요소의 밴드갭을 증가시키기 위해 - In과 같은 다른 요소들로 도핑될 수 있다. 그러나, In과 같은 원소들로 GST 구성요소를 도핑하면 구성요소의 SET 속도가 감소하도록 할 수 있다(즉, 구성요소가 비결정질에서 결정질 상으로 전이되는 데 더 오래 걸릴 수 있다).
GST 화합물의 밴드갭을 거의 또는 전혀 감소시키지 않고 증가시키기 위해, 그리고 일부 경우에는 SET 속도의 증가를 위해, GST는 - Y 및/또는 Sc와 같은 - 적어도 하나의 그룹 III-TM 요소로 도핑될 수 있다. 일부 경우에, 그룹 III-TM 원소를 GST 구성요소에 병합함으로써 GST 구성요소를 도핑하는 것은 GST 구성요소에서 대응하는 Sb 양의 감소가 수반될 수 있다. 일부 경우에, 전이 금속 도핑 GST는 0.6 eV 내지 0.9 eV 사이의 밴드갭과 10 μs 미만의 SET 기간을 가질 수 있다.
선택기 장치는 메모리 어레이(100)의 나머지로부터 메모리 셀(105)을 일시적으로 분리하는 데 사용될 수 있다. 예를 들어, 메모리 셀(105)은 선택기 장치가 바이어스될 때 액세스될 수 있다. 일부 경우에, 선택기 장치는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 바이폴라 접합 트랜지스터(BJT), 다이오드 또는 오보닉 임계 스위치(OTS)를 포함할 수 있다. 일부 경우에, 선택기 장치는 칼코게나이드 재료와 같은, 상 변화 재료를 포함할 수 있다. 메모리 셀(105)의 선택은 선택기 장치의 임계 전압의 함수일 수 있다.
메모리 셀들(105)에 액세스하는 것은 행 디코더(120)와 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 컨트롤러(140)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 마찬가지로, 열 디코더(130)는 메모리 컨트롤러(140)로부터 열 어드레스를 수신하고 적절한 비트 라인(115)을 활성화시킬 수 있다. 따라서, 워드 라인(110) 및 비트 라인(115)을 활성화시킴으로써, 메모리 셀(105)이 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 감지 컴포넌트(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 감지 컴포넌트(125)는 메모리 셀(105)에 액세스함으로써 생성된 신호에 기초하여 메모리 셀(105)의 저장된 논리 상태를 결정하도록 구성될 수 있다. 신호는 전압 또는 전류를 포함할 수 있고, 감지 컴포넌트(125)는 전압 감지 증폭기들, 전류 감지 증폭기들 또는 둘 다를 포함할 수 있다. 예를 들어, 전류가 메모리 셀(105)에 인가될 수 있으며, 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 따라 달라질 수 있다. 마찬가지로, 전압이 (대응되는 워드 라인(110) 및 비트 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있으며, 결과적인 전류의 크기는 메모리 셀(105)의 전기 저항 및/또는 임계 전압에 따라 달라질 수 있다. 일부 경우에, 메모리 셀(105)의 논리 상태에 기초하여 둘 이상의 상이한 전류들이 발생될 수 있다. 둘 이상의 서로 다른 전류들 간의 차이를 메모리(또는 감지) 윈도우라고 할 수 있다.
일부 경우에, 더 큰 감지 윈도우를 갖는 메모리 셀은 더 작은 감지 윈도우를 갖는 메모리 셀보다 더 신뢰할 수 있다(예를 들어, 판독 오류가 적을 수 있다). 일부 경우에, 감지 윈도우는 메모리 셀(105) 내의 메모리 요소의 임계 전압 윈도우에 대응한다. 일부 경우에, 메모리 셀(105)의 감지 윈도우는 메모리 셀에 포함된 메모리 요소의 임계 전압 윈도우를 증가시킴으로써 증가될 수 있으며, 메모리 요소의 임계 전압 윈도우는 메모리 요소에 높은 밴드갭 상 변화 재료를 포함함으로써 증가될 수 있다. 일부 경우에, 메모리 셀(105)의 감지 윈도우는 Y-GST 또는 Sc-GST와 같은 전이 금속 도핑 GST 화합물을 포함하는 메모리 요소를 사용하여 증가될 수 있다.
감지 컴포넌트(125)는, 래칭으로 지칭될 수 있는, 신호를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 래칭 신호는 메모리 셀(105)의 논리 상태에 대응할 수 있으며 출력(135)으로서 출력될 수 있다. 일부 경우에, 감지 컴포넌트(125)의 정확도는 메모리 셀에 대한 감지 윈도우에 따라 달라진다. 예를 들어, 더 큰 감지 윈도우는 메모리 셀(105)에 의해 디지트 라인(115)에 유도되고 감지를 위해 감지 컴포넌트(125)에 제공되는 전압 또는 전류의 더 많은 변화를 허용할 수 있다. 일부 경우에, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 그와 전자 통신될 수 있다.
메모리 셀(105)은 관련 워드 라인(110)과 비트 라인(115)을 유사하게 활성화시킴으로써 설정되거나 기록될 수 있다 - 즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀들(105)에 기록될 데이터, 예를 들어, 입력/출력(135)을 받아들일 수 있다. 상 변화 메모리의 경우, 메모리 셀(105)은 메모리 요소를 가열함으로써, 예를 들어, 메모리 요소가 유리 전이 온도로 지칭될 수 있는 특정 온도에 도달할 때까지 메모리 요소를 통해 전류를 통과시킴으로써 기록될 수 있다. 유리 전이 온도에 도달한 후, 메모리 요소는 냉각 후 초기 단계와 다른 단계에 있도록 퀀칭될 수 있다. 메모리 요소가 비정질 상에서 결정질 상으로 전이하는 속도를 결정화 속도 또는 SET 속도라고 할 수 있다. 일부 경우에, SET 속도는 논리 상태가 메모리 셀(105)에 기록될 수 있는 속도를 제한한다. 일부 예들에서, 메모리 요소를 비정질 상에서 결정질 상으로 전이하는 기간(이는 SET 기간이라고도 함)은 메모리 동작의 하나 이상의 타이밍 제약들을 초과할 수 있다. 일부 경우에, 메모리 셀(105)의 SET 속도는 메모리 셀(105)에서, Y-GST 또는 Sc-GST와 같은, 전이 금속 도핑 GST 화합물을 포함하는 메모리 요소를 사용하여 메모리 셀(105)의 감지 윈도우를 감소 또는 증가시키지 않고 증가 또는 유지될 수 있다.
일부 경우에, 메모리 셀들(105)의 크기가 감소됨에 따라(예를 들어, 메모리 어레이(100)의 크기가 감소됨에 따라), 및/또는 메모리 요소(220)의 크기가 (예를 들어, 20 내지 30nm 사이의 높이와 5 내지 20 nm의 폭을 갖도록) 감소됨에 따라, 메모리 셀(105)의 감지 윈도우와 함께 메모리 셀(105)에 의해 포함된 메모리 요소의 임계 전압 윈도우도 감소할 수 있다. 일부 경우에, 메모리 요소는 임계 전압 윈도우의 감소에 대응하기 위해 감소된 크기의 메모리 셀(105)에 의해 사용될 수 있는 넓은 밴드갭(또는 "넓은 밴드갭 메모리 요소")을 갖는 상 변화 재료를 포함한다. 그러나, 넓은 밴드갭 메모리 요소는 더 느린 SET 기간과 연관될 수 있고 축소된 크기의 메모리 셀(105)은 하나 이상의 메모리 시스템 요구 사항들에 대한 컴플라이언스를 상실할 수 있다 - 예를 들어, 하나 이상의 타이밍 제약들을 충족하지 못할 수 있다.
본원에 논의된 바와 같이, 넓은 밴드갭 메모리 요소는 Ge, Sb, Te 및 Y 및/또는 Sc와 같은 적어도 하나의 그룹 III-TM 요소의 특정 조합을 포함하는 칼코게나이드 재료를 포함할 수 있다. 예를 들어, 넓은 밴드갭 메모리 요소는 15 내지 35 원자% 범위의 양의 Ge; 40 원자% 이하의 양의 Sb; 40 원자% 이상의 양의 Te; 및 0.15 원자% 내지 10 원자% 범위의 양의 Y 또는 Sc 중 적어도 하나를 포함할 수 있다. 이 메모리 요소는 넓은 밴드갭(예를 들어, 0.6 eV 내지 0.9 eV 사이)과 짧은 SET 기간(예를 들어, <10μs)을 가질 수 있으며, 감소된 크기의 메모리 셀(105)에 통합될 수 있으며, 이는 SET 컴플라이언스를 유지하면서 넓은 밴드갭 메모리 요소의 유사하거나 더 큰 감지 윈도우로부터 이점을 얻을 수 있다.
일부 메모리 아키텍처들에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있으며, 메모리 셀(105)에 대한 원래의 논리 상태로 되돌리도록 재기록(re-write) 또는 새로 고침(refresh) 동작들이 수행될 수 있다. 그러나 칼코게나이드 기반 또는 PCM과 같은 비휘발성 메모리에서, 메모리 셀(105)을 액세스하는 것은 논리 상태를 파괴하지 않을 수 있으며, 따라서 메모리 셀(105)은 액세스한 후 재기록을 필요로 하지 않을 수 있다.
메모리 컨트롤러(140)는 다양한 컴포넌트들, 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)를 통해 메모리 셀들(105)의 동작(판독, 기록, 재기록, 새로 고침, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125) 중 하나 이상은 메모리 컨트롤러(140)와 같은 장소에 배치될 수 있다. 메모리 컨트롤러(140)는 원하는 워드 라인(110) 및 비트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 메모리 컨트롤러(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전위들 또는 전류들을 생성 및 제어할 수 있다. 예를 들어, 이는 하나 이상의 메모리 셀들(105)에 액세스한 후 워드 라인(110) 또는 비트 라인(115)에 방전 전압들을 인가할 수 있다.
일반적으로, 본원에 논의된 인가된 전압 또는 전류의 크기, 형태 또는 지속시간은 조정되거나 달라질 수 있으며, 메모리 어레이(100)을 구동하는데 있어 논의된 다양한 동작들에 대해 상이할 수 있다. 또한, 메모리 어레이(100) 내에서 하나, 다수 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있다; 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀들은 모든 메모리 셀들(105) 또는 메모리 셀(105) 그룹이 단일 논리 상태로 설정되는 동작 동안 동시에 액세스될 수 있다. 메모리 컨트롤러(140)가 메모리 셀들(105)에 액세스할 수 있는 신뢰성은 메모리 셀(105)의 감지 윈도우가 증가될 수 있기 때문에 전이 금속 도핑 GST 구성요소를 사용하여 메모리 셀들(105)에 대해 증가할 수 있다. 동시에, 메모리 컨트롤러(140)가 메모리 셀들(105)에 액세스할 수 있는 타이밍은 메모리 셀(105)의 SET 속도가 유지되거나 감소될 수 있기 때문에 전이 금속 도핑 GST 구성요소를 사용하여 메모리 셀들(105)에 대해 동일하게 유지되거나 감소될 수 있다.
도 2는 본 개시의 다양한 측면들에 따른 전이 금속 도핑 GST를 지원하는 메모리 어레이의 예시적인 단면을 예시한다. 메모리 어레이(200)는 전자 데이터를 저장하도록 구성될 수 있으며, 도 1의 메모리 어레이(100)의 측면들의 예일 수 있다. 메모리 어레이(200)는 메모리 셀(105-a), 제1 액세스 라인(110-a)(예를 들어, 워드 라인(110-a)) 및 제2 액세스 라인(115-a)(예를 들어, 비트 라인(115-a))을 포함하며, 이는 도 1을 참조하여 설명된 바와 같은, 메모리 셀(105), 워드 라인(110) 및 비트 라인(115)의 예들일 수 있다.
일부 경우에, 3차원(3D) 메모리 어레이는 서로에 대해 다수의 메모리 어레이들(200)을 적층함으로써 형성될 수 있다. 일부 예들에서, 2개의 적층된 어레이들은 각각의 레벨이 도 1을 참조하여 설명된 바와 같이 워드 라인들(110) 또는 비트 라인들(115)을 공유할 수 있도록 공통 전도성 라인들을 가질 수 있다. 일부 예들에서, 메모리 어레이(200)는 선택기 장치(215)와 전자 통신하는 추가 액세스 라인을 포함하는 추가 액세스 라인들을 포함할 수 있다. 예를 들어, 선택기 장치(215)가 3-단자 장치일 때, 추가 액세스 라인이 선택기 장치(215)를 활성화 및 비활성화하는 데 사용될 수 있다.
메모리 어레이(200)는 교차점(cross-point) 아키텍처로 지칭될 수 있다. 이는 필라(pillar) 구조로 지칭될 수도 있다. 예를 들어, 도 2에 도시된 바와 같이, 필라는 제1 전도성 라인(제1 액세스 라인(110-a)) 및 제 2 전도성 라인(비트 라인(115-a))과 접촉할 수 있으며, 여기서 필라는 제1 전극(210), 선택기 장치(215) 및 메모리 셀(105-a)을 포함하며, 이 메모리 셀은 제2 전극(225), 메모리 요소(220) 및 제3 전극(205)을 포함할 수 있다. 제1 전극(210)은 하부 전극(210)으로 지칭될 수 있고, 제2 전극(225)은 중간 전극(225) 또는 메모리 셀(105-a)의 하부 전극으로 지칭될 수 있으며, 제3 전극(205)은 상부 전극(205)으로 지칭될 수 있다.
이러한 필라 아키텍처는 다른 메모리 아키텍처들에 비해 생산 비용이 저렴한 비교적 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 감소된 면적과, 결과적으로 다른 아키텍처들에 비해 증가된 메모리 셀 밀도를 갖는 메모리 셀들을 가질 수 있다. 예를 들어, 아키텍처는 4F2 메모리 셀 영역을 가질 수 있으며, 여기서 F는 3-단자 선택이 있는 것과 같은, 6F2 메모리 셀 영역이 있는 다른 아키텍처들에 비해 가장 작은 형상 크기이다.
메모리 셀(105-a)은 상이한 상태들에 있도록 전자적으로 프로그래밍될 수 있고 특정 상태에 대응하는 논리 값을 저장하도록 구성될 수 있다. 메모리 셀(105-a)은 상 변화 재료를 포함할 수 있는 제2 전극(225), 제3 전극(205) 및 메모리 요소(220)를 포함한다. 메모리 셀(105-a)은 타겟 메모리 셀일 수 있다.
선택기 장치(215)는 일부 경우에 메모리 셀(105)과 전도성 라인 사이, 예를 들어 메모리 셀(105-a)과 제1 액세스 라인(110-a) 또는 비트 라인(115-a) 중 적어도 하나 사이에 직렬로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 선택기 장치(215)는 하부 전극(210)과 중간 전극(225) 사이에 위치될 수 있으며; 따라서, 선택기 장치(215)는 메모리 셀(105-a)과 제1 액세스 라인(110-a) 사이에 직렬로 위치될 수 있다. 다른 구성들이 가능하다. 예를 들어, 선택기 장치(215)는 메모리 셀(105-a)과 비트 라인(115-a) 사이에 직렬로 위치될 수 있다. 선택기 장치(215)는 특정 메모리 셀(105-a)을 선택하는 데 도움이 될 수 있거나, 선택된 메모리 셀(105-a)에 인접한 비선택된 메모리 셀들(105-a)을 통해 표류 전류(stray currents)가 흐르는 것을 방지하는 것을 도울 수 있다. 예를 들어, 선택기 장치(215)는 임계 전압이 충족되거나 초과될 때 전류가 선택기 장치(215)를 통해 흐르도록 임계 전압을 가질 수 있다. 메모리 셀(105-a)의 선택은 선택기 장치(215)의 임계 전압의 함수일 수 있다. 선택기 장치(215)는 또한 선택 컴포넌트로 지칭될 수 있다. 일부 경우에, 선택기 장치(215)는 MOSFET, BJT, 다이오드 또는 OTS를 포함할 수 있다.
선택기 장치(215)는 메모리 요소(220)와 결합될 수 있다. 선택기 장치(215) 및 메모리 요소(220)는 제1 액세스 라인(110-a)과 비트 라인(115-a) 사이에 직렬 구성으로 배열될 수 있다. 선택기 장치(215)는 제1 칼코게나이드 재료를 포함할 수 있다. 일부 경우에, 선택기 장치(215)는 제1 칼코게나이드 재료을 포함할 수 있고, 메모리 요소(220)는 선택기 장치(215)와 다른 구성요소(예를 들어, 제2 칼코게나이드 재료)을 포함할 수 있다. 도 2에 예시된 메모리 어레이(200)의 예가 별도의 메모리 요소 및 선택기 장치를 포함하고 있지만, 일부 경우에 메모리 셀(105)은 별도의 메모리 요소 및 선택기 장치를 포함하지 않을 수 있다. 이러한 유형의 메모리 아키텍처는 자체 선택 메모리로 지칭될 수 있으며, 선택기 장치(215)는 메모리 요소로서의 역할을 할 수 있으며, 또는 그 반대의 경우도 가능하다. 따라서 메모리 디바이스는 자체 선택 메모리 디바이스를 포함하는 메모리 셀을 포함할 수 있다. 예를 들어, 칼코게나이드 재료를 포함하는 단일 요소는 별도의 선택기 장치가 불필요할 수 있도록 메모리 요소 및 선택기 장치 둘 다의 역할을 할 수 있다.
메모리 요소(220)는 프로그래밍 가능 저항을 갖는 재료를 포함할 수 있다. 일부 경우에, 재료는 재료의 상(예를 들어, 비정질 상 또는 결정질 상)에 기초하여 상이한 저항률(예를 들어, 저항 및/또는 전압 임계)을 나타낼 수 있으며, 상 변화 재료로 지칭될 수 있다. 본원에 논의된 바와 같이, 상 변화 재료의 상은 메모리 요소(220)에 전압들을 인가 및 제거함으로써 변경될 수 있다.
메모리 요소(220)는 선택기 장치(215)를 통해 액세스될 수 있다. 예를 들어, 선택기 장치(215)에 걸친 전압이 임계 값에 도달하면, 전류는 메모리 요소(220)를 통해 액세스 라인들(110-a 및 115-a) 사이에서 흐를 수 있다. 이러한 전류 흐름은 메모리 요소(220)에 논리 값을 기록하는 데 사용될 수 있다. 기록 동작은 메모리 요소(220)를 유리 전이 온도로 가열하는 전압을 메모리 요소(220)에 인가하는 것을 포함할 수 있다. 메모리 요소(220)가 유리 전이 온도에 도달한 후, 전압이 제거될 수 있으며 메모리 요소(220)가 냉각될 수 있다. 냉각 기간 동안, 메모리 요소(220) 내의 원자들은 특정 상에 따라 배열될 수 있다. 예를 들어, 결정질 상의 경우, 팔면체 결합 지오메트리는 메모리 요소(220)의 모든 또는 대부분의 원자들 사이에서 형성될 수 있고, 비정질 상의 경우, 다양한 결합 구성들이 메모리 요소(220)의 원자들 사이에서 형성될 수 있다. 메모리 요소(220)가 결정질 상을 나타내는지 또는 비정질 상을 나타내는지 여부는 전압이 어떻게 제거되는지와 냉각 기간 동안 메모리 요소(220)에 추가 전압이 인가되는지 여부에 기초할 수 있다.
비정질 상에 있는 메모리 요소(220)에 상이한 논리 값을 저장하기 위해, 기록 동작은 메모리 요소(220)를 비정질 상으로부터 결정질 상으로 전이하는 것을 포함할 수 있다. 메모리 요소(220)를 비정질에서 결정질 상으로 전이하는 기간을 SET 기간이라고 할 수 있다. 일부 경우에, 메모리 요소(220)에 대한 SET 기간의 길이는 메모리 요소(220)를 포함하는 구성요소에 기초한다. 예를 들어, SET 기간은 특정 구성요소들의 경우 다른 것들보다 더 짧을 수 있다. 본원에 논의된 바와 같이, SET 기간은 메모리 요소(220)의 임계 전압 윈도우와 상관될 수 있다 - 예를 들어, 임계 전압 윈도우가 증가함에 따라, SET 기간의 길이도 증가한다.
메모리 요소(220)를 통한 전류의 흐름은 또한 메모리 요소(220)에 저장된 논리 값을 판독하는데 사용될 수 있다. 메모리 요소(220)를 판독할 때, 전류가 흐르기 시작하는 선택기 장치(215)에 걸친 임계 전압과 메모리 요소(220)의 임계 전압 윈도우 사이의 차이는 감지 윈도우로 지칭될 수 있다. 일부 경우에, 메모리 요소(220)의 감지 윈도우가 클수록, 더 신뢰할 수 있는 메모리 셀(105-a)이 된다. 본원에 논의된 바와 같이, 메모리 요소의 임계 전압 윈도우는 메모리 요소(220)의 크기 - 예를 들어, 메모리 요소(220)의 크기가 감소됨에 따라, 임계 전압 윈도우도 감소할 수 있음 - 및/또는 메모리 요소(220)에 포함된 구성요소의 밴드갭 - 예를 들어, 구성요소의 밴드갭이 증가함에 따라, 메모리 요소(220)의 임계 전압 윈도우가 증가함 - 에 기초할 수 있다. 그러나, 본원에 논의된 바와 같이, 메모리 요소(220)의 임계 전압 윈도우를 증가시키는 것은 메모리 요소(220)에 대한 SET 기간의 감소를 초래할 수 있다. 마찬가지로, 메모리 요소(220)의 크기가 감소될 때, 더 높은 밴드갭을 갖는 구성요소들을 사용하여 메모리 요소(220)의 임계 전압 윈도우를 증가시키는 것은 또한 메모리 요소(220)에 대한 SET 기간의 감소를 초래할 수 있다.
본원에 논의된 바와 같이, 일부 경우에, 메모리 요소(220)는 메모리 요소(220)의 SET 속도를 유지하거나 증가시키면서 메모리 요소(220)의 임계 전압 윈도우를 증가시키는 고 밴드갭 구성요소를 포함한다. 예를 들어, 메모리 요소는 Ge, Sb, Te 및 적어도 하나의 그룹 III-TM 요소의 조합을 포함하는 상 변화 재료를 포함한다. 예를 들어, 메모리 요소(220)는 구성요소의 15 내지 35 원자% 범위의 양의 Ge; 구성요소의 50 원자% 이하의 양의 Sb; 구성요소의 40 원자% 이상의 양의 Te, 및 구성요소의 0.15 내지 10 원자% 범위의 양의 이트륨 및 스칸듐으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 상 변화 재료를 포함할 수 있다. 본원에 논의된 바와 같이, 이러한 범위들에 따라 생성된 구성요소는 큰 밴드갭(예를 들어, 0.6 내지 0.9 전자볼트(eVs)) 및 빠른 SET 속도(예를 들어, 10μs 미만)를 가질 수 있다.
메모리 어레이(200)는 재료 형성 및 제거의 다양한 조합들에 의해 만들어질 수 있다. 예를 들어, 제1 액세스 라인(110-a), 하부 전극(210), 선택기 장치(215), 중간 전극(225), 메모리 요소(220) 및 상부 전극(205)에 대응하는 재료 층들이 증착될 수 있다. 그런 다음, 도 2에 도시된 필라 구조와 같은, 원하는 특징들부들을 생성하기 위해 재료가 선택적으로 제거될 수 있다. 예를 들어, 특징부들은 포토레지스트를 패터닝하기 위해 포토리소그래피를 사용하여 정의될 수 있으며, 그런 다음 재료가 에칭과 같은 기술들에 의해 제거될 수 있다. 그런 다음, 비트 라인(115-a)은 도 2에 도시된 라인 구조를 형성하기 위해 예를 들어, 재료층을 증착시키고 선택적으로 에칭함으로써 형성될 수 있다. 일부 경우에, 전기 절연 영역들 또는 층들이 형성되거나 증착될 수 있다. 전기 절연 재료들은 실리콘 산화물, 실리콘 질화물과 같은 산화물 또는 질화물 재료들, 또는 다른 전기 절연 재료들을 포함할 수 있다.
다양한 기술들이 메모리 어레이(200)의 재료들 또는 컴포넌트들을 형성하는 데 사용될 수 있다. 이는 예를 들어, 다른 박막 성장 기술들 중에서, 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터 증착, 원자층 증착(ALD) 또는 분자 빔 에피택시(MBE)가 포함될 수 있다. 예를 들어, 화학적 에칭("습식 에칭"이라고도 함), 플라즈마 에칭("건식 에칭"이라고도 함) 또는 화학-기계적 평탄화를 포함할 수 있는 다수의 기술들을 사용하여 재료가 제거될 수 있다.
도 3은 본 개시의 다양한 측면들에 따른 전이 금속 도핑 GST의 특성들을 예시하는 플롯의 예를 예시한다. 플롯(300)은 메모리 요소의 상대적 결정화 속도와 도 2의 메모리 요소(220)(및/또는 선택기 장치(215)) 및 메모리 셀(105-a)과 같은, 전압 측면에서의 메모리 요소 및/또는 메모리 셀에 대한 감지 윈도우 사이의 관계를 예시한다. 플롯(300)은 전이 금속 도핑 GST에 대한 감지 윈도우 축(305), SET 속도 축(310), 추세선(315) 및 영역(320)을 포함한다.
감지 윈도우 축(305)은 왼쪽에서 오른쪽으로 증가하는 순서로 감지 윈도우 값들을 제공한다. 즉, 감지 윈도우 축(305)의 좌측은 작은 감지 윈도우들에 대응하는 반면, 감지 윈도우 축(305)의 우측은 더 크고 더 바람직한 감지 윈도우들에 대응한다. 본원에 논의된 바와 같이, 메모리 셀에 대한 감지 윈도우는 대응하는 메모리 요소의 임계 전압 윈도우와 관련될 수 있다 - 예를 들어, 높은 임계 전압 윈도우를 갖는 메모리 요소는 종종 큰 감지 윈도우를 갖는 메모리 셀에 대응한다. 그리고 메모리 요소의 임계 전압 윈도우는 메모리 요소의 크기 - 예를 들어 메모리 요소의 임계 전압 윈도우는 종종 메모리 요소의 크기가 감소됨에 따라 감소함 - 및 메모리 요소에 포함된 구성요소의 밴드갭 - 예를 들어 더 큰 밴드 갭을 갖는 구성요소는 종종 더 큰 임계 전압 윈도우를 갖는 메모리 요소를 생성함 - 과 관련될 수 있다.
SET 속도 축(310)은 SET 속도 값들을 위에서 아래로 내림차순으로 제공한다. 즉, SET 속도 축(310)의 하단은 더 느린 결정화 속도에 대응하는 반면 SET 속도 축(310)의 상단은 더 빠르고 더 바람직한 결정화 속도에 대응한다. 본원에 논의된 바와 같이, 메모리 셀에 대한 SET 속도는 대응하는 메모리 요소의 밴드갭과 관련될 수 있다 - 예를 들어, 큰 밴드갭을 갖는 메모리 요소는 종종 느린 SET 속도를 갖는다.
일부 경우에, GST 구성요소의 밴드갭은 GST 구성요소의 Sb-Te 결합에 기초할 수 있다. 일부 경우에, GST 구성요소의 밴드갭은 Sb 원자들(이는 2.05의 전기 음성도를 가짐)을 In 원자들(In은 1.78의 전기 음성도를 가짐)과 같은, Te(이는 2.10의 전기 음성도를 가짐)에 비해 더 높은 전기 음성도 차이를 갖는 원자들로 대체함으로써 증가될 수 있다. 그러나, Sb 원자들을 In과 같은, Te에 비해 더 높은 전기 음성도 차이를 갖는 요소들로 대체함으로써 - 예를 들어, 결정화를 위한 핵으로 작용할 수 있는 4중 링들의 수를 감소시키는 In의 사면체 결합으로 인해 - 도핑된 구성요소의 밴드갭을 증가시키는 것은 또한 도핑 구성요소의 SET 속도를 감소시킬 수 있다. 따라서, 예를 들어, 4중 링들 더 많은 구성요소는 4중 링들이 더 적은 구성요소보다 더 빠른 SET 속도를 가질 수 있다.
따라서, 메모리 요소의 임계 전압 윈도우와 해당 메모리 셀의 감지 윈도우이 - 예를 들어, 메모리 요소의 밴드갭이 큰 구성요소를 선택함으로써 - 증가됨에 따라, 메모리 요소의 SET 속도 및 해당 메모리 셀은 종종 감소한다. 추세선(315)은 메모리 요소/셀에 대한 감지 윈도우 크기와 결정화 속도 사이의 이러한 관계를 예시한다.
이 관계는 메모리 요소에 사용할 구성요소를 선택할 때 밴드갭이 높은 구성요소들과 SET 속도가 높은 구성요소들 간의 트레이드 오프를 제안한다. 즉, 일부 경우에 대응하는 메모리 셀을 위한 더 작은 감지 윈도우에도 불구하고 좁은 밴드갭과 더 높은 SET 속도를 갖는 구성요소가 메모리 요소에 사용될 수 있다. 예를 들어, 추세선(315)으로 표현되는 메모리 셀에 사용되는 재료 구성요소는 순수한 GST 구성요소(즉, Ge, Sb, Te만 포함함) 또는 Q가 그룹 III-TM 요소가 아닌 요소(예를 들어, In -GST)일 수 있는 Q-GST 구성요소일 수 있다. 추세선(315)에 의해 표현되는 메모리 요소들/셀들에 사용되는 일부 구성요소들은 IST, GST, IGT 등을 포함할 수 있다.
센싱 윈도우/SET 속도 관계의 영향은 메모리 셀들의 크기가 감소됨에 따라 더욱 강조될 수 있다. 본원에 논의된 바와 같이, 메모리 요소의 임계 전압 윈도우, 및 이에 따른 메모리 셀의 감지 윈도우는 메모리 요소의 크기가 감소됨에 따라 감소할 수 있다. 따라서, 제1 구성요소를 사용하는 메모리 요소는 제1 크기의 제1 임계 전압 윈도우와 제2 크기의 제2 임계 전압 윈도우를 가질 수 있는 반면, 메모리 요소의 SET 속도는 상대적으로 변하지 않을 수 있다. 그리고 메모리 요소의 크기가 계속 감소함에 따라 - 예를 들어, 메모리 어레이의 밀도를 증가시키기 위해 - 더 큰 밴드갭을 갖는 구성요소들이 대응하는 메모리 셀의 감지 윈도우를 증가시키는 데 사용될 수 있다. 그러나 본원에 논의된 바와 같이, 밴드갭이 큰 구성요소들을 사용하면 메모리 셀의 SET 속도가 느려지도록 할 수 있다. 일부 경우에, 메모리 셀의 SET 속도는 대응하는 메모리 요소를 비정질에서 결정질 상로 전이하는 기간(이는 SET 기간이라고도 함)이 메모리 동작에 대한 타이밍 제약을 초과하는 정도로 느릴 수 있다.
메모리 시스템의 신뢰성 및/또는 처리량을 증가시키기 위해, 메모리 시스템은 본원에 개시된 바와 같은 구성요소를 사용할 수 있으며, 이는 추세선(315)으로부터 메모리 셀의 편차를 초래한다 - 즉, 상대적으로 높은 밴드갭과 상대적으로 빠른 SET 속도를 갖는 구성요소로 상대적으로 큰 감지 윈도우와 상대적으로 빠른 SET 속도를 가진 메모리 셀을 생성한다.
예를 들어, 본원에 개시된 바와 같이, Ge, Sb, Te 및 그룹 III-TM 요소의 조합을 포함하는 구성요소를 사용하는 메모리 요소를 포함하는 메모리 셀은 영역(320)으로 표시되는, 비교적 높은 감지 윈도우 및 비교적 빠른 SET 속도를 가질 수 있다 - 영역(320)은 Ge, Sb, Te 및 그룹 III-TM 요소의 조합을 사용하는 구성요소에 의해 달성될 수 있는 감지 윈도우/SET 속도 조합의 범위를 포함할 수 있다. 본원에 논의된 바와 같이, GST의 밴드갭은 Sb-Te 결합을 기반으로 하며, Sb 원자를 Te에 비해 높은 전기 음성도 차이를 갖는 요소의 원자들로 대체함으로써 증가될 수 있다. Y(이는 1.22의 전기 음성도를 가짐) 또는 Sc(이는 1.36의 전기 음성도를 가짐)와 같은 그룹 III-TM 요소들은 Te에 비해 Sb보다 더 큰 전기 음성도 차이를 가질 수 있으며, GST 구성요소의 밴드갭을 증가시키는 데 사용될 수 있다. 그러나, Y 및 Sc와 같은 그룹 III-TM 요소들은 GST 구성요소의 SET 속도를 거의 또는 전혀 감소시키거나 증가시키지 않고 GST 구성요소에 도입될 수 있다. 그룹 III-TM 도핑 GST의 SET 속도는 결정화를 위한 핵 역할을 하는, 4중 링들의 형성을 억제하지 않는 그룹 III-TM 요소들의 d형 궤도로 인해 유지되거나 증가될 수 있다. 이러한 구성요소는 본원에서 그리고 적어도 도 4를을 참조하여 더 상세히 논의된다.
Sb2Te3와 같은 Sb-Te(ST) 구성요소를 (예를 들어, Sc-Sb-Te(ScST) 또는 Y-Sb-Te(YST)를 생성하기 위해)그룹 III-TM 요소로 도핑하면 넓은 밴드갭과 바람직한 SET 속도를 갖는 구성요소를 제공하지 못할 수 있다는 점에 주목할 필요가 있다. 일부 경우에, 그룹 III-TM 요소로 ST 구성요소를 도핑하면 기준 ST 구성요소의 상대적으로 좁은 밴드갭(예를 들어, 약 0.55 eV)으로 인해 넓은 밴드갭 구성요소를 제공하지 못할 수 있다. 즉, ST 구성요소에 대한 그룹 III-TM 도핑의 효과는 넓은 밴드갭(예를 들어, 0.65 eV 초과)을 갖는 그룹 III-TM 도핑 ST 구성요소를 생산하기에 충분히 강하지 않을 수 있다.
예로서, 영역(320) 내의 감지 윈도우/SET 속도 조합에 대응하는 메모리 요소에 포함된 구성요소는 15 내지 35 원자% 범위의 양의 Ge, 50 원자% 이하의 양의 Sb, 40 원자% 이상의 양의 Te, 및 0.15 내지 10 원자% 범위의 양의 Y 및 Sc로 구성된 그룹으로부터 선택된 하나 이상의 요소를 가질 수 있다. 이 구성요소는 0.6 내지 0.9 eVs 범위의 밴드갭 에너지 값과 10 μs 미만의 SET 기간에 대응하는 SET 속도를 가질 수 있다. 일부 경우에, 이러한 구성요소는 - 예를 들어, SET 기간을 유지하거나 감소시키면서 메모리 셀의 감지 윈도우를 증가시킴으로써 - 메모리 셀에서 사용되어 대응하는 메모리 어레이의 신뢰성을 증가시킬 수 있다. 이러한 구성요소는 해당 메모리 어레이의 크기가 감소됨에 따라 메모리 셀들의 감지 윈도우를 유지하기 위해 메모리 셀들에 사용될 수도 있다.
도 4는 본 개시의 다양한 측면들에 따른 예시적인 전이 금속 도핑 GST 구성요소들을 보여주는 예시적인 3원의 다이어그램을 예시한다. 플롯(400)은 제1 축(405), 제2 축(410) 및 제3 축(415)을 예시한다.
제1 축(405)은 Ge의 원자 퍼센티지를 나타낼 수 있다. 제2 축(410)은 Sb의 원자 퍼센티지를 나타낼 수 있다. 제3 축(415)은 Te의 원자 퍼센티지를 나타낼 수 있다. 영역(420)은 Y 또는 Sc와 같은 그룹 III-TM 요소로 도핑될 수 있는 상이한 GST 구성요소들을 포함할 수 있다. 데이터 포인트(425)는 그룹 III-TM 요소의 추가 전에 GST를 포함하는 구성요소를 나타낼 수 있다.
본원에 설명된 바와 같이, 증가되거나 유지된 에너지 밴드갭 및 유지되거나 증가된 SET 속도/감소된 SET 기간을 갖는 구성요소들은 메모리 요소들에 유용할 수 있으며 Ge, Sb, Te 및 적어도 하나의 그룹 III-TM 요소의 일부 조합을 포함할 수 있다. 칼코게나이드 재료 구성요소는 일반 공식 GexSbyTezQw를 생성할 수 있으며, 여기서 Q는 그룹 III-TM 요소들 중 하나이다. 그룹 III-TM 원소는 Y 또는 Sc로 이루어진 그룹으로부터 선택된 적어도 하나의 요소일 수 있다. 본원에 논의된 바와 같이, 칼코게나이드 재료 구성요소는 표 1에서 식별된 구성요소들로 구성될 수 있으며, 이는 Ge, Sb, Te 및 그룹 III-TM 요소의 원자 퍼센티지로 구성요소 범위를 제공할 수 있다.
Ge Sb Te 그룹 III-TM 요소들
제1 (원자%) 15-35 ≤50 ≥40 0.15-10
제2 (원자%) 15-35 25-35 ≥40 0.15-10
제3 (원자%) 25-45 0 ≥40 0.15-20
표 1에 보이는 바와 같이, GST 구성요소는 전이 금속 도핑 GST 구성요소가 0.15 내지 10 원자% 범위의 양의 그룹 III-TM 요소를 포함하도록 도핑될 수 있다. 일부 경우에, 구성요소의 밴드갭은 0.6 내지 0.9 전자 볼트의 범위이며 10 μs 미만인 결정화 속도를 가질 수 있다.일부 경우에, 그룹 III-TM 도핑 GST에서 그룹 III-TM 요소의 원자 퍼센트의 증가는 GST 구성요소의 Sb에서 대응하는 감소를 초래한다. 일부 예들에서, GST 구성요소의 Sb는 그룹 III-TM 도핑 GT 구성요소(예를 들어, ScGT 또는 YGT)을 초래하는 전이 금속 도핑 GST 구성요소에서의 전이 금속으로 완전히 대체될 수 있다. GST의 Sb가 Sc 또는 Y와 같은 그룹 III-TM 요소로 완전히 대체될 때, 그룹 III-TM 도핑 GT 구성요소에서 Ge 또는 Te의 양은 이에 따라 증가될 수 있다 - 예를 들어, 구성요소는 0.15 내지 20 원자% 범위의 양의 그룹 III-TM 요소를 포함할 수 있으며 Ge 및 Te의 원자%는 그룹 III-TM 도핑 GT 구성요소의 80 원자% 이상을 집합적으로 구성할 수 있다.
일부 예들에서, 그룹 III-TM 요소의 양은 전이 금속 도핑 GST 구성요소의 5 원자% 미만이다. 일부 경우에, 게르마늄의 양은 구성요소의 15 내지 25 원자%이다. 일부 경우에, 안티몬의 양은 구성요소의 10 내지 40 원자%의 범위이다. 일부 경우에, 원자 퍼센트로 텔루륨의 양은 원자 퍼센트로 게르마늄의 양보다 더 많고, 원자 퍼센트로 안티몬의 양보다 많으며, 원자 퍼센트로 적어도 하나의 요소(이는 Te-리치 구성요소로 지칭될 수 있음)의 양보다 많다. 일부 경우에, 텔루륨의 양은 구성요소의 40 내지 65 원자% 범위이다. 일부 경우에, 텔루륨의 양은 구성요소의 45 원자% 내지 55 원자% 범위이다.
일부 예들에서, GST 구성요소는 그룹 III-TM 요소의 4 원자%를 포함하도록 도핑된다. 예를 들어, 데이터 포인트(425)는 대략 22 원자% 양의 Ge, 대략 32 원자% 양의 Sb, 4 원자% 양의 Y로 도핑되는 대략 46 원자% 양의 Te를 포함하는 GST 구성요소에 대응할 수 있으며, 이는 대략 22 원자% 양의 Ge, 대략 28 원자% 양의 Sb, 대략 46 원자% 양의 Te 및 4 원자% 양의 Y를 포함하는 Y-GST 구성요소를 생성할 수 있다. 이러한 Y-GST 구성요소는 0.67 eV의 밴드갭과 10 μs 미만의 SET 속도를 가질 수 있다.
도 5는 본 개시의 다양한 실시예들에 따른 전이 금속 도핑 GST를 지원하는 예시적인 메모리 어레이를 예시한다. 메모리 어레이(500)는 전자 메모리 장치로 지칭될 수 있으며, 도 1을 참조하여 설명된 메모리 컨트롤러(140) 및 메모리 셀(105)의 예들일 수 있는 메모리 컨트롤러(140-a) 및 메모리 셀(105-b)을 포함한다. 메모리 어레이(500)는 또한 기준 컴포넌트(520) 및 래치(525)를 포함할 수 있다. 메모리 어레이(500)의 컴포넌트들은 서로 전자 통신할 수 있으며, 도 1을 참조하여 설명된 기능들을 수행할 수 있다. 일부 경우에, 기준 컴포넌트(520), 감지 컴포넌트(125-a) 및 래치(525)는 메모리 컨트롤러(140-a)의 컴포넌트들일 수 있다.
기준 컴포넌트(520)는 감지 컴포넌트(125-a)에 대한 기준 신호를 생성하기 위한 다양한 컴포넌트들을 포함할 수 있다. 기준 컴포넌트(520)는 기준 신호를 생성하도록 구성된 회로부를 포함할 수 있다.
메모리 셀(105-b)은 하나 이상의 메모리 요소들을 포함할 수 있다. 메모리 요소들 각각은 Ge, Sb, Te 및 하나 이상의 그룹 III-TM 요소들의 특정 조합을 포함하는 구성요소를 포함할 수 있다. 구성요소의 밴드갭은 0.6 내지 0.9 eV일 수 있고 구성요소의 SET 속도는 10μs 미만일 수 있다.
감지 컴포넌트(125-a)는 (비트 라인(115-b)을 통한) 메모리 셀(105-b)로부터의 신호와 기준 컴포넌트(520)로부터의 기준 신호를 비교할 수 있다. 그런 다음, 논리 상태를 결정할 시, 감지 컴포넌트는 메모리 어레이(500)가 일부인 전자 장치의 동작들에 따라 사용될 수 있는 래치(525)에 출력을 저장할 수 있다.
메모리 컨트롤러(140-a)는 다른 컴포넌트들과 결합하여 메모리 어레이(500) 전체에 걸쳐 전압을 인가하고, 메모리 셀(105-b)에 데이터를 기록하고, 메모리 셀(105-b)로부터 데이터를 판독하고, 일반적으로 도 1에 설명된 바와 같이 메모리 어레이(500)를 동작시킬 수 있다. 메모리 컨트롤러(140-a)는 바이어싱 컴포넌트(510) 및 타이밍 컴포넌트(515)를 포함할 수 있다. 메모리 컨트롤러(140-a)는 워드 라인(110-b), 비트 라인(115-b), 및 감지 컴포넌트(125-a)와 전자 통신할 수 있으며, 이는 도 1을 참조하여 설명된 바와 같은 워드 라인(110), 비트 라인(115) 및 감지 컴포넌트(125)의 예들일 수 있다.
메모리 컨트롤러(140-a)는 이러한 다양한 노드들에 전압들을 인가함으로써 워드 라인(110-b) 또는 qlxm 라인(115-b)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 컴포넌트(510)는 상기에 설명된 바와 같이 메모리 셀(105-b)을 판독 또는 기록하기 위해 메모리 셀(105-b)을 동작시키기 위한 전압을 인가하도록 구성될 수 있다. 일부 경우에, 메모리 컨트롤러(140-a)는 도 1을 참조하여 설명된 바와 같은, 행 디코더, 열 디코더 또는 둘 다를 포함할 수 있다. 이는 메모리 컨트롤러(140-a)가 하나 이상의 메모리 셀들(105)에 액세스하도록 할 수 있다. 바이어싱 컴포넌트(510)는 또한 감지 컴포넌트(125-a)에 대한 기준 신호를 생성하기 위해 기준 컴포넌트(520)에 전위들을 제공할 수 있다. 추가로, 바이어싱 컴포넌트(510)는 감지 컴포넌트(125-a)의 동작을 위한 전위들을 제공할 수 있다.
일부 경우에, 메모리 컨트롤러(140-a)는 타이밍 컴포넌트(515)를 사용하여 그 동작들을 수행할 수 있다. 예를 들어, 타이밍 컴포넌트(515)는 본원에서 논의되는 판독 및 기록과 같은 메모리 기능들을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하여, 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 컴포넌트(515)는 바이어싱 컴포넌트(510)의 동작들을 제어할 수 있다.
일부 경우에, 메모리 컨트롤러(140-a)는 메모리 동작들(판독 및 기록 동작들과 같은)을 위해 메모리 셀(들)(105-b)에 액세스하는 데 사용될 수 있다. 예를 들어, 메모리 컨트롤러(140-a)는 메모리 동작을 위해, 15 원자% 내지 35 원자% 범위의 양의 게르마늄; 50 원자% 이하의 양의 안티몬; 40 원자% 이상의 양의 텔루륨; 및 구성요소의 0.15 원자% 내지 10 원자% 범위의 양의 이트륨 및 스칸듐으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 구성요소를 갖는 메모리 요소를 포함하는 메모리 셀(들)(105-b)을 선택하고; 메모리 동작 동안, 메모리 동작 및 구성요소에 기초하여 메모리 셀(들)(105-b)에 하나 이상의 전압들을 인가할 수 있다.
도 6은 본 개시의 다양한 실시예들에 따른 전이 금속 도핑 GST를 지원하는 예시적인 시스템을 예시한다. 시스템(600)은 다양한 컴포넌트들을 연결하거나 물리적으로 지원하기 위한 인쇄 회로 기판이거나 이를 포함할 수 있는 장치(605)를 포함한다. 장치(605)는 도 1을 참조하여 설명된 메모리 어레이(100)의 예일 수 있는 메모리 어레이(100-a)를 포함한다. 메모리 어레이(100-a)는 메모리 컨트롤러(140-b) 및 메모리 셀(들)(105-c)을 포함할 수 있으며, 이는 도 1 및 5를 참조하여 설명된 메모리 컨트롤러(140) 및 메모리 셀들(105)의 예들일 수 있다. 장치(605)는 또한 프로세서(610), BIOS 컴포넌트(615), 주변 컴포넌트(들)(620), 및 입력/출력 제어 컴포넌트(625)를 포함할 수 있다. 장치(605)의 컴포넌트들은 버스(630)를 통해 서로 전자 통신할 수 있다.
프로세서(610)는 메모리 컨트롤러(140-b)를 통해 메모리 어레이(100-a)를 동작시키도록 구성될 수 있다. 일부 경우에, 프로세서(610)는 도 1 및 5를 참조하여 설명된 메모리 컨트롤러(140)의 기능들을 수행할 수 있다. 다른 경우에, 메모리 컨트롤러(140-b)는 프로세서(610)로 통합될 수 있다. 프로세서(610)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 기타 프로그램 가능 로직 장치, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트들일 수 있거나, 또는 이는 이러한 유형의 컴포넌트들의 조합일 수 있으며, 프로세서(610)는 본원에 설명된 다양한 기능들을 수행할 수 있다. 예를 들어, 프로세서(610)는 메모리 어레이(100-a)에 저장된 컴퓨터 판독 가능 인스트럭션들을 실행하여 장치(605)가 다양한 기능들 또는 작업들을 수행하도록 구성될 수 있다.
BIOS 컴포넌트(615)는 시스템(600)의 다양한 하드웨어 컴포넌트들을 초기화하고 실행할 수 있는 펌웨어로 동작되는 기본 입력/출력 시스템(BIOS)을 포함하는 소프트웨어 컴포넌트일 수 있다. BIOS 컴포넌트(615)는 또한 프로세서(610)와 다양한 다른 컴포넌트들, 예를 들어 주변 컴포넌트들(620), 입/출력 제어 컴포넌트(625) 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(615)는 읽기 전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 컴포넌트(들)(620)는 임의의 입력 또는 출력 장치, 또는 장치(605)에 통합된 이러한 장치들을 위한 인터페이스일 수 있다. 예들은 디스크 컨트롤러들, 사운드 컨트롤러, 그래픽 컨트롤러, 이더넷 컨트롤러, 모뎀, 범용 직렬 버스(USB) 컨트롤러, 직렬 또는 병렬 포트, 또는 주변 컴포넌트 인터커넥트(PCI) 또는 가속 그래픽 포트(AGP) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다.
입력/출력 제어 컴포넌트(625)는 프로세서(610)와 주변 컴포넌트(들)(620), 입력 장치들(635) 또는 출력 장치들(640) 사이의 데이터 통신을 관리할 수 있다. 입력/출력 제어 컨트롤러(625)는 또한 장치(605)에 통합되지 않은 주변 장치들을 관리할 수 있다. 일부 경우에, 입력/출력 제어 컴포넌트(625)는 외부 주변 장치에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력 장치(635)는 장치(605) 또는 그 컴포넌트들에 입력을 제공하는 장치(605) 외부의 장치나 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 장치들과의 또는 이들 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력 장치(635)는 주변 컴포넌트(들)(620)를 통해 장치(605)와 인터페이스하는 주변 장치일 수 있거나 입력/출력 제어 컴포넌트(625)에 의해 관리될 수 있다.
출력 장치(640)는 장치(605) 또는 그 임의의 컴포넌트들로부터 출력을 수신하도록 구성된 장치(605) 외부의 장치나 신호를 나타낼 수 있다. 출력 장치(640)의 예들로는, 디스플레이, 오디오 스피커, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력 디바이스(640)는 주변 컴포넌트(들)(620)를 통해 장치(605)와 인터페이스하는 주변 장치일 수 있거나 입력/출력 제어 컴포넌트(625)에 의해 관리될 수 있다.
메모리 컨트롤러(140-b), 장치(605) 및 메모리 어레이(100-a)의 컴포넌트들은 그 기능들을 수행하도록 설계된 회로부로 구성될 수 있다. 이는 다양한 회로 소자들, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항들, 증폭기들 또는 본원에 기술된 기능들을 수행하도록 구성된 다른 능동 또는 비활성 소자들을 포함할 수 있다.
도 7은 본 개시의 다양한 실시예들에 따른 전이 금속 도핑 GST에 대한 방법 또는 방법들의 흐름도를 예시한다. 방법(700)은 그룹 III-TM 도핑 GST 구성요소를 포함하는 메모리 셀의 저항을 프로그래밍하는 측면들을 예시할 수 있다.
블록(705)에서, 방법은 메모리 동작을 위해, 15 원자% 내지 35 원자% 범위의 양의 Ge; 50 원자% 이하의 양의 Sb; 40 원자% 이상의 양의 Te; 및 도 1 내지 5를 참조하여 설명된 바와 같이, 0.15 원자% 내지 10 원자%의 범위의 양의 Y 및 Sc으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 구성요소를 갖는 메모리 요소를 포함하는 메모리 셀을 선택하는 단계를 포함한다. 특정 예들에서, 블록(705)의 동작들은 도 1, 5 및 6을 참조하여 설명된 바와 같이, 메모리 컨트롤러에 의해 수행되거나 용이해질 수 있다.
블록(710)에서, 방법은 메모리 동작 동안, 도 1 내지 5를 참조하여 설명된 바와 같이, 메모리 동작 및 구성요소에 기초하여 메모리 셀에 하나 이상의 전압들을 인가하는 단계를 포함할 수 있다. 특정 예들에서, 블록(710)의 동작들은 도 1, 5 및 6을 참조하여 설명된 바와 같이, 메모리 컨트롤러에 의해 수행되거나 용이해질 수 있다.
일부 예들에서, 본원에 설명된 바와 같은 장치는 방법(700)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 메모리 동작을 위해, 15 원자% 내지 35 원자% 범위의 양의 Ge; 50 원자% 이하의 양의 Sb; 40 원자% 이상의 양의 Te; 및 0.15 원자% 내지 10 원자% 범위의 양의 Y 및 Sc로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 구성요소를 갖는 메모리 요소를 포함하는 메모리 셀을 선택하고; 메모리 동작 동안, 메모리 동작 및 구성요소에 기초하여 메모리 셀에 하나 이상의 전압들을 인가하기 위한 동작들, 특징들, 수단들 또는 인스트럭션들(예를 들어, 프로세서에 의해 실행 가능한 인스트럭션들을 저장하는 비일시적 컴퓨터 판독 가능 매체)을 포함할 수 있다.
상기에 설명된 방법들은 가능한 구현예들을 설명하고, 동작들 및 단계들은 재배치되거나 아니면 수정될 수 있으며 다른 구현예들이 가능하다는 것에 유의해야 한다. 더구나, 둘 이상의 방법들로부터의 실시예들이 조합될 수 있다.
일부 예들에서, 장치 또는 디바이스는 범용 또는 특수 목적 하드웨어를 사용하여 본원에 설명된 기능들의 측면들을 수행할 수 있다. 예를 들어, 장치 또는 디바이스는 선택기 장치 및 선택기 장치와 결합된 메모리 요소를 포함할 수 있으며, 메모리 요소는, 15 원자% 내지 35 원자% 범위의 양의 Ge; 50 원자% 이하의 양의 Sb; 40 원자% 이상의 양의 Te; 및 0.15 원자% 내지 10 원자% 범위의 양의 Y 및 Sc로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 구성요소를 갖는다.
장치 또는 디바이스의 일부 예들에서, 그룹으로부터 선택된 적어도 하나의 요소는 이트륨이다. 장치 또는 디바이스의 일부 예들에서, 이트륨의 양은 1 원자% 내지 5 원자%의 범위이다.
장치 또는 디바이스의 일부 예들에서, 메모리 요소의 높이는 20 나노미터 내지 40 나노미터의 범위이며 메모리 요소의 폭은 5 나노미터 내지 50 나노미터의 범위이다.
장치 또는 디바이스의 일부 예들에서, 메모리 요소의 밴드갭은 0.6 전자 볼트 내지 0.9 전자 볼트의 범위이며 메모리 요소의 결정화 속도는 10 마이크로초 미만이다.
장치 또는 디바이스의 일부 예들에서, 선택기 장치는 MOSFET, BJT, 다이오드 또는 OTS 중 어느 하나를 포함한다.
다른 예에서, 장치 또는 디바이스는 제1 액세스 라인; 제2 액세스 라인; 게르마늄, 안티몬, 텔루륨 및 이트륨과 스칸듐 중 적어도 하나를 포함하는 구성요소를 포함하는 칼코게나이드 재료를 포함하는 제1 메모리 셀을 포함할 수 있으며, 여기서 제1 액세스 라인은 제1 메모리 셀을 통해 제2 액세스 라인과 결합된다.
장치 또는 디바이스의 일부 예들에서, 칼코게나이드 재료를 포함하는 구성요소는, 15 원자% 내지 35 원자% 범위의 양의 Ge; 50 원자% 이하의 양의 Sb; 40 원자% 이상의 양의 Te; 및 0.15 원자% 내지 10 원자% 범위의 양의 Y 및 Sc로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함한다.
장치 또는 디바이스의 일부 예들에서, 그룹으로부터 선택된 적어도 하나의 요소는 이트륨이다. 장치 또는 디바이스의 일부 예들에서, 이트륨의 양은 0.5 원자% 내지 5 원자%의 범위이다.
일부 예들에서, 장치 또는 디바이스는 제1 메모리 셀과 결합된 제2 메모리 셀을 포함하며, 여기서 제2 메모리 셀의 중심과 제1 메모리 셀의 중심 간 거리는 10 나노미터 내지 45 나노미터의 범위이다.
장치 또는 디바이스의 일부 예들에서, 제1 액세스 라인 및 제2 액세스 라인은 3차원 교차점 구성으로 배열되고 장치 또는 디바이스는 제3 액세스 라인을 포함하며, 여기서 제1 액세스 라인 및 제3 액세스 라인은 3차원 교차점 구성으로 배열되고 제2 메모리 셀과 결합된다.
장치 또는 디바이스의 일부 예들에서, 제1 메모리 셀은 선택기 장치 및 칼코게나이드 재료를 포함하는 메모리 요소를 포함하며, 여기서 메모리 요소의 높이는 20 나노미터 내지 40 나노미터의 범위이며 메모리 요소의 폭은 5 나노미터 내지 50 나노미터의 범위이다.
일부 예들에서, 장치 또는 디바이스는 선택기 장치 및 선택기 장치와 결합된 제3 액세스 라인을 포함하며 선택기 장치에 의해 메모리 셀로부터 전기적으로 절연된다.
본원의 설명은 예들을 제공하며, 청구 범위에 제시된 범위, 적용성 또는 예들을 제한하지 않는다. 본 개시의 범위를 벗어나지 않고 논의된 요소들의 기능 및 배열에서 변경이 이루어질 수 있다. 다양한 예들은 다양한 절차들 또는 컴포넌트들을 적절히 생략, 대체 또는 추가할 수 있다. 또한, 일부 예들에 대해 설명된 특징들은 다른 예들에 결합될 수 있다.
첨부된 도면들과 관련하여 본원에 명시된 설명은 예시적인 구성들을 설명하며, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예들을 나타내지는 않는다. 본원에 사용된 바와 같은 “예(example)”, "예시적인(exemplary)" 및 "실시예"라는 용어들은 "예, 실례 또는 예시로서 제공되는(serving as an example, instance, or illustration)"을 의미하며, "바람직한(preferred)" 또는 "다른 예보다 유리한(advantageous over other examples)"을 의미하는 것은 아니다. 상세한 설명은 설명된 기술들의 이해를 제공하기 위한 특정 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이들 특정 세부 사항들 없이도 실시될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 기준 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 유사한 컴포넌트들 사이를 구별하는 대시(dash) 및 제2 라벨에 의해 기준 라벨을 따라 구별될 수 있다. 명세서에서 제1 기준 라벨이 사용되는 경우, 설명은 제2 기준 라벨에 상관없이 동일한 제1 기준 라벨을 갖는 유사한 컴포넌트들 중 어느 하나에 적용될 수 있다.
"전자 통신(electronic communication)" 및 "결합된(coupled)"이라는 용어는 컴포넌트들 사이의 전자 흐름을 지원하는 컴포넌트들 간의 관계를 지칭한다. 이는 컴포넌트들 간의 직접 연결을 포함하거나 중간 컴포넌트들(intermediate components)을 포함할 수 있다. 서로 전자 통신하거나 결합된 컴포넌트들은 (예를 들어, 통전 회로에서의) 전자들 또는 신호들을 능동적으로 교환하거나, (예를 들어, 무전압 회로(de-energized circuit)에서의) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만, 회로가 통전될 시 전자들 또는 신호들을 교환하도록 구성되어 동작할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 컴포넌트들은 전자 통신되거나 스위치의 상태(즉, 개방 또는 폐쇄)와 관계없이 결합될 수 있다.
"절연된(isolated)" 또는 "전기적으로 절연된"이라는 용어는 전자들이 현재 그들 사이에 흐를 수 없는 컴포넌트들 사이의 관계를 지칭하며; 컴포넌트들은 컴포넌트들 간에 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 스위칭에 의해 물리적으로 연결된 2 개의 컴포넌트들은 스위치가 개방될 때 서로 절연될 수 있다.
본원에 사용된 "계층(layer)"이라는 용어는 기하학적인 구조의 계층 또는 시트를 지칭한다. 각 계층은 3차원(예를 들어, 높이, 폭 및 깊이)을 가질 수 있으며, 표면의 일부 또는 전부를 커버할 수 있다. 예를 들어, 계층은 두 개의 치수들이 제3 치수보다 큰 3차원 구조일 수 있다. 계층들은 다른 소자들, 컴포넌트들 및/또는 재료들을 포함할 수 있다. 일부 경우, 하나의 계층은 둘 이상의 서브 계층들로 구성될 수 있다. 첨부 도면들의 일부에서, 3차원 계층 중 2개의 치수들이 예시 목적으로 도시된다. 그러나, 본 기술의 숙련자들은 계층들이 사실상 3차원적이라는 것을 알 것이다.
본원에 사용된 바와 같이, "실질적으로(substantially)"라는 용어는 수정된 특성들(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 가까울 수 있다는 것을 의미한다.
본원에 사용된 바와 같이, "전극(electrode)"이라는 용어는 전기 전도체를 지칭할 수 있으며, 일부 경우에는, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기 콘택으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 소자들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본원에 사용된 바와 같은, "포토리소그래피(photolithography)"라는 용어는 포토 레지스트 재료들을 사용하여 패터닝하고 전자기 방사선을 사용하여 이러한 재료들을 노출시키는 프로세스를 지칭할 수 있다. 예를 들어, 포토 레지스트 재료는, 예를 들어, 베이스 재료 상에 포토 레지스트를 스핀 코팅함으로써 베이스 재료 상에 형성될 수 있다. 포토 레지스트를 방사선에 노출시킴으로써 포토 레지스트 내에 패턴이 생성될 수 있다. 패턴은 예를 들어, 방사선이 포토 레지스트를 노출시키는 곳을 공간적으로 묘사하는 포토 마스크에 의해 정의될 수 있다. 그런 다음, 노출된 포토 레지스트 영역들은 원하는 패턴을 남겨두고, 예를 들어, 화학 처리에 의해 제거될 수 있다. 일부 경우, 노출된 영역들이 남아있을 수 있으며 노출되지 않은 영역들이 제거될 수 있다.
메모리 어레이(100)를 포함하는 본원에 논의된 장치들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우, 기판은 반도체 웨이퍼이다. 다른 경우, 기판은 실리콘-온-유리(silicon-on-glass; SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire; SOP)와 같은 실리콘-온-절연체(silicon-on-insulator; SOI) 기판, 또는 다른 기판 상의 반도체 재료들의 에피택셜 층들(epitaxial layers)일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은, 제한하는 것은 아니나, 인, 붕소 또는 비소를 포함하는, 다양한 화학 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
칼코게나이드 재료들은 원소 S, Se 및 Te 중 적어도 하나를 포함하는 재료들 또는 합금들일 수 있다. 본원에서 논의된 상 변화 재료들은 칼코게나이드 재료들일 수 있다. 칼코게나이드 재료들은, S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금들을 포함할 수 있다. 예시적인 칼코게나이드 재료들 및 합금들은, 제한하는 것은 아니나, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있다.
하이픈 화학 구성요소 표기법은, 본원에 사용된 바와 같이, 특정 화합물 또는 합금에 포함된 원소들을 나타내며, 표시된 원소들을 포함하는 모든 화학량론(stoichiometries)을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 재료들의 다른 예들로는 이종 금속 산화물 재료들 또는 둘 이상의 금속들, 예를 들어 전이 금속들, 알칼리 토류 금속 및/또는 희토류 금속들을 포함하는 혼합 원자가 산화물(mixed valence oxide)을 포함할 수 있다. 실시예들은 특정 가변 저항 재료 또는 메모리 셀들의 메모리 요소들과 관련된 재료들로 제한되지 않는다. 예를 들어, 가변 저항 재료들의 다른 예들은 메모리 요소들을 형성하는데 사용될 수 있으며, 그 중에서도 칼코게나이드 재료들, 거대 자기 저항(colossal magnetoresistive) 재료들 또는 폴리머계 재료들을 포함할 수 있다.
본원에 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있으며, 소스, 드레인 및 게이트를 포함하는 3 단자 장치를 포함할 수 있다. 단자들은 전도성 재료들, 예를 들어, 금속들을 통해 다른 전자 소자들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어 축퇴(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수의 캐리어들이 전자들인 경우), FET는 n형 FET로 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수의 캐리어들이 홀(hole)들인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될(capped) 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화(activated)"될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 "오프(off)" 또는 "비활성화(deactivated)"될 수 있다.
첨부된 도면들과 관련하여 상기에 명시된 상세한 설명은 예들을 설명하며, 구현될 수 있거나 청구 범위의 범주 내에 있는 예들만을 나타내지는 않는다. "예" 및 "예시적인(exemplary)"이라는 용어들은, 이 설명에서 사용될 때, "예, 실례 또는 예시로서 제공되는(serving as an example, instance, or illustration)"을 의미하며, "바람직한(preferred)" 또는 "다른 예들보다 유리한(advantageous over other examples)"을 의미하는 것은 아니다. 상세한 설명은 설명된 기술들의 이해를 제공하기 위한 특정 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이들 특정 세부 사항들 없이도 실시될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
정보 및 신호들은 임의의 다양한 다른 기술들 및 기법들을 사용하여 나타낼 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 인스트럭션들, 커맨드들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 광학 입자들 또는 이들의 임의의 조합으로 표현될 수 있다.
본원에서 본 개시와 관련하여 설명된 다양한 예시 블록들과 컴포넌트들은 범용 프로세서, 디지털 신호 프로세서(DSP), ASIC, FPGA 또는 기타 프로그래밍 가능 로직 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본원에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합을 사용하여 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로 컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합, 예를 들어, DSP 및 마이크로 프로세서, 다중 마이크로 프로세서들, DSP 코어와 관련된 하나 이상의 마이크로 프로세서들, 또는 임의의 다른 구성의 조합으로 구현될 수 있다.
본원에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 인스트럭션들 또는 코드로 저장되거나 전송될 수 있다. 다른 예들 및 구현예들은 본 개시 및 첨부된 청구항들의 범위 및 사상 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 위에 설명된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징들은 기능들의 일부가 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치들에 물리적으로 위치될 수 있다. 청구 범위를 포함하여 본원에 사용된 바와 같이, "및/또는" 이라는 용어는, 둘 이상의 항목들 목록에서 사용 때, 나열된 항목들 중 어느 하나가 그 자체로 사용될 수 있거나, 나열된 항목들 중 어떠한 둘 이상의 조합도 사용될 수 있음을 의미한다. 예를 들어, 구성요소가 컴포넌트 A, B 및/또는 C를 함유하는 것으로 설명되는 경우, 구성요소는 A 단독; B 단독; C 단독; A와 B의 조합; A와 C의 조합; B와 C의 조합; 또는 A, B 및 C의 조합을 포함할 수 있다. 또한, 청구 범위를 포함하여 본원에 사용된 바와 같이, 항목들의 목록에 사용된 바와 같은 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 문구로 시작되는 항목들의 목록)은 예를 들어, "A, B 또는 C 중 적어도 하나"의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 목록을 나타낸다.
컴퓨터 판독 가능 매체는 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서 그리고 제한하는 것은 아니나, 컴퓨터 판독 가능 매체는 RAM, ROM, EEPROM, 플래시 메모리, CD-ROM 또는 기타 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 기타 자기 저장 장치들, 또는 인스트럭션들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반 또는 저장하는데 사용될 수 있으며 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다.
또한, 어떠한 연결도 적절히 컴퓨터 판독 가능 매체라고 한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 라디오, 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본원에 사용된 바와 같은, 디스크(disk) 및 디스크(disc)는 콤팩트 디스크(CD), 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크들(disks)은 일반적으로 자기적으로 데이터를 재생하는 반면, 디스크들(discs)는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 개시의 이전 설명은 당업자가 본 개시를 실시하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본원에 설명된 예들 및 설계들에 제한되지 않으며, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (26)

  1. 물질 구성요소에 있어서,
    상기 구성요소의 15 원자 퍼센트(원자%) 내지 35 원자% 범위의 양의 게르마늄;
    상기 구성요소의 50 원자% 이하의 양의 안티몬;
    상기 구성요소의 40 원자% 이상의 양의 텔루륨; 및
    상기 구성요소의 0.15 원자% 내지 10 원자% 범위의 양의 이트륨 및 스칸듐으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하고,
    상기 적어도 하나의 요소의 양은, 상기 구성요소 내의 상기 안티몬의 양에 대해 반비례하는 것이고,
    상기 구성요소 내의 상기 안티몬의 양은 게르마늄의 양과 상이한, 구성요소.
  2. 제1항에 있어서, 상기 그룹으로부터 선택된 상기 적어도 하나의 요소는 이트륨인, 구성요소.
  3. 제2항에 있어서, 상기 이트륨의 양은 상기 구성요소의 5 원자% 미만인, 구성요소.
  4. 제1항에 있어서, 원자 퍼센트로 상기 텔루륨의 양은 원자 퍼센트로 상기 게르마늄의 양보다 더 많고, 원자 퍼센트로 상기 안티몬의 양보다 더 많으며, 원자 퍼센트로 상기 적어도 하나의 요소의 양보다 더 많은, 구성요소.
  5. 제1항에 있어서, 이트륨 및 스칸듐으로 구성되는 상기 그룹으로부터 선택된 상기 적어도 하나의 요소의 상기 양은 상기 구성요소의 5 원자 퍼센트 미만인, 구성요소.
  6. 제1항에 있어서, 상기 게르마늄의 양은 상기 구성요소의 15 원자% 내지 25 원자%의 범위인, 구성요소.
  7. 제1항에 있어서, 상기 안티몬의 양은 상기 구성요소의 10 원자% 내지 40 원자%의 범위인, 구성요소.
  8. 제1항에 있어서, 상기 안티몬의 양은 상기 구성요소의 25 원자% 내지 35 원자%의 범위인, 구성요소.
  9. 제1항에 있어서, 상기 텔루륨의 양은 상기 구성요소의 40 원자% 내지 65 원자%의 범위인, 구성요소.
  10. 제1항에 있어서, 상기 텔루륨의 양은 상기 구성요소의 45 원자% 내지 55 원자% 범위인, 구성요소.
  11. 제1항에 있어서, 상기 구성요소의 밴드갭은 0.6 전자 볼트 내지 0.9 전자 볼트 범위인, 구성요소.
  12. 제11항에 있어서, 상기 구성요소의 결정화 속도는 10 마이크로초 미만인, 구성요소.
  13. 장치에 있어서,
    선택기 장치; 및
    상기 선택기 장치와 결합된 메모리 요소를 포함하며, 상기 메모리 요소는, 구성요소로서,
    상기 구성요소의 15 원자% 내지 35 원자% 범위의 양의 게르마늄;
    상기 구성요소의 50 원자% 이하의 양의 안티몬;
    상기 구성요소의 40 원자% 이상의 양의 텔루륨; 및
    상기 구성요소의 0.15 원자% 내지 10 원자% 범위의 양의 이트륨 및 스칸듐으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하고,
    상기 적어도 하나의 요소의 양은, 상기 구성요소 내의 상기 안티몬의 양에 대해 반비례하는 것이고,
    상기 구성요소 내의 상기 안티몬의 양은 게르마늄의 양과 상이한, 상기 구성요소를 갖는, 장치.
  14. 제13항에 있어서, 상기 그룹으로부터 선택된 상기 적어도 하나의 요소는 이트륨인, 장치.
  15. 제14항에 있어서, 상기 이트륨의 양은 상기 구성요소의 1 원자% 내지 5 원자%의 범위인, 장치.
  16. 제13항에 있어서, 상기 메모리 요소의 높이는 20 나노미터 내지 40 나노미터의 범위이고, 상기 메모리 요소의 폭은 5 나노미터 내지 50 나노미터의 범위인, 장치.
  17. 제16항에 있어서, 상기 메모리 요소의 밴드갭은 0.6 전자 볼트 내지 0.9 전자 볼트의 범위이고, 상기 메모리 요소의 결정화 속도는 10 마이크로초 미만인, 장치.
  18. 제13항에 있어서, 상기 선택기 장치는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 바이폴라 접합 트랜지스터(BJT), 다이오드 또는 오보닉 임계 스위치 중 어느 하나를 포함하는, 장치.
  19. 장치에 있어서,
    제1 액세스 라인;
    제2 액세스 라인; 및
    게르마늄, 안티몬, 텔루륨 및 이트륨과 스칸듐 중 적어도 하나의 구성요소를 포함하는 칼코게나이드 재료를 포함하는 제1 메모리 셀을 포함하며, 상기 제1 액세스 라인은 상기 제1 메모리 셀을 통해 상기 제2 액세스 라인과 결합되고,
    상기 칼코게나이드 재료의 상기 구성요소는,
    상기 구성요소의 15 원자% 내지 35 원자% 범위의 양의 게르마늄;
    상기 구성요소의 50 원자% 이하의 양의 안티몬;
    상기 구성요소의 40 원자% 이상의 양의 텔루륨; 및
    상기 구성요소의 0.15 원자% 내지 10 원자% 범위의 양의 이트륨 및 스칸듐으로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하고,
    상기 적어도 하나의 요소의 양은, 상기 구성요소 내의 상기 안티몬의 양에 대해 반비례하는 것이고,
    상기 구성요소 내의 상기 안티몬의 양은 게르마늄의 양과 상이한, 장치.
  20. 제19항에 있어서, 상기 그룹으로부터 선택된 상기 적어도 하나의 요소는 이트륨인, 장치.
  21. 제20항에 있어서, 상기 이트륨의 양은 상기 구성요소의 0.5 원자% 내지 5 원자%의 범위인, 장치.
  22. 제19항에 있어서,
    상기 제1 메모리 셀과 결합된 제2 메모리 셀을 더 포함하며, 상기 제2 메모리 셀의 중심과 상기 제1 메모리 셀의 중심 간 거리는 10 나노미터 내지 45 나노미터의 범위인, 장치.
  23. 제22항에 있어서, 상기 제1 액세스 라인 및 상기 제2 액세스 라인은 3차원 교차점 구성으로 배열되며, 상기 장치는,
    제3 액세스 라인을 더 포함하며, 상기 제1 액세스 라인 및 상기 제3 액세스 라인은 상기 3차원 교차점 구성으로 배열되고 상기 제2 메모리 셀과 결합되는, 장치.
  24. 제19항에 있어서, 상기 제1 메모리 셀은,
    선택기 장치; 및
    상기 칼코게나이드 재료를 포함하는 메모리 요소를 포함하며, 상기 메모리 요소의 높이는 20 나노미터 내지 40 나노미터의 범위이고, 상기 메모리 요소의 폭은 5 나노미터 내지 50 나노미터의 범위인, 장치.
  25. 제19항에 있어서,
    선택기 장치; 및
    상기 선택기 장치와 결합되고 상기 선택기 장치에 의해 상기 제1 메모리 셀로부터 전기적으로 절연되는 제3 액세스 라인을 더 포함하는, 장치.
  26. 삭제
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