JP7314254B2 - 遷移金属ドープのゲルマニウム－アンチモン－テルル（ｇｓｔ）メモリデバイスコンポーネント及び組成物 - Google Patents

遷移金属ドープのゲルマニウム－アンチモン－テルル（ｇｓｔ）メモリデバイスコンポーネント及び組成物 Download PDF

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Description

［クロスリファレンス］
特許に対する本出願は、２０１８年８月２１日に出願された“ＴＲＡＮＳＩＴＩＯＮ ＭＥＴＡＬ ＤＯＰＥＤ ＧＥＲＭＡＮＩＵＭ－ＡＮＴＩＭＯＮＹ－ＴＥＬＬＵＲＩＵＭ （ＧＳＴ） ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＣＯＭＰＯＮＥＮＴＳ ＡＮＤ ＣＯＭＰＯＳＩＴＩＯＮ”という名称のＦａｎｔｉｎｉ等による米国特許出願番号１６／１０７，９３０に対する優先権を主張する、２０１９年８月１３日に出願された“ＴＲＡＮＳＩＴＩＯＮ ＭＥＴＡＬ ＤＯＰＥＤ ＧＥＲＭＡＮＩＵＭ－ＡＮＴＩＭＯＮＹ－ＴＥＬＬＵＲＩＵＭ （ＧＳＴ） ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＣＯＭＰＯＮＥＮＴＳ ＡＮＤ ＣＯＭＰＯＳＩＴＩＯＮ”という名称のＦａｎｔｉｎｉ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０４６４０３に対する優先権を主張し、該出願の各々は、本出願の譲受人に譲渡され、その全体が参照により本明細書に明白に組み込まれる。
以下は、一般的に、メモリアレイを動作することに関し、より具体的には、遷移金属ドープのゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）及び関連するメモリデバイスに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、２つよりも多くの状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイス内の蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ（例えば、ＦｅＲＡＭ、ＰＣＭ、ＲＲＡＭ）は、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリデバイス（例えば、ＤＲＡＭ）は、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。
カルコゲナイド材料組成物は、相変化メモリセルのコンポーネント内で、例えば、セレクタデバイス又はメモリ素子において、使用され得る。これらのコンポーネントは、アモルファス状態にある場合のそれらが導電性になる（組成物に電流が流れることが可能である）第１の閾値電圧と、結晶状態にある場合の異なる閾値電圧とを有し得、第１の閾値電圧と第２の閾値電圧との間の差は、閾値電圧ウィンドウと称され得る。幾つかの場合、相変化メモリセルのセンシングウィンドウは、対応するカルコゲナイド材料の閾値電圧ウィンドウに依存し、例えば、センシングウィンドウは、カルコゲナイド材料の閾値電圧ウィンドウの増加と共に増加し得る。しかしながら、より大きな閾値電圧ウィンドウを有するメモリコンポーネントはまた、幾つかの場合、より遅い結晶化（又はＳＥＴ）速度（アモルファスから結晶状態への組成物が遷移する速度）を有し得、それは、対応するメモリセルの動作速度を減少させ得る。改善されたメモリデバイスが望まれる。
本開示の様々な態様に従った遷移金属ドープのゲルマニウム－アンチモン－テルル（ＧＳＴ）をサポートするメモリアレイの一例を説明する。 本開示の様々な態様に従った遷移金属ドープのＧＳＴをサポートするメモリアレイの例示的な断面図を説明する。 本開示の様々な態様に従った遷移金属ドープのＧＳＴに対するプロットの一例を説明する。 本開示の様々な態様に従った例示的な遷移金属ドープのＧＳＴ組成物を示す例示的な三角ダイアグラムを説明する。 本開示の様々な実施形態に従った例示的な遷移金属ドープのＧＳＴをサポートする例示的なメモリアレイを説明する。 本開示の様々な実施形態に従った遷移金属ドープのＧＳＴ及び関連するメモリデバイスをサポートする例示的なシステムを説明する。 本開示の様々な実施形態に従った遷移金属ドープのＧＳＴのための１つ以上の方法のフローチャートを説明する。
電子データは、異なる抵抗率（例えば、抵抗又は閾値電圧）を有するように（例えば、電圧又は電流を印加することで）電子的にプログラミング可能であるメモリ素子を含有するメモリセル内に蓄積され得る。例えば、論理値は、対応するメモリ素子の抵抗率を変化させることによってメモリセル内に蓄積され得、メモリ素子の第１の抵抗率は、第１の論理値に対応し、メモリ素子の第２の抵抗率は、第２の論理値に対応する。
電子的にプログラミング可能な抵抗率を有するメモリ素子は、材料の相に基づいて、例えば、材料がアモルファス相又は結晶相の何れにあるかに基づいて、異なる抵抗率を示す材料を含み得る。これらの材料の一例は、相変化材料を含み得、又は相変化材料と称され得る。幾つかの例では、第１の相（例えば、アモルファス相）にある相変化材料を含有するメモリ素子は、第１の抵抗を示し得、及び／又は第１の閾値電圧を有し得、第２の相（例えば、結晶相）にある相変化材料を含有するメモリ素子は、第２の抵抗を示し得、及び／又は第２の閾値電圧を有し得る。幾つかの場合、第１の閾値電圧は、第２の閾値電圧よりも大きくてもよく、第１の閾値電圧と第２の閾値電圧との間の差は、メモリ素子に対する閾値電圧ウィンドウと称され得る。
メモリ素子の異なるプログラミング可能な抵抗率の状態は、要因の中でもとりわけ、メモリ素子内に含まれる相変化材料の組成物、及びメモリ素子のサイズ等の、メモリ素子の物理的特徴に依存し得る。幾つかの場合、メモリ素子の閾値電圧、それ故、閾値電圧ウィンドウは、相変化材料のバンドギャップと相関し得、例えば、メモリ素子の閾値電圧ウィンドウは、相変化材料のバンドギャップが増加すると共に増加し得、その逆もまた然りである。相変化材料のバンドギャップは、相変化材料の分子構造に基づき得る。幾つかの場合、相変化材料のバンドギャップは、異なる素子の電気陰性度に基づき得る。
したがって、幾つかの相変化材料は、相変化材料を作り上げる素子の特定の組み合わせに基づいて、より高い又はより低いバンドギャップを有し得る。実例として、（ＩＳＴと称され得る）インジウム（Ｉｎ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）、又は（ＩＧＴと称され得る）Ｉｎ、ゲルマニウム（Ｇｅ）、及びＴｅを含む相変化材料は、大きなバンドギャップを有し得る一方、（ＧＳＴと称され得る）Ｇｅ、Ｓｂ、及びＴｅのみを含む相変化材料は、狭いバンドギャップを有し得る。メモリ素子の閾値電圧ウィンドウはまた、メモリ素子のサイズと相関し得、例えば、メモリ素子の閾値電圧ウィンドウは、メモリ素子のサイズが減少すると共に減少し得、その逆もまた然りである。
幾つかの例では、メモリ素子内の相変化材料の相は、例えば、書き込み動作の間に、対応するメモリセルにおいて論理値を蓄積するために変化し得る。幾つかの例では、相変化材料の相は、相変化材料に渡って１つ以上の電圧を（又は、例えば、相変化材料に流れる電流を）印加することと、相変化材料の相をある相から別の相へ遷移させるように、少なくともある一定の温度（ガラス遷移温度又は融解温度と称され得る）まで材料を加熱することと、印加された電圧又は電流を除去又は変更することにより、材料を冷却すること（急冷と称され得る）とによって変化し得る。相変化材料の異なる相は、特定の論理値に対応し得る。例えば、相変化材料がアモルファス相にある場合、対応するメモリ素子／セルは、第１の論理値を蓄積し（例えば、第１の抵抗率を有し）得、相変化材料が結晶相にある場合、対応するメモリ素子／セルは、第２の論理値を蓄積し（例えば、第２の抵抗率を有し）得る。
相変化材料を含むメモリ素子がアモルファス相から結晶相へ遷移する速度は、メモリ素子の“ＳＥＴ速度”と称され得、メモリ素子が結晶相からアモルファス相へ遷移する速度は、メモリ素子の“ＲＥＳＥＴ速度”と称され得る。同様に、アモルファス相から結晶相へメモリ素子の相変化材料を遷移するために必要とされる時間は、“ＳＥＴ期間”と称され得、結晶相からアモルファス相へメモリ素子の相変化材料を遷移するために必要とされる時間は、“ＲＥＳＥＴ期間”と称され得る。
メモリ素子の閾値電圧ウィンドウと同様に、メモリ素子のＳＥＴ速度は、メモリ素子内の相変化材料の分子構造に基づき得る。幾つかの場合、ＳＥＴ速度／期間は、結晶化のための核として機能し得る、組成物内の４員環（four-fold rings）の数の関数であり得、例えば、多数の４員環を有する組成物は、少数の４員環を有する組成物よりも速いＳＥＴ速度／短いＳＥＴ期間を有し得る。したがって、幾つかのメモリ素子は、メモリ素子内の相変化材料を作り上げる素子の特定の組み合わせに基づいて、より速い又はより遅いＳＥＴ速度を有し得る。
幾つかの場合、メモリ素子のＳＥＴ速度は、メモリ素子内の相変化材料のバンドギャップと逆に相関し、例えば、相変化材料のバンドギャップが減少すると共に、対応するメモリ素子のＳＥＴ速度は速まり、その逆もまた然りである。実例として、ＩＳＴ及びＩＧＴ等の大きなバンドギャップを有する組成物を有する相変化材料を使用するメモリ素子は、遅いＳＥＴ速度を有し得る。相変化材料のバンドギャップを増加させる素子の追加もまた、典型的には、相変化材料内の４員環の数を削減し得るので、この関係性が生じる。
幾つかの例では、メモリ素子内の相変化材料の相は、例えば、リクエストされたデータをリクエストするデバイス（例えば、メモリコンポーネント又は外部のデバイス）に提供するための読み出し動作の間に、対応するメモリセルにおいて蓄積された論理値を判定するために使用され得る。例えば、メモリセル内に蓄積された論理値は、メモリセル内に含有されるメモリ素子の抵抗率をセンシングすることによって判定され得る。技術の中でもとりわけ、ストレージ素子の抵抗率は、メモリセルに電圧を印加することと、メモリセルに電流が流れるか否か、又は如何なる量が流れるかを判定することとによってセンシングされ得る。こうした場合、異なる相の間のメモリ素子の抵抗率の差が大きい程、メモリセルにおいて蓄積された論理値はより確実に（例えば、より低い誤り率で）判定され（例えば、センシングされ、又は読み出され）得る。幾つかの例では、異なる論理状態の抵抗率の間の差は、メモリセルのセンシングウィンドウ（又は読み出しウィンドウ若しくはメモリウィンドウ）と称され、より大きなセンシングウィンドウが望まれ得る。
幾つかの場合、メモリセルのセンシングウィンドウは、対応するメモリ素子の閾値電圧ウィンドウが増加すると共に増加する。本明細書で論じるように、相変化材料のバンドギャップは、メモリ素子の閾値電圧ウィンドウと相関し得、したがって、メモリセルのセンシングウィンドウもまた、相変化材料のバンドギャップと相関し得、例えば、メモリセルのセンシングウィンドウは、対応するメモリ素子の相変化材料のバンドギャップが増加すると共に増加し得、その逆もまた然りである。したがって、ＩＳＴ又はＩＧＴ等の、より広いバンドギャップを有する相変化材料を含むメモリ素子（又は“ワイドバンドギャップメモリ素子”）は、ＧＳＴ等の、より狭いバンドギャップを有する相変化材料を含むメモリ素子（又は“ナローバンドギャップメモリ素子”）よりも、メモリセルに対してより大きなセンシングウィンドウをもたらし得る。しかしながら、本明細書でも論じているように、ワイドバンドギャップメモリ素子に対するＳＥＴ速度は、ナローバンドギャップメモリ素子に対するＳＥＴ速度よりもしばしば遅い。
センシングウィンドウとＳＥＴ速度との間のこの関係性、すなわち、センシングウィンドウが増加すると共にＳＥＴ速度が遅くなる関係性は、より大きなセンシングウィンドウにより与えられる信頼性と、より速いＳＥＴ速度により与えられるより速いスループットとの間にトレードオフをもたらし得る。幾つかの場合、ワイドバンドギャップメモリ素子に対するＳＥＴ速度は、メモリ動作のタイミング制約を満たすには不十分であり得る。そのようなものだとして、幾つかの場合、ナローバンドギャップメモリ素子は、例えば、タイミング制約に合致するために、対応するメモリセルに対するより小さいセンシングウィンドウをナローバンドギャップメモリ素子がもたらすにもかかわらず、ワイドバンドギャップメモリ素子の代わりに使用され得る。
センシングウィンドウとＳＥＴ速度との間の関係性の望ましくない効果は、メモリアレイのサイズが減少すると共に強調され得る。より小さなフットプリント内で同等以上のメモリ容量が実現され得るように、相変化メモリアレイがサイズ的に減少すると共に、メモリ素子もまたサイズ的に減少し得、例えば、高さ、幅、及び／又は深さが減少し得る。また、本明細書で論じるように、相変化材料を含有するメモリ素子のサイズが削減されると共に、メモリ素子の閾値電圧ウィンドウもまた減少し得る。閾値電圧ウィンドウにおけるこのサイズベースの削減に適合するために、例えば、より小さいセンシングウィンドウと対応するメモリアレイに対する信頼性とを維持するために、よりコンパクトなメモリアレイ内でワイドバンドギャップメモリ素子が使用され得る。しかしながら、本明細書で論じるように、ワイドバンドギャップメモリ素子の含有は、より遅いＳＥＴ速度としばしば相関する。また、幾つかの場合、ワイドバンドギャップメモリ素子の追加は、非準拠のメモリ動作、例えば、メモリ動作のタイミング制約への合致の失敗をもたらし得る。
スループット、メモリ密度、及び／又はメモリセルの信頼性を増加させるために、より大きなバンドギャップと速いＳＥＴ速度との両方を有する相変化材料を含有するメモリ素子が望まれる。
本明細書で論じるように、大きなバンドギャップと所望のＳＥＴ速度との両方を有する相変化材料は、Ｇｅと、Ｓｂと、Ｔｅと、３族－遷移金属（３族－ＴＭ）とも称され得る、イットリウム（Ｙ）又はスカンジウム（Ｓｃ）等の周期表の３族から選択された少なくとも１つの遷移金属元素との組み合わせを含み得る。幾つかの例では、相変化材料は、１５～３５の原子パーセント（ａｔ．％）のレンジの量のＧｅと、５０ａｔ．％以下の量のＳｂと、４０ａｔ．％以上の量のＴｅと、０．１５ａｔ．％～１０ａｔ．％のレンジの量のＹ又はＳｃの内の少なくとも１つとを含むＴｅリッチな組成物であり得る。本明細書で論じるように、先の組み合わせに従って創出された組成物は、大きなバンドギャップ（例えば、０．６と０．９電子ボルト（ｅＶ）との間）と、所望のＳＥＴ速度（例えば、１０μｓ未満）とを有し得る。幾つかの場合、原子パーセントによる組成物内に含まれるＴｅの量は、１）原子パーセントによる組成物内に含まれるＧｅの量、２）原子パーセントによる組成物内に含まれるＳｂの量、又は３）原子パーセントによる組成物内に含まれるＹ及び／若しくはＳｃの量よりも多くてもよい。幾つかの場合、組成物内のＹ及び／又はＳｃの量が増加すると共に、組成物内のＳｂの対応する量は、例えば、相応の量、減少する。
本明細書で論じるような材料がメモリ素子に組み込まれる場合、メモリ素子は、より大きな閾値電圧ウィンドウを有し得る。例えば、所与の高さと幅とを有するメモリ素子に対する閾値電圧は、材料を組み込むことに基づいて増加し得る。更に、メモリ素子は、（少なくとも実質的に、又は匹敵する閾値電圧ウィンドウを有するその他の化学的性質と比較して）ＳＥＴ速度を維持しながら、閾値電圧ウィンドウのこの増加からの便益を受け得る。例えば、この組成物の材料がメモリ素子に組み込まれた場合、メモリ素子は、１０μｓ未満のＳＥＴ期間を有し得る。したがって、メモリ素子内にこうした材料を使用することによって、メモリアレイのスループットに不利な影響を及ぼすことなく（又は何らかの不利な影響を少なくとも軽減して）、例えば、センシングウィンドウを拡大することにより、対応するメモリセルの信頼性は増加し得る。
また、本明細書で論じるような材料がメモリ素子に組み込まれる場合、メモリ素子に対するより大きな閾値電圧ウィンドウの便益は、ＳＥＴ速度を維持しながら、メモリ素子のサイズが減少しても維持され得る、例えば、削減された高さ及び／又は幅を有するメモリ素子に対する閾値電圧は、ＳＥＴ速度の僅かな削減と共に又は削減なしに、材料を組み込むことに基づいて増加し得る。したがって、メモリ素子内にこうした材料を使用することによって、メモリアレイの密度は、例えば、同じフットプリントを有する低密度のメモリアレイ内で使用されるメモリセルと同じ、メモリセルに対するセンシングウィンドウを有することによって、メモリアレイの信頼性に不利な影響を及ぼすことなく、例えば、メモリセルのサイズを削減することによって、フットプリント内で増加し得る。
上で紹介した開示の機構は、メモリシステムの文脈で以下に更に説明される。遷移金属ドープのＧＳＴに対する例示的組成物及び関連するメモリデバイスの具体例がその後説明される。開示のこれら及びその他の機構は、遷移金属ドープのＧＳＴ及び関連するメモリデバイスに関する装置図、システム図、及びフローチャートによって更に説明され、それらを参照しながら更に説明される。
図１は、本開示の様々な態様に従った遷移金属ドープのＧＳＴをサポートするメモリアレイの一例を説明する。メモリアレイ１００は、電子情報を蓄積するように構成され得、電子メモリ装置を含み得、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラミング可能なメモリセル１０５を含む。
各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラミング可能であり得る。幾つかの場合、メモリセル１０５は、２つよりも多い論理状態を蓄積するように構成される。メモリセル１０５は、プログラミング可能な状態を表す電荷をコンデンサ内に蓄積し得、例えば、充電及び非充電のコンデンサは、２つの論理状態を夫々表し得る。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アーキテクチャは、こうした設計を一般的に使用し得、用いられるコンデンサは、絶縁体として線形又は常誘電性の電気分極特性を有する誘電体材料を含み得る。強誘電体メモリセルは、同様に、コンデンサを含み得るが、絶縁材料として強誘電体を有し得る。強誘電体コンデンサの分極の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有し、強誘電体材料は、強誘電体材料に渡って電圧が存在しない場合に情報を蓄積し得る。又は、幾つかの場合、カルコゲナイドベースの及び／又は相変化材料が用いられ得る。本明細書で説明されるカルコゲナイドは、ＰＣＭストレージ素子若しくはセレクタデバイス、又はそれら両方内にあり得る。
メモリアレイ１００は、３次元（３Ｄ）メモリアレイであり得、二次元（２Ｄ）メモリアレイは、相互に重なり合って形成され得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に形成され得るメモリセルの数を増加させ得、それは、順次、生産コストを削減し得、若しくはメモリアレイの性能を増加させ得、又はそれら両方であり得る。図１に描写される例に従えば、メモリアレイ１００は、メモリセル１０５の２つのレベルを含み、したがって、３次元メモリアレイとみなされ得るが、レベルの数は２つに限られない。各レベルは、メモリセル１０５が各レベルに渡って相互に凡そ整列され得、メモリセルスタック１４５を形成するように、整列又は位置付けられ得る。本明細書の教示に従うと、メモリアレイ１００は、Ｇｅ、Ｓｂ、Ｔｅ、Ｓｃ、若しくはＹ、又はこれらの元素の幾つかの組み合わせを含む組成物を含み得る。
メモリセル１０５の各行はアクセス線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。アクセス線１１０はワード線１１０としても知られ得、ビット線１１５はデジット線１１５としても知られ得る。ワード線及びビット線又はそれらの同等物への言及は、理解又は動作を失うことなく相互に交換可能ある。ワード線１１０及びビット線１１５は、アレイを創出するために、相互に実質的に直角であり得る、メモリセルスタック１４５内の２つのメモリセル１０５は、デジット線１１５等の共通の導電線を共有し得る。すなわち、デジット線１１５は、上部のメモリセル１０５の底部電極、及び下部のメモリセル１０５の上部電極と電子通信し得る。他の構成が可能であり得、例えば、第３のレイヤは、下部のレイヤとワード線１１０を共有し得る。又は、第１及び第２のレイヤは、それら自身のワード線及びビット線を共に有し得る。すなわち、下部のメモリセル１０５の上部電極は、第１のデジット線と電子通信し得、上部のメモリセル１０５の底部電極は、第２のデジット線と電子通信し得る。幾つかの場合、第３のアクセス線が存在し得、セレクタデバイスを活性化及び不活性化するために使用され得る。
一般的に、１つのメモリセル１０５は、ワード線１１０及びビット線１１５等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象のメモリセル１０５は、通電されたワード線１１０とビット線１１５との交点に設置されたメモリセル１０５であり得、すなわち、ワード線１１０及びビット線１１５は、それらの交点におけるメモリセル１０５を読み出す又は書き込むために通電され得る。同じワード線１１０又はビット線１１５と電子通信する（例えば、それらの線に接続された）その他のメモリセル１０５は、非対象のメモリセル１０５と称され得る。
本明細書で論じるように、電極は、メモリセル１０５とワード線１１０又はビット線１１５とに結合され得る。用語、電極は、電気伝導体を指し得、幾つかの場合、メモリセル１０５への電気コンタクトとして用いられ得る。電極は、メモリアレイ１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電レイヤ等を含み得る。
読み出し及び書き込み等の動作は、ワード線１１０及びビット線１１５を活性化又は選択することによってメモリセル１０５上で実施され得、それは、個別の線に電圧又は電流を印加することを含み得る。ワード線１１０及びビット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）等）、金属合金、炭素、導電的にドープされた半導体、又はその他の導電材料、合金、若しくは化合物等の導電材料で作られ得る。
メモリセル１０５は、メモリ素子及びセレクタデバイスを各々有し得る。メモリ素子の抵抗率は、特定の論理状態に対応するようにプログラミングされ得る。幾つかの場合、メモリ素子は、相変化材料を含み得る。例えば、メモリ素子は、ＧＳＴ組成物と称され得る、元素Ｇｅ、Ｓｂ、及びＴｅの特定の組み合わせを含むカルコゲナイド材料であり得、又は該カルコゲナイド材料を含み得る。幾つかの場合、ＧＳＴ組成物は、例えば、ＧＳＴ組成物のバンドギャップを増加させるために、Ｉｎ等の他の元素を用いてドープされ得る。しかしながら、Ｉｎ等の元素を用いてＧＳＴ組成物をドープすることは、該組成物のＳＥＴ速度を減少させ得る（すなわち、アモルファスから結晶相への組成物の遷移をより時間がかかるようにさせ得る）。
ＳＥＴ速度の僅かな減少と共に又は減少なしに、及び幾つかの場合、増加と共に、ＧＳＴ化合物のバンドギャップを増加させるために、ＧＳＴは、例えば、Ｙ及び／又はＳｃ等の少なくとも１つの３族－ＴＭ元素を用いてドープされ得る。幾つかの場合、３族－ＴＭ元素をＧＳＴ組成物に組み込むことによりＧＳＴ組成物をドープすることは、ＧＳＴ組成物内のＳｂの量の対応する減少を伴い得る。幾つかの場合、遷移金属ドープのＧＳＴは、０．６ｅＶと０．９ｅＶとの間のバンドギャップと、１０μｓ未満のＳＥＴ期間とを有し得る。
セレクタデバイスは、メモリアレイ１００の残部からメモリセル１０５を一時的に絶縁するために使用され得る。例えば、メモリセル１０５は、セレクタデバイスがバイアスされた場合にアクセスされ得る。幾つかの場合、セレクタデバイスは、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード、又はオボニックスレッショルドスイッチ（ＯＴＳ）を含み得る。幾つかの場合、セレクタデバイスは、カルコゲナイド材料等の相変化材料を含み得る。メモリセル１０５の選択は、セレクタデバイスの閾値電圧の関数であり得る。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なビット線１１５を活性化する。したがって、ワード線１１０及びビット線１１５を活性化することによって、メモリセル１０５はアクセスされ得る。
アクセスすると、メモリセル１０５は、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５にアクセスすることにより生成された信号に基づいて、メモリセル１０５の蓄積された論理状態を判定するように構成され得る。信号は電圧又は電流を含み得、センスコンポーネント１２５は、電圧センスアンプ、電流センスアンプ、又はそれら両方を含み得る。例えば、電流がメモリセル１０５に印加され得、電流を創出するための電圧の大きさは、メモリセル１０５の電気抵抗又は閾値電圧に依存し得る。同様に、電圧が（対応するワード線１１０及びビット線１１５を使用して）メモリセル１０５に印加され得、もたらされる電流の大きさは、メモリセル１０５の電気抵抗及び／又は閾値電圧に依存し得る。幾つかの場合、２つの以上の異なる電流がメモリセル１０５の論理状態に基づいて発現し得る。２つ以上の異なる電流の間の差は、メモリ（又はセンシング）ウィンドウと称され得る。
幾つかの場合、より大きなセンシングウィンドウを有するメモリセルは、より小さなセンシングウィンドウを有するメモリセルよりも信頼性がある（例えば、より少ない読み出しエラーを有し得る）。幾つかの場合、センシングウィンドウは、メモリセル１０５内のメモリ素子の閾値電圧ウィンドウに対応する。幾つかの場合、メモリセル１０５のセンシングウィンドウは、メモリセル内に含まれるメモリ素子の閾値電圧ウィンドウを増加させることによって増加し得、メモリ素子の閾値電圧ウィンドウは、メモリ素子内に高いバンドギャップの相変化材料を含むことによって増加し得る。幾つかの場合、メモリセル１０５のセンシングウィンドウは、Ｙ－ＧＳＴ又はＳｃ－ＧＳＴ等の、遷移金属ドープのＧＳＴ化合物を含むメモリ素子を使用することによって増加し得る。
センスコンポーネント１２５は、ラッチと称され得る、信号を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。ラッチされた信号は、メモリセル１０５の論理状態に対応し得、出力１３５として出力され得る。幾つかの場合、センスコンポーネント１２５の正確性は、メモリセルのセンシングウィンドウに依存する。例えば、より大きなセンシングウィンドウは、メモリセル１０５によりデジット線１１５上に誘発されて、センシングのためにセンスコンポーネント１２５に提供される電圧又は電流のより大きな変化を可能にし得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０に接続され得、又は列デコーダ１３０又は行デコーダ１２０と電子通信し得る。
メモリセル１０５は、関連するワード線１１０及びビット線１１５を同様に活性化することによってセットされ得、又は書き込まれ得、すなわち、メモリセル１０５内に論理値が蓄積され得る。列デコーダ１３０又は行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け取り得る。相変化メモリの場合、メモリセル１０５は、例えば、ガラス遷移温度と称され得るある一定の温度にメモリ素子が到達するまでメモリ素子に電流を流すことにより、メモリ素子を加熱することによって書き込まれ得る。ガラス遷移温度に到達した後、メモリ素子は、冷却した後に最初の相とは異なる相になるように、急冷され得る。メモリ素子がアモルファス相から結晶相へ遷移する速度は、結晶化速度又はＳＥＴ速度と称され得る。幾つかの場合、ＳＥＴ速度は、メモリセル１０５に論理状態が書き込まれ得る速度を制限する。幾つかの例では、メモリ素子をアモルファス相から結晶相へ遷移するための期間（ＳＥＴ期間と称され得る）は、メモリ動作の１つ以上のタイミング制約を超過し得る。幾つかの場合、メモリセル１０５のＳＥＴ速度は、メモリセル１０５内の、Ｙ－ＧＳＴ又はＳｃ－ＧＳＴ等の遷移金属ドープのＧＳＴ化合物を含むメモリ素子を使用することによって、メモリセル１０５のセンシングウィンドウを削減又は増加することなく、増加又は維持され得る。
幾つかの場合、メモリセル１０５のサイズが減少すると共に（例えば、メモリアレイ１００のサイズが減少すると共に）、及び／又はメモリ素子２２０のサイズが（例えば、２０ｎｍと３０ｎｍとの間の高さと、５ｎｍと２０ｎｍとの間の幅とを有するように）減少すると共に、メモリセル１０５のセンシングウィンドウと共にメモリセル１０５により含有されるメモリ素子の閾値電圧ウィンドウもまた減少し得る。幾つかの場合、広いバンドギャップを有する相変化材料を含むメモリ素子（又は“ワイドバンドギャップメモリ素子”）は、閾値電圧ウィンドウの削減を妨げるために、削減されたサイズのメモリセル１５により使用され得る。しかしながら、ワイドバンドギャップメモリ素子は、より遅いＳＥＴ期間と関連付けられ得、削減されたサイズのメモリセル１０５は、１つ以上のメモリシステム要件への準拠を喪失し得、例えば、１つ以上のタイミング制約への合致を失敗し得る。
本明細書で論じるように、ワイドバンドギャップメモリ素子は、Ｇｅと、Ｓｂと、Ｔｅと、Ｙ及び／又はＳｃ等の少なくとも１つの３族－ＴＭ元素との特定の組み合わせを含むカルコゲナイド材料を含み得る。例えば、ワイドバンドギャップメモリ素子は、１５ａｔ．％～３５ａｔ．％のレンジの量のＧｅと、４０ａｔ．％以下の量のＳｂと、４０ａｔ．％以上の量のＴｅと、０．１５ａｔ．％～１０ａｔ．％のレンジの量のＹ又はＳｃの内の少なくとも１つとを含み得る。このメモリ素子は、広いバンドギャップ（例えば、０．６ｅＶと０．９ｅＶとの間）と、短いＳＥＴ期間（例えば、＜１０μｓ）とを有し得、削減されたサイズのメモリセル１０５に組み込まれ得、それは、ＳＥＴ準拠を維持しながら、ワイドバンドギャップメモリ素子の同等以上に大きいセンシングウィンドウからの便益を受け得る。
幾つかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることは、蓄積された論理状態を劣化又は破壊し得、メモリセル１０５に元の論理状態を戻すために、再書き込み又はリフレッシュ動作が実施され得る。しかしながら、カルコゲナイドベースの又はＰＣＭ等の不揮発性メモリでは、メモリセル１０５にアクセスすることは、論理状態を破壊しなくてもよく、したがって、メモリセル１０５は、アクセスした後に再書き込みを必要としなくてもよい。
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（読み出し、書き込み、再書き込み、リフレッシュ、放電等）を制御し得る。幾つかの場合、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所望のワード線１１０及びビット線１１５を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作の間に使用される様々な電位又は電流を生成及び制御し得る。例えば、それは、１つ以上のメモリセル１０５にアクセスした後に、ワード線１１０又はビット線１１５に放電電圧を印加し得る。
一般的に、本明細書で論じる印加電圧又は電流の振幅、形状、又は期間は、調整又は変更され得、メモリアレイ１００の動作において論じられる様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の複数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされる動作の間に同時にアクセスされ得る。メモリコントローラ１４０がメモリセル１０５にアクセスし得る信頼性は、遷移金属ドープのＧＳＴ組成物を使用するメモリセル１０５に対して増加し得る。メモリセル１０５のセンシングウィンドウは増加し得るからである。同時に、メモリコントローラ１４０がメモリセル１０５にアクセスし得るタイミングは、遷移金属ドープのＧＳＴ組成物を使用するメモリセル１０５に対して同一に維持され得、又は減少し得る。メモリセル１０５のＳＥＴ速度は維持又は削減されるからである。
図２は、本開示の様々な態様に従った遷移金属ドープのＧＳＴをサポートするメモリアレイの例示的な断面を説明する。メモリアレイ２００は、電子データを蓄積するように構成され得、図１のメモリアレイ１００の態様の一例であり得る。メモリアレイ２００は、図１を参照しながら説明したようなメモリセル１０５、ワード線１１０、及びビット線１１５の例示であり得るメモリセル１０５－ａ、第１のアクセス線１１０－ａ（例えば、ワード線１１０－ａ）、及び第２のアクセス線１１５－ａ（例えば、ビット線１１５－ａ）を含む。
幾つかの場合、３次元（３Ｄ）メモリアレイは、複数のメモリアレイ２００を相互に積み重ねることによって形成され得る。２つの積み重ねられたアレイは、幾つかの例では、図１を参照しながら説明したように各レベルがワード線１１０又はビット線１１５を共有し得るように、共通の導電線を有し得る。幾つかの例では、メモリアレイ２００は、セレクタデバイス２１５と電子通信する追加のアクセス線を含む、追加のアクセス線を含み得る。例えば、セレクタデバイス２１５が３端子デバイスである場合、追加のアクセス線は、セレクタデバイス２１５を活性化及び不活性化するために使用され得る。
メモリアレイ２００は、クロスポイントアーキテクチャと称され得る。それはまた、ピラー構造体とも称され得る。例えば、図２に示すように、ピラーは、第１の導電線（第１のアクセス線１１０－ａ）と第２の導電線（ビット線１１５－ａ）とに接触し得、ピラーは、第１の電極２１０、セレクタデバイス２１５、及びメモリセル１０５－ａを含み、メモリセル１０５－ａは、第２の電極２２５、メモリ素子２２０、及び第３の電極２０５を含み得る。第１の電極２１０は、底部電極２１０と称され得、第２の電極２２５は、中間電極と、又はメモリセル１０５－ａの底部電極と称され得、第３の電極２０５は、上部電極２０５と称され得る。
こうしたピラーアーキテクチャは、他のメモリアーキテクチャと比較してより低い生産コストで比較的高密度のデータ蓄積を提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較して面積の削減、結果としてメモリセル密度の増加を伴うメモリセルを有し得る。例えば、該アーキテクチャは、３端子選択を有するアーキテクチャ等の６Ｆ２メモリセル面積を有する他のアーキテクチャと比較して、４Ｆ２のメモリセル面積を有し得、Ｆは、最小の機構サイズである。
メモリセル１０５－ａは、異なる状態にあるように電子的にプログラミング可能であり得、特定の状態に対応する論理値を蓄積するように構成され得る。メモリセル１０５－ａは、第２の電極２２５、第３の電極２０５、及びメモリ素子２２０を含み、メモリ素子２２０は相変化材料を含み得る。メモリセル１０５－ａは、対象メモリセルであり得る。
セレクタデバイス２１５は、幾つかの場合、メモリセル１０５と導電線との間、例えば、メモリセル１０５－ａと第１のアクセス線１１０－ａ又はビット線１１５－ａの内の少なくとも１つとの間に直列に接続され得る。例えば、図２に描写するように、セレクタデバイス２１５は、底部電極２１０と中間電極２２５との間に設置され得、したがって、セレクタデバイス２１５は、メモリセル１０５－ａと第１のアクセス線１１０－ａとの間に直列に設置される。その他の構成が可能である。例えば、セレクタデバイス２１５は、メモリセル１０５－ａとビット線１１５－ａとの間に直列に設置され得る。セレクタデバイス２１５は、特定のメモリセル１０５－ａを選択することを助力し得、又は、選択されたメモリセル１０５－ａに隣接する非選択のメモリセル１０５－ａに迷走電流が流れることを防ぐのを助け得る。例えば、セレクタデバイス２１５は、閾値電圧に合致する又は閾値電圧を超えた場合にセレクタデバイス２１５に電流が流れるように閾値電圧を有し得る。メモリセル１０５－ａの選択は、セレクタデバイス２１５の閾値電圧の関数であり得る。セレクタデバイス２１５は、選択コンポーネントとも称され得る。幾つかの場合、セレクタデバイス２１５は、ＭＯＳＦＥＴ、ＢＪＴ、ダイオード、又はＯＴＳを含み得る。
セレクタデバイス２１５は、メモリ素子２２０と結合され得る。セレクタデバイス２１５及びメモリ素子２２０は、第１のアクセス線１１０－ａとビット線１１５－ａとの間に直列構成で配列され得る。セレクタデバイス２１５は、第１のカルコゲナイド材料を含み得る。幾つかの場合、セレクタデバイス２１５は、第１のカルコゲナイド材料を含み得、メモリ素子２２０は、セレクタデバイス２１５とは異なる組成物（例えば、第２のカルコゲナイド材料）を含み得る。図２で説明したメモリアレイ２００の例は、別個のメモリ素子及びセレクタデバイスを含むが、幾つかの場合、メモリセル１０５は、別個のメモリ素子及びセレクタデバイスを含まなくてもよい。この種のメモリアーキテクチャは、自己選択メモリと称され得、セレクタデバイス２１５は、メモリ素子として役立ち得、又は逆もまた同じである。メモリデバイスは、それ故、自己選択メモリデバイスを含むメモリセルを含み得る。例えば、カルコゲナイド材料を含む単一の素子は、別個のセレクタデバイスが不必要であり得るように、メモリ素子とセレクタデバイスとの両方として役立ち得る。
メモリ素子２２０は、プログラミング可能な抵抗を有する材料を含み得る。幾つかの場合、材料は、材料の相（例えば、アモルファス相又は結晶相）に基づいて異なる抵抗率（例えば、抵抗及び／又は電圧閾値）を示し得、相変化材料と称され得る。本明細書で論じるように、相変化材料の相は、メモリ素子２２０に電圧を印加すること及びメモリ素子２２０から電圧を除去することによって変化し得る。
メモリ素子２２０は、セレクタデバイス２１５を介してアクセスされ得る。例えば、セレクタデバイス２１５に渡る電圧が閾値に到達した場合、メモリ素子２２０を通じてアクセス線１１０－ａと１１５－ａと間に電流が流れ得る。電流のこの流れは、メモリ素子２２０に論理値を書き込むために使用され得る。書き込み動作は、メモリ素子２２０をガラス遷移温度まで加熱する電圧をメモリ素子２２０に印加することを含み得る。メモリ素子２２０がガラス遷移温度に到達した後、電圧は除去され得、メモリ素子２２０は冷却され得る。冷却期間の間、メモリ素子２２０内の原子は、特定の相に従って配列され得る。例えば、結晶相に対しては、メモリ素子２２０の全て又は殆どの原子の間に八面体形分子構造（octahedral bonding geometry）が形成され得、アモルファス相に対しては、メモリ素子２２０の原子の間に可変の結合構成が形成され得る。メモリ素子２２０が結晶相又はアモルファス相の何れを示すかは、冷却期間の間にメモリ素子２２０からどのように電圧が除去されるか、及び該メモリ素子２２０に追加の電圧が印加されるか否かに基づき得る。
アモルファス相にあるメモリ素子２２０において異なる論理値を蓄積するために、書き込み動作は、アモルファス相から結晶相へメモリ素子２２０を遷移することを含み得る。アモルファス相から結晶相へメモリ素子２２０を遷移するための期間は、ＳＥＴ期間と称され得る。幾つかの場合、メモリ素子２２０に対するＳＥＴ期間の長さは、メモリ素子２２０を含む組成物に基づく。実例として、ＳＥＴ期間は、ある一定の組成物に対しては、他のものに対するよりも短くてもよい。本明細書で論じるように、ＳＥＴ期間は、メモリ素子２２０の閾値電圧ウィンドウと相関し得、例えば、閾値電圧ウィンドウが増加すると共に、ＳＥＴ期間の長さもまた増加する。
メモリ素子２２０への電流の流れはまた、メモリ素子２２０において蓄積された論理値を読み出すために使用され得る。メモリ素子２２０を読み出す場合、電流が流れ始めるセレクタデバイス２１５に渡る閾値電圧と、メモリ素子２２０の閾値電圧ウィンドウとの間の差は、センシングウィンドウと称され得る。幾つかの場合、メモリ素子２２０のセンシングウィンドウが大きくなると、メモリセル１０５－ａはより信頼性がある。本明細書で論じるように、メモリ素子の閾値電圧ウィンドウは、メモリ素子２２０のサイズに基づき得、例えば、メモリ素子２２０がサイズ的に減少すると共に、閾値電圧ウィンドウもまた減少し得、及び／又はメモリ素子２２０に含まれる組成物のバンドギャップに基づき得、例えば、組成物のバンドギャップが増加すると共に、メモリ素子２２０の閾値電圧ウィンドウが増加する。しかしながら、本明細書で論じるように、メモリ素子２２０の閾値電圧ウィンドウは、メモリ素子２２０に対するＳＥＴ期間の減少をもたらし得る。同様に、メモリ素子２２０のサイズが減少する場合、メモリ素子２２０の閾値電圧ウィンドウを増加させるためにより高いバンドギャップを有する組成物を使用することはまた、メモリ素子２２０に対するＳＥＴ期間の減少をもたらし得る。
本明細書で論じるように、幾つかの場合、メモリ素子２２０は、メモリ素子２２０のＳＥＴ速度を維持又は増加させながら、メモリ素子２２０の閾値電圧ウィンドウを増加させる高いバンドギャップの組成物を含む。例えば、メモリ素子は、Ｇｅと、Ｓｂと、Ｔｅと、少なくとも１つの３族－ＴＭ元素との組み合わせを含む相変化材料を含む。例えば、メモリ素子２２０は、組成物の１５ａｔ．％～３５ａｔ．％のレンジの量のＧｅと、組成物の５０ａｔ．％以下の量のＳｂと、組成物の４０ａｔ．％以上の量のＴｅと、組成物の０．１５ａｔ．％～１０ａｔ．％のレンジの量の、イットリウム及びスカンジウムを含むグループから選択された少なくとも１つの元素とを含む相変化材料を含み得る。本明細書で論じるように、これらのレンジに従って創出された組成物は、大きなバンドギャップ（例えば、０．６と０．９電子ボルト（ｅＶ）との間）と、速いＳＥＴ速度（例えば、１０μｓ未満）とを有し得る。
メモリアレイ２００は、材料の形成及び除去の様々な組み合わせによって作られ得る。例えば、第１のアクセス線１１０－ａ、底部電極２１０、セレクタデバイス２１５、中間電極２２５、メモリ素子２２０、及び上部電極２０５に対応する材料のレイヤが堆積され得る。材料は、図２に描写したピラー構造体等の所望の機構を創出するために選択的にその後除去され得る。例えば、フォトレジストをパターニングするためにフォトリソグラフィを使用して機構が画定され得、その後、エッチング等の技術によって材料が除去され得る。例えば、図２に描写した線構造体を形成するために、材料のレイヤを堆積することと、選択的にエッチングすることとによって、ビット線１１５－ａがその後形成され得る。幾つかの場合、電気的絶縁領域又はレイヤが形成され得又は堆積され得る。電気的絶縁領域は、酸化ケイ素、窒化ケイ素等の酸化若しくは窒化材料、又はその他の電気的絶縁材料を含み得る。
メモリアレイ２００の材料又はコンポーネントを形成するために様々な技術が使用され得る。これらは、例えば、薄膜成長技術の中でもとりわけ、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、又は、分子線エピキタシ（ＭＢＥ）を含み得る。材料は、複数の技術を使用して除去され得、それらは、例えば、化学エッチング（“ウェットエッチング”とも称され得る）、プラズマエッチング（“ドライエッチング”とも称され得る）、又は化学機械平坦化を含み得る。
図３は、本開示の様々な態様に従った遷移金属ドープのＧＳＴの特徴を説明するプロットの一例を説明する。プロット３００は、図２のメモリ素子２２０（及び／又はセレクタデバイス２１５）並びにメモリセル１０５－ａ等の、メモリ素子の関連する結晶化速度と、メモリ素子及び／又はメモリセルに対するセンシングウィンドウとの間の関係性を電圧の観点で説明する。プロット３００は、センシングウィンドウ軸３０５、ＳＥＴ速度軸３１０、トレンド線３１５、及び遷移金属ドープのＧＳＴに対する領域３２０を含む。
センシングウィンドウ軸３０５は、左から右への順序で増加するセンシングウィンドウ値を提供する。すなわち、センシングウィンドウ軸３０５の左側は、小さいセンシングウィンドウに対応する一方、センシングウィンドウ軸３０５の右側は、より大きな、より望ましいセンシングウィンドウに対応する。本明細書で論じるように、メモリセルに対するセンシングウィンドウは、対応するメモリ素子の閾値電圧ウィンドウに関連し得、例えば、高い閾値電圧ウィンドウを有するメモリ素子は、大きなセンシングウィンドウを有するメモリセルにしばしば対応する。また、メモリ素子の閾値電圧ウィンドウは、メモリ素子のサイズに関連し得、例えば、メモリ素子の閾値電圧ウィンドウは、メモリ素子のサイズが減少すると共にしばしば減少し、メモリ素子内に含まれる組成物、例えば、より大きなバンドギャップを有する組成物のバンドギャップは、より大きな閾値電圧ウィンドウを有するメモリ素子をしばしばもたらす。
ＳＥＴ速度軸３１０は、最上部から底部への順序で減少するＳＥＴ速度値を提供する。すなわち、ＳＥＴ速度軸３１０の底部は、より遅い結晶化速度に対応する一方、ＳＥＴ速度軸３１０の最上部は、より速い、より望ましい結晶化速度に対応する。本明細書で論じるように、メモリセルに対するＳＥＴ速度は、対応するメモリ素子のバンドギャップに関連し得、例えば、大きなバンドギャップを有するメモリ素子は、遅いＳＥＴ速度をしばしば有する。
幾つかの場合、ＧＳＴ組成物のバンドギャップは、ＧＳＴ組成物のＳｂ－Ｔｅ結合に基づき得る。幾つかの場合、ＧＳＴ組成物のバンドギャップは、（２．０５の電気陰性度を有する）Ｓｂ原子を、Ｉｎ原子（Ｉｎは１．７８の電気陰性度を有する）等の、（２．１０の電気陰性度を有する）Ｔｅに対してより高い電気陰性度の差を有する原子と置換することによって増加し得る。しかしながら、Ｉｎ等のＴｅに対してより高い電気陰性度の差を有する元素とＳｂ原子を置換することにより、ドープされた組成物のバンドギャップを増加させることはまた、例えば、結晶化に対する核として機能し得る４員環の数を減少させるＩｎの４面体結合に起因して、ドープされた組成物のＳＥＴ速度を減少させ得る。したがって、例えば、より多くの４員環を有する組成物は、僅かな４員環を有する組成物よりも速いＳＥＴ速度を有し得る。
したがって、例えば、メモリ素子に対する大きなバンドギャップを有する組成物を選択することによって、メモリ素子の閾値電圧ウィンドウ、及び対応するメモリセルのセンシングウィンドウが増加すると共に、メモリ素子、及び対応するメモリセルのＳＥＴ速度はしばしば減少する。トレンド線３１５は、メモリ素子／セルに対するセンシングウィンドウのサイズと結晶化速度との間のこの関係性を説明する。
この関係性は、メモリ素子に対して使用するための組成物を選択する場合に、高いバンドギャップを有する組成物と、高いＳＥＴ速度を有する組成物との間のトレードオフを示唆する。すなわち、幾つかの場合、対応するメモリセルに対してより小さいセンシングウィンドウがもたらされるにもかかわらず、狭いバンドギャップとより高いＳＥＴ速度とを有する組成物がメモリ素子に対して使用され得る。例えば、トレンド線３１５により表されるメモリセル内に使用される材料組成物は、純ＧＳＴ組成物（すなわち、Ｇｅ、Ｓｂ、Ｔｅのみを含む）、又はＱ－ＧＳＴ組成物（例えば、Ｉｎ－ＧＳＴ）であり得、Ｑは、３族－ＴＭ元素ではない元素であり得る。トレンド線３１５により表されるメモリ素子／セルに対して使用される幾つかの組成物は、ＩＳＴ、ＧＳＴ、及びＩＧＴ等を含み得る。
センシングウィンドウ／ＳＥＴ速度の関連性の影響は、メモリセルのサイズが減少すると共に更に強調され得る。本明細書で論じるように、メモリ素子の閾値電圧ウィンドウ、したがって、メモリセルのセンシングウィンドウは、メモリ素子のサイズが減少すると共に減少し得る。したがって、メモリ素子のＳＥＴ速度が比較的不変であり得ながら、第１の組成物を使用するメモリ素子は、第１のサイズにおいて第１の閾値電圧ウィンドウと、第２のサイズにおいて第２の閾値電圧ウィンドウとを有し得る。また、例えば、メモリアレイの密度を増加させるために、メモリ素子のサイズを減少し続けると共に、対応するメモリセルのセンシングウィンドウを増加させるために、より大きなバンドギャップを有する組成物が使用され得る。しかしながら、本明細書で論じるように、より大きなバンドギャップを有する組成物を使用することは、メモリセルのＳＥＴ速度を遅くさせ得る。幾つかの場合、メモリセルのＳＥＴ速度は、アモルファスから結晶相へ対応するメモリ素子を遷移するための期間（ＳＥＴ期間とも称され得る）がメモリ動作に対するタイミング制約を越える程度を遅くし得る。
メモリシステムの信頼性及び／又はスループットを増加させるために、メモリシステムは、本明細書に開示するような組成物を用い得、それは、トレンド線３１５からのメモリセルの逸脱、すなわち、比較的大きなセンシングウィンドウと比較的速いＳＥＴ速度とを有するメモリセルをもたらす比較的高いバンドギャップと比較的速いＳＥＴ速度とを有する組成物をもたらす。
例えば、本明細書で論じるように、Ｇｅと、Ｓｂと、Ｔｅと、３族－ＴＭ元素との組み合わせを含む組成物を使用するメモリ素子を含有するメモリセルは、領域３２０に表される、比較的高いセンシングウィンドウと比較的速いＳＥＴ速度とを有し得、領域３２０は、Ｇｅと、Ｓｂと、Ｔｅと、３族－ＴＭ元素との組み合わせを使用する組成物によって実現可能なセンシングウィンドウ／ＳＥＴ速度の組み合わせのレンジを包含し得る。本明細書で論じるように、ＧＳＴのバンドギャップは、Ｓｂ－Ｔｅ結合に基づき得、Ｔｅと比較してより高い電気陰性度の差を有する元素の原子とＳｂ原子を置換することによって増加し得る。（１．２２の電気陰性度を有する）Ｙ又は（１．３６の電気陰性度を有する）Ｓｃ等の３族－ＴＭ元素は、ＳｂよりもＴｅに対してより高い電気陰性度の差をも有し得、ＧＳＴ組成物のバンドギャップを増加させるために使用され得る。しかしながら、Ｙ及びＳｃ等の３族－ＴＭ元素は、ＧＳＴ組成物のＳＥＴ速度に僅かな減少を伴う若しくは何ら減少を伴わない、又は増加を伴うＧＳＴ組成物を導き得る。３族－ＴＭドープのＧＳＴのＳＥＴ速度は、結晶化のための核として機能する４員環の形成を低下させない３族－ＴＭ元素のｄ型軌道に起因して維持又は増加し得る。こうした組成物は、本明細書でより詳細に、図４を少なくとも参照しながら論じられる。
（例えば、Ｓｃ－Ｓｂ－Ｔｅ（ＳｃＳＴ）又はＹ－Ｓｂ－Ｔｅ（ＹＳＴ）を創出するために）３族－ＴＭ元素を用いて、Ｓｂ２Ｔｅ３等のＳｂ－Ｔｅ（ＳＴ）組成物をドープすることは、広いバンドギャップと所望のＳＥＴ速度とを有する組成物を提供し損ね得ることに注目する価値がある。幾つかの場合、３族－ＴＭ元素を用いてＳＴ組成物をドープすることは、ベースラインのＳＴ組成物の比較的より狭いバンドギャップ（例えば、０．５５ｅＶ辺り）のために、広いバンドギャップの組成物を提供し損ね得る。すなわち、ＳＴ組成物上への３族－ＴＭのドープの効果は、（例えば、０．６５ｅＶよりも大きな）広いバンドギャップを有する３族－ＴＭドープのＳＴ組成物を産出するのに十分強力ではないことがある。
例として、領域３２０内のセンシングウィンドウ／ＳＥＴ速度の組み合わせに対応するメモリ素子内に含まれる組成物は、１５ａｔ．％～３５ａｔ．％のレンジの量のＧｅと、５０ａｔ．％以下の量のＳｂと、４０ａｔ．％以上の量のＴｅと、０．１５ａｔ．％～１０ａｔ．％のレンジの量の、Ｙ及びＳｃを含むグループから選択された少なくとも１つの元素とを有し得る。この組成物は、０．６ｅＶ～０．９ｅＶのレンジのバンドギャップエネルギー値と、１０μｓ未満のＳＥＴ期間に対応するＳＥＴ速度とを有し得る。幾つかの場合、こうした組成物は、例えば、ＳＥＴ期間を維持又は削減しながらメモリセルのセンシングウィンドウを増加させることによって、対応するメモリアレイの信頼性を増加させるためにメモリセル内に使用され得る。こうした組成物はまた、対応するメモリアレイのサイズが減少すると共に、メモリセルのセンシングウィンドウを維持するために、メモリセル内に使用され得る。
図４は、本開示の様々な態様に従った例示的な遷移金属ドープのＧＳＴ組成物を示す例示的な三角ダイアグラムを説明する。プロット４００は、第１の軸４０５、第２の軸４１０、及び第３の軸４１５を説明する。
第１の軸４０５は、Ｇｅの原子パーセントを表し得る。第２の軸４１０は、Ｓｂの原子パーセントを表し得る。第３の軸４１５は、Ｔｅの原子パーセントを表し得る。領域４２０は、Ｙ又はＳｃ等の３族－ＴＭ元素を用いてドープされ得る異なるＧＳＴ組成物を包含し得る。データポイント４２５は、３族－ＴＭ元素の追加以前のＧＳＴを含む組成物を表し得る。
本明細書で説明するように、バンドギャップのエネルギーの増加又は維持、及びＳＥＴ速度の維持又は増加／ＳＥＴ期間の削減を伴う組成物は、メモリ素子に対して有用であり得、Ｇｅと、Ｓｂと、Ｔｅと、少なくとも１つの３族－ＴＭ元素との幾つかの組み合わせを含み得る。カルコゲナイド材料組成物は、一般式ＧｅｘＳｂｙＴｅｚＱｗをもたらし得、Ｑは３族－ＴＭ元素の内の１つである。３族－ＴＭ元素は、Ｙ又はＳｃを含むグループから選択された少なくとも１つの元素であり得る。本明細書で論じるように、カルコゲナイド材料組成物は、表１で識別される組成物を含み得、表１は、Ｇｅと、Ｓｂと、Ｔｅと、３族－ＴＭ元素との原子パーセントによる組成物のレンジを提供し得る。
表１に示すように、ＧＳＴ組成物は、遷移金属ドープのＧＳＴ組成物が０．１５ａｔ．％～１０ａｔ．％のレンジの量で３族－ＴＭ元素を含むようにドープされ得る。幾つかの場合、組成物のバンドギャップは、０．６電子ボルト～０．９電子ボルトのレンジであり、１０μｓ未満の結晶化速度を有し得る。
幾つかの場合、３族－ＴＭドープのＧＳＴ内の３族－ＴＭ元素の原子パーセントの増加は、ＧＳＴ組成物のＳｂの対応する減少をもたらす。幾つかの例では、ＧＳＴ組成物のＳｂは、遷移金属ドープのＧＳＴ組成物内の遷移金属によって完全に置換され得、３族－ＴＭドープのＧＴ組成物（例えば、ＳｃＧＴ又はＹＧＴ）をもたらす。ＧＳＴのＳｂがＳｃ又はＹ等の３族－ＴＭ元素によって完全に置換される場合、３族－ＴＭドープのＧＴ組成物内のＧｅ又はＴｅの量は、それに応じて増加し得、例えば、該組成物は、０．１５ａｔ．％～２０ａｔ．％のレンジの量の３族－ＴＭ元素を含み得、Ｇｅ及びＴｅのａｔ．％は、３族－ＴＭドープのＧＴ組成物の８０ａｔ．％以上を共同で含み得る。
幾つかの例では、３族－ＴＭ元素の量は、遷移金属ドープのＧＳＴ組成物の５ａｔ．％未満である。幾つかの場合、ゲルマニウムの量は、組成物の１５ａｔ．％～２５ａｔ．％のレンジである。幾つかの場合、アンチモンの量は、組成物の１０ａｔ．％～４０ａｔ．％のレンジである。幾つかの場合、原子パーセントによるテルルの量は、原子パーセントによるゲルマニウムの量よりも多く、原子パーセントによるアンチモンの量よりも多く、原子パーセントによる該少なくとも１つの元素の量よりも多い（Ｔｅリッチな組成物と称され得る）。幾つかの場合、テルルの量は、組成物の４０ａｔ．％～６５ａｔ．％のレンジである。幾つかの場合、テルルの量は、組成物の４５ａｔ．％～５５ａｔ．％のレンジである。
幾つかの例では、ＧＳＴ組成物は、４ａｔ．％の３族－ＴＭ元素を含むようにドープされる。例えば、データポイント４２５は、４ａｔ．％の量のＹを用いてドープされた、約２２ａｔ．％の量のＧｅと、約３２ａｔ．％の量のＳｂと、約４６ａｔ．％の量のＴｅとを含むＧＳＴ組成物に対応し得、それは、約２２ａｔ．％の量のＧｅと、約２８ａｔ．％の量のＳｂと、約４６ａｔ．％の量のＴｅと、４ａｔ．％の量のＹとを含むＹ－ＧＳＴ組成物をもたらし得る。こうしたＹ－ＧＳＴ組成物は、０．６７ｅＶのバンドギャップと、１０μｓ未満のＳＥＴ速度とを有し得る。
図５は、本開示の様々な実施形態に従った遷移金属ドープのＧＳＴをサポートする例示的なメモリアレイを説明する。メモリアレイ５００は、電子メモリ装置と称され得、図１を参照しながら説明したメモリコントローラ１４０及びメモリセル１０５の例示であり得るメモリコントローラ１４０－ａ及びメモリセル１０５－ｂを含む。メモリアレイ５００は、リファレンスコンポーネント５２０及びラッチ５２５をも含み得る。メモリアレイ５００のコンポーネントは、相互に電子通信し得、図１を参照しながら説明した機能を実施し得る。幾つかの場合、リファレンスコンポーネント５２０、センスコンポーネント１２５－ａ、及びラッチ５２５は、メモリコントローラ１４０－ａのコンポーネントであり得る。
リファレンスコンポーネント５２０は、センスコンポーネント１２５－ａに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント５２０は、リファレンス信号を生み出すように構成された回路を含み得る。
メモリセル１０５－ｂは、１つ以上のメモリ素子を含み得る。メモリ素子の各々は、Ｇｅと、Ｓｂと、Ｔｅと、１つ以上の３族－ＴＭ元素との特定の組み合わせを含む組成物を含み得る。該組成物のバンドギャップは、０．６ｅＶ～０．９ｅＶの間であり得、該組成物のＳＥＴ速度は１０μｓ未満であり得る。
センスコンポーネント１２５－ａは、（ビット線１１５－ｂを通じた）メモリセル１０５－ｂからの信号をリファレンスコンポーネント５２０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、出力をラッチ５２５内にその後蓄積し得、それは、メモリアレイ５００が一部である電子デバイスの動作に従って使用され得る。
メモリコントローラ１４０－ａは、他のコンポーネントと組み合わせて、メモリアレイ５００全体に電圧を印加し得、メモリセル１０５－ｂにデータを書き込み得、メモリセル１０５－ｂからデータを読み出し得、図１で説明したようにメモリアレイ５００を一般的に動作し得る。メモリコントローラ１４０－ａは、バイアスコンポーネント５１０及びタイミングコンポーネント５１５を含み得る。メモリコントローラ１４０－ａは、図１を参照しながら説明したようなワード線１１０、ビット線１１５、及びセンスコンポーネント１２５の例示であり得るワード線１１０－ｂ、ビット線１１５－ｂ、及びセンスコンポーネント１２５－ａと電子通信し得る。
メモリコントローラ１４０－ａは、ワード線１１０－ｂ又はビット線１１５－ｂを、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント５１０は、本明細書で説明するようにメモリセル１０５－ｂを読み出す又は書き込むようにメモリセル１０５－ｂを動作するために電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０－ａは、図１を参照しながら説明したような行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１４０－ａが１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント５１０はまた、センスコンポーネント１２５－ａに対するリファレンス信号を生成するための電位をリファレンスコンポーネント５２０に提供し得る。また、バイアスコンポーネント５１０は、センスコンポーネント１２５－ａの動作のための電位を提供し得る。
幾つかの場合、メモリコントローラ１４０－ａは、その動作をタイミングコンポーネント５１５を使用して実施し得る。例えば、タイミングコンポーネント５１５は、本明細書で論じる、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加のタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント５１５は、バイアスコンポーネント５１０の動作を制御し得る。
幾つかの場合、メモリコントローラ１４０－ａは、（読み出し及び書き込み動作等の）メモリ動作のためにメモリセル１０５－ｂにアクセスするために使用され得る。例えば、メモリコントローラ１４０－ａは、１５ａｔ．％～３５ａｔ．％のレンジの量のゲルマニウムと、５０ａｔ．％以下の量のアンチモンと、４０ａｔ．％以上の量のテルルと、０．１５ａｔ．％～１０ａｔ．％のレンジの量の、イットリウム及びスカンジウムを含むグループから選択された少なくとも１つの元素とを含む組成物を有するメモリ素子を含むメモリセル１０５－ｂをメモリ動作のために選択し得、メモリ動作及び該組成物に基づいてメモリセル１０５－ｂに１つ以上の電圧をメモリ動作の間に印加し得る。
図６は、本開示の様々な実施形態に従った遷移金属ドープのＧＳＴをサポートする例示的なシステムを説明する。システム６００はデバイス６０５を含み、デバイス６０５は、様々なコンポーネントを接続し又は物理的にサポートするプリント回路基板であり得、又は該プリント回路基板を含み得る。デバイス６０５は、図１を参照しながら説明したメモリアレイ１００の一例であり得るメモリアレイ１００－ａを含む。メモリアレイ１００－ａは、図１及び図５を参照しながら説明したメモリコントローラ１４０及びメモリセル１０５の例示であり得るメモリコントローラ１４０－ｂ及びメモリセル１０５－ｃを含み得る。デバイス６０５はまた、プロセッサ６１０、ＢＩＯＳコンポーネント６１５、周辺コンポーネント６２０、及び入力／出力制御コンポーネント６２５を含み得る。デバイス６０５のコンポーネントは、バス６３０を通じて相互に電子通信し得る。
プロセッサ６１０は、メモリコントローラ１４０－ｂを通じてメモリアレイ１００－ａを動作するように構成され得る。幾つかの場合、プロセッサ６１０は、図１及び図５を参照しながら説明したメモリコントローラ１４０の機能を実施し得る。その他の場合、メモリコントローラ１４０－ｂは、プロセッサ６１０に統合され得る。プロセッサ６１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラミング可能な論理デバイス、別々のゲート又はトランジスタロジック、別々のハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ６１０は、本明細書で説明する様々な機能を実施し得る。プロセッサ６１０は、例えば、様々な機能又はタスクをデバイス６０５に実施させるための、メモリアレイ１００－ａ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。
ＢＩＯＳコンポーネント６１５は、ファームウェアとして動作するベーシック入力／出力システム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、それは、システム６００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント６１５は、プロセッサ６１０と様々な他のコンポーネント、例えば、周辺コンポーネント６２０、入力／出力制御コンポーネント６２５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント６１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント６２０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得、デバイス６０５に統合される。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
入力／出力制御コンポーネント６２５は、プロセッサ６１０と周辺コンポーネント６２０、入力デバイス６３５、又は出力デバイス６４０との間のデータ通信を管理し得る。入力／出力制御コンポーネント６２５はまた、デバイス６０５に統合されない周辺装置を管理し得る。幾つかの場合、入力／出力制御コンポーネント６２５は、外部の周辺装置への物理的接続又はポートを表し得る。
入力デバイス６３５は、デバイス６０５又はそのコンポーネントへの入力を提供する、デバイス６０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力デバイス６３５は、周辺コンポーネント６２０を介してデバイス６０５とインタフェースで接続する周辺装置であり得、又は入力／出力制御コンポーネント６２５により管理され得る。
出力デバイス６４０は、デバイス６０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス６０５の外にあるデバイス又は信号を表し得る。出力デバイス６４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力デバイス６４０は、周辺コンポーネント６２０を介してデバイス６０５とインタフェースで接続する周辺装置であり得、又は入力／出力制御コンポーネント６２５により管理され得る。
メモリコントローラ１４０－ｂ、デバイス６０５、及びメモリアレイ１００－ａのコンポーネントは、それらの機能を実行するように設計された回路で作られ得る。これは、本明細書で説明される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
図７は、本開示の様々な実施形態に従った遷移金属ドープのＧＳＴのための１つ以上の方法のフローチャートを説明する。方法７００は、３族－ＴＭドープのＧＳＴ組成物を含むメモリセルの抵抗をプログラミングする態様を説明し得る。
ブロック７０５において、方法は、図１～図５を参照しながら説明したように、１５ａｔ．％～３５ａｔ．％のレンジの量のＧｅと、５０ａｔ．％以下の量のＳｂと、４０ａｔ．％以上の量のＴｅと、０．１５ａｔ．％～１０ａｔ．％のレンジの量の、Ｙ及びＳｃを含むグループから選択された少なくとも１つの元素と含む組成物を有するメモリ素子を含むメモリセルをメモリ動作のために選択することを含み得る。幾つかの例では、ブロック７０５の動作は、図１、図５、及び図６を参照しながら説明したように、メモリコントローラによって実施又は促進され得る。
ブロック７１０において、方法は、図１～図５を参照しながら説明したように、メモリ動作及び該組成物に基づいて、メモリセルに１つ以上の電圧をメモリ動作の間に印加することを含み得る。幾つかの例では、ブロック７１０の動作は、図１、図５、及び図６を参照しながら説明したように、メモリコントローラによって実施又は促進され得る。
幾つかの例では、本明細書で説明されるような装置は、方法７００等の１つ以上の方法を実施し得る。装置は、１５原子パーセント（ａｔ．％）～３５ａｔ．％のレンジの量のＧｅと、５０ａｔ．％以下の量のＳｂと、４０ａｔ．％以上の量のＴｅと、０．１５ａｔ．％～１０ａｔ．％のレンジの量の、Ｙ及びＳｃを含むグループから選択された少なくとも１つの元素と含む組成物を有するメモリ素子を含むメモリセルをメモリ動作のために選択することと、メモリ動作及び該組成物に基づいて、メモリセルに１つ以上の電圧をメモリ動作の間に印加することとのための動作、機構、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
上で説明した方法は、可能的実装を説明すること、動作及びステップは、再配置又は、さもなければ変更され得ること、及びその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
幾つかの例では、装置又はデバイスは、汎用、又は専用ハードウェアを使用して、本明細書で説明する機能の態様を実施し得る。例えば、装置又はデバイスは、セレクタデバイスと、セレクタデバイスと結合されたメモリ素子とであって、１５ａｔ．％～３５ａｔ．％のレンジの量のＧｅと、５０ａｔ．％以下の量のＳｂと、４０ａｔ．％以上の量のＴｅと、０．１５ａｔ．％～１０ａｔ．％のレンジの量の、Ｙ及びＳｃを含むグループから選択された少なくとも１つの元素と含む組成物を有する該メモリ素子とを含み得る。
装置又はデバイスの幾つかの例では、該グループから選択された少なくとも１つの元素はイットリウムである。装置又はデバイスの幾つかの例では、イットリウムの量は、１ａｔ．％～５ａｔ．％のレンジである。
装置又はデバイスの幾つかの例では、メモリ素子の高さは、２０ナノメートル～４０ナノメートルのレンジであり、メモリ素子の幅は、５ナノメートル～５０ナノメートルのレンジである。
装置又はデバイスの幾つかの例では、メモリ素子のバンドギャップは、０．６電子ボルト～０．９電子ボルトのレンジであり、メモリ素子の結晶化速度は、１０マイクロ秒未満である。
装置又はデバイスの幾つかの例では、セレクタデバイスは、ＭＯＳＦＥＴ、ＢＪＴ、ダイオード、又はＯＴＳの内の何れか１つを含む。
別の例では、装置又はデバイスは、第１のアクセス線と、第２のアクセス線と、ゲルマニウム、アンチモン、テルル、並びにイットリウム及びスカンジウムの内の少なくとも１つを含む組成物を含むカルコゲナイド材料を含む第１のメモリセルとを含み得、第１のアクセス線は、第１のメモリセルを介して第２のアクセス線と結合される。
装置又はデバイスの幾つかの例では、カルコゲナイド材料を含む組成物は、１５ａｔ．％～３５ａｔ．％のレンジの量のＧｅと、５０ａｔ．％以下の量のＳｂと、４０ａｔ．％以上の量のＴｅと、０．１５ａｔ．％～１０ａｔ．％のレンジの量の、Ｙ及びＳｃを含むグループから選択された少なくとも１つの元素と含む。
装置又はデバイスの幾つかの例では、該グループから選択された少なくとも１つの元素はイットリウムである。装置又はデバイスの幾つかの例では、イットリウムの量は、０．５ａｔ．％～５ａｔ．％のレンジである。
幾つかの例では、装置又はデバイスは、第１のメモリセルと結合された第２のメモリセルを含み、第２のメモリセルの中央と第１のメモリセルの中央との間の距離は、１０ナノメートル～４５ナノメートルのレンジである。
装置又はデバイスの幾つかの例では、第１のアクセス線及び第２のアクセス線は、３次元クロスポイント構成で配列され、装置又はデバイスは、第３のアクセス線を含み、第１のアクセス線及び第３のアクセス線は、３次元クロスポイント構成で配列され、第２のメモリセルと結合される。
装置又はデバイスの幾つかの例では、第１のメモリセルは、セレクタデバイスと、カルコゲナイド材料を含むメモリ素子であって、メモリ素子の高さは、２０ナノメートル～４０ナノメートルのレンジであり、メモリ素子の幅は、５ナノメートル～５０ナノメートルのレンジである、該メモリ素子とを含む。
幾つかの例では、装置又はデバイスは、セレクタデバイスと、セレクタデバイスと結合され、セレクタデバイスによりメモリセルから電気的に絶縁される第３のアクセス線とを含む。
本明細書の説明は、例示であり、請求項に記載の範囲、適用可能性、又は例を限定しない。開示の範囲から逸脱することなく、論じられる要素の機能及び配列に変更がなされ得る。様々な例は、適宜、様々な手順又はコンポーネントを省略、代替、又は追加し得る。また、幾つかの例に関して説明された機構は、他の例に結合され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるとき、用語“例”、“例示的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される実施例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中に第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。
用語“電子通信”及び“結合”は、コンポーネント間の電子流動をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は仲介コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信し、又は結合され得る。
用語“絶縁”又は“電気的に絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。
本明細書で使用される“レイヤ”は、幾何学的構造の層又はシートを指す。各レイヤは、３つの寸法（例えば、高さ、幅、及び深さ）を有し得、表面の幾らか又は全てを覆い得る。例えば、レイヤは、２つの寸法が３つ目よりも大きい３次元構造体であり得る。レイヤは、異なる素子、コンポーネント、及び／又は材料を含み得る。幾つかの場合、１つのレイヤは、２つ以上のサブレイヤを含み得る。添付の図の内の幾つかでは、説明の目的のために３次元レイヤの２つの寸法が描写されている。しかしながら、該レイヤが本質的に３次元であることは当業者であれば分かるであろう。
本明細書で使用されるとき、用語“実質的に”は、修飾される特徴（例えば、該用語により実質的に修正される動詞又は形容詞）が絶対的である必要はないが、該特徴の利点を実現するのに十分近いことを意味する。
本明細書で使用されるとき、用語“電極”は、電気伝導体を指し得、幾つかの場合、メモリセル又はメモリアレイのその他のコンポーネントへの電気コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電レイヤ等を含み得る。
用語“フォトリソグラフィ”は、本明細書で使用されるとき、フォトレジスト材料を使用してパターニングすることと、こうした材料を電磁放射線を使用して露出することとのプロセスを指し得る。例えば、フォトレジスト材料は、例えば、ベース材料上のフォトレジストをスピンコーティングすることによって、ベース材料上に形成され得る。フォトレジストを放射線に露出することによってフォトレジスト内にパターンが形成され得る。該パターンは、例えば、放射線がフォトレジストを露出する場所を空間的に描くフォトマスクによって画定され得る。露出されたフォトレジスト地域は、例えば、化学的処置によってその後除去され得、所望のパターンを残す。幾つかの場合、露出された領域が残され、露出されない領域が除去され得る。
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用してドープすることを通じて制御され得る。ドープすることは、イオン注入により、又は任意のその他のドープ手段により、基板の初期の形成又は成長の間に実施され得る。
カルコゲナイド材料は、Ｓ、Ｓｅ、及びＴｅの元素の内の少なくとも１つを含む材料又は合金であり得る。本明細書で論じられる相変化材料は、カルコゲナイド材料であり得る。カルコゲナイド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含み得る。例示的なカルコゲナイド材料及び合金は、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、又はＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含み得るが、それらに限定されない。
本明細書で使用されるとき、ハイフンで結んだ化学組成の表記法は、特定の化合物又は合金内に含まれる元素を指し示し、指し示された元素を伴う全ての化学量論を表すことを意図する。例えば、Ｇｅ－Ｔｅは、ｘ及びｙが任意の正の整数であり得るＧｅｘＴｅｙを含み得る。可変抵抗材料のその他の例は、２つ以上の金属、例えば、遷移金属、アルカリ土類金属、及び／又は希土類金属を含む二元金属酸化物材料又は混合原子価酸化物を含み得る。実施形態は、メモリセルのメモリ素子と関連付けられる特定の１つ以上の可変抵抗材料に限定されない。例えば、可変抵抗材料の他の例は、メモリ素子を形成するために使用され得、とりわけ、カルコゲナイド材料、超巨大磁気抵抗材料、又はポリマーベースの材料を含み得る。
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
添付の図面に関連して本明細書に記載される説明は、例を説明し、実装され得る又は請求項の範囲内にある例のみを表さない。用語“例”及び“例示的”は、この説明で使用される場合、“一例、実例、又は説明として役立つこと”を意味し、“好適”又は“その他の例よりも有利”を意味しない。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される実施例の内容を不明確にすることを避けるために、周知の構造及び装置はブロック図の形式で示される。
情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
本明細書の開示と関連して説明される様々な説明ブロック及びコンポーネントは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、別々のゲート若しくはトランジスタロジック、別々のハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成として実装され得る。
本明細書に説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。請求項を含む本明細書で使用されるとき、用語“及び／又は”は、２つ以上の項目のリスト内に使用される場合、列挙された項目の何れか１つがそれ自体に用いられ得ること、又は列挙された項目の内の２つ以上の何れかの組み合わせが用いられ得ることを意味する。例えば、構成要素Ａ、Ｂ、及び／又Ｃを含むものとして構成物が説明される場合、該構成物は、Ａ単体、Ｂ単体、Ｃ単体、Ａ及びＢの組み合わせ、Ａ及びＣの組み合わせ、Ｂ及びＣの組み合わせ、又はＡ、Ｂ、及びＣの組み合わせを包含し得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、“Ａ、Ｂ、又はＣの内の少なくとも１つ”のリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含むコンピュータストレージ媒体及び通信媒体の両方を含む。ストレージ媒体は、汎用又は専用のコンピュータによりアクセス可能な任意の利用可能な媒体であり得る。例として、非限定的に、コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＣＤ－ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用し得、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスし得る任意のその他の媒体を含み得る。
また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送られる場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、ディスク（disc）がレーザでデータを光学的に再生する一方で、ディスク（disk）はデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲に含まれる。
開示の前述の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致する。

Claims (24)

  1. 組成物の１５原子パーセント（ａｔ．％）～３５ａｔ．％のレンジの量のゲルマニウムと、
    前記組成物の３０ａｔ．％より大きく４０ａｔ．％以下のレンジの量のアンチモンと、
    前記組成物の４０ａｔ．％以上の量のテルルと、
    前記組成物の０．１５ａｔ．％～１０ａｔ．％のレンジの量の、イットリウム及びスカンジウムからなるグループから選択された少なくとも１つの元素とを含む物質の組成物であって、
    前記少なくとも１つの元素の量は、前記組成物において前記アンチモンの量に対して逆相関しており、前記アンチモンの量が前記ゲルマニウムの量とは異なっている、組成物。
  2. 前記グループから選択された前記少なくとも１つの元素はイットリウムである、請求項１に記載の組成物。
  3. イットリウムの前記量は、前記組成物の５ａｔ．％未満である、請求項２に記載の組成物。
  4. 原子パーセントによるテルルの前記量は、原子パーセントによるゲルマニウムの前記量よりも多く、原子パーセントによるアンチモンの前記量よりも多く、原子パーセントによる前記少なくとも１つの元素の量よりも多い、請求項１に記載の組成物。
  5. イットリウム及びスカンジウムからなる前記グループから選択された前記少なくとも１つの元素の前記量は、前記組成物の５ａｔ．％未満である、請求項１に記載の組成物。
  6. ゲルマニウムの前記量は、前記組成物の１５ａｔ．％～２５ａｔ．％のレンジである、請求項１に記載の組成物。
  7. アンチモンの前記量は、前記組成物の３０ａｔ．％より大きく３５ａｔ．％以下のレンジである、請求項１に記載の組成物。
  8. テルルの前記量は、前記組成物の４０ａｔ．％～６５ａｔ．％のレンジである、請求項１に記載の組成物。
  9. テルルの前記量は、前記組成物の４５ａｔ．％～５５ａｔ．％のレンジである、請求項１に記載の組成物。
  10. 前記組成物のバンドギャップは、０．６電子ボルト～０．９電子ボルトのレンジである、請求項１に記載の組成物。
  11. 前記組成物の結晶化速度は、１０マイクロ秒未満である、請求項１０に記載の組成物。
  12. セレクタデバイスと、
    前記セレクタデバイスと結合されたメモリ素子であって、
    組成物の１５ａｔ．％～３５ａｔ．％のレンジの量のゲルマニウムと、
    前記組成物の３０ａｔ．％より大きく４０ａｔ．％以下のレンジの量のアンチモンと、
    前記組成物の４０ａｔ．％以上の量のテルルと、
    前記組成物の０．１５ａｔ．％～１０ａｔ．％のレンジの量の、イットリウム及びスカンジウムからなるグループから選択された少なくとも１つの元素と
    を含む前記組成物であって、前記少なくとも１つの元素の量は、前記組成物において前記アンチモンの量に対して逆相関しており、前記アンチモンの量が前記ゲルマニウムの量とは異なっている、組成物を有する前記メモリ素子とを含む、装置。
  13. 前記グループから選択された前記少なくとも１つの元素はイットリウムである、請求項１２に記載の装置。
  14. イットリウムの前記量は、前記組成物の１ａｔ．％～５ａｔ．％のレンジである、請求項１３に記載の装置。
  15. 前記メモリ素子の高さは、２０ナノメートル～４０ナノメートルのレンジであり、前記メモリ素子の幅は、５ナノメートル～５０ナノメートルのレンジである、請求項１２に記載の装置。
  16. 前記メモリ素子のバンドギャップは、０．６電子ボルト～０．９電子ボルトのレンジであり、前記メモリ素子の結晶化速度は、１０マイクロ秒未満である、請求項１５に記載の装置。
  17. 前記セレクタデバイスは、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード、又はオボニックスレッショルドスイッチの内の何れか１つを含む、請求項１２に記載の装置。
  18. 第１のアクセス線と、
    第２のアクセス線と、
    ゲルマニウム、アンチモン、テルル、並びにイットリウム及びスカンジウムの内の少なくとも１つの組成物を含むカルコゲナイド材料を含む第１のメモリセルであって、前記第１のアクセス線が前記第１のメモリセルを介して前記第２のアクセス線と結合される、前記第１のメモリセルと
    を含む装置であって、
    前記カルコゲナイド材料の前記組成物は、
    前記組成物の１５ａｔ．％～３５ａｔ．％のレンジの量のゲルマニウムと、
    前記組成物の３０ａｔ．％より大きく４０ａｔ．％以下のレンジの量のアンチモンと、
    前記組成物の４０ａｔ．％以上の量のテルルと、
    前記組成物の０．１５ａｔ．％～１０ａｔ．％のレンジの量の、イットリウム及びスカンジウムからなるグループから選択された少なくとも１つの元素と
    を含み、前記少なくとも１つの元素の量は、前記組成物において前記アンチモンの量に対して逆相関しており、前記アンチモンの量が前記ゲルマニウムの量とは異なっている、装置。
  19. 前記グループから選択された前記少なくとも１つの元素はイットリウムである、請求項１８に記載の装置。
  20. イットリウムの前記量は、前記組成物の０．５ａｔ．％～５ａｔ．％のレンジである、請求項１９に記載の装置。
  21. 前記第１のメモリセルと結合された第２のメモリセルであって、前記第２のメモリセルの中央と前記第１のメモリセルの中央との間の距離は、１０ナノメートル～４５ナノメートルのレンジである、前記第２のメモリセル
    を更に含む、請求項１８に記載の装置。
  22. 前記第１のアクセス線及び前記第２のアクセス線は、３次元クロスポイント構成で配列され、前記装置は、
    第３のアクセス線であって、前記第１のアクセス線及び前記第３のアクセス線は、前記３次元クロスポイント構成で配列され、前記第２のメモリセルと結合される、前記第３のアクセス線を更に含む、請求項２１に記載の装置。
  23. 前記第１のメモリセルは、
    セレクタデバイスと、
    前記カルコゲナイド材料を含むメモリ素子であって、前記メモリ素子の高さは、２０ナノメートル～４０ナノメートルのレンジであり、前記メモリ素子の幅は、５ナノメートル～５０ナノメートルのレンジである、前記メモリ素子と
    を含む、請求項１８に記載の装置。
  24. セレクタデバイスと、
    前記セレクタデバイスと結合され、前記セレクタデバイスにより前記第１のメモリセルから電気的に絶縁される第３のアクセス線と
    を更に含む、請求項１８に記載の装置。
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