CN114792688A - 电子系统、与宽带隙半导体器件集成的可编程电阻存储器及其操作方法 - Google Patents

电子系统、与宽带隙半导体器件集成的可编程电阻存储器及其操作方法 Download PDF

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Abstract

可编程电阻存储器可以与宽带隙半导体、硅或绝缘体基体上的宽带隙半导体器件集成。宽带隙半导体可以是IV族、IV‑IV族、III‑V族或II‑VI族化合物半导体，例如碳化硅或氮化镓。可编程电阻存储器可以是PCRAM、RRAM、MRAM或OTP。OTP组件可以是金属、硅、多晶硅、硅化多晶硅或隔热宽带隙半导体。可编程电阻存储器中的选择器可以是由宽带隙半导体制成的MOS或二极管。

Description

电子系统、与宽带隙半导体器件集成的可编程电阻存储器及 其操作方法
本申请要求于2021年1月26日提交，名为“PROGRAMMABLE RESISTANCE MEMORY ONWIDE-BANDGAP SEMICONDUCTOR TECHNOLOGIES的美国专利，临时申请编号为63/141,479的优先权，其通过引用并入本文。
本申请要求于2021年3月1日提交，名为“PROGRAMMABLE RESISTANCE MEMORY ONWIDE-BANDGAP SEMICONDUCTOR TECHNOLOGIES的美国专利，临时申请编号为63/155,269的优先权，其通过引用并入本文。
技术领域
本申请涉及一种电子系统、与宽带隙半导体器件集成的可编程电阻存储器及其操作方法。
背景技术
可编程电阻组件通常是指组件的电阻状态可在编程后改变。电阻状态可以由电阻值来决定。例如，电阻性组件可以是单次性可编程(One-Time Programmable,OTP)组件(如电性熔丝)，而编程方法可以施用高电压，来产生高电流通过OTP组件。当高电流藉由将编程选择器导通而流过OTP组件，OTP组件将被烧成高或低电阻状态(取决于是熔丝或反熔丝)而加以编程。
电性熔丝是一种常见的OTP，而这种可编程电阻组件，可以是多晶硅、硅化多晶硅、硅化物、热隔离的主动区、金属、金属合金或它们的组合。金属可以是铝、铜或其它过渡金属。其中最常用的电性熔丝是硅化的多晶硅,用互补式金氧半导体晶体管(CMOS)的栅极制成，用来作为内连接(interconnect)。电性熔丝也可以是一个或多个接点(contact)或层间接点(via)，而不是小片段的内连接。高电流可把接点或层间接点烧成高电阻状态。电性熔丝可以是反熔丝，其中高电压使电阻降低，而不是提高电阻。反熔丝可由一个或多个接点或层间接点组成，并含有绝缘体于其间。反熔丝也可由CMOS栅极耦合于CMOS本体，其含有栅极氧化层当做为绝缘体。
一种传统的可编程电阻式记忆存储单元如图1(a)所示。存储单元10包含电阻组件11和N型金氧半导体晶体管(NMOS)编程选择器12。电阻组件11一端耦合到NMOS的漏极，另一端耦合到正电压V+。NMOS 12的栅极耦合到选择信号SEL，源极耦合到负电压V-。当高电压加在V+而低电压加在V-时，电阻组件10则可被编程，经由提高编程选择信号SEL来打开NMOS12。一种最常见的电阻组件是硅化多晶硅，乃是在同时制作MOS栅极时用的同样材料。NMOS编程选择器12的面积需要足够大，以使所需的编程电流可持续几微秒。硅化多晶硅的编程电流通常是从几毫安(对宽度约40纳米的熔丝)至20毫安(对宽度约0.6微米熔丝)。因此使用硅化多晶硅的电性熔丝存储单元往往需有大的面积。电阻单元10可以组织为二维阵列，其中行中的所有Sel和V-分别耦合为字线(WLs)和地线，并且列中的所有V+耦合为位线(BLs)。
如图1(b)所示，另一种OTP的可编程电阻组件20。OTP单元20具有OTP组件21和二极管22。OTP组件21被耦合在二极管22的阳极和高压V+之间。二极管22的阴极被耦合到低电压V-。施加适当的电压在V+和V-之间持续一段适当的时间，根据电压和持续时间，OTP组件21可以被编程为高或低电阻状态。
图2(a)和2(b)分别所示一些从内连接(Interconnect)制作成的电性熔丝组件80和84的实施例。内连接扮演一种特定类型的电阻组件。电阻组件有三个部分：阳极，阴极，和本体。阳极和阴极提供电阻组件的连接到其它部分的电路，使电流可以从阳极流动通过本体到阴极。本体的宽度决定了电流密度，进而决定编程电流的电迁移临界值。图2(a)显示了一种传统的电性熔丝组件80，包含阳极81，阴极82，和本体83。这实施例有一大型而对称的阳极和阴极。图2(b)显示了另一种传统的电性熔丝组件84，包含阳极85，阴极86，和本体87。本实施例具有增强电迁移效应的形状。图2(a)和2(b)里的熔丝组件80和84是相对比较大的结构，这使得它们不适合一些应用。
可编程电阻存储器可应用于宽带隙半导体。本发明公开了一些对用于宽带隙半导体的OTP的特殊考虑。
发明内容
可编程电阻存储器可以被制造于宽带隙半导体自身的天然晶体结构、硅或绝缘体基体上。宽带隙半导体可以是IV族半导体钻石、IV族化合物如碳化硅(SiC)或III-V族半导体化合物如氮化镓(GaN)。可编程电阻存储器也可以用其他II-IV半导体化合物制造，其带隙与硅的带隙相似，例如硒化锡(SnGe)。宽带隙半导体与IV族硅半导体不同，带隙约为3倍，击穿电压约为10倍，迁移率约为2倍，可在高电压、高温和高频下工作，用于电源应用。由宽带隙半导体制成的器件可以是肖特基势垒二极管(Schottky-Barrier Diode,SBD)、P-I-N二极管、MOSFET、MESFET、IGBT或双极型，类似于硅器件。
本发明可以以多种方式实现，包括作为方法、系统、设备或装置(包括图形用户界面和计算机可读介质)。以下将讨论本发明的几个实施例。
作为在同一芯片上集成至少一个宽带隙半导体器件的可编程电阻存储器，一个实施例可以例如包括至少多个可编程电阻单元，并且至少一个单元至少包括:一端耦合到第一电源电压线的可编程电阻组件(Programmable Resistive Element,PRE)；选择器具有至少一个主动区，被栅极分成至少第一主动区和第二主动区，其中第一主动区具有第一类型的掺杂剂或本质上没有额外的掺杂剂，并且第二主动区具有第一或第二类型的掺杂剂；第一主动区提供选择器的第一端，第二主动区提供选择器的第二端，第一主动区和第二主动区均由半导体或绝缘体基体上的半导体材料构建，第一主动区耦合到PRE，第二主动区耦合到第二电源电压线；在半导体材料层上制造的栅极，中间夹有电介质，栅极耦合到第三电源电压线；通过向第一、第二和/或第三电源电压线施加电压从而改变其逻辑状态，PRE可以被配置为可编程的。半导体材料可以是宽带隙半导体。
作为电子系统，一个实施例可以例如包括至少由宽带隙半导体制造的电路块，以及可操作地连接到处理器的可编程电阻存储器，可编程电阻存储器包括多个可编程电阻单元。单元中的至少一个可以至少包括：可编程电阻组件(PRE)，其一端耦合到第一电源电压线；选择器具有至少一个主动区，被栅极分成至少第一主动区和第二主动区，其中第一主动区具有第一类型的掺杂剂并或本质上没有额外的掺杂剂，且第二主动区具有第一或第二类型的掺杂剂；第一主动区提供选择器的第一端，第二主动区提供选择器的第二端，第一主动区和第二主动区均由半导体或绝缘体基体上的半导体材料构建；第一主动区耦合到PRE，第二主动区耦合到第二条电源电压线；以及在半导体材料层上制造的栅极，其间夹有电介质，栅极耦合到第三电源电压线。通过向第一、第二和/或第三电源电压线施加电压从而改变其逻辑状态，PRE可以被配置为可编程的。
作为一种集成宽带隙半导体的可编程电阻存储器的操作方法，该方法的一个实施例可以至少包括：提供多个可编程电阻单元，其中至少一个可编程电阻单元至少包括(i)具有耦合到第一电源电压线的一端的可编程电阻组件；和(ii)具有至少一个主动区，被栅极分成至少一个第一主动区和第二主动区的选择器，其中第一主动区具有第一类型的掺杂剂或本质上没有额外的掺杂剂，而第二区具有第一或第二类型的掺杂剂，第一和第二主动区均由半导体或绝缘体基体上的半导体材料，第一主动区耦合到OTP组件，第二主动区耦合到第二电源电压线；(iii)在半导体材料上制造的栅极，中间夹有电介质，栅极耦合到第三电源电压线；通过向第一、第二和/或第三电压线施加电压，将逻辑状态编程到至少一个可编程电阻单元中。半导体材料可以是宽带隙半导体。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1(a)显示一传统的可编程电阻记忆存储单元。
图1(b)显示另一个OTP单元使用二极管作为程序选择器的电路图。
图2(a)和2(b)分别显示从内连接(interconnect)制作的电性熔丝组件的实施例示意图。
图3显示一方块图，根据一个实施例中使用选择器的记忆存储单元。
图4(a)显示一接面二极管的横截面，根据一个实施例中具有浅沟槽(ShallowTrench Isolation,STI)隔离的程序选择器。
图4(b)显示一接面二极管的横截面，根据一个实施例中具有假CMOS栅极隔离的程序选择器。
图4(c)显示一接面二极管的横截面，根据一个实施例中具有SBL(Silicide blocklayer)隔离的程序选择器。
图4(d)显示一接面二极管的横截面，根据一个实施例中具有绝缘基体上的假CMOS栅极隔离的程序选择器。
图5(a)显示了于一电路中由宽带隙半导体(例如SiC或GaN)构建的肖特基势垒二极管(SBD)的横截面，该电路与可编程电阻存储器集成。
图5(b)显示了在与可编程电阻存储器集成的电路中由宽带隙半导体(例如SiC或GaN)构建的P-i-N二极管的横截面。
图5(c)显示在与可编程电阻存储器集成的电路中由宽带隙半导体(例如SiC或GaN)构建的DMOS(双扩散金属氧化物半导体)的横截面。
图5(d)显示在与可编程电阻存储器集成的电路中由宽带隙半导体(例如SiC或GaN)构建的MESFET(金属半导体场效应晶体管)的横截面。
图6(a)显示一方块图，根据一个实施例中具有与用于低电压读取的选择器并联的读取选择器的可编程电阻单元。
图6(b)显示一方块图，根据一实施例中具有与二极管选择器并联的用于低电压读取的读取选择器的可编程电阻单元。
图7(a)显示一电性熔丝组件的一实施例示意图。
图7(b)显示根据另一实施例示意图，一电性熔丝组件使用靠近阳极的导热但电绝缘的区域作为散热器的电熔断器组件。
图7(c)显示根据另一实施例示意图，一电性熔丝组件使用较薄的氧化物作为散热器在主体下方和阳极附近。
图7(d)显示根据另一实施例示意图，一电性熔丝组件使用靠近阳极的薄氧化物区域作为散热器。
图7(e)显示根据另一实施例示意图，一电性熔丝组件在熔丝主体弯曲和/或在下方使用另一个互连以帮助编程。
图7(f)显示根据另一实施例示意图，一电性熔丝组件使用扩展阳极作为散热器。
图7(g)显示根据另一实施例示意图，一电性熔丝组件使用高电阻区域作为热发生器。
图8(a)显示可编程电阻单元的顶视图，该单元耦合到在P+/N+主动区之间具有假CMOS栅极的二极管。
图8(b)显示一金属熔丝耦合到一接面二极管的顶视图，此接面二极管有4个存储单元共享一边一个的N井接点。
图8(c)显示一层间接点熔丝(via fuse)耦合到一接面二极管的顶视图，此接面二极管有4个存储单元共享一边一个的N井接点。
图8(d)显示一层间接点熔丝二维阵列的顶视图，这些层间接点熔丝使用P+/N井二极管。
图9(a)显示了可编程电阻存储器的一部分，由n行x(m+1)列单二极管作为程序选择器单元和n个字线驱动器构成。
图9(b)显示了低功耗可编程电阻式存储器阵列一部分的方块图。
图10(a)在流程图中描述了一种对可编程电阻式存储器进行编程的方法。
图10(b)在流程图中描绘了一种读取可编程电阻存储器的方法。
图11显示电子系统。
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
本文公开的实施例中，使用P+/N井接面二极管作为宽带隙半导体中的可编程电阻器件的程序选择器。此二极管可以包括在N井里的P+和N+主动区(Active regions)。由于P+和N+主动区和N井都是以现成的宽带隙CMOS逻辑制程，这些组件可用有效率及符合成本效益的方法做成。对于宽带隙半导体，隔离的主动区可用于构建二极管作为程序选择器或可编程电阻组件。这可编程电阻式组件可以包括在电子系统里。
可编程电阻存储器可以被制造于形成在半导体或绝缘体基体上的宽带隙半导体。宽带隙半导体可以是IV-IV族，例如碳化硅(SiC)，或III-V族化合物，例如氮化镓(GaN)。基体可以是硅、宽带隙半导体或绝缘体，例如蓝宝石。可编程电阻存储器可以是PCRAM、RRAM、MRAM或OTP。OTP组件可以是金属、多晶硅、硅化多晶硅、或热隔离硅或宽带隙半导体。可编程电阻存储器中的选择器可以是用硅或宽带隙半导体制造的MOS或二极管。
在一个或多个实施例中，二极管可以用宽带隙半导体CMOS逻辑工艺制造并且可以用作一次性可编程(OTP)器件的程序选择器。OTP器件可包括电性熔丝，此电性熔丝是可编程组件。电性熔丝的例子包括互连熔丝、接点/层间接点熔丝、接点/层间接点反熔丝、栅极氧化物击穿反熔丝等。在可编程电阻器件(Programmable Resistive Device,PRD)中可内置至少一个散热器、热发生器或扩展区域以辅助编程。散热器可包括至少一个内置于或靠近PRD组件的导体以快速散热。互连、导电跳线、单个或多个接点或层间接点可用作热发生器。扩展区域是PRD组件中电流减少或没有流过的区域。如果使用金属熔丝作为电性熔丝，则可以在编程路径中构建至少一个接点和/或多个层间接点(可能使用一个或多个跳线)以产生更多焦耳热以协助编程。
以下参考附图讨论本发明的实施例。然而，本领域技术人员将容易地理解，这里关于这些图给出的详细描述是为了说明目的，因为本发明超出了这些有限的实施例。
图3所示为依据一实施例的使用接面二极管的存储单元30的方块图。特别是，存储单元30包括电阻组件30a和选择器30b。电阻组件30a可被耦合选择器30b的一端与高电压V+之间。选择器30b的另一端可耦接低电压V-。在其他实施例中，选择器30b可以具有第三端子以打开选择器。在一种实施方式中，存储单元30可以是具有作为电性熔丝操作的电阻组件30a的熔丝单元。选择器30b可以用作编程或读取选择器。选择器可以构建为MOS、二极管、双极型，或在标准CMOS工艺中使用P型基体或在宽带隙半导体中的隔离主动区上由P+/N井组合而成。如果选择器是二极管，则作为二极管阳极和阴极的P+和N+主动区可以是CMOS器件的源极或漏极。N井是用于容纳PMOS器件的CMOS井。或者，二极管可以使用N型基体在三井或CMOS制程中由N+/P井构建。电阻组件30a和选择器30b在电源电压V+和V-之间的耦合可以互换。通过在V+和V-之间施加适当的电压持续适当的持续时间，电阻组件30a可以被编程为高或低电阻状态，这取决于电压和持续时间，从而对存储单元30进行编程以存储数据值(例如,数据位)。二极管的P+和N+主动区可以通过使用假CMOS栅极、浅沟槽隔离(STI)或局部氧化(LOCOS)或硅化物阻挡层(SBL)来隔离。
电性熔丝的存储单元可以作为说明关键实现概念的范例。图4(a)显示二极管32的横截面，在可编程电阻组件里使用浅沟槽隔离(STI)的P+/N井二极管做为编程选择器。分别构成二极管32的P和N终端的P+主动区33和N+主动区37就是在宽带隙半导体的CMOS逻辑制程里的PMOS和NMOS的源极或漏极。N+主动区37被耦合到N井34，此N井在标准CMOS逻辑制程里嵌入PMOS。P型基体35为P型硅基体。浅沟槽隔离(STI)36隔离不同组件的主动区。电阻组件(没有显示在图4(a))，如电性熔丝，可以一端耦合到P+主动区33而另一端耦合到高电压电源V+。为了编程这种可编程电阻式组件，高电压加在V+，低电压或地电位施加到N+主动区37。因此，高电流过熔丝组件和二极管32来编程电阻组件。
图4(b)显示了另一接面二极管32’实施例的一截面图，其当做编程选择器并以假CMOS栅极隔离。浅沟槽隔离(STI)36’提供其它主动区的隔离。主动区31’以浅沟槽隔离(STI)36’来加以定义。这里的N+和P+主动区37’和33’进一步分别由假CMOS栅极39’、P+植入层38’和N+植入层(P+植入层38’的互补)混合来加以定义，构成二极管32’的N和P端。假CMOS栅极39’是在标准CMOS工艺中制造的CMOS栅极。假栅极39’的宽度可以接近CMOS栅极的最小图形宽度，也可以小于最小图形宽度的两倍。假MOS栅极也可以使用较厚的栅极氧化物来创建。该二极管32’被制作成类似PMOS的组件，且包含了37’、39’、33’及34’作为源极、栅极、漏极和N井，除了源极37’上覆盖有N+植入层，而非真正的PMOS所覆盖的P+植入层38’。假MOS栅极39’，优选地以固定电压偏置或耦合到N+主动区37’，在制造期间仅用于P+主动区33’和N+主动区37’之间的隔离。N+主动区37’耦合到N井34’，N井34’在宽带隙半导体的标准CMOS逻辑工艺中容纳PMOS。P型基体35为P型硅基体。电阻组件(图4(b)中未示出)，例如电性熔丝，可以在一端耦合到P+区域33’，在另一端耦合到高压电源V+。为了对该可编程电阻器件进行编程，向V+施加高电压，向N+主动区37’施加低电压或接地。结果，高电流流过熔丝组件和二极管32’以相应地对电阻器件进行编程。本实施例适合用于小尺寸和低电阻的隔离。
图4(c)所示另一实施例的横截面，其中接面二极管32”以硅化物阻挡层(SBL)隔离并作为编程选择器。图4(c)类似图4(b)，然而在图4(b)里的假CMOS栅极39’被图4(c)里的硅化物阻挡层(SBL)39“所取代，以阻止硅化物生长在主动区31”的顶部。如果没有假MOS栅极或硅化物阻挡层(SBL)，N+和P+主动区将由主动区域31”表面的硅化物而被短路。
图4(d)所示另一实施例的横截面，其中接面二极管32”被当编程选择器，并采用绝缘硅基体(SOI)的技术。在SOI技术中，基体35”是如二氧化硅或类似材料的绝缘体，此绝缘体包含薄层硅生长在顶部。所有NMOS和PMOS都在硅井里，由二氧化硅或类似的材料隔离彼此和基体35”。一整件(one-piece)主动区31”经由假CMOS栅极39”、P+植入层38”和N+植入层(P+植入层38”的互补)的混合分为N+主动区37”、P+主动区33”和本体34”。因此N+主动区37”和P+主动区33”分别构成接面二极管32”的N端和P端。N+主动区37”及P+主动区33”可以分别和标准CMOS逻辑制程里NMOS和PMOS的源极或漏极相同。同样，假CMOS栅极39“可以和标准CMOS制程建构的CMOS栅极相同。假MOS栅极39”可以偏压在一固定的电压，其目的为在制作过程中当作P+主动区33”和N+主动区37”之间的隔离。假MOS栅极39"的宽度可以变化，但在一个实施例中，可以接近CMOS栅极的最小栅极宽度，也可以小于最小宽度的两倍。假MOS栅极也可以使用较厚的栅极氧化物来创建以承受更高的电压。N+主动区37”被耦合到低电压V-。电阻组件(图4(d)中没有显示)，如电性熔丝，可以一端被耦合到P+主动区33”而另一端被耦合到高电压电源V+。为了编程这种电性熔丝存储单元，高和低电压分别施加在V+和V-，导通大电流流过熔丝组件与接面二极管32”来编程电阻组件。CMOS隔离技术的其它实施例，如假CMOS栅极，或硅化物阻挡层(SBL)在一至四边或任何一边，可以很容易应用到相应的CMOS SOI技术。
图4(a)-4(d)显示用隔离和熔丝组件的不同实施例构造的P+/N井二极管的顶视图。如果没有隔离，P+和N+主动区将被顶部生长的硅化物短路在一起。隔离可以由STI、假CMOS栅极、SBL或其一些组合提供，从一到四(1-4)个或任何侧面或单元之间。充当二极管P和N端子的P+和N+主动区是CMOS器件的源极或漏极。P+和N+主动区都位于N井中，该N井可以是相同的N井，用于在宽带隙半导体的标准CMOS工艺中容纳PMOS。
可编程电阻存储器可与宽带隙半导体器件集成。宽带隙半导体的带隙比硅大得多。
例如，碳化硅(SiC)的带隙为3.2eV，而硅只有1.12ev。半导体的击穿电压约为带隙的平方，因此宽带隙半导体的击穿电压约为10倍。此外，与硅相比，宽带隙半导体可以具有高迁移率、高饱和速度和高热导率。宽带隙半导体在功率、光电或高频应用方面比硅具有显着优势。例如，如果击穿电压可以更高，半导体中阻挡高压的层可以更薄。电阻可以相应地降低，从而能量损失可以更小。较高的迁移率和饱和速度可导致较低的导通电阻，即较低的Ron，以减少能量损失并使器件在高频操作时运行速度更快。大约3倍的热导率使宽带隙半导体能够在比硅更高的温度下工作。高导热率可以更快地散热以防止热失控，这是功率器件的一个重要设计考虑因素。典型的硅基功率器件只能在10V-600V左右工作，而宽带隙功率器件可以轻松地在1000-10KV区域工作，能量损失较小。几乎所有的硅基半导体器件都可以很容易地应用于宽带隙半导体，例如肖特基势垒二极管(SBD)、JFET、MOSFET、MESFET、IGBT、DMOS或双极型等。IV-IV、III-V或II-VI族中有许多宽带隙半导体，尽管碳化硅(SiC)和氮化镓(GaN)是许多有前途的材料中的两种。
图5(a)显示了宽带隙半导体肖特基势垒二极管(SBD)50的横截面。SBD50具有金属到半导体结，而不是P/N结二极管，由于多数载流子传输，它具有低导通电压和高开关速度。SBD 50在阳极51中具有肖特基接点，在阴极52中具有欧姆接点。SBD 50具有内置于宽带隙半导体或硅材料中的半导体基体54和漂移区55。漂移区55提供一层区域，以使载流子自由移动和阻挡高压。
图5(b)示出了具有阳极51’、阴极52’、N+区54’、N-区55’、P+区56’和隔离57的宽带隙半导体P-I-N二极管50’的横截面。二极管50’具有几乎固有的N-区以阻挡高电压，使得二极管50’可以在高水平注入中操作，例如电子和空穴浓度相当，例如在微波或毫米波中操作区。
图5(c)示出了具有源极端子51”、漏极52”、栅极53”、N+基体54”、N-漂移区55"、双扩散56”、N+源极57”和隔离58”的宽带隙半导体DMOS(双扩散MOS)50”的横截面。DMOS 50”在源极中具有低掺杂的P基极扩散区56”，以降低高压操作的击穿电压。N漂移区55”允许载体为类似的目标进行运输。DMOS 50”适用于可配置为水平或垂直结构的硅功率MOS。对于不同的结构，扩散或双扩散56”可以在源区或漏区。栅极53”也可以通过在3维结构中嵌入硅并达到与双扩散56”相同的高度来制造。
图5(d)示出了宽带隙半导体MESFET 50”’的横截面，其具有源极51”’、漏极52”’、栅极53”’、基体54”’、缓冲器-层55”’和通道56”’。MESFET50”’在栅极到沟道中具有金属到半导体界面，而不是MOSFET中的金属-氧化物-半导体界面。缓冲层55”’可以是将宽带隙半导体56”’与硅基体54”’连接的结构，或者可以只是阻挡高电压的区域。
可编程电阻器件(PRD)可以与宽带隙半导体集成，以在功率、光子学、微波领域提供广泛的应用。例如，OTP存储器，PRD之一，只能编程一次，可以与宽带隙器件集成，为芯片ID、安全密钥、器件修整、参数存储、代码存储和/或冗余等提供读取和非易失性写入。PRD单元中的选择器可以由宽带隙半导体制成。宽带隙MOSFET器件的栅极可以由多晶硅或硅化多晶硅制成，适合作为OTP的PRE。热绝缘宽带隙半导体的薄膜或互连也可用作OTP的PRE。
宽带隙半导体可以是任何一种带隙高于硅的半导体。宽带隙半导体可以是另一种IV族半导体，例如钻石。宽带隙半导体可以是IV-IV、III-V或II-VI化合物，例如SiC或GaN。在此描述的一个或多个实施例涉及将可编程电阻器件应用于宽带隙半导体。用于可编程电阻器件的晶体或复合宽带隙半导体可以有任何种类，对于本领域的技术人员来说都属于本发明的范围。
如果可编程电阻器件单元使用二极管作为读取选择器，则读取路径可能包含二极管的阈值电压(～0.7V)，因此读取电压不能更低。解决这个问题的一个实施例是使用MOS作为读取选择器。图6(a)和6(b)描绘了使用MOS作为低电压操作的读选择器的几个实施例。
图6(a)示出了可编程电阻器件(PRD)180，其具有在一端耦合到组件选择器182和读取选择器183并且在另一端耦合到位线(BL)的可编程电阻组件(PRE)181。组件选择器182具有使能端(EN)并耦接源极线(SL)。读取选择器183具有读取使能端(ENR)并且可以耦合到读取源线(SLR)。读取选择器182可以用低Vt核心逻辑器件来构建，而不是通常用在选择器183中的I/O器件。在读取期间，读取选择器182可以通过向BL、SLR和ENR施加低电源电压来开启，使得电流可以根据PRE 181的电阻状态从BL流向SLR。此电流可与参考电流进行比较，以确定PRE 181的电阻状态为0或1的逻辑状态。
图6(b)显示出根据另一个实施例的另一个可编程电阻单元的示意图。图6(b)与图6(a)相似，不同之处在于读取选择器是NMOS。同一列中单元的V+可以耦合为位线(BL)，位线(BL)可以耦合到VDDP进行编程并耦合到感测放大器进行读取。二极管的阴极和同一行的MOS的源极可以耦合为源极线(SL)。选择读取或程序时，可以将SL设置为接地。在一个实施例中，同一行中的MOS的栅极可以耦合为字线(WL)，当被选择用于读取时，该字线可以设置为高电平，即Rd*Sel。
图7(a)显示出了根据实施例的电性熔丝组件88的顶视图。例如，电性熔丝组件88可以用作图3中所示的电阻组件30a。电性熔丝组件88包括阳极89、阴极80和主体81。在该实施例中，电性熔丝组件88是具有小的阳极89和阴极80的棒状形状以减少面积。在另一个实施例中，主体81的宽度可以与阴极或阳极的宽度大致相同。主体81的宽度可以非常接近互连的最小特征宽度。阳极89和阴极80可从主体81突出以形成接点。阳极89和阴极80的接点数可以是一(1)，因此面积可以非常小。然而，在一实施例中，阳极89或阴极80可具有任何形状或不同的面积比。在其他实施例中，阳极89与阴极80或阴极80与阳极89的面积比可以在2至4之间。换句话说，电性熔丝可以在阴极和阳极之间和/或在图7(a)中熔丝的左右部分之间不对称。在一实施例中，熔丝体81可具有约0.5-8个正方形，即长宽比约为0.5比8，以有效利用(例如，优化)单元面积和编程电流。在一实施例中，熔丝体81可具有约2-6个正方形，即长宽比约为2比6，以有效利用单元面积和编程电流。在又一实施例中，窄熔丝主体81可以弯曲(例如45度、90度或任何度)以使阳极和阴极区域的宽度之间的长度更长以更有效地利用单元区域。熔丝组件88具有覆盖主体81和阴极80的一部分的P+植入物82，而在其余区域上覆盖N+植入物。该实施例使熔丝组件88表现得像一个反向偏置二极管，以在编程后增加电阻，例如当顶部的硅化物因电迁移、离子扩散、硅化物分解和其他效应而耗尽时。熔丝组件88也可以按照电流流动方向的任何顺序具有NMOS栅极的一部分和PMOS栅极的另一部分。NMOS和PMOS栅极可以具有不同的材料成分，因此熔丝编程可以更容易。最好使编程电压与I/O电压兼容，例如3.3V、2.5V或1.8V，以便在不需要构建电荷泵的情况下易于使用。编程电压引脚也可以与至少一个标准I/O电源电压引脚共享。在一个实施例中，为了在减小整个传导路径中的接点电阻的同时使单元变小，在单个单元中，OTP组件或二极管中的接点数量可以不超过两个(<＝2)。一端的触点会多于另一端。类似地，在另一实施例中，OTP组件或二极管的接点尺寸可以大于存储器阵列外部的至少一个接点。在另一实施例中，接点外壳可小于存储器阵列外部的至少一个接点外壳。
图7(b)显示出电性熔丝组件88”的顶视图。电性熔丝组件88”类似于图7(a)中所示的组件，除了使用与阳极耦合的导热但电绝缘的散热器。例如，电熔丝组件88”可用作图3中所示的电阻组件30a。电性熔丝组件88”可以包括阳极89”、阴极80”、主体81”和N+主动区83”。P型基体上的N+主动区83”通过金属84”与阳极89”耦合。在该实施例中，N+主动区83”与传导路径电绝缘(即，N+/P子二极管被反向偏置)但导热至可用作散热器的P基体。在其他实施例中，散热器可以不使用任何金属或互连件而直接耦合到阳极89”，并且可以靠近阳极或在阳极下方。在其他实施例中，散热器还可以耦合到部分或全部熔丝组件的主体、阴极或阳极。散热器的这个实施例可以加速编程。
图7(c)显示根据另一个实施例的电性熔丝组件88”’的俯视图。电性熔丝组件88”’类似于图7(a)中所示的组件，除了更薄的氧化物区域83”’，其用作主体81”’下方和阳极89”’附近的散热器。例如，电性熔丝组件88”’可以用作图3中所示的电阻组件30a。电性熔丝组件88”’包括阳极89”’、阴极80”’、主体81”’和靠近阳极89”’的主动区83”’。熔丝组件81”’下方的主动区83”’使该区域中的氧化物比其他区域更薄(即，薄栅极氧化物而不是厚STI氧化物)。主动区83”’上方较薄的氧化物可以更快地散热以加速编程。在其他实施例中，薄氧化物区域83”’可以放置在熔丝组件的部分或全部阴极、主体或阳极下方作为热沉。
图7(d)显示根据另一个实施例的电性熔丝组件198’的俯视图。电性熔丝组件198’类似于图7(a)中所示的组件，不同之处在于更薄的氧化物区域193’靠近阳极199’放置，作为另一种形式的散热器。例如，电性熔丝组件198’可以用作图3中所示的电阻组件30a。电性熔丝组件198’包括阳极199’、阴极190’、主体191’和靠近阳极199’的主动区193’。靠近熔丝组件198’的阳极199’的有源区193’使该区域的氧化物比其他区域的氧化物更薄(即，薄栅极氧化物而不是厚STI氧化物)并且可以更快地散热以加速编程。在其他实施例中，薄氧化物区域可以放置在靠近熔丝组件的阴极、主体或阳极的一侧、二侧、三侧、四侧或任何一侧以更快地散热。在其他实施例中，可以有至少一个基体接点耦合到主动区，例如193’，以防止闩锁。基体接点上方的接点柱和/或金属也可以作为另一种形式的散热器。
图7(e)显示根据另一个实施例的电性熔丝组件178的顶视图。电性熔丝组件178类似于图7(a)中所示的组件，其分别具有两个端部170和179，以及耦合在两个端部170和179之间的主体171。熔丝主体171在下方还具有另一个互连173，以在主体171与互连173交叉时产生隆起。此隆起抬高了熔断器主体171，可以在交叉处使熔断器主体171变薄，使电迁移更容易发生。互连173可以由在熔丝材料之前处理的其他互连层制成。例如，如果熔丝178可以由第4层金属制成，则互连可以是第1、第2、第3层金属或MOS栅极，或其某种组合。隆起的数量可以不止一个。
图7(e)显示分别具有两端170和179的熔丝178，以及连接到两端170和179的熔丝主体。熔丝本体171有一个弯曲以产生电流拥挤以帮助编程的电迁移。在另一个实施例中，熔丝本体中的弯曲可以不止一次。弯曲可以是任何角度，或者在拐角处倒圆，而不是如图7(e)所示的90度。弯曲和下面的互连可以单独实现或组合在一起，使熔丝编程更容易。如图7(e)所示，本发明有许多变化和等效的实施例，对于本领域技术人员来说，均属于同一发明的范围。
图7(f)根据又一实施例显示电性熔丝组件198”的俯视图。电性熔丝组件198”类似于图7(a)中所示的组件，除了在阴极中具有散热器195”。例如，电性熔丝组件198”可以用作图3中所示的电阻组件30a。电性熔丝组件198”包括阴极199”、阳极190”、主体191”和散热器195”。在一个实施例中，散热器区域可以只有一侧，而不是两侧以适应小的单元空间，和/或长度可以更长或更短。在另一个实施例中，散热器区域可以是一侧或两侧的阳极或主体的一部分。在又一实施例中，散热器区域的长宽比可大于设计规则的最低要求。
图7(g)根据又一实施例显示电性熔丝组件198”’的顶视图。电性熔丝组件198”’类似于图6(a)中所示的组件，只是在阴极附近创建了一个加热器195”’。例如，电性熔丝组件198”’可以用作图3中所示的电阻组件30a。电性熔丝组件198”’包括阳极199”’、阴极190”’、主体191”’和可用作加热器的高电阻区域195”’。195”’的高电阻区域可以产生更多的热量来帮助对熔丝组件进行编程。在一个实施例中，加热器可以是分别具有比硅化多晶硅或硅化主动区更高电阻的未硅化多晶硅或未硅化主动区。在另一个实施例中，加热器可以是单个或多个接点和/或串联的层间接点以贡献更多电阻并沿编程路径产生更多热量。在又一个实施例中，加热器可以是高电阻互连的一部分以提供更多热量以帮助编程。加热器195”’可以放置到部分或全部熔丝组件的阴极、阳极或主体。主动区197”’具有基体接点以减少闩锁危险。主动区197”’中的接点柱也可以用作散热器。
图8(a)显示熔丝单元70”的顶视图，该熔丝单元70”具有提供在N井中的P+/N+之间隔离的假MOS栅极78”，N井中的P+/N+作为二极管和电性熔丝组件72”的两个端子。主动区71”被假MOS栅极78”划分为上主动区73”和下主动区74”。上部主动区73”可由P+注入77”覆盖，而下部主动区74”可由N+注入(P+注入77”的补充)覆盖。主动区73”和74”分别构成单元70”中二极管的P和N端子。栅极78”提供单元70”中二极管的P+/N+之间的隔离，并且可以连接到固定偏压。MOS栅极78"是在宽带隙半导体上以标准CMOS工艺制造的假MOS栅极。假MOS栅的宽度可以接近CMOS技术的最小栅宽。在一个实施例中，假MOS栅极的宽度也可以小于CMOS技术最小栅极宽度的两倍。假MOS栅极也可以由I/O设备创建以承受更高的电压。主动区71”位于N井75”中，该N井可用于在宽带隙半导体的标准CMOS工艺中容纳PMOS。熔丝组件72”可以通过一端的金属76”耦合到P+主动区73”(通过接点75”-2和75”-3)，并耦合到另一端的高压电源线V+(通过接点75”-1)。N+区74”可通过另一接点75”-4耦合到另一电压供应线V-。在一实施例中，接点75”-1、2、3、4中的至少一者可大于存储器阵列外部的至少一接点以降低接点电阻。当分别向V+和V-施加高电压和低电压时，高电流可以流过熔丝组件72”以相应地将熔丝组件72”编程到高电阻状态。
图8(b)根据一个实施例显示具有在每一侧共享一个N井接点的四个金属熔丝单元的一排金属熔丝单元60’的顶视图。金属1熔丝69’具有阳极62’、金属1主体66’和耦合到有源区64’的阴极，该主动区64’被作为二极管的P端子的P+注入67’覆盖。主动区61’位于N井65’中。另一个被N+注入(P+注入67’的补充)覆盖的主动区63’用作二极管的N端子。四个二极管由STI 68’隔离，每侧共享一个N+主动区63’。N+主动区63’由水平延伸的金属2连接，二极管的阳极由垂直延伸的金属3连接。如果打算对金属1进行编程，则传导路径中的其他类型的金属应该更宽。同样，应该在传导路径中放置更多的接点和过孔以防止不良编程。为了说明，图8(b)中使用金属1作为金属熔丝，本领域技术人员可以理解，以上描述可以适用于任何金属，例如在其他实施例中的金属0、金属2、金属3或金属4。同样地，本领域技术人员理解，在其他实施例中，隔离、金属方案和共享一个N+主动区的数量可以变化。
对于宽带隙半导体上的先进CMOS技术，触点或层间接点熔丝可能变得更加可行。图8(c)根据一个实施例显示共享N型井接点73a和73b的一排四个层间接点1熔丝单元70的顶视图。层间接点1熔丝单元79具有耦合到金属176和金属272的层间接点179a。金属272通过作为位线垂直运行的层间接点289耦合到金属3。金属176耦合到由P+植入物77覆盖的主动区74，该P+植入物77充当二极管71的P端子。由N+注入(P+注入77的补充)覆盖的主动区73a和73b在层间接点熔丝单元79中用作二极管71的N端子。此外，主动区73a和73b用作四熔丝单元70中二极管的公共N端。它们进一步耦合到作为字线水平延伸的金属4。主动区74、73a和73b位于同一N井75中。层间接点1熔丝单元70中的四个二极管彼此之间具有STI 78隔离。如果要对层间接点1进行编程，则应在传导路径中放置更多接点和更多其他类型的层间接点。并且传导路径中的金属应该更宽，并包含大的接点/层间接点外壳以抵抗不希望的编程。图8(c)中作为层间接点熔丝的层间接点1是为了说明目的，本领域技术人员可以理解，以上描述可以应用于任何类型的接点或层间接点，例如层间接点2、层间接点3或层间接点4等。同样地，本领域技术人员理解，在其他实施例中，隔离、金属方案和共享一个N+主动区的单元数量可以变化。
图8(d)根据一个实施例显示具有假CMOS栅极隔离的4x5层间接点1熔丝90的阵列的顶视图。图8(c)所示的一排层间接点熔丝可以扩展成如图8(d)所示的二维阵列90。阵列90具有四行主动区91，每行位于单独的N井中，以及五列层间接点熔丝单元96，由主动区之间的假CMOS栅极92隔离。每个层间接点熔丝单元96在由P+注入94覆盖的主动区上具有一个接点99，该P+注入94充当二极管的P端子，其进一步耦合到垂直延伸的金属2位线。阵列90两侧的主动区被N+注入97覆盖，作为同行二极管的N端，进一步耦合到金属3作为字线水平延伸。要对层间接点熔丝进行编程，则选择并向所需字线和位线施加电压，以将电流从金属2位线、层间接点1、金属1、接点、P+主动、N+主动到金属3字线。为确保仅对层间接点1进行编程，可以将金属做得更宽，并且其他类型的层间接点或接点的数量可以不止一个。为简化绘图，金属1-层间接点1-金属2连接可参考图8(c)，因此在图8(d)中未在每个单元中显示。本领域技术人员理解，可以使用各种类型的接点或层间接点作为电阻组件，并且在其他实施例中金属方案可以改变。同样地，在其他实施例中，行和列中的单元格数量、阵列中的行或列数以及N+主动区之间的单元格数量可以不同。
根据一个实施例，可编程电阻器件可用于构造存储器。图9(a)显示由n行乘(m+1)列单二极管作为编程选择器单元110和n个字线驱动器150-i的阵列101构成的可编程电阻存储器100的一部分，其中i＝0,1,…,n-1。存储器阵列101具有m个普通列和一个参考列，用于一个用于差分感测的共享感测放大器140。每个存储单元110具有耦合到作为编程选择器的二极管112的P端子以及耦合到位线BLj 170-j(j＝0，1,…,m-1)或参考位线BLR0175-的电阻组件111对于同一列中的那些存储单元110的那些存储单元110。对于同行中的存储器单元110，二极管112的N端通过局部字线LWLBi 154-i耦合到字线WLBi152-i，其中i＝0,1，…,n-1。每条字线WLBi耦合到至少一个局部字线LWLBi，其中i＝0,1,…,n-1。LWLBi 154-i通常由高电阻率材料构成，例如N阱、多晶硅、局部互连、多金属、主动区或金属栅极以连接单元，然后耦合到WLBi(例如，低电阻率金属WLBi)且通过导电接点或层间接点、缓冲器或后解码器172-i，其中i＝0,1,…,n-1。当使用二极管作为编程选择器时，可能需要缓冲器或后译码器172-i，因为有电流流过WLBi，尤其是在其他实施例中，当一个WLBi同时驱动多个单元进行编程或读取时。字线WLBi由字线驱动器150-i用电源电压vddi驱动，该电源电压可以在不同电压之间切换以用于编程和读取。每个BLj 170-j或BLR0175-0通过Y-写传输门120-j或125耦合到电源电压VDDP以进行编程，其中每个BLj 170-j或BLR0175-0由YSWBj(j＝0,1,…,m-1)或YSWRB0选取。Y-写传输门120-j(j＝0,1,…,m-1)或125可由PMOS构建，但在一些实施例中可采用NMOS、二极管或双极器件。每个BLj或BLR0通过分别由YSRj(j＝0,1,…,m-1)或YSRR0选择的Y-读取传输门130-j或135耦合到数据线DLj或DLR0。在存储器阵列101的这一部分中，m条普通数据线DLj(j＝0,1,…,m-1)连接到感测放大器140的输入160。参考数据线DLR0为感测放大器140提供另一个输入161(参考分支中通常不需要多路复用)。感测放大器140的输出是Q0。
为了对单元进行编程，特定的WLBi和YSWBj被打开，并且高电压被提供给VDDP，其中i＝0,1,..n-1和j＝0,1,…,m-1。在一些实施例中，可以通过开启WLRBi和YSWRB0来将参考单元编程为0或1，其中i＝0,1,…,n-1。要读取一个单元，可以通过打开特定的WLBi和YSRj来选择数据列160，其中i＝0,1,…,n-1，j＝0,1,…,m-1，以及一个耦合到数据线DLR0161的参考单元可以被选择用于感测放大器140以感测和比较正常/参考BL与地之间的电阻差，同时禁用所有YSWBj和YSWRB0，其中j＝0,1,…,m-1。
根据一个实施例，可编程电阻器件可用于构造存储器。图9(b)示出了由如图5(c3)所示的n行×(m+1)列单元110的阵列101和n个字线驱动器150-i构成的可编程电阻存储器100的一部分，其中i＝0,1,…,n-1。存储器阵列101具有m普通列和一个参考列，用于一个用于差分感测的共享感测放大器140。每个存储器单元110具有电阻组件111，此电阻组件111耦合到作为编程选择器的二极管112的P端子、作为读取编程选择器的MOS 113和耦合到用于相同列中的那些存储器单元110的位线BLj 170-j(j＝0,1,…,m)，或参考位线BLR0175-0。对于同一行中的存储单元110，MOS 113的栅极通过局部字线LWLBi 154-i耦合到字线WLBi 152-i，i＝0,1,…,n-1。每条字线WLBi耦合到至少一个局部字线LWLBi，其中i＝0,1,…,n-1。LWLBi 154-i通常由高电阻率材料构成，例如N阱、多晶硅、多晶硅化物、多金属、局部互连、主动区或金属栅极以连接单元，然后耦合到WLBi(例如，低-电阻率金属WLBi)且通过导电接点或层间接点、缓冲器或后解码器172-i，其中i＝0,1,…,n-1。在其他实施例中，当使用二极管作为程序选择器或使用MOS作为读取选择器时可能需要缓冲器或后解码器172-i以提高性能。选择线(SLs)，159-0到159-(n-1)，可以实施为类似于WLB，具有本地SLs、缓冲器、后解码器、低或高电阻率互连等。每个BLj 170-j或BLR0175-0通过Y-写传输门120-j或125耦合到电源电压VDDP以进行编程，其中每个BLj 170-j或BLR0175-0可由YSWBj(j＝0,1,…,m-1)或YSWRB0分别选择。Y-写传输门120-j(j＝0,1,…,m-1)或125可由PMOS构建，但在一些实施例中可采用NMOS、二极管或双极器件。每个BLj或BLR0通过分别由YSRj(j＝0,1,..,m-1)或YSRR0选择的Y-读传输门130-j或135耦合到数据线DLj或DLR0。在存储器阵列101的这一部分中，m普通数据线DLj(j＝0,1,…,m-1)连接到感测放大器140的输入160。参考数据线DLR0为感测放大器140提供另一个输入161(参考分支中通常不需要多路复用)。感测放大器140的输出是Q0。
为了对单元进行编程，特定的WLBi和YSWBj被打开，并且高电压被提供给VDDP，其中i＝0,1,…,n-1和j＝0,1,…,m-1。在一些实施例中，可以通过开启WLRBi和YSWRB0来将参考单元编程为0或1，其中i＝0,1,…,n-1。为了读取一个单元，所有的SLs可以被设置为低并且可以通过打开特定的WLBi(读取选择器)和YSRj(Y读取通过门)来选择数据线160，其中i＝0,1,…,n-1，并且j＝0,1,…,m-1，并且可以为感测放大器140选择耦合到参考数据线DLR0161的参考单元来感测和比较正常BL和参考BL对地之间的电阻差，同时禁用所有列写传输门YSWBj和YSWRB0，其中j＝0,1,…,m-1。
图10(a)和10(b)分别描绘根据某些实施例的可编程电阻存储器的编程方法700、读取方法800的实施例的流程图。方法700和800是在可编程电阻式存储器的内文中描述的，例如图9(a)和9(b)中的可编程电阻式存储器100。方法800在可编程电阻存储器的内文中描述，例如图9(b)中的可编程电阻存储器100。此外，虽然描述为步骤流程，但本领域普通技术人员将认识到，至少一些步骤可以以不同的顺序执行，包括同时执行或跳过。
图10(a)根据一个实施例，在流程图中描绘了的对可编程电阻式存储器进行编程的方法700。在第一步骤710中，可以选择合适的电源选择器，以便可以将高电压施加到字线驱动器和位线的电源。在第二步骤720中，取决于可编程电阻器件的类型，可以分析要在控制逻辑(图9(a)、9(b)中未示出)中编程的数据。对于电性熔丝，这是一种一次性可编程(OTP)设备，因此编程始终意味着将熔丝熔断为非原始状态并且是不可逆的。编程电压和持续时间往往由外部控制信号决定，而不是从内存内部产生。为了更容易地对OTP进行编程，在一个实施例中，当对每个单元进行编程时，可以连续施加多于一次的编程脉冲。在另一实施例中，还可以在单次操作中向所有单元施加一个射击脉冲(触发脉冲)，然后在另一次操作中选择性地为那些难以编程的单元施加更多射击脉冲以减少总编程时间。在第三步骤730中，可以选择一行中的单元并且可以开启对应的局部字线。在第四步740中，可以禁用感测放大器以节省功率并防止干扰编程操作。在第五步骤750中，可以选择列中的单元并且可以开启对应的Y-写传输门以将所选择的位线耦合到电源电压。在步骤760中，可以在建立的传导路径中驱动期望的电流达期望的时间。在步骤770中，将数据写入选定的单元中。对于大多数可编程电阻存储器，该传导路径是从高压电源通过位线选择、电阻组件、作为程序选择器的二极管和本地字线驱动器的NMOS下拉到地。
图10(b)在流程图中描绘了根据一个实施例的读取可编程电阻存储器的方法800。在第一步810中，可以选择合适的电源选择器来为本地字线驱动器、感测放大器和其他电路提供电源电压。在第二步骤820中，可以禁用所有Y-写传输门，即位线程序选择器。在第三步骤830中，可以选择期望的本地字线，使得作为程序选择器的二极管具有接地的传导路径。在第四步骤840中，可以启用感测放大器并准备好感测输入信号。在第五步骤850中，可以将数据线和参考数据线预充电到可编程电阻器件单元的V-电压。在第六步骤860中，可以选择所需的Y读取传输门，使得所需的位线耦合到感测放大器的输入。因此建立了从位线到所需单元中的电阻组件、作为程序选择器的二极管以及将本地字线驱动器下拉到地的传导路径。这同样适用于参考分支。在步骤870中，感测放大器可将读取电流与参考电流进行比较以确定0或1的逻辑输出以完成读取操作并输出步骤880中的读取数据。
图11根据一个实施例，显示出处理器系统700。处理器系统700可以包括可编程电阻器件744，例如在单元阵列742中，在可编程电阻器件(PRD)存储器740中。例如，处理器系统700可以属于计算机系统。计算机系统可以包括中央处理单元(CPU)710，其通过公共总线715与各种存储器和外围设备通信，例如I/O 720、硬盘驱动器730、CDROM 750、存储器740、其他存储器760和电源管理块770。其他存储器760是常规存储器，例如SRAM、DRAM或闪存，通常通过存储器控制器与CPU 710接口。电源管理块770可以是硅基或宽带隙半导体以处理高输出电压或电流。CPU 710通常是微处理器、数字信号处理器或其他可编程数字逻辑设备。可编程电阻存储器740优选地构造为集成电路，其包括具有至少一个可编程电阻器件744的存储器阵列742。PRD存储器740通常通过存储器控制器与CPU 710接口。如果需要，存储器740可以与处理器例如CPU 710组合在单个集成电路中。电源管理块770还可与PRD存储器740集成在单个芯片中以用于电源相关应用。
本发明可以在印刷电路板(PCB)或系统中的部分或全部集成电路中实现。可编程电阻器件可以是熔丝、反熔丝或新兴的非易失性存储器。熔丝可以是硅化或非硅化多晶硅熔丝、热隔离有源区熔丝、局部互连熔丝、金属熔丝、接点熔丝、层间接点熔丝或由CMOS栅极构造的熔丝。反熔丝可以是栅极氧化物击穿反熔丝、接点或层间接点反熔丝中间有电介质。新兴的非易失性存储器可以是磁性存取存储器(MRAM)、相变存储器(PCM)、导电桥随机存取存储器(CBRAM)或电阻随机存取存储器(RRAM)。虽然程序机制不同，但可以通过不同的电阻值来区分它们的逻辑状态。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (13)

1.一种与宽带隙半导体器件集成的可编程电阻存储器，其特征在于，包括：
多个可编程电阻性存储单元，至少有一可编程电阻性存储单元包括：
一端耦合到第一电源电压线的可编程电阻组件(PRE)；及
一选择器，具有至少一个主动区，被栅极分成至少第一主动区和第二主动区,其中该第一主动区具有一第一类型掺杂或本质上没有额外的掺杂剂，该第二主动区具有一第一类型或第二类型掺杂，该第一主动区域提供该选择器的一第一端而该第二主动区提供该选择器的一第二端，该第一主动区和该第二主动区都建立在半导体或绝缘体基体上的宽带隙半导体材料，该第一主动区耦合到PRE，而该第二主动区耦合到一第二电源电压线；
在半导体材料层上制造的该栅极中间夹有电介质；该栅极耦合到一第三电源电压线，并且其中PRE被配置为通过向该第一、第二和/或第三电源电压线施加电压从而改变其逻辑状态而可编程。
2.如权利要求1所述的可编程电阻存储器，其特征在于，该基体包括硅、宽带隙半导体或蓝宝石中的至少一种。
3.如权利要求1所述的可编程电阻存储器，其特征在于，其中该半导体材料由带隙明显宽于硅的IV族、IV-IV族、III-V族或II-VI族半导体中的至少一种构成。
4.如权利要求3所述的可编程电阻式存储器，其特征在于，该半导体材料或该基体由碳化硅或氮化镓中的至少一种构成。
5.如权利要求1所述的可编程电阻存储器，其特征在于，其中该可编程电阻组件包括金属、多晶硅、硅化多晶硅或热绝缘宽带隙半导体。
6.根据权利要求1所述的可编程电阻存储器，其特征在于，其中该可编程电阻组件包括至少一MOS器件以俘获电荷或击穿栅极氧化物以决定编程状态。
7.根据权利要求1所述的可编程电阻存储器，其特征在于，该可编程电阻组件在其两端最近的两个接点之间具有可编程电阻组件本体，该可编程电阻组件本体的长宽比为2至7。
8.如权利要求1所述的可编程电阻存储器，其特征在于，其中该可编程电阻组件在一端具有比另一端更多的接点。
9.一种电子系统，其特征在于，包括：
一电路块，由宽带隙半导体制造；及
一可编程电阻组件存储器可操作地连接到该电路块，该可编程电阻存储器包括多个可编程电阻单元，至少一该可编程电阻单元包括：
一可编程电阻组件，被耦合到一第一电源电压线；及
一选择器，具有至少一个主动区，被栅极分成至少第一主动区和第二主动区,其中该第一主动区具有一第一类型掺杂或本质上没有额外的掺杂剂，该第二主动区具有一第一类型或第二类型掺杂，该第一主动区域提供该选择器的一第一端而该第二主动区提供该选择器的一第二端，该第一主动区和该第二主动区都建立在半导体或绝缘体基体上的宽带隙半导体材料，该第一主动区耦合到PRE，而该第二主动区耦合到一第二电源电压线；
在半导体材料层上制造的该栅极中间夹有电介质；该栅极耦合到一第三电源电压线，并且其中PRE被配置为通过向该第一、第二和/或第三电源电压线施加电压从而改变其逻辑状态而可编程。
10.如权利要求9所述的电子系统，其特征在于，该半导体材料或该基体，实质上由宽带隙半导体中的至少一种构成。
11.如权利要求9所述的电子系统，其特征在于，该可编程电阻组件具有至少一种金属、多晶硅、硅化多晶硅或隔热宽带隙半导体。
12.一种在集成宽带隙半导体器件上操作可编程电阻存储器的方法，其特征在于，该方法包括：
提供多个可编程电阻组件存储单元，至少一该可编程电阻组件存储单元包括至少
(i)一可编程电阻组件被耦合到第一电源电压线；及(ii)一选择器，具有至少一个主动区，被栅极分成至少第一主动区和第二主动区,其中该第一主动区具有一第一类型掺杂或本质上没有额外的掺杂剂，该第二主动区具有一第一类型或第二类型掺杂，该第一主动区域提供该选择器的一第一端而该第二主动区提供该选择器的一第二端，该第一主动区和该第二主动区都建立在半导体或绝缘体基体上的宽带隙半导体材料，该第一主动区耦合到PRE，而该第二主动区耦合到一第二电源电压线；及(iii)在半导体材料层上制造的该栅极中间夹有电介质；该栅极耦合到一第三电源电压线；和通过向该第一、第二和/或第三电压线施加电压，将逻辑状态编程到至少一个可编程电阻单元中。
13.如权利要求12所述的方法，其特征在于，其中该宽带隙半导体至少包括碳化硅或氮化镓。
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