TWI836331B

TWI836331B - 電子系統、與寬能隙半導體器件積體化的可程式化電阻記憶體及其操作方法

Info

Publication number: TWI836331B
Application number: TW111103202A
Authority: TW
Inventors: 莊建祥
Original assignee: 上峰科技股份有限公司
Priority date: 2021-01-26
Filing date: 2022-01-25
Publication date: 2024-03-21

Abstract

可程式化電阻記憶體可以與寬能隙半導體、矽或絕緣體基體上的寬能隙半導體器件積體化。寬能隙半導體可以是IV族、IV-IV族、III-V族或II-VI族化合物半導體，例如碳化矽或氮化鎵。可程式化電阻記憶體可以是 PCRAM、RRAM、MRAM 或 OTP。OTP 元件可以是金屬、矽、多晶矽、矽化多晶矽或隔熱寬能隙半導體。可程式化電阻記憶體中的選擇器可以是由寬能隙半導體製成的MOS或二極體。

Description

電子系統、與寬能隙半導體器件積體化的可程式化電阻記憶體及其操作方法

本發明有關於一種電子系統、與寬能隙半導體器件積體化的可程式化電阻記憶體及其操作方法。

可程式化電阻元件通常是指元件的電阻狀態可在程式化後改變。電阻狀態可以由電阻值來決定。例如，電阻性元件可以是單次性可程式化(One-Time Programmable, OTP)元件(如電性熔絲)，而程式化方法可以施用高電壓，來產生高電流通過OTP元件。當高電流藉由將程式化選擇器導通而流過OTP元件，OTP元件將被燒成高或低電阻狀態（取決於是熔絲或反熔絲）而加以程式化。

電性熔絲是一種常見的OTP，而這種可程式化電阻元件，可以是多晶矽、矽化多晶矽、矽化物、熱隔離的主動區、金屬、金屬合金或它們的組合。金屬可以是鋁、銅或其它過渡金屬。其中最常用的電性熔絲是矽化的多晶矽,用互補式金氧半導體電晶體(CMOS)的閘極製成，用來作為內連接(interconnect)。電性熔絲也可以是一個或多個接點(contact)或層間接點(via)，而不是小片段的內連接。高電流可把接點或層間接點燒成高電阻狀態。電性熔絲可以是反熔絲，其中高電壓使電阻降低，而不是提高電阻。反熔絲可由一個或多個接點或層間接點組成，並含有絕緣體於其間。反熔絲也可由CMOS閘極耦合於CMOS本體，其含有閘極氧化層當做為絕緣體。

一種傳統的可程式化電阻式記憶存儲單元如圖1(a)所示。存儲單元10包含電阻元件11和N型金氧半導體電晶體(NMOS)程式化選擇器12。電可程式化阻元件11一端耦合到NMOS的汲極，另一端耦合到正電壓V+。NMOS程式化選擇器12的閘極耦合到選擇信號SEL，源極耦合到負電壓V-。當高電壓加在V+ 而低電壓加在V- 時，可程式化電阻元件11則可被程式化，經由提高程式化選擇信號SEL來打開NMOS程式化選擇器 12。一種最常見的電阻元件是矽化多晶矽，乃是在同時製作MOS閘極時用的同樣材料。NMOS程式化選擇器12的面積需要足夠大，以使所需的程式化電流可持續幾微秒。矽化多晶矽的程式化電流通常是從幾毫安培 (對寬度約40納米的熔絲) 至20毫安培 (對寬度約 0.6微米熔絲)。因此使用矽化多晶矽的電性熔絲存儲單元往往需有大的面積。存儲單元10 可以組織為二維陣列，其中列中的所有 Sel 和 V- 分別耦合為字元線 (WLs) 和地線，並且行中的所有 V+ 耦合為位元線 (BLs)。

如圖1(b)所示，另一種OTP的可程式化存儲單元20。OTP單元20具有OTP元件（可程式化電阻元件）21和二極體(程式化選擇器)22。OTP元件21被耦合在二極體22的陽極和高壓V+之間。二極體22的陰極被耦合到低電壓V-。施加適當的電壓在V+和V-之間持續一段適當的時間，根據電壓和持續時間，OTP元件21可以被程式化為高或低電阻狀態。

圖2(a)和2(b)分別所示一些從內連接(Interconnect)製作成的電性熔絲元件80和84的實施例。內連接扮演一種特定類型的電阻元件。電阻元件有三個部分：陽極，陰極，和本體。陽極和陰極提供電阻元件的連接到其它部分的電路，使電流可以從陽極流動通過本體到陰極。本體的寬度決定了電流密度，進而決定程式化電流的電遷移臨界值。圖2(a)顯示了一種傳統的電性熔絲元件80，包含陽極 81，陰極 82，和本體 83。這實施例有一大型而對稱的陽極和陰極。圖2(b)顯示了另一種傳統的電性熔絲元件84，包含陽極85，陰極86，和本體87。本實施例具有增強電遷移效應的形狀。圖2(a)和2(b)裡的電性熔絲元件80和84是相對比較大的結構，這使得它們不適合一些應用。

可程式化電阻記憶體可應用於寬能隙半導體。本發明公開了一些對用於寬能隙半導體的 OTP 的特殊考慮。

可程式化電阻記憶體可以被製造於寬能隙半導體自身的天然晶體結構、矽或絕緣體基體上。寬能隙半導體可以是 IV 族半導體鑽石、IV 族化合物如碳化矽 (SiC) 或 III-V 族半導體化合物如氮化鎵 (GaN)。可程式化電阻記憶體也可以用其他 II-IV 半導體化合物製造，其能隙與矽的能隙相似，例如硒化錫 (SnGe)。寬能隙半導體與IV族矽半導體不同，能隙約為3倍，擊穿電壓約為10倍，遷移率約為2倍，可在高電壓、高溫和高頻下工作，用於電源應用。由寬能隙半導體製成的元件可以是蕭基二極體（Schottky-Barrier Diode, SBD）、P-I-N二極體、MOSFET、MESFET、IGBT或雙極型，類似於矽元件。

本發明可以以多種方式實現，包括作為方法、系統、設備或裝置(包括圖形化使用者介面和電腦可讀介質)。以下將討論本發明的幾個實施例。

作為在同一晶片上積體化至少一個寬能隙半導體元件的可程式化電阻記憶體，一個實施例可以例如包括至少多個可程式化電阻單元，並且至少一個單元至少包括:一端耦合到第一電源電壓線的可程式化電阻元件（Programmable Resistive Element, PRE）；選擇器具有至少一個主動區，被閘極分成至少第一主動區和第二主動區，其中第一主動區具有第一類型的摻雜劑或本質上沒有額外的摻雜劑，並且第二主動區具有第一或第二類型的摻雜劑；第一主動區提供選擇器的第一端，第二主動區提供選擇器的第二端，第一主動區和第二主動區均由半導體或絕緣體基體上的半導體材料構建，第一主動區耦合到 PRE，第二主動區耦合到第二電源電壓線；在半導體材料層上製造的閘極，中間夾有電介質，閘極耦合到第三電源電壓線；通過向第一、第二和/或第三電源電壓線施加電壓從而改變其邏輯狀態，可程式化電阻元件可以被配置為可程式化的。半導體材料可以是寬能隙半導體。

作為電子系統，一個實施例可以例如包括至少由寬能隙半導體製造的電路塊，以及可操作地連接到處理器的可程式化電阻記憶體，可程式化電阻記憶體包括多個可程式化電阻單元。單元中的至少一個可以至少包括：可程式化電阻元件（PRE），其一端耦合到第一電源電壓線；選擇器具有至少一個主動區，被閘極分成至少第一主動區和第二主動區，其中第一主動區具有第一類型的摻雜劑並或本質上沒有額外的摻雜劑，且第二主動區具有第一或第二類型的摻雜劑；第一主動區提供選擇器的第一端，第二主動區提供選擇器的第二端，第一主動區和第二主動區均由半導體或絕緣體基體上的半導體材料構建；第一主動區耦合到PRE，第二主動區耦合到第二條電源電壓線；以及在半導體材料層上製造的閘極，其間夾有電介質，閘極耦合到第三電源電壓線。通過向第一、第二和/或第三電源電壓線施加電壓從而改變其邏輯狀態，PRE可以被配置為可程式化的。

作為一種積體化寬能隙半導體的可程式化電阻記憶體的操作方法，該方法的一個實施例可以至少包括：提供多個可程式化電阻單元，其中至少一個可程式化電阻單元至少包括 (i) 具有耦合到第一電源電壓線的一端的可程式化電阻元件；和 (ii) 具有至少一個主動區，被閘極分成至少一個第一主動區和第二主動區的選擇器，其中第一主動區具有第一類型的摻雜劑或本質上沒有額外的摻雜劑，而第二區具有第一或第二類型的摻雜劑，第一和第二主動區均由半導體或絕緣體基體上的半導體材料，第一主動區耦合到OTP元件，第二主動區耦合到第二電源電壓線；(iii) 在半導體材料上製造的閘極，中間夾有電介質，閘極耦合到第三電源電壓線；通過向第一、第二和/或第三電壓線施加電壓，將邏輯狀態程式化到至少一個可程式化電阻單元中。半導體材料可以是寬能隙半導體。

以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。

下面結合附圖對本發明的結構原理和工作原理作具體的描述：

本文公開的實施例中，使用P+/N井接面二極體作為寬能隙半導體中的可程式化電阻器件的程式選擇器。此二極體可以包括在N井裡的P+和N+主動區(Active regions)。由於P+和N+主動區和N井都是以現成的寬能隙 CMOS邏輯製程，這些元件可用有效率及符合成本效益的方法做成。對於寬能隙半導體，隔離的主動區可用於構建二極體作為程式選擇器或可程式化電阻元件。這可程式化電阻式元件可以包括在電子系統裡。

可程式化電阻記憶體可以被製造于形成在半導體或絕緣體基體上的寬能隙半導體。寬能隙半導體可以是 IV-IV 族，例如碳化矽 (SiC)，或 III-V 族化合物，例如氮化鎵 (GaN)。基體可以是矽、寬能隙半導體或絕緣體，例如藍寶石。可程式化電阻記憶體可以是 PCRAM、RRAM、MRAM 或 OTP。OTP 元件可以是金屬、多晶矽、矽化多晶矽、或熱隔離矽或寬能隙半導體。可程式化電阻記憶體中的選擇器可以是用矽或寬能隙半導體製造的 MOS 或二極體。

在一個或多個實施例中，二極體可以用寬能隙半導體CMOS邏輯工藝製造並且可以用作一次性可程式化(OTP)器件的程式選擇器。OTP 器件可包括電性熔絲，此電性熔絲是可程式化元件。電性熔絲的例子包括互連熔絲、接點/層間接點熔絲、接點/層間接點反熔絲、閘極氧化物擊穿反熔絲等。在可程式化電阻器件 (Programmable Resistive Device, PRD) 中可內置至少一個散熱器、熱發生器或擴展區域以輔助程式化。散熱器可包括至少一個內置於或靠近 PRD 元件的導體以快速散熱。互連、導電跳線、單個或多個接點或層間接點可用作熱發生器。擴展區域是 PRD 元件中電流減少或沒有流過的區域。如果使用金屬熔絲作為電性熔絲，則可以在程式化路徑中構建至少一個接點和/或多個層間接點（可能使用一個或多個跳線）以產生更多焦耳熱以協助程式化。

以下參考附圖討論本發明的實施例。然而，本領域技術人員將容易地理解，這裡關於這些圖給出的詳細描述是為了說明目的，因為本發明範圍超出了這些有限的實施例。

圖3所示為依據一實施例的使用接面二極體的存儲單元30的方塊圖。特別是，存儲單元30包括可程式化電阻元件30a（後文簡稱電阻元件30a）和選擇器30b。電阻元件30a可被耦合選擇器30b的一端與高電壓V+之間。選擇器30b的另一端可耦接低電壓V-。在其他實施例中，選擇器30b可以具有第三端子以打開選擇器。在一種實施方式中，存儲單元30可以是具有作為電性熔絲操作的電阻元件30a的熔絲單元。選擇器30b可以用作程式化或讀取選擇器。選擇器可以構建為 MOS、二極體、雙極型，或在標準 CMOS 工藝中使用 P 型基體或在寬能隙半導體中的隔離主動區上由 P+/N 井組合而成。如果選擇器是二極體，則作為二極體陽極和陰極的P+和N+主動區可以是CMOS器件的源極或汲極。N 井是用於容納 PMOS 器件的 CMOS 井。或者，二極體可以使用 N 型基體在三井或 CMOS 製程中由 N+/P 井構建。電阻元件30a和選擇器30b在電源電壓V+和V-之間的耦合可以互換。通過在 V+ 和 V- 之間施加適當的電壓持續適當的持續時間，電阻元件 30a 可以被程式化為高或低電阻狀態，這取決於電壓和持續時間，從而對存儲單元30進行程式化以存儲資料值（例如 , 資料位元）。二極體的 P+ 和 N+ 主動區可以藉由使用假 CMOS 閘極、淺溝槽隔離 (STI) 或局部氧化 (LOCOS) 或矽化物阻擋層 (SBL) 來隔離。

電性熔絲的存儲單元可以作為說明關鍵實現概念的範例。圖4(a)顯示二極體32的橫截面，在可程式化電阻元件裡使用淺溝槽隔離(STI)的P+/N井二極體做為程式化選擇器。分別構成二極體32的P和N終端的P+主動區33和N+主動區37就是在寬能隙半導體的CMOS 邏輯製程裡的PMOS 和NMOS的源極或汲極。N+主動區37被耦合到N井34，此N井在標準CMOS邏輯製程裡嵌入PMOS。P型基體35為P型矽基體。淺溝槽隔離(STI)36隔離不同元件的主動區。電阻元件（沒有顯示在圖4(a)），如電性熔絲，可以一端耦合到P+主動區33而另一端耦合到高電壓電源V+。為了程式化這種可程式化電阻式元件，高電壓加在V+，低電壓或地電位施加到N+主動區37。因此，高電流過熔絲元件和二極體32來程式化電阻元件。

圖4(b)顯示了另一接面二極體32’實施例的一截面圖，其當做程式化選擇器並以假CMOS閘極隔離。淺溝槽隔離(STI)36’提供其它主動區的隔離。主動區31’以淺溝槽隔離(STI)36’來加以定義。這裡的N+ 和P+ 主動區 37’和33’進一步分別由假CMOS閘極39’、P+ 植入層38’和N+植入層（P+植入層 38’的互補）混合來加以定義，構成二極體32’的N和P端。假CMOS閘極39’是在標準CMOS工藝中製造的CMOS閘極。假閘極39’的寬度可以接近CMOS閘極的最小圖形寬度，也可以小於最小圖形寬度的兩倍。假 MOS 閘極也可以使用較厚的閘極氧化物來製作。該二極體32’被製作成類似PMOS的元件，且包含了37’、39’、33’及34’作為源極、閘極、汲極和N井，除了源極37’上覆蓋有N+植入層，而非真正的PMOS所覆蓋的P+植入層38’。假MOS閘極39’，優選地以固定電壓偏壓或耦合到N+主動區37’，在製作期間僅用於P+主動區33’和N+主動區37’之間的隔離。N+ 主動區 37’耦合到 N 井 34’，N 井34’在寬能隙半導體的標準 CMOS 邏輯工藝中容納 PMOS。P型基體35為P型矽基體。電阻元件（圖4（b）中未示出），例如電性熔絲，可以在一端耦合到P+區域33’，在另一端耦合到高壓電源V+。為了對該可程式化電阻器件進行程式化，向 V+ 施加高電壓，向 N+ 主動區 37’施加低電壓或接地。結果，高電流流過熔絲元件和二極體 32’以相應地對電阻器件進行程式化。本實施例適合用於小尺寸和低電阻的隔離。

圖4(c)所示另一實施例的橫截面，其中接面二極體32”以矽化物阻擋層（SBL）隔離並作為程式化選擇器。圖4(c)類似圖4(b)，然而在圖4(b)裡的假CMOS閘極39’被圖4(c)裡的矽化物阻擋層(SBL)39“所取代，以阻止矽化物生長在主動區31”的頂部。如果沒有假MOS閘極或矽化物阻擋層(SBL)，N+和P+主動區將由主動區域31”表面的矽化物而被短路。

圖 4(d)所示另一實施例的橫截面，其中接面二極體32”被當程式化選擇器，並採用絕緣矽基體（SOI）的技術。在SOI技術中，基體35”是如二氧化矽或類似材料的絕緣體，此絕緣體包含薄層矽生長在頂部。所有NMOS和PMOS都在矽井裡，由二氧化矽或類似的材料隔離彼此和基體35’’。一整件(one-piece)主動區31”經由假CMOS閘極39”、P+ 植入層38”和N+ 植入層（P+ 植入層 38”的互補）的混合分為N+ 主動區37”、P+ 主動區33”和本體34”。因此N+ 主動區37”和P+主動區33”分別構成接面二極體32” 的N端和 P端。N+主動區37”及P+主動區33”可以分別和標準CMOS邏輯製程裡NMOS和PMOS的源極或汲極相同。同樣，假CMOS閘極39 “可以和標準CMOS製程建構的CMOS閘極相同。假MOS閘極39”可以偏壓在一固定的電壓，其目的為在製作過程中當作P+主動區33”和N+ 主動區37”之間的隔離。假 MOS 閘極 39" 的寬度可以變化，但在一個實施例中，可以接近 CMOS 閘極的最小閘極寬度，也可以小於最小寬度的兩倍。假 MOS 閘極也可以使用較厚的閘極氧化物來製作以承受更高的電壓。N+主動區37”被耦合到低電壓V-。電阻元件（圖4(d)中沒有顯示），如電性熔絲，可以一端被耦合到P+ 主動區33”而另一端被耦合到高電壓電源V+。為了程式化這種電性熔絲存儲單元，高和低電壓分別施加在V+ 和V-，導通大電流流過熔絲元件與接面二極體32”來程式化電阻元件。CMOS隔離技術的其它實施例，如假CMOS閘極，或矽化物阻擋層（SBL）在一至四邊或任何一邊，可以很容易應用到相應的CMOS SOI技術。

圖4(a)-4(d)顯示用隔離和熔絲元件的不同實施例構造的P+/N井二極體的頂視圖。如果沒有隔離，P+ 和 N+ 主動區將被頂部生長的矽化物短路在一起。隔離可以由 STI、假 CMOS 閘極、SBL 或其一些組合提供，從一到四 (1-4) 個或任何側面或單元之間。充當二極體 P 和 N 端子的 P+ 和 N+ 主動區是 CMOS 器件的源極或汲極。P+ 和 N+ 主動區都位於 N 井中，該 N 井可以是相同的 N 井，用於在寬能隙半導體的標準 CMOS 工藝中容納 PMOS。

可程式化電阻記憶體可與寬能隙半導體器件積體化。寬能隙半導體的能隙比矽大得多。

例如，碳化矽 (SiC) 的能隙為 3.2 eV，而矽只有 1.12 ev。半導體的擊穿電壓約為能隙的平方，因此寬能隙半導體的擊穿電壓約為 10 倍。此外，與矽相比，寬能隙半導體可以具有高遷移率、高飽和速度和高熱導率。寬能隙半導體在功率、光電或高頻應用方面比矽具有顯著優勢。例如，如果擊穿電壓可以更高，半導體中阻擋高壓的層可以更薄。電阻可以相應地降低，從而能量損失可以更小。較高的遷移率和飽和速度可導致較低的導通電阻，即較低的 Ron，以減少能量損失並使器件在高頻操作時運行速度更快。大約 3 倍的熱導率使寬能隙半導體能夠在比矽更高的溫度下工作。高導熱率可以更快地散熱以防止熱失控，這是功率器件的一個重要設計考慮因素。典型的矽基功率器件只能在 10V-600V 左右工作，而寬能隙功率器件可以輕鬆地在 1000-10KV 區域工作，能量損失較小。幾乎所有的矽基半導體器件都可以很容易地應用於寬能隙半導體，例如蕭基二極體 (SBD)、JFET、MOSFET、MESFET、IGBT、DMOS 或雙載子元件等。IV-IV、III-V 或 II-VI 族中有許多寬能隙半導體，儘管碳化矽 (SiC) 和氮化鎵 (GaN) 是許多有前途的材料中的兩種。

圖5(a) 顯示了寬能隙半導體蕭基二極體 (SBD) 50 的橫截面。SBD 50 具有金屬到半導體接面，而不是 P/N 接面二極體，由於多數載流子傳輸，它具有低導通電壓和高開關速度。SBD 50在陽極51中具有蕭基接點，在陰極52中具有歐姆接點。SBD 50具有內置於寬能隙半導體或矽材料中的半導體基體54和漂移區55。漂移區55提供一層區域，以使載子自由移動和阻擋高壓。

圖5(b)示出了具有陽極51’、陰極52’、N+區54’、N-區55’、P+區56’和隔離57的寬能隙半導體P-I-N二極體50’的橫截面。二極體50’具有幾乎固有的N-區以阻擋高電壓，使得二極體50’可以在高位準植入中操作，例如電子和電洞濃度相當，例如在微波或毫米波中操作區。

圖5(c)示出了具有源極端子51”、汲極52”、閘極53”、N+基體54”、N-漂移區55"、雙擴散56”、N+ 源極 57”和隔離 58”的寬能隙半導體DMOS（雙擴散MOS）50”的橫截面。DMOS 50”在源極中具有低摻雜的 P 基極擴散區56”，以降低高壓操作的擊穿電壓。N 漂移區 55”允許載體為類似的目標進行運輸。DMOS 50”適用於可配置為水平或垂直結構的矽功率 MOS。對於不同的結構，擴散或雙擴散 56”可以在源區或汲區。閘極 53”也可以通過在 3 維結構中嵌入矽並達到與雙擴散 56”相同的高度來製造。

圖5(d)示出了寬能隙半導體MESFET 50’’’的橫截面，其具有源極51’’’、汲極52’’’、閘極53’’’、基體54’’’、緩衝器- 層 55’’’和通道 56’’’。MESFET 50’’’在閘極到溝道中具有金屬到半導體介面，而不是 MOSFET 中的金屬-氧化物-半導體介面。緩衝層 55’’’可以是將寬能隙半導體 56’’’ 與矽基體 54’’’ 連接的結構，或者可以只是阻擋高電壓的區域。

可程式化電阻器件 (PRD) 可以與寬能隙半導體積體化，以在功率、光子學、微波領域提供廣泛的應用。例如，OTP 記憶體，PRD 之一，只能程式化一次，可以與寬能隙器件積體化，為晶片 ID、安全金鑰、器件修整、參數存儲、代碼存儲和/或冗餘等提供讀取和非易失性寫入。PRD單元中的選擇器可以由寬能隙半導體製成。寬能隙MOSFET器件的閘極可以由多晶矽或矽化多晶矽製成，適合作為OTP的PRE。熱絕緣寬能隙半導體的薄膜或互連也可用作 OTP 的 PRE。

寬能隙半導體可以是任何一種能隙高於矽的半導體。寬能隙半導體可以是另一種IV族半導體，例如鑽石。寬能隙半導體可以是IV-IV、III-V或II-VI化合物，例如SiC或GaN。在此描述的一個或多個實施例涉及將可程式化電阻器件應用於寬能隙半導體。用於可程式化電阻器件的晶體或化合物寬能隙半導體可以有任何種類，對於本領域的技術人員來說都屬於本發明的範圍。

如果可程式化電阻器件單元使用二極體作為讀取選擇器，則讀取路徑可能包含二極體的閥值電壓 (~0.7V)，因此讀取電壓不能更低。解決這個問題的一個實施例是使用MOS作為讀取選擇器。圖6(a)和6(b)描繪了使用MOS作為低電壓操作的讀取選擇器的幾個實施例。

圖6(a)示出了可程式化電阻器件(PRD)180，其具有在一端耦合到元件選擇器182和讀取選擇器183並且在另一端耦合到位元線(BL)的可程式化電阻元件(PRE)181。元件選擇器182具有使能端(EN)並耦接源極線(SL)。讀取選擇器183具有讀取使能端(ENR)並且可以耦合到讀取源線(SLR)。讀取選擇器 182 可以用低 Vt 核心邏輯器件來構建，而不是通常用在選擇器 183 中的 I/O 器件。在讀取期間，讀取選擇器182可以通過向BL、SLR和ENR施加低電源電壓來開啟，使得電流可以根據PRE 181的電阻狀態從BL流向SLR。此電流可與參考電流進行比較，以確定 PRE 181 的電阻狀態為 0 或 1 的邏輯狀態。

圖6(b)顯示出根據另一個實施例的另一個可程式化電阻單元的示意圖。圖 6(b) 與圖 6(a) 相似，不同之處在於讀取選擇器是 NMOS。同一行中單元的 V+ 可以耦合為位元線 (BL)，位元線 (BL) 可以耦合到 VDDP 進行程式化並耦合到感測放大器進行讀取。二極體的陰極和同一列的MOS的源極可以耦合為源極線（SL）。選擇讀取或程式化時，可以將SL設置為接地。在一個實施例中，同一列中的 MOS 的閘極可以耦合為字元線 (WL)，當被選擇用於讀取時，該字元線可以設置為高電位，即 Rd*Sel。

圖7(a)顯示出了根據實施例的電性熔絲元件88的頂視圖。例如，電性熔絲元件88可以用作圖3中所示的電阻元件30a。電性熔絲元件88包括陽極89、陰極80和本體81。在該實施例中，電性熔絲元件88是具有小的陽極89和陰極80的棒狀形狀以減少面積。在另一個實施例中，本體81的寬度可以與陰極或陽極的寬度大致相同。本體81的寬度可以非常接近互連的最小特徵寬度。陽極89和陰極80可從本體81突出以形成接點。陽極 89 和陰極 80 的接點數可以是一 (1)，因此面積可以非常小。然而，在一實施例中，陽極89或陰極80可具有任何形狀或不同的面積比。在其他實施例中，陽極89與陰極80或陰極80與陽極89的面積比可以在2至4之間。換句話說，電性熔絲可以在陰極和陽極之間和/或在圖7(a)中熔絲的左右部分之間不對稱。在一實施例中，熔絲體81可具有約0.5-8個正方形，即長寬比約為0.5比8，以有效利用(例如，優化)單元面積和程式化電流。在一實施例中，熔絲本體81可具有約2-6個正方形，即長寬比約為2比6，以有效利用單元面積和程式化電流。在又一實施例中，窄熔絲本體81可以彎曲（例如45度、90度或任何度）以使陽極和陰極區域的寬度之間的長度更長以更有效地利用單元區域。熔絲元件88具有覆蓋本體81和陰極80的一部分的P+植入物82，而在其餘區域上覆蓋N+植入物。該實施例使熔絲元件88表現得像一個反向偏壓二極體，以在程式化後增加電阻，例如當頂部的矽化物因電遷移、離子擴散、矽化物分解和其他效應而耗盡時。熔絲元件88也可以按照電流流動方向的任何順序具有NMOS閘極的一部分和PMOS閘極的另一部分。NMOS 和 PMOS 閘極可以具有不同的材料成分，因此熔絲程式化可以更容易。最好使程式化電壓與 I/O 電壓相容，例如 3.3V、2.5V 或 1.8V，以便在不需要構建電荷泵的情況下易於使用。程式化電壓引腳也可以與至少一個標準 I/O 電源電壓引腳共用。在一個實施例中，為了在減小整個傳導路徑中的接點電阻的同時使單元變小，在單個單元中，OTP元件或二極體中的接點數量可以不超過兩個(＜=2)。一端的接點會多於另一端。類似地，在另一實施例中，OTP元件或二極體的接點尺寸可以大於記憶體陣列外部的至少一個接點。在另一實施例中，接點外殼可小於記憶體陣列外部的至少一個接點外殼。

圖7(b)顯示出電性熔絲元件88”的頂視圖。電性熔絲元件 88”類似於圖 7(a) 中所示的元件，除了使用與陽極耦合的導熱但電絕緣的散熱器。例如，電熔絲元件88”可用作圖3中所示的電阻元件30a。電性熔絲元件88”可以包括陽極89”、陰極80”、本體81”和N+主動區83”。P型基體上的N+主動區83”通過金屬84”與陽極89”耦合。在該實施例中，N+主動區83”與傳導路徑電絕緣（即，N+/P子二極體被反向偏壓）但導熱至可用作散熱器的P基體。在其他實施例中，散熱器可以不使用任何金屬或互連件而直接耦合到陽極89”，並且可以靠近陽極或在陽極下方。在其他實施例中，散熱器還可以耦合到部分或全部熔絲元件的本體、陰極或陽極。散熱器的這個實施例可以加速程式化。

圖7(c)顯示根據另一個實施例的電性熔絲元件88’’’的俯視圖。電性熔絲元件 88’’’類似於圖 7(a) 中所示的元件，除了更薄的氧化物區域 83’’’，其用作本體 81’’’下方和陽極 89’’’附近的散熱器。例如，電性熔絲元件88’’’可以用作圖3中所示的電阻元件30a。電性熔絲元件88’’’包括陽極89’’’、陰極80’’’、本體81’’’和靠近陽極89’’’的主動區83’’’。熔絲元件 81’’’下方的主動區 83’’’ 使該區域中的氧化物比其他區域更薄（即，薄閘極氧化物而不是厚 STI 氧化物）。主動區83’’’上方較薄的氧化物可以更快地散熱以加速程式化。在其他實施例中，薄氧化物區域 83’’’可以放置在熔絲元件的部分或全部陰極、本體或陽極下方作為散熱件。

圖7(d)顯示根據另一個實施例的電性熔絲元件198’的俯視圖。電性熔絲元件 198’類似於圖 7(a) 中所示的元件，不同之處在于更薄的氧化物區域 193’靠近陽極 199’放置，作為另一種形式的散熱器。例如，電性熔絲元件198’可以用作圖3中所示的電阻元件30a。電性熔絲元件198’包括陽極199’、陰極190’、本體191’和靠近陽極199’的主動區193’。靠近熔絲元件 198’的陽極 199’的主動區 193’使該區域的氧化物比其他區域的氧化物更薄（即，薄閘極氧化物而不是厚 STI 氧化物）並且可以更快地散熱以加速程式化。在其他實施例中，薄氧化物區域可以放置在靠近熔絲元件的陰極、本體或陽極的一側、二側、三側、四側或任何一側以更快地散熱。在其他實施例中，可以有至少一個基體接點耦合到主動區，例如 193’，以防止閂鎖。基體接點上方的接點柱和/或金屬也可以作為另一種形式的散熱器。

圖7(e)顯示根據另一個實施例的電性熔絲元件178的頂視圖。電性熔絲元件178類似於圖7(a)中所示的元件，其分別具有兩個端部170和179，以及耦合在兩個端部170和179之間的本體171。熔絲本體 171 在下方還具有另一個互連 173，以在本體 171 與互連 173 交叉時產生隆起。此隆起抬高了熔斷器本體171，可以在交叉處使熔斷器本體171變薄，使電遷移更容易發生。互連173可以由在熔絲材料之前處理的其他互連層製成。例如，如果熔絲178可以由第4層金屬製成，則互連可以是第1、第2、第3層金屬或MOS閘極，或其某種組合。隆起的數量可以不止一個。

圖7(e)顯示分別具有兩端170和179的熔絲178，以及連接到兩端170和179的熔絲本體。熔絲本體171有一個彎曲以產生電流擁擠以幫助程式化的電遷移。在另一個實施例中，熔絲本體中的彎曲可以不止一次。彎曲可以是任何角度，或者在拐角處倒圓，而不是如圖 7(e) 所示的 90 度。彎曲和下面的互連可以單獨實現或組合在一起，使熔絲程式化更容易。如圖7(e)所示，本發明有許多變化和等效的實施例，對於本領域技術人員來說，均屬於同一發明的範圍。

圖7(f)根據又一實施例顯示電性熔絲元件198”的俯視圖。電性熔絲元件198”類似於圖7(a)中所示的元件，除了在陰極中具有散熱器195”。例如，電性熔絲元件198”可以用作圖3中所示的電阻元件30a。電性熔絲元件198”包括陰極199”、陽極190”、本體191”和散熱器195”。在一個實施例中，散熱器區域可以只有一側，而不是兩側以適應小的單元空間，和/或長度可以更長或更短。在另一個實施例中，散熱器區域可以是一側或兩側的陽極或本體的一部分。在又一實施例中，散熱器區域的長寬比可大於設計規則的最低要求。

圖7(g) 根據又一實施例顯示電性熔絲元件198’’’的頂視圖。電性熔絲元件 198’’’類似於圖 6(a) 中所示的元件，只是在陰極附近創建了一個加熱器 195’’’。例如，電性熔絲元件198’’’可以用作圖3中所示的電阻元件30a。電性熔絲元件 198’’’包括陽極 199’’’、陰極 190’’’、本體 191’’’和可用作加熱器的高電阻區域 195’’’。高電阻區域195’’’的高電阻區域可以產生更多的熱量來説明對熔絲元件進行程式化。在一個實施例中，加熱器可以是分別具有比矽化多晶矽或矽化主動區更高電阻的未矽化多晶矽或未矽化主動區。在另一個實施例中，加熱器可以是單個或多個接點和/或串聯的層間接點以貢獻更多電阻並沿程式化路徑產生更多熱量。在又一個實施例中，加熱器可以是高電阻互連的一部分以提供更多熱量以幫助程式化。加熱器 195’’’可以放置到部分或全部熔絲元件的陰極、陽極或本體。主動區 197’’’具有基體接點以減少閂鎖危險。主動區 197’’’中的接點柱也可以用作散熱器。

圖8(a)顯示熔絲單元70”的頂視圖，該熔絲單元70”具有提供在N井中的P+/N+之間隔離的假MOS閘極78”， N井中的P+/N+作為二極體和電性熔絲元件72”的兩個端子。主動區71”被假MOS閘極78”劃分為上主動區73”和下主動區74”。上主動區73”可由P+植入77”覆蓋，而下主動區74”可由N+植入（P+植入77”的互補）覆蓋。主動區73”和74”分別構成熔絲單元70”中二極體的P和N端子。閘極 78”提供熔絲單元 70” 中二極體的 P+/N+ 之間的隔離，並且可以連接到固定偏壓。假MOS 閘極 78" 是在寬能隙半導體上以標準 CMOS 工藝製造的假 MOS 閘極。假MOS柵的寬度可以接近CMOS技術的最小柵寬。在一個實施例中，假MOS閘極的寬度也可以小於CMOS技術最小閘極寬度的兩倍。假 MOS 閘極也可以由 I/O 設備創建以承受更高的電壓。主動區 71” 位於 N 井 75”中，該 N 井75”可用於在寬能隙半導體的標準 CMOS 工藝中容納 PMOS。熔絲元件72”可以通過一端的金屬76”耦合到P+主動區(上主動區)73”（通過接點75”-2和75”-3），並耦合到另一端的高壓電源線V+（通過接點 75”-1)。N+區(下主動區)74”可通過另一接點75”-4耦合到另一電壓供應線V-。在一實施例中，接點75”-1、2、3、4中的至少一者可大於記憶體陣列外部的至少一接點以降低接點電阻。當分別向V+和V-施加高電壓和低電壓時，高電流可以流過熔絲元件72”以相應地將熔絲元件72”程式化到高電阻狀態。

圖8(b)根據一個實施例顯示具有在每一側共用一個N井接點的四個金屬熔絲單元的一排金屬熔絲單元60’的頂視圖。金屬1熔絲69’具有陽極62’、金屬1本體66’和耦合到主動區64’的陰極，該主動區64’被作為二極體的P端子的P+植入67’覆蓋。主動區 61’位於 N 井65’中。另一個被 N+ 植入（P+ 植入 67’的互補）覆蓋的主動區 63’用作二極體的 N 端子。四個二極體由 STI 68’隔離，每側共用一個 N+ 主動區 63’。N+主動區63’由水平延伸的金屬2連接，二極體的陽極由垂直延伸的金屬3連接。如果打算對金屬1 進行程式化，則傳導路徑中的其他類型的金屬應該更寬。同樣，應該在傳導路徑中放置更多的接點和過孔以防止不良程式化。為了說明，圖8(b)中使用金屬1作為金屬熔絲，本領域技術人員可以理解，以上描述可以適用於任何金屬，例如在其他實施例中的金屬0、金屬2、金屬3或金屬4。同樣地，本領域技術人員理解，在其他實施例中，隔離、金屬方案和共用一個N+主動區的數量可以變化。

對於寬能隙半導體上的先進 CMOS 技術，觸點或層間接點熔絲可能變得更加可行。圖8(c)根據一個實施例顯示共用N型井接點73a和73b的一排四個層間接點1熔絲單元70的頂視圖。層間接點1熔絲單元79具有耦合到金屬1 76和金屬2 72的層間接點1 79a。金屬2 72通過作為位元線垂直運行的層間接點2 89耦合到金屬3。金屬1 76耦合到由P+植入77覆蓋的主動區74，該P+植入物77充當二極體71的P端子。由 N+ 植入（P+植入 77 的互補）覆蓋的主動區 (接點)73a 和 73b 在層間接點熔絲單元 79 中用作二極體 71 的 N 端子。此外，主動區73a和73b用作四熔絲單元70中二極體的公共N端。它們進一步耦合到作為字元線水平延伸的金屬4。主動區 74、73a 和 73b 位於同一 N 井 75 中。層間接點1熔絲單元70中的四個二極體彼此之間具有STI 78隔離。如果要對層間接點1 進行程式化，則應在傳導路徑中放置更多接點和更多其他類型的層間接點。並且傳導路徑中的金屬應該更寬，並包含大的接點/層間接點外殼以防止不希望的程式化。圖8(c)中作為層間接點熔絲的層間接點1是為了說明目的，本領域技術人員可以理解，以上描述可以應用於任何類型的接點或層間接點，例如層間接點2、層間接點3或層間接點4等。同樣地，本領域技術人員理解，在其他實施例中，隔離、金屬方案和共用一個N+主動區的單元數量可以變化。

圖8(d) 根據一個實施例顯示具有假CMOS閘極隔離的4x5層間接點1熔絲陣列90（以下簡稱陣列90）的陣列的頂視圖。圖8(c)所示的一排層間接點熔絲可以擴展成如圖8(d)所示的二維陣列90。陣列90具有四列主動區91，每列位於單獨的N井中，以及五行層間接點熔絲單元96，由主動區之間的假CMOS閘極92隔離。每個層間接點熔絲單元96在由P+植入94覆蓋的主動區上具有一個接點99，該P+植入94充當二極體的P端子，其進一步耦合到垂直延伸的金屬2位元線。陣列90兩側的主動區被N+植入97覆蓋，作為同列二極體的N端，進一步耦合到金屬3作為字元線水平延伸。要對層間接點熔絲進行程式化，則選擇並向所需字元線和位元線施加電壓，以將電流從金屬 2 位元線、層間接點 1、金屬 1、接點、P+ 主動、N+ 主動到金屬 3 字元線。為確保僅對層間接點 1 進行程式化，可以將金屬做得更寬，並且其他類型的層間接點或接點的數量可以不止一個。為簡化繪圖，金屬1-層間接點1-金屬2連接可參考圖8(c)，因此在圖8(d)中未在每個單元中顯示。本領域技術人員理解，可以使用各種類型的接點或層間接點作為電阻元件，並且在其他實施例中金屬方案可以改變。同樣地，在其他實施例中，行和列中的儲存格數量、陣列中的行或列數以及N+主動區之間的儲存格數量可以不同。

根據一個實施例，可程式化電阻器件可用於構造記憶體。圖9(a)顯示由n列乘(m+1)行單二極體作為可程式化記憶體單元110和n個字元線驅動器150-i的記憶體陣列101構成的可程式化電阻記憶體100的一部分，其中 i = 0,1,…,n-1。記憶體陣列101具有m個普通行和一個參考行，用於一個用於差分感測的共用感測放大器140。每個記憶體單元110具有耦合到作為程式化選擇器的二極體112的P端子以及耦合到位元線BLj 170-j(j＝0，1,…,m-1)或參考位元線BLR0 175-的電阻元件111 對於同一行中的那些記憶體單元110的那些記憶體單元110。對於同列中的記憶體單元110，二極體112的N端通過局部字元線LWLBi 154-i耦合到字元線WLBi 152-i，其中i＝0,1，…,n-1。每條字元線WLBi耦合到至少一個局部字元線LWLBi，其中i=0,1,…,n-1。 LWLBi 154-i通常由高電阻率材料構成，例如N阱、多晶矽、局部互連、多金屬、主動區或金屬閘極以連接單元，然後耦合到WLBi（例如，低電阻率金屬 WLBi) 且通過導電接點或層間接點、緩衝器或後解碼器 172-i，其中 i = 0,1,…,n-1。當使用二極體作為程式化選擇器時，可能需要緩衝器或後解碼器172-i，因為有電流流過WLBi，尤其是在其他實施例中，當一個WLBi同時驅動多個單元進行程式化或讀取時。字元線WLBi由字元線驅動器150-i用電源電壓vddi驅動，該電源電壓可以在不同電壓之間切換以用於程式化和讀取。每個BLj 170-j或BLR0 175-0通過Y-寫傳輸閘120-j或125耦合到電源電壓VDDP以進行程式化，其中每個BLj 170-j或BLR0 175-0由YSWBj(j = 0, 1,…, m-1) 或 YSWRB ₀選取。Y-寫傳輸閘120-j(j=0,1,…,m-1)或125可由PMOS構建，但在一些實施例中可採用NMOS、二極體或雙載子元件。每個BLj或BLR ₀通過分別由YSRj(j＝0,1,…,m-1)或YSRR ₀選擇的Y-讀取傳輸閘130-j或135耦合到資料線DLj或DLR ₀。在記憶體陣列 101 的這一部分中，m 條普通資料線 DLj (j = 0,1,…,m-1) 連接到感測放大器 140 的輸入 160。參考資料線DLR0為感測放大器140提供另一個輸入161（參考分支中通常不需要多工）。感測放大器140的輸出是Q ₀。

為了對單元進行程式化，特定的 WLBi 和 YSWBj 被打開，並且高電壓被提供給 VDDP，其中 i = 0,1,..n-1 和 j = 0,1,…,m-1。在一些實施例中，可以通過開啟WLRBi和YSWRB0來將參考單元程式化為0或1，其中i＝0,1,…,n-1。要讀取一個單元，可以通過打開特定的 WLBi 和 YSRj 來選擇資料行 160，其中 i = 0,1,…,n-1，j=0,1,…,m-1，以及一個耦合到資料線 DLR0 161 的參考單元可以被選擇用於感測放大器 140 以感測和比較正常/參考 BL 與地之間的電阻差，同時禁用所有 YSWBj 和 YSWRB ₀，其中 j = 0,1,…,m-1 。

根據一個實施例，可程式化電阻器件可用於構造記憶體。圖9(b)示出了由如圖5(c3)所示的n列×(m+1)行記憶體單元110的記憶體陣列101和n個字元線驅動器150-i構成的可程式化電阻記憶體100的一部分，其中 i = 0,1,…,n-1。記憶體陣列101具有m普通行和一個參考行，用於一個用於差分感測的共用感測放大器140。每個記憶體單元110具有電阻元件111，此電阻元件111耦合到作為程式化選擇器的二極體112的P端子、作為讀取程式化選擇器的MOS 113和耦合到用於相同行中的那些記憶體單元110的位元線BLj 170-j (j = 0,1,…,m)，或參考位元線BLR ₀175-0。對於同一列中的存儲單元110，MOS 113的閘極通過局部字元線LWLBi 154-i耦合到字元線WLBi 152-i， i＝0,1,…,n-1。每條字元線WLBi耦合到至少一個局部字元線LWLBi，其中i=0,1,…,n-1。LWLBi 154-i通常由高電阻率材料構成，例如N阱、多晶矽、多晶矽化物、多金屬、局部互連、主動區或金屬閘極以連接單元，然後耦合到WLBi（例如，低- 電阻率金屬 WLBi) 且通過導電接點或層間接點、緩衝器或後解碼器 172-i，其中 i = 0,1,…,n-1。在其他實施例中，當使用二極體作為程式化選擇器或使用 MOS 作為讀取選擇器時可能需要緩衝器或後解碼器 172-i 以提高性能。選擇線 (SLs)，159-0 到 159-(n-1)，可以實施為類似於 WLB，具有本地 SLs、緩衝器、後解碼器、低或高電阻率互連等。每個BLj 170-j或BLR ₀175-0通過Y-寫傳輸閘120-j或125耦合到電源電壓VDDP以進行程式化，其中每個BLj 170-j或BLR ₀175-0可由YSWBj (j = 0, 1,…,m-1)或YSWRB ₀分別選擇。Y-寫傳輸閘120-j(j=0,1,…,m-1)或125可由PMOS構建，但在一些實施例中可採用NMOS、二極體或雙載子元件。每個BLj或BLR ₀通過分別由YSRj(j＝0,1,..,m-1)或YSRR0選擇的Y-讀傳輸閘130-j或135耦合到資料線DLj或DLR ₀。在記憶體陣列 101 的這一部分中，m 普通資料線 DLj (j = 0,1,…,m-1) 連接到感測放大器 140 的輸入 160。參考資料線DLR ₀為感測放大器140提供另一個輸入161（參考分支中通常不需要多工）。感測放大器140的輸出是Q ₀。

為了對單元進行程式化，特定的 WLBi 和 YSWBj 被打開，並且高電壓被提供給 VDDP，其中 i = 0,1,…,n-1 和 j = 0,1,…,m-1。在一些實施例中，可以通過開啟WLRBi和YSWRB ₀來將參考單元程式化為0或1，其中i＝0,1,…,n-1。為了讀取一個單元，所有的SLs可以被設置為低並且可以通過打開特定的WLBi（讀取選擇器）和YSRj（Y讀取通過閘）來選擇資料線160，其中i = 0,1,…,n-1 ，並且j=0,1,…,m-1，並且可以為感測放大器140選擇耦合到參考資料線DLR ₀161的參考單元來感測和比較正常BL和參考BL對地之間的電阻差，同時禁用所有行寫傳輸閘 YSWBj 和 YSWRB0，其中 j = 0, 1,…, m-1。

圖10(a)和10(b)分別描繪根據某些實施例的可程式化電阻記憶體的程式化方法700、讀取方法800的實施例的流程圖。方法700和800是在可程式化電阻式記憶體的內文中描述的，例如圖9(a)和9(b)中的可程式化電阻式記憶體100。方法800在可程式化電阻記憶體的內文中描述，例如圖9(b)中的可程式化電阻記憶體100。此外，雖然描述為步驟流程，但本領域普通技術人員將認識到，至少一些步驟可以以不同的循序執行，包括同時執行或跳過。

圖10(a) 根據一個實施例，在流程圖中描繪了的對可程式化電阻式記憶體進行程式化的方法700。在第一步驟710中，可以選擇合適的電源選擇器，以便可以將高電壓施加到字元線驅動器和位元線的電源。在第二步驟720中，取決於可程式化電阻器件的類型，可以分析要在控制邏輯(圖9(a)、9(b)中未示出)中程式化的資料。對於電性熔絲，這是一種一次性可程式化 (OTP) 設備，因此程式化始終意味著將熔絲熔斷為非原始狀態並且是不可逆的。程式化電壓和持續時間往往由外部控制信號決定，而不是從記憶體內部產生。為了更容易地對OTP進行程式化，在一個實施例中，當對每個單元進行程式化時，可以連續施加多於一次的程式化脈衝。在另一實施例中，還可以在單次操作中向所有單元施加一個射擊脈衝（觸發脈衝），然後在另一次操作中選擇性地為那些難以程式化的單元施加更多射擊脈衝以減少總程式化時間。在第三步驟730中，可以選擇一列中的單元並且可以開啟對應的局部字元線。在第四步740中，可以禁用感測放大器以節省功率並防止干擾程式化操作。在第五步驟750中，可以選擇行中的單元並且可以開啟對應的Y-寫傳輸閘以將所選擇的位元線耦合到電源電壓。在步驟760中，可以在建立的傳導路徑中驅動期望的電流達期望的時間。在步驟770中，將資料寫入選定的單元中。對於大多數可程式化電阻記憶體，該傳導路徑是從高壓電源通過位元線選擇、電阻元件、作為程式選擇器的二極體和本地字元線驅動器的 NMOS 下拉到地。

圖10(b)在流程圖中描繪了根據一個實施例的讀取可程式化電阻記憶體的方法800。在第一步810中，可以選擇合適的電源選擇器來為本地字元線驅動器、感測放大器和其他電路提供電源電壓。在第二步驟820中，可以禁用所有Y-寫傳輸閘，即位元線程式選擇器。在第三步驟830中，可以選擇期望的本地字元線，使得作為程式選擇器的二極體具有接地的傳導路徑。在第四步驟840中，可以啟用感測放大器並準備好感測輸入信號。在第五步驟850中，可以將資料線和參考資料線預充電到可程式化電阻器件單元的V-電壓。在第六步驟860中，可以選擇所需的Y讀取傳輸閘，使得所需的位元線耦合到感測放大器的輸入。因此建立了從位元線到所需單元中的電阻元件、作為程式選擇器的二極體以及將本地字元線驅動器下拉到地的傳導路徑。這同樣適用於參考分支。在步驟870中，感測放大器可將讀取電流與參考電流進行比較以確定0或1的邏輯輸出以完成讀取操作並輸出步驟880中的讀取資料。

圖11根據一個實施例，顯示出處理器系統700。處理器系統700可以包括可程式化電阻元件744，例如在單元陣列742中，在可程式化電阻元件(PRD)記憶體740中。例如，處理器系統700可以屬於電腦系統。電腦系統可以包括中央處理單元 (CPU) 710，其通過公共匯流排 715 與各種記憶體和週邊設備通信，例如 I/O 720、硬碟驅動器 730、CDROM 750、記憶體 740、其他記憶體 760 和電源管理模組770。其他記憶體760是常規記憶體，例如SRAM、DRAM或快閃記憶體，通常通過記憶體控制器與CPU 710介面。電源管理模組770可以是矽基或寬能隙半導體以處理高輸出電壓或電流。CPU 710通常是微處理器、數位訊號處理器或其他可程式化數字邏輯裝置。可程式化電阻記憶體740優選地構造為積體電路，其包括具有至少一個可程式化電阻器件744的記憶體陣列元件742。PRD記憶體740通常通過記憶體控制器與CPU 710介面。如果需要，記憶體740可以與處理器例如CPU 710組合在單個積體電路中。電源管理模組770還可與PRD記憶體740積體化在單個晶片中以用於電源相關應用。

本發明可以在印刷電路板(PCB)或系統中的部分或全部積體電路中實現。可程式化電阻器件可以是熔絲、反熔絲或新興的非易失性記憶體。熔絲可以是矽化或非矽化多晶矽熔絲、熱隔離主動區熔絲、局部互連熔絲、金屬熔絲、接點熔絲、層間接點熔絲或由CMOS閘極構造的熔絲。反熔絲可以是閘極氧化物擊穿反熔絲、接點或層間接點反熔絲中間有電介質。新興的非易失性記憶體可以是磁性存取記憶體 (MRAM)、相變記憶體 (PCM)、導電橋隨機存取記憶體（CBRAM）或電阻隨機存取記憶體（RRAM）。雖然程式機制不同，但可以通過不同的電阻值來區分它們的邏輯狀態。

本申請要求於2021年 1月26日提交，名為“PROGRAMMABLE RESISTANCE MEMORY ON WIDE-BANDGAP SEMICONDUCTOR TECHNOLOGIES 的美國專利，臨時申請編號為 63/141,479 的優先權，其通過引用併入本文。本申請要求於2021年 3月 1日提交，名為“PROGRAMMABLE RESISTANCE MEMORY ON WIDE-BANDGAP SEMICONDUCTOR TECHNOLOGIES 的美國專利，臨時申請編號為 63/155,269 的優先權，其通過引用併入本文。

當然，本發明還可有其它多種實施例，在不背離本發明精神及其實質的情況下，熟悉本領域的技術人員當可根據本發明作出各種相應的改變和變形，但這些相應的改變和變形都應屬於本發明所附的專利範圍的保護範圍。

10、20、30:存儲單元 11、21、30a:可程式化電阻元件 12、22:程式化選擇器 80、84、88、88"、83"'、198'、178、198"、198"'、72":電性熔絲元件 81、85、89"、89"'、199"'、190"、199"'、62':陽極 82、86、80"、80'"、190"'、199"、190"':陰極 83、87、81"'、191'、171、191"、91"'、66':本體 30b:選擇器 32、32'、32"、71:二極體 33、33'、 33":P+主動區 37、37'、37"、83"、63' :N+主動區 34、34'、34"、65'、75"、75:N井 36、36'、68'、78:淺溝槽隔離 31'、31"、83"'、193'、71"、64'、61、63'、74:主動區 38':P+植入層 37':源極 39'、39"、78"、92:假MOS閘極 35'、35":基體 50:蕭基二極體 50':二極體 51、51'、89:陽極 52、52'、80:陰極 54:基體 55:漂移區 54':N+區 55':N-區 56':P+區 57:隔離 50":雙擴散MOS 51":源極端子 52":汲極 53":閘極 54":N+基體 55":N-漂移區 56":雙擴散 57":N+源極 58:隔離 50'":寬能隙半導體MESFET 51"':源極 52"':汲極 53"':閘極 54"':基體 55"':緩衝層 56"':通道 82"、82"'、192':P+植入層 179、170:端部 173:互連 195":散熱器 195"':高電阻區域 70"、60'、70:熔絲單元 73":上主動區 74":下主動區 77"、67'、77、94:P+植入 97:N+植入 75"-1、75"-2、75"-3、75"-4、73a、73b、99:接點 69':熔絲 79:層間接點熔絲單元 76:金屬1 72:金屬2 79a:層間接點1 89:層間接點2 90:層間接點1熔絲陣列 96:層間接點熔絲單元 100:可程式化電阻記憶體 101:記憶體陣列 110:記憶體單元 111:電阻元件 112:二極體 140:感測放大器 160、161:輸入 Q ₀:輸出 BLj 170-j(j＝0，1,…,m-1)、BLR ₀:位元線 154-i(i＝0,1，…,n-1):局部字元線 WLBi 152-i (i＝0,1，…,n-1):字元線 172-i:後解碼器 YSWBj(j=0、1,…、m-1)、YSWRB ₀、120-j(j=0,1,…,m-1)、125、130-j(j=0,1,…,m-1)、135:傳輸閘 DLj(j=0、1,…、m-1)、DLR ₀:資料線 170-j(j=0、1,…、m-1):位元線 150-i(i＝0,1，…,n-1):字元線驅動器 113:MOS 700:處理器系統 710:CPU 715:公共匯流排 720:I/O 730:硬碟驅動器 742:單元陣列 744:可程式化電阻元件 740:可程式化電阻元件(PRD)記憶體 750:CDROM 760:其他記憶體 770:電源管理模組

圖1(a)顯示一傳統的可程式化電阻記憶存儲單元。

圖1(b)顯示另一個OTP 單元使用二極體作為程式化選擇器的電路圖。

圖2(a)和2(b)分別顯示從內連接(interconnect)製作的電性熔絲元件的實施例示意圖。

圖3顯示一方塊圖，根據一個實施例中使用選擇器的記憶存儲單元。

圖4(a)顯示一接面二極體的橫截面，根據一個實施例中具有淺溝槽(Shallow Trench Isolation, STI)隔離的程式化選擇器。

圖4(b)顯示一接面二極體的橫截面，根據一個實施例中具有假CMOS閘閘極隔離的程式化選擇器。

圖4(c)顯示一接面二極體的橫截面，根據一個實施例中具有SBL(Silicide block layer)隔離的程式化選擇器。

圖4(d)顯示一接面二極體的橫截面，根據一個實施例中具有絕緣基體上的假 CMOS 閘閘極隔離的程式化選擇器。

圖5(a)顯示了於一電路中由寬能隙半導體（例如 SiC 或 GaN）構建的蕭基二極體 (SBD) 的橫截面，該電路與可程式化電阻記憶體積體化。

圖5(b)顯示了在與可程式化電阻記憶體積體化的電路中由寬能隙半導體（例如 SiC 或 GaN）構建的 P-i-N 二極體的橫截面。

圖5(c)顯示在與可程式化電阻記憶體積體化的電路中由寬能隙半導體（例如 SiC 或 GaN）構建的 DMOS（雙擴散金屬氧化物半導體）的橫截面。

圖5(d)顯示在與可程式化電阻記憶體積體化的電路中由寬能隙半導體（例如 SiC 或 GaN）構建的 MESFET（金屬半導體場效應電晶體）的橫截面。

圖6(a)顯示一方塊圖，根據一個實施例中具有與用於低電壓讀取的選擇器並聯的讀取選擇器的可程式化電阻單元。

圖6(b)顯示一方塊圖，根據一實施例中具有與二極體選擇器並聯的用於低電壓讀取的讀取選擇器的可程式化電阻單元。

圖7(a)顯示一電性熔絲元件的一實施例示意圖。

圖7(b)顯示根據另一實施例示意圖，一電性熔絲元件使用靠近陽極的導熱但電絕緣的區域作為散熱器的電熔斷器元件。

圖7(c)顯示根據另一實施例示意圖，一電性熔絲元件使用較薄的氧化物作為散熱器在本體下方和陽極附近。

圖7(d)顯示根據另一實施例示意圖，一電性熔絲元件使用靠近陽極的薄氧化物區域作為散熱器。

圖7(e)顯示根據另一實施例示意圖，一電性熔絲元件在熔絲本體彎曲和/或在下方使用另一個互連以幫助程式化。

圖7(f)顯示根據另一實施例示意圖，一電性熔絲元件使用擴展陽極作為散熱器。

圖7(g)顯示根據另一實施例示意圖，一電性熔絲元件使用高電阻區域作為熱發生器。

圖8(a)顯示可程式化電阻單元的頂視圖，該單元耦合到在 P+/N+ 主動區之間具有假 CMOS 閘極的二極體。

圖8(b)顯示一金屬熔絲耦合到一接面二極體的頂視圖，此接面二極體有4個存儲單元共用一邊一個的N井接點。

圖8(c)顯示一層間接點熔絲(via fuse)耦合到一接面二極體的頂視圖，此接面二極體有4個存儲單元共用一邊一個的N井接點。

圖8(d)顯示一層間接點熔絲二維陣列的頂視圖，這些層間接點熔絲使用P +/ N井二極體。

圖9(a)顯示了可程式化電阻記憶體的一部分，由 n 列 x (m+1) 行單二極體作為程式選擇器單元和 n 個字元線驅動器構成。

圖9(b)顯示了低功耗可程式化電阻式記憶體陣列一部分的方塊圖。

圖10(a)在流程圖中描述了一種對可程式化電阻式記憶體進行程式化的方法。

圖10(b)在流程圖中描繪了一種讀取可程式化電阻記憶體的方法。

圖11顯示電子系統。

30:存儲單元

30a:可程式化電阻元件

30b:程式化選擇器

Claims

一種與寬能隙半導體器件積體化的可程式化電阻記憶體，包括：多個可程式化電阻性存儲單元，至少有一可程式化電阻性存儲單元包括：一端耦合到第一電源電壓線的可程式化電阻元件(PRE)；及一選擇器，具有至少一個主動區，被閘極分成至少第一主動區和第二主動區，其中該第一主動區具有一第一類型摻雜或本質上沒有額外的摻雜劑，該第二主動區具有一第一類型或第二類型摻雜，該第一主動區域提供該選擇器的一第一端而該第二主動區提供該選擇器的一第二端，該第一主動區和該第二主動區都建立在半導體或絕緣體基體上的寬能隙半導體材料，該第一主動區耦合到該可程式化電阻元件，而該第二主動區耦合到一第二電源電壓線；在半導體材料層上製造的該閘極中間夾有電介質；該閘極耦合到一第三電源電壓線，並且其中該可程式化電阻元件被配置為通過向該第一、第二和/或第三電源電壓線施加電壓從而改變其邏輯狀態而可程式化；其中該寬能隙半導體是能隙高於矽的半導體；其中該可程式化電阻元件在其兩端最近的兩個接點之間具有可程式化電阻元件本體，該可程式化電阻元件本體的長寬比為2至6。
如請求項1所述之可程式化電阻記憶體，其特徵在於，該基體包括矽、寬能隙半導體或藍寶石中的至少一種。
如請求項1所述之可程式化電阻記憶體，其特徵在於，其中該半導體材料由能隙明顯寬於矽的IV族、IV-IV族、III-V族或II-VI族半導體中的至少一種構成。
如請求項3所述之可程式化電阻式記憶體，其中該半導體材料或該基體由碳化矽或氮化鎵中的至少一種構成。
如請求項1所述之可程式化電阻記憶體，其中該可程式化電阻元件包括金屬、多晶矽、矽化多晶矽或熱絕緣寬能隙半導體。
如請求項1所述之可程式化電阻記憶體，其中該可程式化電阻元件包括至少一MOS器件以俘獲電荷或擊穿閘極氧化物以決定程式化狀態。
如請求項1所述之可程式化電阻記憶體，其中該可程式化電阻元件在一端具有比另一端更多的接點。
一種電子系統，包括：一電路塊，由寬能隙半導體製造；及一可程式化電阻元件記憶體可操作地連接到該電路塊，該可程式化電阻記憶體包括多個可程式化電阻單元，至少一該可程式化電阻單元包括：一可程式化電阻元件，被耦合到一第一電源電壓線；及一選擇器，具有至少一個主動區，被閘極分成至少第一主動區和第二主動區，其中該第一主動區具有一第一類型摻雜或本質上沒有額外的摻雜劑，該第二主動區具有一第一類型或第二類型摻雜，該第一主動區域提供該選擇器的一第一端而該第二主動區提供該選擇器的一第二端，該第一主動區和該第二主動區都建立在半導體或絕緣體基體上的寬能隙半導體材料，該第一主動區耦合到該可程式化電阻元件，而該第二主動區耦合到一第二電源電壓線；在半導體材料層上製造的該閘極中間夾有電介質；該閘極耦合到一第三電源電壓線，並且其中該可程式化電阻元件被配置為通過向該第一、第二和/或第三電源電壓線施加電壓從而改變其邏輯狀態而可程式化；其中該寬能隙半導體是能隙高於矽的半導體；其中該可程式化電阻元件在其兩端最近的兩個接點之間具有可程式化電阻元件本體，該可程式化電阻元件本體的長寬比為2至6。
如請求項8所述之電子系統，其中該半導體材料或該基體，實質上由寬能隙半導體中的至少一種構成。
如請求項8所述之電子系統，其中該可程式化電阻元件具有至少一種金屬、多晶矽、矽化多晶矽或隔熱寬能隙半導體。
一種在積體化寬能隙半導體器件上操作可程式化電阻記憶體的方法，該方法包括：提供多個可程式化電阻元件存儲單元，至少一該可程式化電阻元件存儲單元包括至少(i)一可程式化電阻元件被耦合到第一電源電壓線；及(ii)一選擇器，具有至少一個主動區，被閘極分成至少第一主動區和第二主動區，其中該第一主動區具有一第一類型摻雜或本質上沒有額外的摻雜劑，該第二主動區具有一第一類型或第二類型摻雜，該第一主動區域提供該選擇器的一第一端而該第二主動區提供該選擇器的一第二端，該第一主動區和該第二主動區都建立在半導體或絕緣體基體上的寬能隙半導體材料，該第一主動區耦合到該可程式化電阻元件，而該第二主動區耦合到一第二電源電壓線；及(iii)在半導體材料層上製造的該閘極中間夾有電介質；該閘極耦合到一第三電源電壓線；和通過向該第一、第二和/或第三電壓線施加電壓，將邏輯狀態程式化到至少一個可程式化電阻單元中；其中該寬能隙半導體是能隙高於矽的半導體；其中該可程式化電阻元件在其兩端最近的兩個接點之間具有可程式化電阻元件本體，該可程式化電阻元件本體的長寬比為2至6。
如請求項11所述之方法，其中該寬能隙半導體至少包括碳化矽或氮化鎵。