TWI445137B - 單次性可編程記憶體、電子系統、電性熔絲記憶體、可編程電阻式記憶體及其方法 - Google Patents

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Description

單次性可編程記憶體、電子系統、電性熔絲記憶體、可編程電阻式記憶體及其方法
本發明涉及到可編程記憶體元件，如使用在記憶體陣列之可編程電阻元件。
可編程電阻元件通常是指元件之電阻狀態可在編程後改變。電阻狀態可以由電阻值來決定。例如，電阻性元件可以是單次性可編程OTP(One-Time Programmable)元件(如電性熔絲)，而編程方法可以施用高電壓，來產生高電流通過OTP元件。當這大電流經由打開的編程選擇器流過OTP元件，OTP元件將被燒成高或低電阻狀態(取決於是熔絲或反熔絲)而加以編程。
電性熔絲是一種常見的OTP，而這種可編程電阻元件，可以是多晶矽、矽化多晶矽、矽化物、熱隔離的主動區、金屬、金屬合金或它們的組合。金屬可以是鋁、銅或其他過渡金屬。其中最常用的電性熔絲是一個矽化的多晶矽，用互補式金氧半導體晶體管(CMOS)的閘極製成，用來作為內連接(interconnect)。電性熔絲也可以是一個或多個接點(contact)或層間接點(via)，而不是小 片段的內連接。高電流可把接點或層間接點燒成高電阻狀態。電性熔絲可以是反熔絲，其中高電壓使電阻降低，而不是提高電阻。反熔絲可由一個或多個接點或層間接點組成，並含有絕緣體於其間。反熔絲也可由CMOS閘極耦合於CMOS本體，其含有閘極氧化層當做為絕緣體。
傳統的可編程電阻式記憶存儲單元如圖1所示。存儲單元10包含一電阻元件11和一N型金氧半導體晶體管(NMOS)編程選擇器12。電阻元件11一端耦合到NMOS 12的汲極，另一端耦合到正電壓V+。NMOS 12的閘極耦合到選擇信號(SEL)，源極耦合到一個負電壓V-。當高電壓加在V+而低電壓加在V-時，電阻元件10則可被編程，經由提高編程選擇信號(SEL)來打開NMOS12。一種最常見的電阻元件是矽化多晶矽，乃是在同時製作MOS閘極時用的同樣材料。NMOS編程選擇器12的面積，需要足夠大，以提供所需的編程電流持續幾微秒。矽化多晶矽的編程電流通常是從幾毫安(對寬度約40奈米的熔絲)至20毫安(對寬度約0.6微米熔絲)。因此使用矽化多晶矽的電性熔絲存儲單元面積往往是非常太的。如圖2a所示，相變記憶體(PCM)是另一種傳統的可編程電阻元件20。PCM存儲單元包含相變薄膜(Phase Change Material)21和當作編程選擇器的雙極性電晶體22，其具有P+射極23、N型基極27和集極25(為P型基體)。相變薄膜21一端耦合到雙極性電晶體22的射極23，另一端耦合到正電壓V+。雙極性電晶體22的N型基極27耦合到負電壓V-，而集極25耦合到接地。在V+和V-間施加適當的電壓持續適當的時間，相變薄膜21可被編程成高或低電阻狀態，根據電壓和持續時間而定。按照慣例，編程相變記憶體 成高電阻狀態(或重設狀態)大約需要持續50ns的3V電壓，消耗大約300uA的電流。編程相變記憶體成低電阻狀態(或設置狀態)需要持續300ns左右的2V電壓，消耗大約100uA的電流。這種存儲單元需要特殊製程來妥善隔離每個存儲單元，因而需要比標準CMOS邏輯製程多3-4道光罩，而使得它的製作比較貴。
另一種相變記憶體(PCM)的可編程電阻元件如圖2b所示。相變記憶體材料有相變薄膜21'和二極體22'。相變薄膜21'被耦合在二極體陽極22'和正電壓V+之間。二極體的陰極22'被耦合到負電壓V-。施加適當的電壓在V+和V-之間持續一段適當的時間，相變薄膜21'可以被編程為高或低電阻狀態，根據電壓和持續時間而定。請見“Kwang-Jin Lee et al.,“A 90nm 1.8V 512Mb Diode-Switch PRAM with 266MB/s Read Throughput,”International Solid-State Circuit Conference,2007,pp.472-273”。圖2b所示為使用二極體作為每個相變記憶體(PCM)存儲單元的編程選擇器的例子。雖然這項技術可以減少PCM存儲單元尺寸到只有6.8 F2(F代表特徵大小)，二極體需要非常複雜的製造過程，如選擇性磊晶成長(SEG)。如此一來對嵌入式PCM的應用，將變的非常昂貴。
圖3a和3b分別展示了一些從內連接式(Interconnect)製作成之電性熔絲元件81和85的實施例。內連接式扮演一特定類型的電阻元件。電阻元件有三個部分：陽極、陰極和本體。陽極和陰極提供電阻元件連接到其他部分的電路，使電流可以從陽極流動通過本體到陰極。本體的寬度決定了電流密度，進而決定編程的電遷移臨界值。圖3a顯示了一傳統的電性熔絲元件81，包含陽極80、陰 極82和本體83。這實施例有一大型而對稱的陽極和陰極。圖3b顯示了另一傳統的電性熔絲元件85，包含陽極84、陰極86和本體87。這實施例有大型陽極和小型陰極的一種非對稱形狀，根據極性和貯藏效應，來提高電遷移效應。極性效應意味著電遷移總是從陰極開始。而貯藏效應的影響是一小型陰極可使電遷移比較容易發生。因為當電遷移發生時，較小的面積可有較少的離子可補充空隙。圖3a和3b裏的熔絲元件81和85是相對比較大的結構，這使得它們不適合一些應用。
二極體也可以從多晶矽製造。圖4a顯示一多晶矽二極體的橫截面。要形成多晶矽二極體，多晶矽是由N+植入一端而P+植入另一端，二端之間的間距Lc含有固有(intrinsic)的摻雜劑。固有的摻雜劑是由外擴散或污染所造成之些微N型或P型摻雜劑，而非刻意的摻雜。矽化物阻擋層應用於多晶矽上以防止矽化物在多晶矽的表面上形成，從而防止短路。多晶矽的P+和N+兩端由接點帶出以形成二極體的PN兩端。作為一例子，多晶矽二極體可見Ming-Dou Ker et al.,“Ultra High-Voltage Charge Pump Circuit in Low-Voltage Bulk CMOS Processes with Polysilicon Diodes,”IEEE Transaction of Circuit and System-II,Vol.54,No.1,January 2007,pp.47-51。
圖4b顯示圖4a的多晶矽二極體的電流電壓特性。目前的電流電壓曲線顯示有用的二極體行為，如二極體的閘值電壓約為0.6V而漏電流低於1nA。經由改變間距Lc，多晶矽二極體的擊穿電壓和漏電流可以相應調整。
本發明之一目的為提供使用二極體作為編程選擇器的可編程電阻元件存儲單元。可編程的電阻元件可以使用標準CMOS邏輯製程，以減少存儲單元的大小和成本。
因此本發明提供一種可編程電阻式記憶體，包括：多個可編程電阻式存儲單元，至少有一可編程電阻式存儲單元包括：一可編程電阻式元件被耦合到第一電源電壓線；及一二極體建構於多晶矽，包括至少有一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供了該二極體的一第一端而該第二端提供二極體的一第二端，該第一端和該第二端皆存在一個共同的多晶矽上，該第一端被耦合到可編程電阻式元件，該而第二端被耦合到第二電源電壓線；其中該第一和該第二端的摻雜劑是從金氧半導體元件(CMOS)源極或汲極的摻雜植入製造，其中，經由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態，該可編程電阻式元件被配置為可編程。
因此本發明提供一種電子系統，包括：一種處理器；及一可編程電阻式記憶體可操作地連接到處理器，該可編程電阻式記憶體包括至少數個可編程存儲電阻式單元以提供數據存儲，每個可編程電阻存儲單元包括：一可編程電阻式元件被耦合到第一電源電壓線；及一二極體建構於多晶矽，包括至少一第一端和一第二端，其中該第一端具有第一型摻雜，而該第二端具有第二型摻雜，該第一端提供了該二極體的一第一端，該第二端提供該二極體的一第二端，該第一和第二端皆存在一個共同的多晶矽上，該第一端耦合到該可編程電阻元件而該第二端耦合到一第二電源電壓線；其中第一和第二端的摻雜劑是從金氧半導體元件(CMOS)的源極或 汲極的摻雜植入製造，其中，經由施加電壓到第一和第二電源電壓線，從而改變電阻到不同的邏輯狀態，該可編程電阻元件被配置為可編程。
因此本發明提供一種提供一可編程電阻記憶體之方法，包括：提供多個可編程電阻存儲單元，至少有一可編程電阻存儲單元包括至少(i)一可編程電阻元件被耦合到第一電源電壓線；及(ii)一二極體建構於多晶矽，包括至少一第一端和一第二端，該第一端具有第一型摻雜，而該第二端具有第二型摻雜，該第一端提供該二極體的一第一端，該第二端提供該二極體的一第二端，該第一和第二端二者的摻雜是從金氧半導體元件(CMOS)的源極或汲極的摻雜植入製造，該第一端耦合到該可編程電阻元件而該第二端耦合到一第二電源電壓線，及經由施加電壓到第一和第二電壓線，以編程一邏輯狀態到至少一可編程電阻存儲單元。
因此本發明提供一種單次性可編程記憶體，包括：多個單次性可編程存儲單元，至少有一單次性可編程存儲單元包括：一單次性可編程元件被耦合到第一個電源電壓線；及一二極體建構於多晶矽，包括至少一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供該二極體的一第一端而該第二端提供該二極體的一第二端，該第一端和第二端皆存在一個共同的多晶矽上，該第一端被耦合到該單次性可編程元件，而該第二端被耦合到第二電源電壓線；其中該第一和第二端的摻雜是從金氧半導體元件(CMOS)的源極或汲極的摻雜植入製造，其中，經由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態，該單次性可編程元件被配置為可 編程。
因此本發明提供一種電性熔絲記憶體，包括：多個電性熔絲存儲單元，至少有一電性熔絲存儲單元包括：一電性熔絲元件被耦合到第一電源電壓線；及一二極體建構於多晶矽，包括至少一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供二極體的一第一端而該第二端提供二極體的一第二端，該第一端和第二端皆存在一個共同的多晶矽上，該第一端被耦合到該電性熔絲元件，而該第二端被耦合到第二電源電壓線；其中該第一和第二端的摻雜是從金氧半導體元件(CMOS)源極或汲極的摻雜植入製造，其中，經由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態，該電性熔絲元件被配置為可編程。
[習知]
10‧‧‧存儲單元
11‧‧‧電阻元件
12‧‧‧NMOS編程選擇器
20,20’‧‧‧可編程電阻元件
21,21’‧‧‧相變薄膜
22‧‧‧雙極性電晶體
23‧‧‧P+射極
27‧‧‧N型基極
25‧‧‧集極
22'‧‧‧二極體
81,85‧‧‧電性熔絲元件
80,84‧‧‧陽極
82,86‧‧‧陰極
83,87‧‧‧本體
[本發明]
30‧‧‧記憶體存儲單元
31‧‧‧可編程電阻元件
32‧‧‧多晶矽二極體
34‧‧‧多晶矽
33‧‧‧P+植入層
37‧‧‧N+植入層
d‧‧‧距離
36‧‧‧矽化物阻擋層
39‧‧‧選項層
88‧‧‧電性熔絲元件
89‧‧‧陽極
90,88‧‧‧陰極
91,87‧‧‧本體
92‧‧‧P+植入層
81‧‧‧多晶矽二極體
83‧‧‧P+植入層
84‧‧‧N+植入層
82‧‧‧矽化物阻擋層
90‧‧‧一體多晶矽電性熔絲單元
91‧‧‧二極體
97‧‧‧本體
99‧‧‧陰極
98‧‧‧P端
93‧‧‧P+植入層
94‧‧‧N+植入層
92‧‧‧矽化物阻擋層
91‧‧‧多晶矽電性熔絲單元
96‧‧‧多晶矽二極體電性熔絲
95‧‧‧電性熔絲元件
92‧‧‧矽化物阻擋層
94‧‧‧N端
90‧‧‧第一層間接點熔絲
91‧‧‧多晶矽二極體
97‧‧‧N+接點
99‧‧‧P+接點
93‧‧‧N+植入層
60‧‧‧多晶矽電性熔絲
61‧‧‧P+多晶矽
62‧‧‧N型埋層
64‧‧‧N+植入層
63‧‧‧P+植入層
100‧‧‧可編程電阻記憶體
110‧‧‧二極體存儲單元
101‧‧‧陣列
150-i‧‧‧字元線驅動器
111‧‧‧電阻元件
112‧‧‧二極體
170-j‧‧‧位元線BLj
LWLBi‧‧‧局部字元線
120-j,125‧‧‧Y-寫通道閘
130-j,135‧‧‧Y-read通道閘
S700-S760,S800-S870‧‧‧步驟
700‧‧‧處理器系統
740‧‧‧記憶體
744‧‧‧可編程電阻元件
742‧‧‧存儲單元陣列
710‧‧‧中央處理單元
715‧‧‧共同匯流排
720‧‧‧輸入輸出單元
730‧‧‧硬盤驅動器
750‧‧‧光碟
740‧‧‧記憶體
760‧‧‧其他記憶體
圖1顯示了一種傳統的可編程電阻式記憶存儲單元示意圖。
圖2a顯示了相變記憶體(PCM)用的另一種傳統可編程電阻式元件示意圖，其採用雙極型晶體管作為編程選擇器。
圖2b顯示了另一種傳統相變記憶體(PCM)存儲單元示意圖，其採用二極體作為編程選擇器。
圖3a和3b分別展示了從內連接(interconnect)製作的電性熔絲元件之實施例示意圖。
圖4a顯示一多晶矽二極體的橫截面。
圖4b顯示如圖4a所示的多晶矽二極體的電流電壓特性圖。
圖5顯示使用一根據本發明的多晶矽二極體於可編程電阻式記憶存儲單元的方塊圖。
圖6顯示了一可編程電阻式記憶存儲單元的頂視圖。此存儲單元實施例使用多晶矽二極體為編程選擇器。
圖7a顯示另一實施例之電性熔絲頂視圖。
圖7b,7c,7d顯示另一實施例之電性熔絲頂視圖，其使用多晶矽為電性熔絲與編程二極體。
圖8a顯示了一多晶矽電性熔絲的頂視圖。按照此實施例，其電性熔絲單元的陽極為4個多晶矽二極體具有4個電性熔絲單元所共享。
圖8b顯示了一第一層間接點(via1)4x6陣列的頂視圖。按照此一實施例，via1電性熔絲構建於多晶矽上。
圖8c顯示多晶矽和二極體陣列的頂視圖。根據此實施例，電性熔絲是由P+多晶矽和N型埋層的交叉點所構造。
圖9顯示了一個可編程電阻式記憶體的一部分示意圖。根據此一實施例，由n行和(m+1)列的單二極體存儲單元與n個字元線驅動器一起構成。
圖10a描繪了一種可編程電阻式記憶體的編程方法的流程圖。
圖10b描繪了一種可編程電阻式記憶體的讀取方法流程圖。
圖11顯示了一種處理器(Processor)的系統的實施例示意圖。
在此揭露實施例，使用至少一多晶矽二極體當編程選擇器的可編程電阻式元件。此二極體可以包括於一多晶矽基體內之P+和N植入層。由於P+和N+植入層都以現成的標準CMOS邏輯製程，這些元件可用一個有效率及符合成本效益的方法做成。沒有額外的光罩或製程步驟，以節省成本。這可編程電阻式元件可以包括在電子 系統裏。
圖5所示為使用多晶矽二極體的記憶體存儲單元30的實施例方塊圖。存儲單元30包括可編程電阻元件31和多晶矽二極體32。電阻元件31可耦合在多晶矽二極體32的陽極和高電壓V+之間。多晶矽二極體32的陰極可耦合到低電壓V-。在一實施例裏，記憶體存儲單元30可以是含有電阻元件31(作為電性熔絲)之熔絲存儲單元。多晶矽二極體32可作為編程選擇器。電阻元件31和多晶矽二極體32於電源電壓V+和V-之間是可互換的。經由適當的時間裏施加適當的電壓在V+和V-之間，電阻元件31可根據電壓和持續時間被編程為高或低電阻狀態，因此編程記憶體存儲單元30可存儲數據值(例如，數據的位元)。多晶矽二極體的P+和N+植入層可以使用矽化物阻擋層(SBL)來隔離。
圖6顯示了用多晶矽二極體作為編程選擇器之一可編程電阻單元30的實施例頂視圖。電性熔絲單元30包括一可編程電阻元件31耦合到第一電源電壓V+和一二極體32。二極體32作為可編程電阻單元30的編程選擇器。該二極體32是建立在一塊多晶矽34，即多晶矽基板。P+和N+植入層33和37是用來構建PMOS或NMOS元件的源極或汲極，從而在多晶矽34兩端形成多晶矽二極體32的PN兩端。矽化物阻擋層36阻擋矽化物形成於多晶矽的表面，防止多晶矽二極體32的P和N端短路。P+植入層33和N+植入層37的距離d可用於調整擊穿電壓和漏電流。一選項層39可以引進N型淺源汲極(NLDD)、P型淺源汲極(PLDD)植入層、NMOS和PMOS門檻電壓的摻雜植入技術於N+植入層37和P+植入層33之間，以進一步控制二極體的導通電阻。選項層39所植入區可於標準CMOS上產生各種類的植入層 ，且不會增加額外費用。
圖7a顯示一電性熔絲元件88實施例頂視圖。這電性熔絲元件88可如圖6所示當作可編程電阻元件使用。電性熔絲88包括陽極89、陰極90和本體91。在此實施例，電性熔絲元件88是棒狀且包含大的陽極89和小的陰極90來減少陰極面積。陽極89和陰極90可從本體91突出來放進接點。陽極89和陰極90接點的數量可以是一個，以使面積非常小。然而，陽極89接點面積往往較大，這樣陽極89比陰極90大更可以使電遷移易於發生。熔絲的本體91可以有0.5-6個方形，就是長度與寬度的比例約為6到0.5，來達到存儲單元面積和編程電流的最佳化。熔絲元件88有P+植入層92覆蓋本體91的一部分和陰極90，而N+植入層植覆蓋其餘的面積。當在頂部矽化物因電遷移、離子擴散和矽化物分解等其他效應耗盡時，這實例使得熔絲元件88表現像一反向偏壓二極體，因而增加編程後電阻。
可實現上述架構之電性熔絲元件包含了多晶矽、多晶矽矽化物、熱隔離的主動區、局部互連(Local Interconnect)或其他CMOS閘極材料。特別是一些電性熔絲元件允許P+和N+植入後可以在編程後創建出二極體，如多晶矽、熱隔離的主動區或金屬閘CMOS的閘。例如，如果一金屬閘極CMOS具有多晶矽在金屬合金層之間的三明治結構，金屬合金層可以被由佈局產生的光罩阻擋，以在熔絲元件裏產生一二極體。在絕緣矽基體(SOI)或如SOI的製程中，電性熔絲也可以從熱隔離的主動區來製造。這樣的熔絲可以被植入N+、P+或N+和P+在熱隔離主動區的兩端。此熔絲如果一部分被植入N+和一部分P+，當頂部的矽化物被編程後耗盡，熔絲可以形成 像一反向偏壓的二極體。有一些製程可以提供局部互連，這是由矽化物製造過程中的副產品可和多晶矽與主動區直接互連以省接點。如此，電性熔絲元件可以和二極體的一極直接連接而沒有任何接點，以節省面積。在CMOS的製程裏製作電性熔絲元件有很多變化，上述的討論是用於說明目的，其變化及其組合的一部分，都是實例而落入本發明的範圍。
圖7b,7c,7d顯示不同的實施例中，電性熔絲的存儲單元採用多晶矽作為電性熔絲元件和多晶矽二極體的頂視圖。由於電性熔絲元件是從多晶矽製造而二極體是建立在一多晶矽基板，熔絲元件和二極體可以一體(one piece)形成。通過一體形成熔絲元件和二極體，因為多餘的接點和間距可以避免，可編程電阻單元可緻密形成。
圖7b顯示一實施例之一體多晶矽電性熔絲單元80，其有陽極89、本體87和多晶矽二極體81。陽極89、本體87和一多晶矽二極體81的P端為P+植入層83所覆蓋，而陰極88(多晶矽二極體81的N端)是由N+植入層84所覆蓋。矽化物阻擋層82可覆蓋至少相鄰部分的P+植入層83和N+植入層84，以防止矽化物生長在多晶矽的頂部造成NP端短路。陽極89耦合到V+而陰極88耦合至V-。當高壓加在V+而低電壓加在V-時，電流從陽極通過本體87至多晶矽二極體81的P端，然後到多晶矽二極體81的N端88。在此實施例，電性熔絲本體87有P+植入層83。
圖7c顯示另一實施例之一體多晶矽電性熔絲單元90，其有二極體91、本體97(和電性熔絲二極體單元為一體)和陰極99。該二極體91的P端98耦合到電源電壓V+。二極體91的N端耦合到熔絲元件 本體97，然後通過陰極99耦合到另一個電源電壓V-。該二極體91的P端98、本體97的下半部及陰極99都覆蓋者P+植入層93，而二極體91的N端和本體97的上半部(例如，大約一半)都覆蓋者N+植入層94。矽化物阻擋層92可以阻止矽化物長在多晶矽上，以防止NP端短路。當高壓加在V+而低電壓加在V-時，電流從P端98流通過多晶矽二極體91的N端，本體97，到陰極99。在此實施例，本體97有N+/P+植入層覆蓋各自的部分(例如，大約一半N+和一半P+)。當矽化物頂部的多晶矽二極體91耗盡，本體97表現如一反向偏壓二極體，以增加編程後的電阻。此外，陰極99具有比陽極(即多晶矽二極體91的P端98)較小的面積以加速電遷移。
圖7d顯示另一實施例之交錯式一對(one pair)一體電性熔絲單元的頂視圖。此多晶矽電性熔絲單元就像圖7c的多晶矽電性熔絲單元90，每單元有多晶矽電阻元件(例如，電性熔絲單元)和一多晶矽二極體。第二電性熔絲單元旋轉180度，放在相鄰的第一電性熔絲單元邊，這樣的大陽極和小陰極彼此相鄰緊湊的安排，可減少佔據面積。
如果編程的電流不是很高，一體電性熔絲單元的尺寸可進一步降低。圖8a顯示了另一實施例之多晶矽電性熔絲單元91的頂視圖，有一共用P端98(以P+植入層93覆蓋)作為陽極，且由四個多晶矽二極體電性熔絲96(具有用四個電性熔絲元件95)所共享。矽化物阻擋層(SBL)92阻擋矽化物在頂部的形成，以分隔每個多晶矽二極體96的P端98和N端94。作為編程選擇器之多晶矽二極體96耦合到多晶矽的一部分，此部份被N+植入層(為N端94)覆蓋，且更耦合到本體97和陰極99。P端98耦合到一個高電壓電源V+，而 每一陰極99耦合到每一低電壓電源V-。施加適當的電壓於V+和V-，電流會改變本體97的電阻。
圖8b顯示了一4x6陣列之第一層間接點(via1)熔絲90的頂視圖，此實施例製作於多晶矽上。該陣列的via1熔絲90具有6列多晶矽二極體91，每二極體都有N+接點97和P+接點99，其由N+和P+植入層94、93所覆蓋，而金屬1(metal1)在上。P+的接點99和N+的接點97相隔於矽化物阻擋層92為二極體的PN兩端。在同一列的N+接點97由垂直方向延伸的金屬2(metal2)字元線所連接。在同一行的P+接點99由水平方向延伸的金屬3(metal3)位元線(bitlines)所連接。可編程電阻單元96可被編程，此由施加高電壓到選定的位元線而低電壓或接地到選定的字元線來通過電流，從metal3位元線，via2，metal2，接點，多晶矽，通過二極體和metal1到接地達成。如果metal1，metal2，和metal3有較高的編程門檻，via1(連接metal1和metal2之間)或接點(連接metal1和多晶矽之間)將被編程。為了確保via1被編程，最好金屬線製成比較寬，via2的數量和接點最好超過一。在一實施例中，via1可製作於P+接點99的頂部，將使單元面積非常小。對此技藝知悉者可知，via1熔絲可以擴展到其他的接點，via2，或各種其他類型的接點/層間接點熔絲，或金屬熔絲都可能被使用，而行和列的數量可能會有不同，行和列可以互換。
圖8c顯示了另一實施例之一4x6陣列之多晶矽電性熔絲60的頂視圖，由P+多晶矽61和N型埋層62的二極體在交叉點所建構。N型埋層62為一主動區，且在CMOS源極或汲極(亦即N+植入層64和P+植入層63)之前植入。因此，埋層62可由P+多晶矽61在上面潛越過 而形成一種互連。在此實施例，N型埋層62在主動區隔離前而植入N型摻雜劑。長在N型埋層62上的閘極氧化層先被剝離而後沈積P+多晶矽61。多晶矽是由部分植入P型摻雜劑作為一二極體的P端和一部分注入N型摻雜劑為N型多晶矽熔絲，雖然矽化物頂部連接兩部分。因此，一個非常緊湊的P/N多晶矽熔絲由具有P型多晶矽和N型埋層作為多晶矽二極體的兩端。金屬2區間連結(strap)埋層62(圖8c中沒有顯示)，延伸在垂直方向為字元線，金屬3區間連結多晶矽延伸在水平方向為位元線。
根據另一實施例，可編程電阻元件可用於建立一記憶體。根據此一實施例，圖9顯示了可編程電阻記憶體100的一部分，由n行x(m+1)列的單二極體存儲單元110的一陣列101和n個字元線驅動器150-i(其中i=0,1,...,n-1)所構建。記憶體陣列101有m個正常列和一參考列，共用一感應放大器做差動感應。對那些記憶體存儲單元110於同一列的每個記憶體存儲單元110，有一電阻元件111被耦合到作為編程選擇器的一二極體112的P端和到一位元線BLj 170-j(j=0,1,..m-1)或參考位元線BLR0 175-0。記憶體存儲單元110在同一行的多數二極體112的N端經由局部字元線LWLBi 154-i,(i=0,1,…,n-1)被耦合到一字元線WLBi 152-i，。每個字元線WLBi被耦合到至少一局部字元線LWLBi(i=0,1,…,n-1)。該局部字元線LWLBi 154-i通常由高電阻材料(如N井或多晶矽)製作，來連接存儲單元，然後耦合到字元線WLBi(例如，低電阻金屬WLBi)，其經由接點或層間接點，緩衝器，或後解碼器172-i(i=0,1,...,n-1)。當使用二極體作為編程選擇器，可能需要緩衝器或後解碼器172-i，因為有電流流過 字元線WLBi，特別於其他實施例當一字元線WLBi驅動多個存儲單元來同時編程和讀取時。該字元線WLBi是由字元線驅動器150-i所驅動，為了編程和讀取，其電源電壓vddi可以在不同的電壓之間被切換。每一位元線BLj 170-j或參考位元線BLR0 175-0都經由Y-寫(Y-write)通道閘120-j或125被耦合到一電源電壓VDDP來編程，其中位元線BLj 170-j或參考位元線BLR0 175-0分別由YSWBj((j=0,1,..,m-1)或YSWRB0選定。在Y-write通道閘120-j(j=0,1,…,m-1)或125可以由PMOS所建構(然而NMOS、二極體或雙極型元件可以在一些實施例裏使用)。每個BL或BLR0經由Y-read通道閘130-j或135被耦合到數據線DLj或參考數據線DLR0，而每個BL或BLR0分別由YSRj(j=0,1,..,m-1)或YSRR0所選定。在記憶體陣列101這一部分，m正常的數據線DLj(j=0,1,…,m-1)被連接到一個感應放大器140的一輸入端160。該參考數據線DLR0提供了感應放大器140的另一輸入端161(一般在參考部分裏不需要多工器)。感應放大器140的輸出端是Q0。
要編程一存儲單元，特定的WLBi和YSWBj被開啟而一高電壓被提供到VDDP(i=0,1,..,n-1而j=0,1,...,m-1)。在一些實例裏，經由打開WLRBi(i=0,1,...,n-1)和YSWRB0，參考存儲單元可以被編程為0或1。要讀取一個存儲單元，數據列線160可以由啟用特定的WLBi和YSRj，(其中i=0,1,...,n-1，和j=0,1,...,m-1)來選到，而一參考數據線DLR0 161可以由啟用特定的一參考存儲單元來選到，且皆被耦合到感應放大器140。此感應放大器140可以被用來感應和比較DL和DLR0與接地之間 的電阻差異，同時關閉所有YSWBj和YSWRB0(j=0,1,..,m-1)。
圖10a和10b顯示一流程圖實施例，分別描繪一可編程電阻式記憶體的編程方法S700和讀取方法S800。方法S700和S800描述了在可編程電阻式記憶體情況下(如於圖9所示可編程電阻記憶體100)的編程和讀取。此外，雖然說是一個步驟流程，對此技藝知悉者可知至少一些步驟可能會以不同的順序進行，包括同時或跳過。
圖10a描繪了一可編程電阻記憶體編程方法的流程圖S700。根據此一實施例，在第一步驟S710，選擇適當的電源選擇器以施加高電壓電源到字元線和位元線驅動器。在第二步驟S720，在控制邏輯(在圖9裏沒有顯示)裏進行分析要被編程的數據，其根據可編程電阻元件的類型。對於電性熔絲，這是單次性可編程元件(OTP)，所以編程通常意味著燒錄熔絲到非原始狀態，而且是不可逆轉的。編程電壓和持續時間往往是由外部控制信號決定，而不是從記憶體內部產生。在第三步驟S730，選擇一個存儲單元的一行，所以相對的局部字元線可被開啟。在第四步驟S740，停用感應放大器，以節省電源和防止干擾到編程的運作。在第五步驟S750，一個存儲單元的一列可以被選定，且相對應的Y-write通道閘可以被打開來耦合所選的位元線到一電源電壓。在最後一步驟S760，在一個已建立的傳導路徑來驅動所需的電流一段所需要的時間來完成編程的運作。對於大多數可編程電阻記憶體，這個傳導路徑是由一個高壓電源，通過被選的一個位元線，電阻元件，作為編程選擇器的二極體，以及一個局部字元線驅動器的NMOS下拉元件到接地。
圖10b描繪了可編程電阻記憶體讀取方法流程圖S800。在第一步驟S810，提供合適的電源選擇器來選電源電壓給局部字元線驅動器，感應放大器和其他電路。在第二步驟S820，所有Y-write通道閘，例如位元線編程選擇器，可以被關閉。在第三步驟S830，所需的局部字元線驅動器(群)可以被選，使作為編程選擇器(群)的二極體(群)具有傳導路徑到接地。在第四步驟S840，啟動感應放大器和準備感應的輸入信號。在第五步驟S850，數據線和參考數據線被預先充電到可編程電阻元件存儲單元的V-電壓。在第六步驟S860，選擇所需的Y-read通道閘，使所需的位元線被耦合到感應放大器的一輸入端。一傳導路徑於是被建立，從位元線到所要的存儲單元的電阻元件，作為編程選擇器(群)的二極體(群)和局部字元線驅動器的下拉元件到接地。這同樣適用於參考分支。在最後一步驟S870，感應放大器可以比較讀取電流與參考電流的差異來決定邏輯輸出是0或1，以完成讀取操作。
圖11顯示了一處理器系統700的一實施例。根據此實施例，處理器系統700可以包括在記憶體740中的可編程電阻元件744(例如在一存儲單元陣列742裏)。處理器系統700可以，例如，屬於一種電腦系統。電腦系統可以包括中央處理單元(CPU)710，它經由共同匯流排715來和多種記憶體和周邊裝置溝通，如輸入輸出單元720，硬盤驅動器730，光碟750，記憶體740，和其他記憶體760。其他記憶體760是一種傳統的記憶體如靜態記憶體(SRAM)，動態記憶體(DRAM)，或閃存記憶體(flash)，通常經由記憶體控制器來和與中央處理單元710溝通。中央處理單元710一般是一種微處理器，一種數位信號處理器，或其他可編程數位邏 輯元件。記憶體740最好是以積體電路來構造，其中包括具有至少有一可編程電阻元件744的存儲單元陣列742。通常，記憶體740經由記憶體控制器來接觸中央處理單元710。如果需要，可合併記憶體740與處理器(例如中央處理單元710)在單片積體電路。
本發明可以部分或全部實現於積體電路上，在印刷電路板(PCB)上，或在一系統上。該可編程電阻元件可以是熔絲，反熔絲，或新出現的非揮發行性記憶體。熔絲可以是矽化或非矽化多晶矽熔絲，熱隔離的主動區熔絲，金屬熔絲，接點熔絲，或層間接點熔絲。反熔絲可以是閘極氧化層崩潰反熔絲，介電質於其間的接點或層間接點反熔絲。新出現的非揮發行性記憶體可以是磁性記憶體(MRAM)，相變記憶體(PCM)，導電橋隨機存取記憶體(CBRAM)，或電阻隨機存取記憶體(RRAM)。雖然編程機制不同，其邏輯狀態可以由不同的電阻值來區分。
30‧‧‧記憶體存儲單元
31‧‧‧可編程電阻元件
32‧‧‧多晶矽二極體

Claims (13)

  1. 一種可編程電阻式記憶體，包括：多個可編程電阻式存儲單元，至少有一可編程電阻式存儲單元包括：一可編程電阻式元件被耦合到第一電源電壓線；及一二極體建構於多晶矽，包括至少有一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供了該二極體的一第一端而該第二端提供二極體的一第二端，該第一端和該第二端皆存在一個共同的多晶矽上，該第一端被耦合到可編程電阻式元件，該而第二端被耦合到第二電源電壓線；其中該第一和該第二端的摻雜劑是從金氧半導體元件(CMOS)源極或汲極的摻雜植入製造，其中，經由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態，該可編程電阻式元件被配置為可編程；其中該第一和第二型摻雜在水平方向上分隔一預定距離且用矽化物阻擋層分隔，該矽化物阻擋層至少覆蓋在第一和第二型摻雜之間的多晶矽上。
  2. 如專利範圍第1項所述之可編程電阻式記憶體，其中該可編程電阻式元件包括至少一種多晶矽、矽化多晶矽、矽化物、熱隔離的主動區、局部互連、金屬、金屬合金或是由CMOS閘極構成之互連。
  3. 如權利1所述之可編程電阻式記憶體，其中該可編程電阻式元件為接點(contact)熔絲或層間接點(via)熔絲。
  4. 如專利範圍第1項所述之可編程電阻式記憶體，其中該可編程電阻式元件一體製作於該二極體的該多晶矽上。
  5. 如專利範圍第1項所述之可編程電阻式記憶體，其可編程電阻式元件是一或多接點或層間接點，並含有絕緣體於其間的反熔絲，或由一CMOS閘極耦合於一CMOS本體，其含有一閘極氧化層當做為絕緣體的反熔絲。
  6. 如專利範圍第1項所述之可編程電阻式記憶體，其中該矽化物阻擋層重疊至少部分的兩型摻雜。
  7. 一種電子系統，包括：一種處理器；及一可編程電阻式記憶體可操作地連接到處理器，該可編程電阻式記憶體包括至少數個可編程存儲電阻式單元以提供數據存儲，每個可編程電阻存儲單元包括：一可編程電阻式元件被耦合到第一電源電壓線；及一二極體建構於多晶矽，包括至少一第一端和一第二端，其中該第一端具有第一型摻雜，而該第二端具有第二型摻雜，該第一端提供了該二極體的一第一端，該第二端提供該二極體的一第二端，該第一和第二端皆存在一個共同的多晶矽上，該第一端耦合到該可編程電阻元件而該第二端耦合到一第二電源電壓線；其中第一和第二端的摻雜劑是從金氧半導體元件(CMOS)的源極或汲極的摻雜植入製造，其中，經由施加電壓到第一和第二電源電壓線，從而改變電阻到不同的邏輯狀態，該可編程電阻元件被配置為可編程； 其中該第一和第二型摻雜在水平方向上分隔一預定距離且用矽化物阻擋層分隔，該矽化物阻擋層至少覆蓋在第一和第二型摻雜之間的多晶矽上。
  8. 一種提供一可編程電阻記憶體之方法，包括：提供多個可編程電阻存儲單元，至少有一可編程電阻存儲單元包括至少(i)一可編程電阻元件被耦合到第一電源電壓線；及(ii)一二極體建構於多晶矽，包括至少一第一端和一第二端，該第一端具有第一型摻雜，而該第二端具有第二型摻雜，該第一端提供該二極體的一第一端，該第二端提供該二極體的一第二端，該第一和第二端二者的摻雜是從金氧半導體元件(CMOS)的源極或汲極的摻雜植入製造，該第一端耦合到該可編程電阻元件而該第二端耦合到一第二電源電壓線，及經由施加電壓到第一和第二電壓線，以編程一邏輯狀態到至少一可編程電阻存儲單元；其中該第一和第二型摻雜在水平方向上分隔一預定距離且用矽化物阻擋層分隔，該矽化物阻擋層至少覆蓋在第一和第二型摻雜之間的多晶矽上。
  9. 一種單次性可編程記憶體，包括：多個單次性可編程存儲單元，至少有一單次性可編程存儲單元包括：一單次性可編程元件被耦合到第一個電源電壓線；及一二極體建構於多晶矽，包括至少一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供該二極體的一第一端而該第二端提供該二極體的一第二端，該第一端和第二端皆存在一個共同的多晶矽上，該第一端被耦 合到該單次性可編程元件，而該第二端被耦合到第二電源電壓線；其中該第一和第二端的摻雜是從金氧半導體元件(CMOS)的源極或汲極的摻雜植入製造，其中，經由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態，該單次性可編程元件被配置為可編程；其中該第一和第二型摻雜在水平方向上分隔一預定距離且用矽化物阻擋層分隔，該矽化物阻擋層至少覆蓋在第一和第二型摻雜之間的多晶矽上。
  10. 一種電性熔絲記憶體，包括：多個電性熔絲存儲單元，至少有一電性熔絲存儲單元包括：一內連接電性熔絲元件被耦合到第一電源電壓線；及一二極體建構於多晶矽，包括至少一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供二極體的一第一端而該第二端提供二極體的一第二端，該第一端和第二端皆存在一個共同的多晶矽上，該第一端被耦合到該電性熔絲元件，而該第二端被耦合到第二電源電壓線；其中該第一和第二端的摻雜是從金氧半導體元件(CMOS)源極或汲極的摻雜植入製造，其中，經由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態，該電性熔絲元件被配置為可編程；其中該第一和第二型摻雜在水平方向上分隔一預定距離且用矽化物阻擋層分隔，該矽化物阻擋層至少覆蓋在第一和第二型摻雜之間的多晶矽上。
  11. 如專利範圍第10項所述之電性熔絲記憶體，其中該電性熔絲元件 包括至少一種多晶矽、矽化多晶矽、矽化物、熱隔離的主動區、局部互連、金屬、金屬合金或是由CMOS閘極構成之互連。
  12. 如專利範圍第11項所述之電性熔絲記憶體，其中該電性熔絲元件本體的長度與寬度的比例從6到0.5。
  13. 如專利範圍第11項所述之電性熔絲記憶體，其中該電性熔絲元件一體製作於該二極體的該多晶矽上。
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