JP3367500B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路の電源回路
等として使用される基準電圧源回路に好適な半導体装置
に関し、特に、基準電圧源回路に適用した場合の基準電
圧出力の安定化を図った半導体装置に関する。
【０００２】
【従来の技術】従来、基準電圧源回路を半導体装置に設
ける場合、素子の相対精度及び抵抗の絶対値精度を高く
する必要があるため、基準電圧源回路は、主としてアナ
ログ回路に多用されているバイポーラプロセスによって
製造されることが多かった。これは、基準電圧源回路が
必要とされるのはアナログ回路なので、バイポーラプロ
セスを使用せざるを得なかったからでもある。
【０００３】しかし、近時、デジタル回路において使用
されていたＣＭＯＳプロセスにおいても、回路の集積化
にともなってアナログ回路が内蔵されるようになってき
た。このため、基準電圧源回路がＣＭＯＳプロセスに取
り込まれる必要性が生じている。
【０００４】図８は従来の基準電圧源回路を示す回路図
である。従来の基準電圧源回路には、コレクタ及びベー
スが接地された２個のＰＮＰトランジスタ群ＧＱ３１及
びＱ３２が設けられている。ＰＮＰトランジスタ群ＧＱ
３２のエミッタには、抵抗素子ＲＥ３３及び抵抗素子Ｒ
Ｅ３２がこの順で直列に接続されている。また、ＰＮＰ
トランジスタ群ＧＱ３１のエミッタには、抵抗素子ＲＥ
３１が接続されている。そして、ＰＮＰトランジスタ群
ＧＱ３１のエミッタと抵抗素子ＲＥ３１との接続点及び
抵抗素子ＲＥ３２と抵抗素子ＲＥ３３との接続点には、
増幅器ＡＭＰ３１の入力側が接続されている。抵抗素子
ＲＥ３２の他端と抵抗素子ＲＥ３１の他端とが共通接続
されており、その接続点は増幅器ＡＭＰ３１の出力側に
接続されている。そして、増幅器ＡＭＰ３１の出力側に
は、電圧出力端子ＯＵＴ３１が接続されている。なお、
増幅器ＡＭＰ３１はＣＭＯＳトランジスタ等から構成さ
れている。
【０００５】ＰＮＰトランジスタ群ＧＱ３１及びＧＱ３
２は、いずれも複数個のＰＮＰトランジスタから構成さ
れている。図９はＰＮＰトランジスタ群ＧＱ３１及びＧ
Ｑ３２を構成するＰＮＰトランジスタの配置を示すレイ
アウト図である。以下、この図９に記載の基準電圧源回
路を第１の従来例という。
【０００６】図９に示すように、ＰＮＰトランジスタ群
ＧＱ３１は、縦方向に配列した３個のＰＮＰトランジス
タＱ１１１乃至Ｑ１１３から構成され、ＰＮＰトランジ
スタＧＱ３２は、３行３列に配列した９個のＰＮＰトラ
ンジスタＱ１２１乃至Ｑ１２９から構成されている。そ
して、ＰＮＰトランジスタＱ１１１乃至Ｑ１１３及びＱ
１２１乃至Ｑ１２９においては、エミッタ１０３の中心
にエミッタ電極１０６が接続されている。エミッタ１０
３の周囲にベース１０２が形成され、ベース１０２内の
エミッタ１０３からみて行方向両側方にベース電極１０
７が接続されている。コレクタ１０１は各ＰＮＰトラン
ジスタに共通であり、各ＰＮＰトランジスタのベース１
０２からみて行方向両側方にコレクタ電極１０８が接続
されている。なお、各ＰＮＰトランジスタのエミッタ面
積は共通しており、ＰＮＰトランジスタ群ＧＱ３２に
は、９個のＰＮＰトランジスタＱ１２１乃至Ｑ１２９が
含まれているのに対し、ＰＮＰトランジスタ群ＧＱ３１
には、３個のＰＮＰトランジスタＱ１１１乃至Ｑ１１３
が含まれているので、ＰＮＰトランジスタ群ＧＱ３２の
総エミッタ面積は、ＰＮＰトランジスタ群ＧＱ３１のそ
れの３倍となっている。
【０００７】このように構成された従来の基準電圧源回
路においては、抵抗素子ＲＥ３１及びＲＥ３２の抵抗値
をｙ、抵抗素子ＲＥ３３の抵抗値をｘ、ＰＮＰトランジ
スタ群ＧＱ３１のエミッタ・ベース間電圧をＶＥＢＧＱ
３１、ＰＮＰトランジスタ群ＧＱ３１の総エミッタ面積
をＭ、ＰＮＰトランジスタ群ＧＱ３２の総エミッタ面積
をＮ、ボルツマン係数をｋ、動作時の絶対温度をＴ、電
気素量をｑとすると、出力される基準電圧Ｖｏｕｔは、
下記数式１で表される。
【０００８】
【数１】
【０００９】このように、基準電圧Ｖｏｕｔは、抵抗素
子間の抵抗値比（ｙ／ｘ）及びトランジスタ間の総エミ
ッタ面積比（Ｎ／Ｍ）により変動する。従って、抵抗値
ｘ及びｙ並びに総エミッタ面積Ｎ及びＭの絶対値が変動
したとしても、それらの比が変動しなければ、基準電圧
Ｖｏｕｔは安定する。このような状況において、第１の
従来例では、トランジスタ群Ｑ３１及びＱ３２が複数個
のトランジスタから構成されているので、その中のいく
つかに精度が低いものがあったとしても、全体的な相対
精度への影響が小さい。このため、前述のように、基準
電圧Ｖｏｕｔは安定する。従って、トランジスタ群を複
数個のトランジスタから構成することにより、基準電圧
が安定した基準電圧源回路を製造しやすくなる。
【００１０】また、各電極の数が少なく抑えられている
ので、チップ上の占有面積が小さい。
【００１１】なお、図９に示すようなＰＮＰトランジス
タの配置は、例えば、文献「A Precision Curvature-Co
mpensated CMOS Bandgap Reference（引用：P634-643 I
EEEJURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18, No.
6, DECEMBER 1983）に記載されている。この文献に記
載された基準電圧源回路においては、直流的な動作のず
れを補正するために外部に別途抵抗素子が設けられてい
る。
【００１２】また、例えば、文献「A Precision CMOS B
andgap Reference（引用：IEEE JOURNAL OF SOLID-STAT
E CIRCUITS, VOL, SC-19, No. 6, DECEMBER 1984 P1014
-1021）」に、列方向に配列した複数個のトランジスタ
の間でコレクタを共有する構造の基準電圧源回路が記載
されている。以下、この従来の基準電圧源回路を第２の
従来例という。図１０は第２の従来例に係る基準電圧源
回路を示すレイアウト図である。
【００１３】第２の従来例には、２個のトランジスタ群
ＧＱ４１及びＧＱ４２が設けられている。トランジスタ
群ＧＱ４１は、列をなす５個のトランジスタＱ１３１乃
至Ｑ１３５から構成され、トランジスタ群ＧＱ４２は、
５行５列に配列した２５個のトランジスタＱ１４１乃至
Ｑ１６５から構成されている。従って、トランジスタ群
ＧＱ４１及びＧＱ４２間の総エミッタ面積比は、１：５
となる。
【００１４】なお、上記文献には各トランジスタの電極
位置等の具体的な構成についての説明はないため、明確
ではないが、列をなす５個のトランジスタ間でコレクタ
１１１が共有され、１列の群内ではベース電極１１７と
エミッタ電極１１６とが交互に配置されているものと考
えられる。
【００１５】また、特開平６−１５１７０５号公報に
は、平面視で正方形状の複数個のトランジスタから構成
されたトランジスタ群を設けたバンドギャップ電圧発生
回路が開示されている。以下、この従来のバンドギャッ
プ電圧発生回路を第３の従来例という。
【００１６】第３の従来例においては、正方形状の４個
のトランジスタが格子状に正方形をなすように配列され
ている。なお、コレクタ及びベースは４個のトランジス
タ間で共有されている。
【００１７】
【発明が解決しようとする課題】しかしながら、第１の
従来例においては、個々のトランジスタについてみる
と、ベース及びコレクタに寄生する抵抗が大きいため、
トランジスタ群ＧＱ３１及びＧＱ３２を理想状態に近い
状態で動作させるためには抵抗素子ＲＥ３１及びＲＥ３
２を大きくしてトランジスタ群ＧＱ３１及びＧＱ３２に
流れる電流を小さくする必要があるという問題点があ
る。即ち、抵抗素子ＲＥ３１及びＲＥ３２を大きくする
と、これらの抵抗素子の抵抗値に比例して発生する熱雑
音も大きくなってしまう。また、半導体チップの封止工
程等によって、図９の横方向に方向性をもった大きな応
力が作用して、半導体チップ表面に歪みを生じることが
ある。この歪みは、半導体装置の断面方向に働き、同様
に深さ方向にＰＮＰトランジスタを形成させたトランジ
スタ群ＧＱ３１及びＧＱ３２はこの歪みに影響され相対
精度が悪化しやすい。特に、この方向性のある歪み応力
分布と同一の方向に長くなるようにトランジスタ群ＧＱ
３１及びＧＱ３２を配置した場合には、出力電圧及び温
度特性がより変動しやすいという問題点もある。従っ
て、これを組み込んだ半導体チップを設計する際には、
このような特性の異方性を考慮する必要があり、設計上
のマージンが狭い。
【００１８】更に、この構造を採用した上記文献では、
ベース部分に寄生する抵抗によるＰＮＰトランジスタ特
性のずれを補償させるため、別途抵抗素子が設けられて
いる。この補償のための抵抗素子を構成するため、チッ
プ面積が更に大きくなってしまう面もある。
【００１９】また、第２の従来例においても、ベース及
びコレクタに寄生する抵抗が大きいため、これに伴って
抵抗素子における熱雑音が大きくなるという問題点があ
る。また、列をなす５個のトランジスタについて１個の
コレクタ電極が設けられているので、各トランジスタか
らみたコレクタに寄生する抵抗が互いに異なっており、
抵抗値間の相対精度を確保しにくい。この結果、理想状
態から外れたトランジスタが多く存在して所定の基準電
圧出力を得られない虞がある。更に、第１の従来例と同
様に、歪みが生じる方向によっては出力電圧及び温度特
性が大きく変動する虞があり、これを考慮して半導体チ
ップの設計を行う必要がある。従って、上述のように、
設計上のマージンが狭いという問題点もある。
【００２０】更に、第３の従来例においては、コレクタ
及びベースが４個のトランジスタ間で共有されているの
で、トランジスタ間でベースに寄生する抵抗が互いに異
なっている。このため、第２の従来例と同様に、理想状
態から外れたトランジスタが多く存在して所定の基準電
圧出力を得られない虞がある。また、コレクタ及びベー
スに寄生する抵抗の低減も十分ではない。
【００２１】本発明はかかる問題点に鑑みてなされたも
のであって、基準電圧源回路に適用する場合に、設計上
の制約を低減することができ、また、抵抗素子で発生す
る熱雑音を低減することができる半導体装置を提供する
ことを目的とする。
【００２２】
【課題を解決するための手段】本発明に係る半導体装置
は、縦方向の配列数と横方向の配列数とが一致する正方
形状の格子状に配列された複数個のバイポーラトランジ
スタを有し、このバイポーラトランジスタは、第１導電
型のコレクタ層と、このコレクタ層の表面に形成され形
状が平面視で正方形である第２導電型のベース層と、こ
のベース層の表面における中心に形成され形状が平面視
で正方形である第１導電型のエミッタ層と、このエミッ
タ層に接続された１又は２以上のエミッタ電極と、前記
ベース層に接続され前記エミッタ電極の四方を取り囲む
ようにして設けられた１又は２以上のベース電極と、前
記コレクタ層に接続され前記ベース電極の四方を取り囲
むようにして設けられたコレクタ電極と、を有し、全て
の前記バイポーラトランジスタの前記コレクタ層は単一
の半導体層から構成されていることを特徴とする。
【００２３】本発明においては、エミッタ電極がベース
電極に取り囲まれ、ベース電極がコレクタ電極に取り囲
まれるので、ベース及びコレクタに寄生する抵抗は、従
来のものと比して等方的である。このため、これらの寄
生抵抗のばらつきが小さくなる。また、これらの寄生抵
抗の総抵抗値も低減される。従って、広い設計マージン
を確保することができると共に、基準電圧源回路に適用
する場合には、このバイポーラトランジスタに接続され
る抵抗素子の抵抗値を小さくすることができ、この結
果、熱雑音が低減される。
【００２４】なお、前記ベース層及びエミッタ層の形状
は平面視で正方形であり、前記エミッタ層は前記ベース
層の中心に設けられている。このような形状及び配置と
することにより、バイポーラトランジスタの等方性が向
上する。
【００２５】また、前記バイポーラトランジスタを複数
個有し、前記各バイポーラトランジスタの前記コレクタ
層は単一の半導体層から構成されている。このような構
成とすることにより、高いエミッタ面積の相対精度を確
保することができ、基準電圧源回路に適用したときに安
定した基準電圧出力を得やすくなる。
【００２６】更に、前記複数個のバイポーラトランジス
タは、格子状に配列されており、前記複数個のバイポー
ラトランジスタは、その縦方向に配列した個数と横方向
に配列した個数とが一致しており、正方形状に配列され
ている。正方形状の配列とすることにより、チップ上に
おいても高い等方性を得ることができる。
【００２７】更にまた、前記複数個のバイポーラトラン
ジスタは２以上の群に区分けされ、各群内で、前記コレ
クタ電極同士が共通接続され、前記ベース電極同士が共
通接続され、前記エミッタ電極同士が共通接続されてい
てもよい。このとき、正方形状に配列した前記複数個の
バイポーラトランジスタを前記正方形の一方の対角線で
区画したとき、この対角線を対称軸として各群に区分け
されたバイポーラトランジスタが線対称に配列している
ことが望ましい。少なくともその対角線から４５゜傾斜
した２方向においては、等方性を確保することが可能と
なる。
【００２８】また、前記バイポーラトランジスタは、基
準電圧源回路に組み込まれてもよい。
【００２９】
【発明の実施の形態】以下、本発明の実施例に係る基準
電圧源回路について、添付の図面を参照して具体的に説
明する。
【００３０】本発明の第１の実施例に係る基準電圧源回
路は、図８に示す従来のものと同様の回路構成を有して
いるが、ＰＮＰトランジスタ群を構成するＰＮＰトラン
ジスタの配置が従来のものと相違する。図１は本発明の
第１の実施例に係る基準電圧源回路を示す回路図であ
る。図２は第１の実施例におけるＰＮＰトランジスタ群
ＧＱ１及びＧＱ２を構成するＰＮＰトランジスタの配置
を示すレイアウト図、図３は図２のＡ−Ａ線による断面
図である。
【００３１】本実施例の基準電圧源回路には、図１に示
すように、コレクタ及びベースが接地された２個のＰＮ
Ｐトランジスタ群ＧＱ１及びＧＱ２が設けられている。
ＰＮＰトランジスタ群ＧＱ２のエミッタには、抵抗素子
ＲＥ３及び抵抗素子ＲＥ２がこの順で直列に接続されて
いる。また、ＰＮＰトランジスタ群ＧＱ１のエミッタに
は、抵抗素子ＲＥ１が接続されている。そして、ＰＮＰ
トランジスタ群ＧＱ１のエミッタと抵抗素子ＲＥ１との
接続点及び抵抗素子ＲＥ２と抵抗素子ＲＥ３との接続点
には、増幅器ＡＭＰ１の入力側が接続されている。抵抗
素子ＲＥ２の他端と抵抗素子ＲＥ１の他端とが共通接続
されており、その接続点は、増幅器ＡＭＰ１の出力側に
接続されている。そして、増幅器ＡＭＰ１の出力側に
は、電圧出力端子ＯＵＴ１が接続されている。なお、増
幅器ＡＭＰ１はＣＭＯＳトランジスタ等から構成されて
いる。
【００３２】なお、抵抗素子ＲＥ１の抵抗値はＲ１、抵
抗素子ＲＥ２の抵抗値はＲ２、抵抗素子ＲＥ３の抵抗値
はＲ３であり、抵抗値Ｒ１と抵抗値Ｒ２とが等しく、こ
れらに温度変動は生じない。ＰＮＰトランジスタ群ＧＱ
１のエミッタ接合面積はＭ、ＰＮＰトランジスタ群ＧＱ
２のエミッタ接合面積はＮである。また、増幅器ＡＭＰ
１の利得は無限であり、その入力リーク電流値及び出力
抵抗は０であり、その差動入力オフセットはない。更
に、ＰＮＰトランジスタ群ＧＱ１及びＧＱ２のベース電
流はコレクタ電流と比して無視できるほど小さいもので
ある。
【００３３】また、ＰＮＰトランジスタ群ＧＱ１及びＧ
Ｑ２は、例えば総計で９個のＰＮＰトランジスタＱ１
１、Ｑ１２及びＱ２１乃至Ｑ２７から構成されている。
これらのＰＮＰトランジスタは、縦方向に３個、横方向
に３個並んだ正方形状に配置されている。具体的には、
図２において、第１行目第１列目にＰＮＰトランジスタ
Ｑ１１、第１行目第２列目にＰＮＰトランジスタＱ２
１、第１行目第３列目にＰＮＰトランジスタＱ２２、第
２行目第１列目にＰＮＰトランジスタＱ２３、第２行目
第２列目にＰＮＰトランジスタＱ１２、第２行目第３列
目にＰＮＰトランジスタＱ２４、第３行目第１列目にＰ
ＮＰトランジスタＱ２５、第３行目第２列目にＰＮＰト
ランジスタＱ２６、第３行目第３列目にＰＮＰトランジ
スタＱ２７が配置されている。そして、ＰＮＰトランジ
スタＱ１１及びＱ１２からＰＮＰトランジスタ群ＧＱ１
が構成され、ＰＮＰトランジスタＱ２１乃至Ｑ２７から
ＰＮＰトランジスタ群ＧＱ２が構成されている。
【００３４】また、図３に示すように、ＰＮＰトランジ
スタＱ１１には、Ｐ-基板１の表面に選択的に形成され
たＮ-ウェル２が設けられている。Ｎ-ウェル２の平面視
での形状は、例えば正方形である。Ｎ-ウェル２の表面
の中央には、Ｐ+拡散層３が形成されており、このＰ+拡
散層３にエミッタ電極６が接続されている。また、Ｎ-
ウェル２の表面におけるＰ+拡散層３の周囲には、Ｐ+拡
散層３を取り囲むように、複数個のＮ+拡散層４が形成
されており、図２に示すように、各Ｎ+拡散層４にベー
ス電極７が接続されている。更に、Ｐ-基板１の表面に
おけるＮ-ウェル２の周囲には、Ｎ-ウェル２、ひいては
Ｎ+拡散層４を取り囲むように複数個のＰ+拡散層５が形
成されており、図２に示すように、各Ｐ+拡散層５にコ
レクタ電極８が接続されている。
【００３５】このように構成されたＰＮＰトランジスタ
Ｑ１１においては、Ｐ+拡散層３がエミッタ、Ｎ-ウェル
２がベース、Ｐ-基板１がコレクタとして作用する。な
お、図３に示すように、ＰＮＰトランジスタＱ２１もＰ
ＮＰトランジスタＱ１１と同様の構造を有しており、図
示しないが、他のＰＮＰトランジスタＱ１２及びＱ２２
乃至Ｑ２７も同様の構造を有している。
【００３６】そして、ＰＮＰトランジスタ群ＧＱ１にお
いては、ＰＮＰトランジスタＱ１１及びＱ１２の各エミ
ッタ電極６が共通接続され、各ベース電極７が共通接続
され、各コレクタ電極８が共通接続されている。同様
に、ＰＮＰトランジスタＧＱ２においては、ＰＮＰトラ
ンジスタＱ２１乃至Ｑ２７の各エミッタ電極６が共通接
続され、各ベース電極７が共通接続され、各コレクタ電
極８が共通接続されている。
【００３７】このように構成された第１の実施例におい
ては、各ＰＮＰトランジスタＱ１１、Ｑ１２及びＱ２１
乃至Ｑ２７のエミッタがベース電極７及びコレクタ電極
８により取り囲まれているので、エミッタとベースとの
間を流れる電流及びベースとコレクタとの間を流れる電
流は、周囲のいずれの方向にも流れ、ベースに寄生する
抵抗及びコレクタに寄生する抵抗の大きさを従来のもの
より低くすることができる。この結果、ＰＮＰトランジ
スタ群ＧＱ１及びＧＱ２を理想状態に近い状態で動作さ
せる場合であっても、従来のものよりもより大きな電流
を流すことが可能となる。従って、ＰＮＰトランジスタ
群ＧＱ１及びＧＱ２に接続された抵抗素子ＲＥ１、ＲＥ
２及びＲＥ３の抵抗値を小さくすることができるので、
これらの面積の縮小及びこれらで発生する熱雑音の低減
が可能である。
【００３８】また、第１の実施例においては、少なくと
も４方向、即ち上下左右の方向において等方的であるの
で、縦置きと横置きとを変更するような配置の変更によ
っても、方向的な相対精度の変化は小さい。従って、一
方向、例えば横方向に応力が作用した歪みが発生した場
合であっても、その影響は小さく、基準出力電圧及び温
度特性の変動は極めて小さいものとなる。このため、半
導体チップ上でエミッタ面積の相対精度を向上させるた
めに特別にこれらのＰＮＰトランジスタの配置に制約を
設ける必要がないため、設計上のマージンが広がる。
【００３９】更に、９個のＰＮＰトランジスタがどちら
のＰＮＰトランジスタ群に割り当てられているかに着目
すると、９個のＰＮＰトランジスタの配列は、ＰＮＰト
ランジスタＱ１１とＰＮＰトランジスタＱ２７とを結ぶ
対角線を対称軸とする線対称となっている。この点にお
いても、方向的な相対精度の変化は小さく、半導体チッ
プの設計上のマージンが広くなる。
【００４０】なお、抵抗素子ＲＥ１及びＲＥ２の抵抗値
をｙ、抵抗素子ＲＥ３の抵抗値をｘ、ＰＮＰトランジス
タ群ＧＱ１のエミッタ・ベース間電圧をＶＥＢＧＱ１、
ＰＮＰトランジスタ群ＧＱ１の総エミッタ面積をＭ、Ｐ
ＮＰトランジスタ群ＧＱ２の総エミッタ面積をＮとする
と、出力される基準電圧Ｖｏｕｔは、下記数式２で表さ
れる。
【００４１】
【数２】
【００４２】次に、上述のような第１の実施例に係る基
準電圧源回路を製造する方法について説明する。この基
準電圧源回路は、ＣＭＯＳトランジスタを製造する工程
と並行して行うことができる。
【００４３】先ず、Ｐ-基板１の表面に、ＣＭＯＳトラ
ンジスタを構成するＰチャネルＭＯＳトランジスタのＮ
ウェルを形成すると同時に、Ｎ-ウェル２を形成する。
その後、ＰチャネルＭＯＳトランジスタのソース・ドレ
イン拡散層を形成すると同時に、不純物濃度が高いＰ+
拡散層３及び５を形成し、ＣＭＯＳトランジスタを構成
するＮチャネルＭＯＳトランジスタのソース・ドレイン
拡散層を形成すると同時に、不純物濃度が高いＮ+拡散
層４を形成する。なお、Ｐ+拡散層３及び５の形成とＮ+
拡散層４の形成は、いずれを先に行ってもよい。
【００４４】このような方法によれば、ＣＭＯＳプロセ
スに対して新たな工程を付加することなく基板の深さ方
向にＰＮＰトランジスタを容易に製造することができ
る。
【００４５】なお、第１の実施例においては、１個のＰ
ＮＰトランジスタに対し個々にコレクタ電極８が設けら
れているが、隣り合うＰＮＰトランジスタ間でコレクタ
電極が共有されていてもよい。以下に説明する第２の実
施例は、このような構成を採用したものである。図４は
第２の実施例におけるＰＮＰトランジスタ群ＧＱ１及び
ＧＱ２を構成するＰＮＰトランジスタの配置を示すレイ
アウト図、図５は図４のＢ−Ｂ線による断面図である。
【００４６】第２の実施例の回路構成は、図１に示す第
１の実施例と同様であるが、ＰＮＰトランジスタ群ＧＱ
１及びＧＱ２におけるＰＮＰトランジスタの配置が第１
の実施例のそれと相違している。即ち、図４及び５に示
すように、隣り合うＰＮＰトランジスタＱ１１及びＱ１
２の各ベース間には、１列のコレクタ電極８が設けられ
ているだけであり、この１列のコレクタ電極８がＰＮＰ
トランジスタＱ１１及びＱ１２２より共有されている。
【００４７】このような構成とすることにより、チップ
面積を低減することができる。また、このような構成と
しても、図１に示すように、ＰＮＰトランジスタ群ＧＱ
１及びＧＱ２のコレクタはいずれも接地されるので、何
ら不具合は生じない。
【００４８】なお、基準電圧源回路の構成は、図１に示
すものに限定されるものではない。例えば、コレクタ及
びベースが接地された３個のＰＮＰトランジスタ群が設
けられていてもよく、Ｐ型半導体基板の替わりにＮ型半
導体基板が使用されていてもよい。図６はコレクタ及び
ベースが接地された３個のＰＮＰトランジスタ群が設け
られた基準電圧源回路を示す回路図であり、図７はＮ型
半導体基板が使用された基準電圧源回路を示す回路図で
ある。
【００４９】図６に示す基準電圧源回路においては、コ
レクタ及びベースが接地された３個のＰＮＰトランジス
タ群ＧＱ１ａ、ＧＱ２ａ及びＧＱ３ａが設けられてい
る。ＰＮＰトランジスタ群ＧＱ２ａのエミッタには抵抗
素子ＲＥ１２が接続され、ＰＮＰトランジスタ群ＧＱ３
ａのエミッタには抵抗素子１３が接続されている。ま
た、ＰＮＰトランジスタ群ＧＱ１ａのエミッタにソース
が接続されドレインとゲートとが互いに接続されたＮチ
ャネルＭＯＳトランジスタＭＮ１及び抵抗素子ＲＥ１２
に接続されたＮチャネルＭＯＳトランジスタＭＮ２が設
けられている。なお、ＮチャネルＭＯＳトランジスタＭ
Ｎ１及びＭＮ２においては、各ゲートが互いに接続され
ている。
【００５０】更に、ＮチャネルＭＯＳトランジスタＭＮ
１のドレインにソースが接続されＮチャネルＭＯＳトラ
ンジスタＭＮ２のドレインにゲートが接続されたＰチャ
ネルＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトラ
ンジスタＭＮ２のドレインにソースが接続されＮチャネ
ルＭＯＳトランジスタＭＮ２のドレインにゲートが接続
されたＰチャネルＭＯＳトランジスタＭＰ２及び抵抗素
子ＲＥ１３にソースが接続されＮチャネルＭＯＳトラン
ジスタＭＮ２のドレインにゲートが接続されたＰチャネ
ルＭＯＳトランジスタＭＰ３が設けられている。
【００５１】そして、ＰチャネルＭＯＳトランジスタＭ
Ｐ１、ＭＰ２及びＭＰ３のドレインは電源電位ＶＤＤに
設定されている。また、抵抗素子ＲＥ１３とＰＮＰトラ
ンジスタＭＰ３との接続点には、電圧出力端子ＯＵＴ１
１が接続されている。
【００５２】なお、ＰチャネルＭＯＳトランジスタＭＰ
１、ＭＰ２及びＭＰ３の３つのＭＯＳトランジスタは相
互に同一サイズのＰＮＰトランジスタである。これによ
り、電流ミラー回路が構成され、各ＰチャネルＭＯＳト
ランジスタＭＰ１、ＭＰ２及びＭＰ３に流れる電流値Ｉ
は等しいものとなる。また、ＮチャネルＭＯＳトランジ
スタＭＮ１及びＭＮ２の２つのＭＯＳトランジスタも相
互に同一サイズのＰＮＰトランジスタである。更に、Ｐ
ＮＰトランジスタ群ＧＱ２ａ及びＧＱ３ａの総エミッタ
面積は互いに等しいものである。
【００５３】ここで、抵抗素子ＲＥ１２の抵抗値をｘ、
抵抗素子ＲＥ１３の抵抗値をｙ、ＰＮＰトランジスタ群
ＧＱ１ａのエミッタ・ベース間電圧をＶＥＢＧＱ１ａ、
ＰＮＰトランジスタ群ＧＱ１ａの総エミッタ面積をＭ、
ＰＮＰトランジスタ群ＧＱ２ａ及びＧＱ３ａの総エミッ
タ面積をＮとすると、出力される基準電圧Ｖｏｕｔは、
下記数式３で表される。
【００５４】
【数３】
【００５５】このような基準電圧源回路を構成する場
合、例えば５行５列に配置した２５個のＰＮＰトランジ
スタによりＰＮＰトランジスタ群ＧＱ１ａ、ＧＱ２ａ及
びＧＱ３ａを構成することができる。この場合、例えば
３個のＰＮＰトランジスタをＰＮＰトランジスタ群ＧＱ
１ａに、１１個のＰＮＰトランジスタをＰＮＰトランジ
スタ群ＧＱ２ａに、残りの１１個のＰＮＰトランジスタ
をＰＮＰトランジスタ群ＧＱ３ａに割り当てればよい。
【００５６】一方、図７に示す基準電圧源回路において
は、コレクタ及びベースが電位ＶＳＳに設定された２個
のＮＰＮトランジスタ群ＧＱ１ａ及びＧＱ２ｂが設けら
れている。ＮＰＮトランジスタ群ＧＱ２ｂのエミッタに
は、抵抗素子ＲＥ２３及び抵抗素子ＲＥ２２がこの順で
直列に接続されている。また、ＮＰＮトランジスタ群Ｇ
Ｑ１ｂのエミッタには、抵抗素子ＲＥ２１が接続されて
いる。そして、ＮＰＮトランジスタ群ＧＱ１ｂのエミッ
タと抵抗素子ＲＥ２１との接続点及び抵抗素子ＲＥ２２
と抵抗素子ＲＥ２３との接続点には、増幅器ＡＭＰ２１
の入力側が接続されている。抵抗素子ＲＥ２２の他端と
抵抗素子ＲＥ２３の他端とは共通接続されており、その
接続点は、増幅器ＡＭＰ２１の出力側に接続されてい
る。そして、増幅器ＡＭＰ２１の出力側には、電圧出力
端子ＯＵＴ２１が接続されている。なお、増幅器ＡＭＰ
２１はＣＭＯＳトランジスタ等から構成されている。ま
た、増幅器ＡＭＰ２１には、電位ＶＳＳ又は−ＶＳＳに
ある電源電圧が印加されている。
【００５７】なお、増幅器ＡＭＰ２１の利得は無限であ
り、その入力リーク電流値及び出力抵抗は０であり、そ
の差動入力オフセットはない。また、ＮＰＮトランジス
タ群ＧＱ１ｂ及びＧＱ２ｂのベース電流はコレクタ電流
と比して無視できるほど小さいものである。更に、抵抗
素子ＲＥ２１の抵抗値と抵抗素子ＲＥ２２の抵抗値とは
互いに等しいものであり、これらに温度変動は生じな
い。
【００５８】ここで、抵抗素子ＲＥ２１及びＲＥ２２の
抵抗値をｙ、抵抗素子ＲＥ２３の抵抗値をｘ、ＮＰＮト
ランジスタ群ＧＱ１ｂのエミッタ・ベース間電圧をＶＥ
ＢＧＱ１ｂ、ＮＰＮトランジスタ群ＧＱ１ｂの総エミッ
タ面積をＭ、ＮＰＮトランジスタ群ＧＱ２ｂの総エミッ
タ面積をＮとすると、出力される基準電圧Ｖｏｕｔは、
下記数式４で表される。
【００５９】
【数４】
【００６０】
【発明の効果】以上詳述したように、本発明によれば、
エミッタ電極がベース電極に取り囲まれ、ベース電極が
コレクタ電極に取り囲まれるので、ベース及びコレクタ
に寄生する抵抗を従来のものと比して等方的なものとす
ることができる。このため、これらの寄生抵抗のばらつ
きを小さくし、また、これらの寄生抵抗の総抵抗値を低
減することができる。従って、広い設計マージンを確保
することができると共に、基準電圧源回路に適用する場
合には、このバイポーラトランジスタに接続される抵抗
素子の抵抗値を小さくすることができる。この結果、そ
の抵抗素子で発生する熱雑音を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る基準電圧源回路を
示す回路図である。
【図２】第１の実施例におけるＰＮＰトランジスタ群Ｇ
Ｑ１及びＧＱ２を構成するＰＮＰトランジスタの配置を
示すレイアウト図である。
【図３】図２のＡ−Ａ線による断面図である。
【図４】第２の実施例におけるＰＮＰトランジスタ群Ｇ
Ｑ１及びＧＱ２を構成するＰＮＰトランジスタの配置を
示すレイアウト図である。
【図５】図４のＢ−Ｂ線による断面図である。
【図６】コレクタ及びベースが接地された３個のＰＮＰ
トランジスタ群が設けられた基準電圧源回路を示す回路
図である。
【図７】Ｎ型半導体基板が使用された基準電圧源回路を
示す回路図である。
【図８】従来の基準電圧源回路を示す回路図である。
【図９】ＰＮＰトランジスタ群ＧＱ３１及びＧＱ３２を
構成するＰＮＰトランジスタの配置を示すレイアウト図
である。
【図１０】第２の従来例に係る基準電圧源回路を示すレ
イアウト図である。
【符号の説明】
１；Ｐ-基板 ２；Ｎ-ウェル ３、５；Ｐ+拡散層 ４；Ｎ+拡散層 ６；エミッタ電極 ７；ベース電極 ８；コレクタ電極 ＧＱ１、ＧＱ２、ＧＱ１ａ、ＧＱ２ａ、ＧＱ３ａ、ＧＱ
３１、ＧＱ３２、ＧＱ４１、ＧＱ４２；ＰＮＰトランジ
スタ群 ＧＱ１ｂ、ＧＱ２ｂ；ＮＰＮトランジスタ群 ＯＵＴ１、ＯＵＴ１１、ＯＵＴ２１、ＯＵＴ３１；出力
端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/732 (56)参考文献 特開 平２−222541（ＪＰ，Ａ) 特開 平11−121459（ＪＰ，Ａ) 特開 平６−151705（ＪＰ，Ａ) 特開 昭62−143465（ＪＰ，Ａ) 特開 昭61−159762（ＪＰ，Ａ) 特開 昭61−74368（ＪＰ，Ａ) 特開 昭64−31452（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/04 H01L 27/06 H01L 27/08 H01L 27/082

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 縦方向の配列数と横方向の配列数とが一
    致する正方形状の格子状に配列された複数個のバイポー
    ラトランジスタを有し、このバイポーラトランジスタ
    は、第１導電型のコレクタ層と、このコレクタ層の表面
    に形成され形状が平面視で正方形である第２導電型のベ
    ース層と、このベース層の表面における中心に形成され
    形状が平面視で正方形である第１導電型のエミッタ層
    と、このエミッタ層に接続された１又は２以上のエミッ
    タ電極と、前記ベース層に接続され前記エミッタ電極の
    四方を取り囲むようにして設けられた１又は２以上のベ
    ース電極と、前記コレクタ層に接続され前記ベース電極
    の四方を取り囲むようにして設けられたコレクタ電極
    と、を有し、全ての前記バイポーラトランジスタの前記
    コレクタ層は単一の半導体層から構成されていることを
    特徴とする半導体装置。
  2. 【請求項２】 前記複数個のバイポーラトランジスタは
    ２以上の群に区分けされ、全ての群において前記コレク
    タ電極同士が共通接続され、各群内で、前記ベース電極
    同士が共通接続され、前記エミッタ電極同士が共通接続
    されていることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 正方形状に配列した前記複数個のバイポ
    ーラトランジスタを前記正方形の一方の対角線で区画し
    たとき、この対角線を対称軸として各群に区分けされた
    バイポーラトランジスタが線対称に配列していることを
    特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記バイポーラトランジスタは、基準電
    圧源回路に組み込まれていることを特徴とする請求項１
    乃至３のいずれか１項に記載の半導体装置。
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768183B2 (en) * 2001-04-20 2004-07-27 Denso Corporation Semiconductor device having bipolar transistors
JP2002319590A (ja) * 2001-04-20 2002-10-31 Denso Corp 半導体装置
JP4024736B2 (ja) 2003-09-12 2007-12-19 株式会社東芝 ラテラル型半導体装置
JP2006165376A (ja) * 2004-12-09 2006-06-22 Fujitsu Ltd 電子装置及びその設計方法
JP2007173463A (ja) * 2005-12-21 2007-07-05 Ricoh Co Ltd 基準電圧発生回路
US7439608B2 (en) * 2006-09-22 2008-10-21 Intel Corporation Symmetric bipolar junction transistor design for deep sub-micron fabrication processes
DE102007021402A1 (de) * 2007-05-04 2008-11-06 Atmel Germany Gmbh Integrierter Verstärkerschaltkreis
WO2009148180A1 (ja) * 2008-06-03 2009-12-10 三洋電機株式会社 半導体装置
US7772920B1 (en) * 2009-05-29 2010-08-10 Linear Technology Corporation Low thermal hysteresis bandgap voltage reference
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US8804398B2 (en) 2010-08-20 2014-08-12 Shine C. Chung Reversible resistive memory using diodes formed in CMOS processes as program selectors
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US8576602B2 (en) 2010-08-20 2013-11-05 Shine C. Chung One-time programmable memories using polysilicon diodes as program selectors
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US8923085B2 (en) 2010-11-03 2014-12-30 Shine C. Chung Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
CN102544011A (zh) 2010-12-08 2012-07-04 庄建祥 反熔丝存储器及电子系统
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US8912576B2 (en) * 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US8917533B2 (en) 2012-02-06 2014-12-23 Shine C. Chung Circuit and system for testing a one-time programmable (OTP) memory
US8861249B2 (en) 2012-02-06 2014-10-14 Shine C. Chung Circuit and system of a low density one-time programmable memory
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
KR102146871B1 (ko) * 2014-02-10 2020-08-21 에스케이하이닉스 주식회사 다이오드 연결형 바이폴라 접합 트랜지스터 및 이를 이용한 전자회로
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
KR102475447B1 (ko) * 2016-04-26 2022-12-08 주식회사 디비하이텍 바이폴라 접합 트랜지스터 및 이의 제조 방법
JP6807783B2 (ja) 2017-03-14 2021-01-06 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置及び全波整流回路
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4047220A (en) * 1975-12-24 1977-09-06 General Electric Company Bipolar transistor structure having low saturation resistance
US4047217A (en) * 1976-04-12 1977-09-06 Fairchild Camera And Instrument Corporation High-gain, high-voltage transistor for linear integrated circuits
JPS6174368A (ja) 1984-09-20 1986-04-16 Sony Corp 半導体装置
JPS61159762A (ja) 1984-12-31 1986-07-19 Sanken Electric Co Ltd 半導体装置
JPS62143465A (ja) 1985-12-18 1987-06-26 Matsushita Electronics Corp 半導体装置
JPS6431452A (en) 1987-07-27 1989-02-01 Nec Corp Semiconductor integrated circuit containing current mirror
JPH02222541A (ja) 1989-02-23 1990-09-05 Nec Corp バイポーラトランジスタ
JPH06151705A (ja) 1992-11-09 1994-05-31 Mitsubishi Electric Corp バンドギャップ電圧発生回路
JPH06161705A (ja) 1992-11-19 1994-06-10 Fujitsu Ltd データ符号化方式及びデータ復元方式
DE69326340T2 (de) * 1993-09-27 2000-01-13 St Microelectronics Srl Geräuscharmer pnp-Transistor
JP3302288B2 (ja) * 1997-02-24 2002-07-15 株式会社東芝 半導体装置およびその製造方法
WO1998042019A1 (en) * 1997-03-18 1998-09-24 Telefonaktiebolaget Lm Ericsson (Publ) Trench-isolated bipolar devices
JPH11121459A (ja) 1997-10-13 1999-04-30 Nec Corp 半導体装置及びそのコレクタ抵抗低減方法
US6005271A (en) * 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
JP2000021895A (ja) * 1998-07-02 2000-01-21 Sharp Corp 半導体装置及びその製造方法

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