KR100756317B1 - 딥 엔웰 씨모스 공정으로 구현한 수직형 바이폴라 정션트랜지스터를 이용한 전압 기준 회로 및 전류 기준 회로 - Google Patents

딥 엔웰 씨모스 공정으로 구현한 수직형 바이폴라 정션트랜지스터를 이용한 전압 기준 회로 및 전류 기준 회로 Download PDF

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Abstract

딥 엔웰 씨모스 공정으로 구현한 수직형 바이폴라 정션 트랜지스터를 이용한 전압 기준 회로 및 전류 기준 회로가 개시된다. 본 발명의 전압 기준 회로는, 온도에 무관하게 실질적으로 일정한 기준 전압을 발생하는 회로로서, 정 입력 단자와 부 입력 단자를 구비하는 증폭 소자, 제1 및 제2 트랜지스터를 구비한다. 제1 트랜지스터는, 상기 정 입력 단자에 전기적으로 접속되고, 제2 트랜지스터는 상기 부 입력 단자에 전기적으로 접속된다. 그리고, 상기 제1 및 제2 트랜지스터는 딥 엔웰 씨모스 공정으로 구현되는 수직형 바이폴라 정션 트랜지스터이고, 기준 전압은 열전압에 소정 팩터를 곱한 값에 상기 제1 및 제2 트랜지스터 중 어느 하나의 트랜지스터의 베이스-에미터간 전압을 더함으로써 결정되는 것을 특징으로 한다. 본 발명에 의하면, CMOS 공정에서 얻을 수 있는 수평 NPN/PNP 소자 또는 기판 NPN/PNP 소자를 사용한 회로에 비하여 재현성(reproducibility), 균일성(uniformity), 디바이스 매칭 특성(device matching) 등이 향상된 회로를 얻을 수 있다.

Description

딥 엔웰 씨모스 공정으로 구현한 수직형 바이폴라 정션 트랜지스터를 이용한 전압 기준 회로 및 전류 기준 회로{Voltage Reference Circuit and Current Reference Circuit using Vertical Bipolar Junction Transistor implemented by CMOS process}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1 및 도 2는 종래 기술에 따른 씨모스 공정으로 구현되는 BJT 소자의 예를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 딥 엔웰 씨모스(deep n-well CMOS) 공정으로 구현되는 수직형 NPN BJT를 나타내는 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 딥 엔웰 씨모스(deep n-well CMOS) 공정으로 구현되는 수직형 NPN BJT를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 밴드갭 전압 기준 회로(Bandgap voltage reference circuit)의 회로도이다.
도 6은 본 발명의 다른 일 실시예에 따른 밴드갭 전압 기준 회로(Bandgap voltage reference circuit)의 회로도이다.
도 7은 본 발명의 일 실시예에 따른 전류 기준 회로를 나타내는 회로도이다.
본 발명은 반도체 회로에 관한 것으로, 특히, 딥 엔웰 씨모스(deep n-well CMOS)공정으로 구현되는 수직형 바이폴라 정션 트랜지스터(vertical Bipolar Junction Transistor)를 이용한 전압 기준 회로 및 전류 기준 회로에 관한 것이다.
통상적으로, MOS 소자에 비하여 바이폴라 정션 트랜지스터(Bipolar Junction Transistor: BJT)는 소자간의 정합 특성이 우수하다. 또한, 소정의 기능을 수행하기 위하여 BJT 특성을 필요로 하는 회로가 있다. 따라서, 하나의 공정을 통하여 MOS 소자와 BJT 소자를 같이 구현할 필요가 있는 경우가 있다. 그러나, CMOS 소자와 BJT 소자를 같이 집적한 BiCMOS 공정은 CMOS 공정에 비하여 제조 가격이 높고, 개발 기간이 길며, 디지털 회로 성능이 순수한 CMOS 공정에 비해 현격히 떨어진다. 또한, 씨모스 공정으로 BJT 소자를 구현하는 경우에도, BJT의 소자 특성이 떨어진다.
도 1 및 도 2는 종래 기술에 따른 씨모스 공정으로 구현되는 BJT 소자의 예를 나타내는 도면이다.
도 1은 종래 기술에 따른 씨모스 공정으로 구현되는 수평 BJT(Lateral BJT)를 나타내는 단면도 및 소자 심볼이다. 도 1의 (a)를 참조하면, CMOS 공정으로 형성되는 P형 기판(P substarate, 10) 위에 엔웰(N-, 11)이 형성된다. 엔웰(11) 및 P형 기판(10)의 상위의 소정 영역에 N+ 또는 P+ 이온을 주입하거나 확산시켜, 베이 스 영역(14), 콜렉터 영역(13) 및 에미터 영역(12)을 형성한다. P+ 영역(12, 13) 위에 각각 에미터 단자, 콜렉터 단자(E,C)가 형성되고, N+영역(14) 위에 베이스 단자(B)가 형성되고, P+영역(15) 위에 기판 단자(SUB)가 형성되며, n 웰 영역(11) 위의 소정 부분에 게이트 단자(G)가 형성된다.
도 1 (a)에 도시된 바와 같이, 일반 씨모스 공정에서 Q1과 같은 수평(lateral) PNP BJT를 얻을 수 있다. 그런데, 이와 같은 수평(lateral) PNP BJT를 얻는 과정에서 Q2, Q3와 같은 기생(parasitic) BJT 가 또한 얻어진다.
도 1 (b) 및 (c)는 수평 BJT와 기생 BJT를 동시에 나타내는 심볼이다. 도 1 (b)는 에미터, 베이스, 콜렉터 영역 간에 형성되는 수평 BJT(Q1)와 함께, 에미터, 베이스, 기판 사이에 수직형 기생 BJT(Q2, 혹은 Q3)가 형성됨을 나타낸다. 도 1 (c)는 에미터, 베이스, 콜렉터 영역 간에 형성되는 수평 BJT(Q1)와 함께, 에미터, 게이트, 기판 사이에 수직형 기생 BJT가 형성됨을 나타낸다.
상술한 바와 같이, 함께 형성되는 수직형의 기생 BJT로 인하여 CMOS공정으로 구현되는 수평 BJT의 특성, 특히 전류 이득(current gain, β)이 상당히 떨어진다. 또한, 베이스(엔웰)과 기판 간의 기생 커패시턴스가 크다. CMOS공정으로 구현되는 수평 BJT의 경우에는 MOSFET의 게이트 길이(gate length, L)에 의해 베이스폭(base width)이 결정되고 게이트 길이가 작아질수록 주파수 특성과 전류 이득이 향상된다. 따라서, 게이트 길이(gate length, L)의 스케일다운(scale-down)으로 전류 이득 및 주파수 특성이 향성될 수는 있지만, CMOS 공정으로 구현되는 수평 BJT의 경우, 재현성(reproducibility), 균일성(uniformity), 디바이스 매칭 특성(device matching), 및 전류 구동 능력이 떨어져, 이 소자를 사용하는 회로는 성능이 열화될 수밖에 없다.
도 2는 종래 기술에 따른 씨모스 공정으로 구현되는 기판 BJT(Substrate BJT)를 나타내는 단면도이다.
도 2를 참조하면, CMOS 공정으로 형성되는 P형 기판(P substarate, 20) 위에 엔웰(n-well, 21)이 형성된다. 엔웰(11) 및 P형 기판(10)의 상위의 소정 영역을 N+ 또는 P+ 이온을 주입하거나 확산시켜, 베이스 영역(23, 25), 콜렉터 영역(22, 26) 및 에미터 영역(24)을 형성함으로써, 기판 BJT를 얻을 수 있다.
밴드갭(bandgap) 회로 등에 많이 사용되는 기판 BJT의 경우에는 콜렉터가 기판(20)에 붙어 있어 회로 적용에 어려움이 있고 비교적 웰 두께가 두꺼워 BJT 특성이 떨어진다.
상술한 바와 같이, CMOS 공정으로 구현되는 수평 BJT 또는 기판 BJT는 상당히 많은 단점이 있다. 그러므로, BJT 동작 특성을 필요로 하는 씨모스 공정으로 구현되는 회로에서, 상기 수평 BJT 또는 기판 BJT를 대체할 수 있는 기술이 절실히 요구된다.
따라서, 본 발명의 기술적 과제는 종래의 수평 BJT나 기판 BJT 소자 대신 딥 엔웰 CMOS 공정에서 얻을 수 있는 수직형 바이폴라 정션 트랜지스터(vertical BJT) 소자를 사용함으로써, 상기 수평 BJT나 기판 BJT 소자로 인한 단점을 극복하고, 회로 성능을 향상시킬 수 있는 전압 기준 회로를 제공하는 것이다.
본 발명의 다른 기술적 과제는 수평 BJT나 기판 BJT 소자 대신 딥 엔웰 CMOS 공정에서 얻을 수 있는 수직형 바이폴라 정션 트랜지스터(vertical BJT) 소자를 사용함으로써, 상기 수평 BJT나 기판 BJT 소자로 인한 단점을 극복하고, 회로 성능을 향상시킬 수 있는 전류 기준 회로를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 전압 기준 회로는, 온도에 무관하게 실질적으로 일정한 기준 전압을 발생하는 회로로서, 정 입력 단자와 부 입력 단자를 구비하는 증폭 소자, 제1 및 제2 트랜지스터를 구비한다. 제1 트랜지스터는, 상기 정 입력 단자에 전기적으로 접속되고, 제2 트랜지스터는 상기 부 입력 단자에 전기적으로 접속된다. 상기 제1 및 제2 트랜지스터는 딥 엔웰 씨모스 공정으로 구현되는 수직형 바이폴라 정션 트랜지스터이고, 상기 기준 전압은, 열전압에 소정 팩터를 곱한 값에 상기 제1 및 제2 트랜지스터 중 어느 하나의 트랜지스터의 베이스-에미터간 전압을 더함으로써 결정되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 전류 기준 회로는 온도에 비례하는 기준 전류를 발생하는 회로로서, 정 입력 단자와 부 입력 단자를 구비하는 증폭 소자, 제1 및 제2 트랜지스터, 및 출력부를 구비한다. 제1 트랜지스터는 상기 정 입력 단자와 상기 부 입력 단자 중 임의의 한 단자와 소정의 제1 노드 사이에 접속되고, 제2 트랜지스터는, 상기 정 입력 단자와 상기 부 입력 단자 중 다른 한 단자와 소정의 제2 노드 사이에 접속된다. 상기 출력부는 상 기 증폭 소자의 출력 전압에 응답하여, 상기 기준 전류를 출력한다. 상기 제1 및 제2 트랜지스터는 딥 엔웰 씨모스 공정으로 구현되는 수직형 바이폴라 정션 트랜지스터이고, 상기 기준 전류는, 열전압에 소정 팩터를 곱한 값으로 결정되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 딥 엔웰 씨모스(deep n-well CMOS) 공정으로 구현되는 수직형 NPN BJT를 나타내는 단면도이다. 도 3을 참조하면, P형 기판(P substarate, 110) 위에 딥 엔웰(Deep N-Well, 120), 딥 엔웰(120) 위에 엔웰(N-Well, 131, 132) 및 피웰(P-Well, 140)이 형성된다. 엔웰(131, 132) 및 피웰(140)의 상위의 소정 영역을 N+ 또는 P+ 이온을 주입하거나 확산시켜, 베이스 콘택 영역(152, 153), 콜렉터 콘택 영역(154, 155) 혹은 에미터 콘택 영역(151)을 형성한다.
구체적으로는, 피웰(140) 상의 N+ 영역(151)은 에미터를 형성하고, 피웰(140) 및 P+ 콘택(152, 153)은 베이스를 형성하며, 딥 엔웰(120), 엔웰(131, 132) 및 N+ 영역(154, 155)은 콜렉터를 형성한다.
상술한 딥 엔웰 씨모스 공정으로, 도 3에서 참조번호 160으로 표시된 바와 같이, 수직형 NPN 바이폴라 정션 트랜지스터를 구현할 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 딥 엔웰 씨모스(deep n-well CMOS) 공정으로 구현되는 수직형 NPN BJT를 나타내는 단면도이다. 도 4는 도 3에 도시된 딥 엔웰 씨모스 공정에 p-베이스(p-base) 공정이 추가된 경우를 나타낸다.
또한, 도 4에서는 딥 엔웰 씨모스 공정으로 구현되는 PMOS 트랜지스터, NMOS 트랜지스터도 함께 도시되어 있다. 엔웰(133)은 게이트를 형성하고, 엔웰(133)상의 P+ 영역(P+ 이온 주입 혹은 확산 영역, 191, 192)은 소오스와 드레인을 형성함으로써, PMOS 트랜지스터가 구현된다. 한편, 피웰(134)은 게이트를 형성하고, 피웰(134)상의 N+ 영역(193, 194)은 소오스와 드레인을 형성함으로써, NMOS 트랜지스터가 구현된다. 딥 엔웰 씨모스 공정으로 구현되는 PMOS 트랜지스터 및 NMOS 트랜지스터에 대해서는 당업계에 널리 알려져 있으므로, 이에 대한 상세한 설명은 생략한다.
p-베이스(p-base) 공정이 추가된 경우에는, 도 4에 도시된 바와 같이, 딥 엔웰(120) 위에 엔웰(N-Well, 131, 132) 및 p-베이스 영역(P-base, 170)이 형성된다. 엔웰(131, 132) 및 p-base(170)의 상위의 소정 영역을 N+ 또는 P+ 이온을 주입하거나 확산시켜, 베이스 콘택 영역(152, 153), 콜렉터 콘택 영역(154, 155) 혹은 에미터 콘택 영역(151)을 형성한다. 구체적으로는,p-base(170) 상의 N+ 영역(151)은 에미터를 형성하고, p-base(170) 및 P+ 콘택(152, 153)은 베이스를 형성하며, 딥 엔웰(120), 엔웰(131, 132) 및 N+ 영역(154, 155)은 콜렉터를 형성한다.
상술한 딥 엔웰 씨모스 공정으로, 도 4에서 참조번호 180으로 표시된 바와 같이, 수직형 NPN 바이폴라 정션 트랜지스터를 구현할 수 있다.
바이폴라 정션 트랜지스터의 전류 이득(current gain, β)은 베이스 폭(base width)에 의해 큰 영향을 받는다. 즉, 베이스 폭이 짧을수록 바이폴라 정션 트랜지스터의 전류 이득이 높고 특성이 뛰어나다. 그런데, 도 3에 도시된 수직형 바이폴라 정션 트랜지스터(160)의 경우, 피웰(140)의 두께가 상당하기 때문에, 전류 이득이 낮고 특성이 좋지 않다. 이에 비해, 도 4에 도시된 수직형 바이폴라 정션 트랜지스터(180)의 경우, p-베이스(p-base, 170)의 두께가 상당히 얇기 때문에, 도 3에 도시된 수직형 바이폴라 정션 트랜지스터(160)에 비해 그 특성이 뛰어나다. 즉, p-base 영역(170)의 깊이는 피웰(도 3의 140)의 깊이보다 작으므로, 도 4에 도시된 수직형 BJT(180)의 성능이 도 3에 도시된 수직형 BJT(160)에 비하여 우수하다.
본 발명에 따르면, 수평 혹은 기판 BJT 소자 대신에, 상술한 딥 엔웰 씨모스 공정으로 구현되는 수직형 바이폴라 정션 트랜지스터를 반도체 회로, 특히 밴드갭 전압 기준 회로(Bandgap voltage reference circuit) 및 전류 기준 회로(current reference circuit)에 적용함으로써, BJT 동작 특성을 필요로 하는 반도체 회로의 성능을 개선한다.
도 5는 본 발명의 일 실시예에 따른 밴드갭 전압 기준 회로(Bandgap voltage reference circuit)의 회로도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 전압 기준 회로(500)는 제1 및 제2 트랜지스터(Q1, Q2), 증폭기(AMP) 및 제1 내지 제3 저항(R1, R2, R3)을 구비 한다. 제1 및 제2 트랜지스터(Q1, Q2)는 각각 상술한 딥 엔웰 씨모스 공정으로 구현되는 수직형 NPN 바이폴라 정션 트랜지스터이다.
증폭기(AMP)의 정(+) 입력 단자(X)와 출력 노드(NO) 사이에 제1 저항(R1)이, 증폭기(AMP)의 부(-) 입력 단자(Y)와 출력 노드(NO) 사이에 제2 저항(R2)이 연결된다. 증폭기(AMP)의 정(+) 입력 단자(X)와 접지 사이에 제1 트랜지스터(Q1)가 연결되며, 증폭기(AMP)의 부(-) 입력 단자(Y)와 접지 사이에 제3 저항(R3)과 제2 트랜지스터(Q2)가 직렬로 연결된다. 제1 트랜지스터(Q1)는 콜렉터와 베이스가 상호 접속된다. 제2 트랜지스터(Q2) 역시 콜렉터와 베이스가 상호 접속된다.
도 5에 도시된 구성을 가지는 밴드갭 전압 기준 회로(500)는 소정의 기준 전압(Vout, 바이어스 전압이라 하기도 함)을 발생하는 전압 기준 회로의 일종이다. 기준 전압(Vout)은 다음의 수학식 1에 의해 결정된다.
Figure 112006008733360-pat00001
여기서, VBE2는 제2 트랜지스터(Q2)의 베이스-에미터간 전압이고, VT는 열전압(thermal voltage)이고, n은 제1 트랜지스터(Q1)의 에미터 사이즈 대비 제2 트랜지스터(Q2)의 에미터 사이즈 비이다.
수학식 1에서 알수 있듯이, 기준 전압(Vout)은 열전압(VT)에 소정 팩터 (
Figure 112006008733360-pat00002
)를 곱한 값에 제2 트랜지스터(Q2)의 베이스-에미터간 전압을 더함으로써 결정된다. 이 때, 소정 팩터는 n, R2, R3 값에 의해 결정된다. 따라서, 수학식 1에서 알 수 있듯이, n, R2, R3 값을 조절함으로써 원하는 기준 전압(Vout)을 얻을 수 있다.
밴드갭 전압 기준 회로(500)에 의해 발생되는 기준 전압(Vout)은 온도에 무관하게 거의 일정한 DC 값을 가진다. 따라서, 밴드갭 전압 기준 회로(500)에 의해 발생되는 기준 전압(Vout)은 일정한 기준 전압(바이어스 전압)을 필요로 하는 회로로 인가될 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 밴드갭 전압 기준 회로(Bandgap voltage reference circuit, 600)의 회로도이다.
도 6을 참조하면, 본 발명의 다른 일 실시예에 따른 전압 기준 회로(600)는 제1 및 제2 트랜지스터(Q1, Q2), 증폭기(AMP) 및 제1 내지 제4 저항(R1, R2, R3, R4)을 구비한다. 제1 및 제2 트랜지스터(Q1, Q2)는 각각 상술한 딥 엔웰 씨모스 공정으로 구현되는 수직형 NPN 바이폴라 정션 트랜지스터이다.
증폭기(AMP)의 정(+) 입력 단자(X)와 출력 노드(NO) 사이에 제3 저항(R3)이, 증폭기(AMP)의 부(-) 입력 단자(Y)와 출력 노드(NO) 사이에 제4 저항(R4)이 연결된다. 증폭기(AMP)의 정(+) 입력 단자(X)와 공통 노드(NC) 사이에 제1 트랜지스터(Q1)가 연결되며, 증폭기(AMP)의 부(-) 입력 단자(Y)와 공통 노드(NC) 사이에 제2 트랜지스터(Q2)와 제2 저항(R2)이 직렬로 연결된다. 공통 노드(NC)와 접지 사이에 제1 저항(R1)이 연결된다. 그리고, 제1 및 제2 트랜지스터(Q1, Q2)의 베이스는 각각 출력 노드(NO)에 연결된다.
도 6에 도시된 구성을 가지는 밴드갭 전압 기준 회로(500) 역시 소정의 기준 전압(Vout, 바이어스 전압이라 하기도 함)을 발생하는 전압 기준 회로의 일종이다. 기준 전압(Vout)은 다음의 수학식 2에 의해 결정된다.
Figure 112006008733360-pat00003
여기서, VBE2는 제2 트랜지스터(Q2)의 베이스-에미터간 전압이고, VT는 열전압(thermal voltage)이고, n은 제1 트랜지스터(Q1)의 에미터 사이즈 대비 제2 트랜지스터(Q2)의 에미터 사이즈 비이다.
수학식 2에서 알수 있듯이, 기준 전압(Vout)은 열전압(VT)에 소정 팩터(
Figure 112006008733360-pat00004
)를 곱한 값에 제2 트랜지스터(Q2)의 베이스-에미터간 전압을 더함으로써 결정된다. 이 때, 소정 팩터는 n, R1, R2 값에 의해 결정된다. 따라서, 수학식 2에서 알 수 있듯이, n, R1, R2 값을 조절함으로써 원하는 기준 전압(Vout)을 얻을 수 있다.
밴드갭 전압 기준 회로(600)에 의해 발생되는 기준 전압(Vout)은 온도에 무 관하게 거의 일정한 값을 가진다. 따라서, 밴드갭 전압 기준 회로(600)에 의해 발생되는 기준 전압(Vout)은 일정한 기준 전압(바이어스 전압)을 필요로 하는 회로로 인가될 수 있다.
본 발명에 의하면, 도 5 및 도 6에 도시된 바와 같이, 딥 엔웰 씨모스 공정으로 구현되는 수직형 BJT를 이용하여 밴드갭 전압 기준 회로를 구현함으로써, 종래 기술에 따른 수평 BJT 혹은 기판 BJT 을 이용한 밴드갭 전압 기준 회로에 비하여, 전류 구동 능력이 뛰어나며, 재현성(reproducibility), 균일성(uniformity), 디바이스 매칭 특성(device matching) 등이 향상된 밴드갭 전압 기준 회로를 얻을 수 있다.
도 7은 본 발명의 일 실시예에 따른 전류 기준 회로(700)를 나타내는 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 전류 기준 회로(700)는 제1 및 제2 BJT(Q1, Q2), 증폭기(AMP), 제1 내지 제3 MOS 트랜지스터(T1~T3) 및 저항(R1)을 구비한다. 제1 및 제2 BJT(Q1, Q2)는 각각 상술한 딥 엔웰 씨모스 공정으로 구현되는 수직형 NPN 바이폴라 정션 트랜지스터이다.
증폭기(AMP)의 부(-) 입력 단자(X)와 제1 노드(N1) 사이에 제1 MOS 트랜지스터(T1)가, 증폭기(AMP)의 정(+) 입력 단자(Y)와 제1 노드(N1) 사이에 제2 MOS 트랜지스터(T2)가 연결된다. 증폭기(AMP)의 부(-) 입력 단자(X)와 접지 사이에 제1 BJT(Q1)가 연결되며, 증폭기(AMP)의 정(+) 입력 단자(Y)와 접지 사이에 제2 BJT(Q2)와 저항(R1)이 직렬로 연결된다. 제1 BJT(Q1)의 베이스와 콜렉터와 제2 BJT(Q2)의 베이스는 공통으로 접속된다.
제1 내지 제3 MOS 트랜지스터(T1, T2, T3)의 게이트는 공통으로 증폭기(AMP)의 출력 노드(N2)에 접속된다.
상기와 같은 구성을 가지는 전류 기준 회로(700)는 제3 MOS 트랜지스터(T3)를 통하여 절대 온도에 비례하는 DC 기준 전류(IPTAT, 바이어스 전류라 하기도 함)를 출력한다. 따라서, 전류 기준 회로(700)는 PTAT(proportional to absolute temperature) 전류 기준 회로의 일종이다.
전류 기준 회로(700)에서 제1 및 제2 BJT(Q1, Q2)의 콜렉터 전류(ID1, ID2)는 다음의 수학식 3과 같은 관계를 가진다.
Figure 112006008733360-pat00005
여기서, VT는 열전압(thermal voltage)이고, n은 제1 BJT(Q1)의 에미터 사이즈 대비 제2 BJT(Q2)의 에미터 사이즈 비이다.
기준 전류(IPTAT)는 제1 및 제2 BJT(Q1, Q2)의 콜렉터 전류(ID1, ID2)에 의해 결정된다. 따라서, 기준 전류(IPTAT)는 열전압(VT)에 소정 팩터(
Figure 112006008733360-pat00006
)를 곱함으로써 결정된다. 이 때, 소정 팩터는 n, R1 값에 의해 결정된다. 따라서, n, R1 값을 조절함으로써 원하는 기준 전류(IPTAT)를 얻을 수 있다.
PTAT 전류 기준 회로(600)에 의해 발생되는 기준 전류(IPTAT)는 온도에 비례하는 값을 가진다. PTAT 전류 기준 회로(600)는 일종의 전류 소스로서, PTAT 전류 기준 회로(600)에 의해 발생되는 기준 전류(IPTAT)는 전류 미러 회로를 통해 일정한 기준 전류(바이어스 전류)를 필요로 하는 회로로 공급될 수 있다.
본 발명에 의하면, 도 7에 도시된 바와 같이, 딥 엔웰 씨모스 공정으로 구현되는 수직형 BJT를 이용하여 전류 기준 회로를 구현함으로써, 종래 기술에 따른 수평 BJT 혹은 기판 BJT 을 이용한 전류 기준 회로에 비하여, 전류 구동 능력이 뛰어나며, 재현성(reproducibility), 균일성(uniformity) 및 디바이스 매칭 특성(device matching) 등이 향상된다.
딥 엔웰 씨모스 공정에서 얻을 수 있는 수직형 BJT 소자는, 전류의 동작 범위(dynamic range)가 증가하며, 전류 구동 능력이 증가한다. 또한 공정 변수, 예를 들어 온도, 압력, 전압 등의 변화에 매우 민감하지 않으므로, 재현성(reproducibility), 균일성(uniformity), 디바이스 매칭 특성(device matching)이 뛰어나다.
이와 같이, CMOS 공정으로 구현되는 수평 BJT 또는 기판 BJT 소자에 비하여 뛰어난 특성을 가지는 딥 엔웰 씨모스 공정에서 얻을 수 있는 수직형 BJT 소자를 상술한 전압 기준 회로 및 전류 기준 회로에 사용함으로써, 이들 회로의 성능을 개 선할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, CMOS 공정에서 얻을 수 있는 수평 NPN/PNP 소자 또는 기판 NPN/PNP 소자를 딥 엔웰 CMOS 공정에서 얻을 수 있는 수직형 BJT로 대체하여 전류 기준 회로 및 전압 기준 회로를 구성한다. 따라서, CMOS 공정에서 얻을 수 있는 수평 NPN/PNP 소자 또는 기판 NPN/PNP 소자를 사용한 회로에 비하여 재현성(reproducibility), 균일성(uniformity), 디바이스 매칭 특성(device matching) 등이 향상된 회로를 얻을 수 있다.

Claims (9)

  1. 온도에 무관하게 실질적으로 일정한 기준 전압을 발생하는 회로에 있어서,
    정 입력 단자와 부 입력 단자를 구비하는 증폭 소자;
    상기 정 입력 단자에 전기적으로 접속되는 제1 트랜지스터; 및
    상기 부 입력 단자에 전기적으로 접속되는 제2 트랜지스터를 구비하며,
    상기 제1 및 제2 트랜지스터는 p-베이스 공정이 추가된 딥 엔웰 씨모스 공정으로 구현되는 수직형 바이폴라 정션 트랜지스터이고,
    상기 기준 전압은
    열전압에 소정 팩터를 곱한 값에 상기 제1 및 제2 트랜지스터 중 어느 하나의 트랜지스터의 베이스-에미터간 전압을 더함으로써 결정되는 것을 특징으로 하는 기준전압 발생회로.
  2. 제 1 항에 있어서, 상기 기준 전압 발생회로는
    상기 정 입력 단자와 상기 증폭 소자의 출력 노드 사이에 접속되는 제1 저항 소자; 및
    상기 부 입력 단자와 상기 증폭 소자의 출력 노드 사이에 접속되는 제2 저항 소자를 더 구비하는 것을 특징으로 하는 기준 전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 제1 트랜지스터는 그 베이스와 콜렉터가 공통으로 접속되고,
    상기 제2 트랜지스터는 그 베이스와 콜렉터가 공통으로 접속되고, 제3 저항 소자를 통하여 상기 부 입력 단자에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
  4. 제 3 항에 있어서, 상기 소정 팩터는
    상기 제2 저항소자의 저항값, 상기 제3 저항소자의 저항값, 및 상기 제1 트랜지스터의 에미터 사이즈 대비 제2 트랜지스터의 에미터 사이즈 비의 함수인 것을 특징으로 하는 기준 전압 발생 회로.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 트랜지스터는 각각 그 베이스가 상기 증폭 소자의 출력 노드에 공통으로 접속되고,
    상기 제2 트랜지스터는 제1 저항 소자를 통하여 상기 소정의 전압을 갖는 노드에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
  6. 삭제
  7. 온도에 비례하는 기준 전류를 발생하는 회로에 있어서,
    정 입력 단자와 부 입력 단자를 구비하는 증폭 소자;
    상기 정 입력 단자와 상기 부 입력 단자 중 임의의 한 단자와 소정의 제1 노드 사이에 접속되는 제1 트랜지스터;
    상기 정 입력 단자와 상기 부 입력 단자 중 다른 한 단자와 소정의 제2 노드 사이에 접속되는 제2 트랜지스터; 및
    상기 증폭 소자의 출력 전압에 응답하여, 상기 기준 전류를 출력하는 출력부를 구비하며,
    상기 제1 및 제2 트랜지스터는 p-베이스 공정이 추가된 딥 엔웰 씨모스 공정으로 구현되는 수직형 바이폴라 정션 트랜지스터이고,
    상기 기준 전류는, 열전압에 소정 팩터를 곱한 값으로 결정되는 것을 특징으로 하는 기준전류 발생회로.
  8. 제 7 항에 있어서, 상기 출력부는
    상기 증폭 소자의 출력 노드에 제1 단자가 접속되고, 상기 정 입력 단자와 공통 노드에 각각 제2, 제3 단자가 접속되는 제3 트랜지스터;
    상기 증폭 소자의 출력 노드에 제1 단자가 접속되고, 상기 부 입력 단자와 상기 공통 노드에 각각 제2, 제3 단자가 접속되는 제4 트랜지스터; 및
    상기 증폭 소자의 출력 노드와 상기 공통 노드에 각각 제1, 제2 단자가 접속되어, 상기 기준 전류를 출력하는 제5 트랜지스터를 구비하는 것을 특징으로 하는 기준 전류 발생 회로.
  9. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11360501B2 (en) 2020-03-31 2022-06-14 SK Hynix Inc. Reference voltage generation circuit

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050099163A1 (en) * 2003-11-08 2005-05-12 Andigilog, Inc. Temperature manager
US7857510B2 (en) * 2003-11-08 2010-12-28 Carl F Liepold Temperature sensing circuit
EP2295944A2 (en) 2009-09-09 2011-03-16 Nxp B.V. Temperature sensor
US8446140B2 (en) * 2009-11-30 2013-05-21 Intersil Americas Inc. Circuits and methods to produce a bandgap voltage with low-drift
US8373229B2 (en) 2010-08-30 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate controlled bipolar junction transistor on fin-like field effect transistor (FinFET) structure
KR101392569B1 (ko) * 2013-02-19 2014-05-08 주식회사 동부하이텍 바이폴라 트랜지스터 및 그 제조 방법
CN104345765B (zh) * 2013-08-05 2016-01-20 日月光半导体制造股份有限公司 能带隙参考电压产生电路与使用其的电子系统
CN104900686B (zh) * 2014-03-03 2018-10-26 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
US10120405B2 (en) 2014-04-04 2018-11-06 National Instruments Corporation Single-junction voltage reference
US10234499B1 (en) * 2016-08-01 2019-03-19 Keysight Technologies, Inc. Integrated circuit testing using on-chip electrical test structure
US10042377B2 (en) 2016-11-30 2018-08-07 International Business Machines Corporation Reference current circuit architecture
US10037046B1 (en) * 2017-03-16 2018-07-31 Semiconductor Components Industries, Llc Regulating temperature-compensated output voltage

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6297363A (ja) 1985-10-23 1987-05-06 Nec Corp 基準電圧発生回路
JPH08194554A (ja) * 1994-08-26 1996-07-30 Sgs Thomson Microelectron Ltd ほぼ一定の基準電流を発生するための電流発生器回路
KR20020049761A (ko) * 2000-12-20 2002-06-26 박종섭 씨모스 밴드갭 기준전압 발생기
US6511889B2 (en) 1998-07-16 2003-01-28 Nec Corporation Reference voltage supply circuit having reduced dispersion of an output voltage
US6911862B2 (en) 2002-10-04 2005-06-28 Micron Technology, Inc. Ultra-low current band-gap reference

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5011784A (en) * 1988-01-21 1991-04-30 Exar Corporation Method of making a complementary BiCMOS process with isolated vertical PNP transistors
KR100618789B1 (ko) 1999-07-30 2006-09-06 삼성전자주식회사 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스
US6529066B1 (en) * 2000-02-28 2003-03-04 National Semiconductor Corporation Low voltage band gap circuit and method
US6489835B1 (en) * 2001-08-28 2002-12-03 Lattice Semiconductor Corporation Low voltage bandgap reference circuit
KR100446004B1 (ko) 2002-07-12 2004-08-25 한국과학기술원 깊은 엔 웰 씨모스 공정으로 구현된 수직형 바이폴라 정션트랜지스터를 사용한 직접 변환 수신기
KR100492280B1 (ko) 2003-07-11 2005-05-30 한국과학기술원 표준 3중 웰 씨모스 공정에서 구현된 수직형 바이폴라정션 트랜지스터를 전류 소오스로 사용하는 회로
JP4873442B2 (ja) * 2005-03-31 2012-02-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6297363A (ja) 1985-10-23 1987-05-06 Nec Corp 基準電圧発生回路
JPH08194554A (ja) * 1994-08-26 1996-07-30 Sgs Thomson Microelectron Ltd ほぼ一定の基準電流を発生するための電流発生器回路
US6511889B2 (en) 1998-07-16 2003-01-28 Nec Corporation Reference voltage supply circuit having reduced dispersion of an output voltage
KR20020049761A (ko) * 2000-12-20 2002-06-26 박종섭 씨모스 밴드갭 기준전압 발생기
US6911862B2 (en) 2002-10-04 2005-06-28 Micron Technology, Inc. Ultra-low current band-gap reference

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11360501B2 (en) 2020-03-31 2022-06-14 SK Hynix Inc. Reference voltage generation circuit

Also Published As

Publication number Publication date
US20070182478A1 (en) 2007-08-09
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