KR100745970B1 - 달링톤 회로 및 그의 레이 아웃 방법 - Google Patents

달링톤 회로 및 그의 레이 아웃 방법 Download PDF

Info

Publication number
KR100745970B1
KR100745970B1 KR1020000085694A KR20000085694A KR100745970B1 KR 100745970 B1 KR100745970 B1 KR 100745970B1 KR 1020000085694 A KR1020000085694 A KR 1020000085694A KR 20000085694 A KR20000085694 A KR 20000085694A KR 100745970 B1 KR100745970 B1 KR 100745970B1
Authority
KR
South Korea
Prior art keywords
region
transistor
bipolar transistor
bias
mos transistor
Prior art date
Application number
KR1020000085694A
Other languages
English (en)
Other versions
KR20020056364A (ko
Inventor
이진혁
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020000085694A priority Critical patent/KR100745970B1/ko
Publication of KR20020056364A publication Critical patent/KR20020056364A/ko
Application granted granted Critical
Publication of KR100745970B1 publication Critical patent/KR100745970B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Amplifiers (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

본 발명은 달링톤 회로 및 그의 레이 아웃 방법에 관한 것으로, 1차 증폭 수단으로 MOS 트랜지스터를 이용하고, 2차 증폭 수단을 바이폴라 트랜지스터로 이용하되, MOS 트랜지스터의 드레인을 독립된 전압 전원에 연결하여 바이폴라 트랜지스터의 베이스로 들어가는 직류 전류를 MOS 트랜지스터의 드레인 바이어스로 조절할 수 있도록 하며, 레이 아웃에서 드레인 콘택으로 직류 전류가 빠지는 것을 방지하기 위해 폴리를 하나 더 사용하고, 드레인 바이어스는 폴리 콘택을 이용해서 바이어스를 인가하여 N+ 영역을 통과한 전류 성분이 바이폴라 트랜지스터의 베이스에 바이어스로 작용하게 함으로써, 추가적인 바이어스를 가하지 않고도 바이폴라의 동작을 가능하게 하여 입력 신호를 증폭시키는 달링톤 회로 및 그의 레이 아웃 방법이 개시된다.
SOI, MOS 트랜지스터, 바이폴라 트랜지스터, High gain, 달링톤 회로

Description

달링톤 회로 및 그의 레이 아웃 방법{Darlinton circuit and a layout method of the same}
도 1은 종래의 달링톤 회로의 동작을 설명하기 위하여 도시한 회로도.
도 2는 도 1에서 도시한 달링톤 회로의 레이 아웃도.
도 3은 본 발명에 따른 달링톤 회로의 동작을 설명하기 위하여 도시한 회로도.
도 4는 도 3에서 도시한 달링톤 회로의 레이 아웃도.
도 5는 도 4의 레이 아웃을 선 B-B'에 따라 절취한 상태의 단면도.
도 6은 도 4의 레이 아웃을 선 B-B'에 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호 설명>
21, 22 : 게이트 23a, 23b : 드레인
24a, 24b : 소오스 25a, 25b, 25c, 25d, 25e, 25f : 콘택
26a, 26b : 배선 51 : SOI 기판
52 : 필드 산화막 53 : 절연층
54 : 베이스 영역 55 : 드레인 바이어스 폴리 영역
56 : p-웰 57 : 게이트 산화막
58 : 게이트 59 : 에미터, 컬렉터
60 : 소오스 61 : 액티브 콘택
62 : 폴리 콘택
본 발명은 달링톤 회로 및 그의 레이 아웃 방법에 관한 것으로, 특히 MOS 트랜지스터와 바이폴라 트랜지스터로 이루어진 달링톤 회로 및 그의 레이 아웃 방법에 관한 것이다.
종래 기술에선 MOS 트랜지스터나 BJT로 잘 알려진 달링톤 타입(Darlinton type)으로 높은 이득을 얻는다.
도 1은 종래의 달링톤 회로의 동작을 설명하기 위하여 도시한 회로도이다.
도 1을 참조하면, 달링톤 회로는 2개의 MOS 트랜지스터(T11 및 T12)로 이루어진다. MOS 트랜지스터인 제 1 및 제 2 트랜지스터(T11 및 T12)는 드레인이 서로 연결되어 있으며, 드레인으로 전원 전압이 인가된다. 제 1 트랜지스터(T11)의 게이트 단자에는 입력 신호가 인가되며, 제 1 트랜지스터(T11)의 소오스는 제 2 트랜지스터(T12)의 게이트 단자와 연결된다.
상기의 회로 구조에서, 제 1 트랜지스터(T11)의 게이트 단자에 입력 신호가 인가되면, 제 1 트랜지스터(T11)는 입력 신호를 증폭시켜 1차 증폭 신호를 생성한다. 1차 증폭 신호는 제 2 트랜지스터(T12)의 게이트 단자에 인가되며, 제 2 트랜지스터(T12)는 1차 증폭 신호를 다시 한번 증폭시켜 2차 증폭 신호를 생성한다.
도 2는 도 1에서 도시한 달링톤 회로의 레이 아웃도이다.
소정의 패턴으로 제 1 및 제 2 트랜지스터의 게이트(21 및 22)가 형성되고, 불순물 이온 주입으로 제 1 및 제 2 트랜지스터의 드레인(23a 및 23b) 및 소오스(24a 및 24b)가 형성된다. 제 1 트랜지스터의 게이트(21)에는 제 1 콘택(25a)이 형성되고, 제 1 콘택(25a)을 통해 입력 신호가 인가된다. 제 1 및 제 2 트랜지스터의 드레인(23a 및 23b)에는 제 2 및 제 3 콘택(25b 및 25c)이 형성된다. 제 2 및 제 3 콘택(25a 및 25b)은 제 1 배선(26a)으로 연결되며, 드레인(23a 및 23b)에는 제 2 및 제 3 콘택(25a 및 25b)을 통해 전원 전압이 인가된다. 제 1 트랜지스터의 소오스(24a)에는 제 4 콘택(25d)이 형성되고, 제 2 트랜지스터의 게이트(22)에는 제 5 콘택(25e)이 형성되어 제 2 배선(26b)으로 연결된다. 제 2 트랜지스터의 소오스(24b)에는 제 6 콘택(25f)이 형성되어 접지 전원 단자와 연결된다.
그러나, 본 발명에서는 1차 증폭 수단으로 MOS 트랜지스터를 이용하고, 2차 증폭 수단을 바이폴라 트랜지스터로 이용하되, MOS 트랜지스터의 드레인을 독립된 전압 전원에 연결하여 바이폴라 트랜지스터의 베이스로 들어가는 직류 전류를 MOS 트랜지스터의 드레인 바이어스로 조절할 수 있도록 하며, 레이 아웃에서 드레인 콘택으로 직류 전류가 빠지는 것을 방지하기 위해 폴리를 하나 더 사용하고, 드레인 바이어스는 폴리 콘택을 이용해서 바이어스를 인가하여 N+ 영역을 통과한 전류 성분이 바이폴라 트랜지스터의 베이스에 바이어스로 작용하게 함으로써, 추가적인 바이어스를 가하지 않고도 바이폴라의 동작을 가능하게 하여 입력 신호를 증폭시키는 달링톤 회로 및 그의 레이 아웃 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 달링톤 회로는 입력 신호를 1차 증폭하기 위하여 전원 전압이 소오스에 인가되고, 입력 신호가 게이트에 인가되어 상기 입력 신호를 1차 증폭하여 제 1 증폭 신호를 생성하는 MOS 트랜지스터 및 전원 전압과 독립된 전원 전압이 에미터에 인가되고, 베이스로 인가되는 제 1 증폭 신호를 증폭 바이어스로 사용하여 제 1 증폭 신호를 2차 증폭하여 제 2 증폭 신호를 생성하는 바이폴라 트랜지스터를 포함한다.
MOS 트랜지스터는 pMOS 트랜지스터 또는 nMOS 트랜지스터를 사용하며, 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터 또는 PNP 트랜지스터를 사용한다.
MOS 트랜지스터 또는 상기 바이폴라 트랜지스터에 인가되는 바이어스의 조건은 아래의 식과 같다.
NMOS 트랜지스터 : Vds>Vgs-Vt(포화영역), Vgs > Vt
PNP 바이폴라 트랜지스터 : Veb>Von(0.7V이상), Vbc>Von(0.7V이상)(액티브 영역)
MOS 트랜지스터 또는 상기 바이폴라 트랜지스터에 인가되는 바이어스의 조건은 아래의 식과 같다.
PMOS 트랜지스터 : Vds<Vgs-Vt (포화 영역), Vgs<Vt
NPN 바이폴라 트랜지스터 : Ved<Von(0.7V이상), Vbc<Von(0.7V이상) (액티브영역)
MOS 트랜지스터에 인가되는 바이어스를 이용하여 상기 바이폴라 트랜지스터의 베이스로 들어가는 전류를 조절한다.
본 발명에 따른 달링톤 회로의 레이 아웃 방법은 MOS 트랜지스터 형성 영역 및 바이폴라 트랜지스터 형성 영역이 T자 형태로 교차할 수 있도록 액티브 영역을 정의하는 단계, 바이폴라 트랜지스터의 베이스 영역과 드레인 바이어스 폴리의 전 영역인 제 2 영역에 n-웰을 형성하기 위한 이온 주입 공정을 실시하는 단계, MOS 트랜지스터의 제 1 영역에 p-웰을 형성하기 위한 이온 주입 공정을 실시하는 단계, 소정의 패턴으로 게이트 산화막 및 게이트를 형성하는 단계, N- 이온 주입 공정을 MOS 트랜지스터 전영역과 드레인 바이어스 폴리의 일단 영역(왼쪽 영역)인 제 3 영역에 적용하고, P- 이온 주입 공정을 바이폴라 트랜지스터의 P+ 영역에 적용시키는 단계, LDD공정을 진행하고, N+를 MOS 트랜지스터 영역과 드레인 바이어스 폴리의 일단 영역(왼쪽 영역)인 상기 제 3 영역에 적용하는 단계, 이온 주입 공정으로 바이폴라 트랜지스터의 에미터와 컬렉터 영역에 P+를 적용하는 단계, 소오스 영역과 에미터, 컬렉터 영역에 액티브 콘택을 형성하고 게이트와 드레인에 폴리 콘택을 형성하는 단계로 이루어진다.
게이트 산화막 및 게이트는 두꺼운 게이트 산화, 포토 공정, 습식 식각, 얇은 게이트 산화, 폴리 증착 및 게이트 포토 공정으로 형성된다. MOS 트랜지스터의 드레인 전류가 상기 바이폴라 트랜지스터의 베이스로 들어가는 구조로 형성된다. MOS 트랜지스터의 DC전류가 드레인 콘택을 통해 빠지게 하지 않고, 상기 바이폴라 트랜지스터의 베이스로 들어가도록 상기 드레인을 콘택을 통해 바이어스를 가하지 않고 드레인 바이어스 폴리를 통해 바이어스를 가하는 방식의 구조로 형성한다. MOS 트랜지스터의 드레인 전류를 상기 바이폴라 트랜지스터의 베이스로 들어가게 하기 위해 드레인 바이어스 폴리의 타단 영역(오른쪽)에 N+영역을 형성하지 않고, n-웰 이온주입만 적용하고, 바이폴라 트랜지스터의 베이스 영역을 n-웰의 구조로 형성한다. 제 3 영역과 상기 바이폴라 트랜지스터의 에미터 P+ 영역 사이에 순방향 바이어스가 걸리는 것을 막아주기 위해 두 영역을 분리해주기 위해 상기 P+영역을 바이폴라 트랜지스터의 베이스 영역보다 작게 정의한다. 바이폴라 트랜지스터의 웰 바이어스에 의한 전류 누설방지를 위해 SOI 기판을 이용한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따른 달링톤 회로의 동작을 설명하기 위하여 도시한 회로도이다.
도 3을 참조하면, 달링톤 회로는 1개의 MOS 트랜지스터(T31)와 1개의 바이폴라 트랜지스터(T32)로 이루어진다. 1차 증폭 수단인 MOS 트랜지스터(T31)와 2차 증폭 수단인 바이폴라 트랜지스터(T32)는 드레인과 베이스가 서로 연결되어 있으며, MOS 트랜지스터(T31)의 소오스로 전원 전압이 인가된다. MOS 트랜지스터(T31)의 게이트 단자에는 입력 신호가 인가된다.
상기의 회로 구조에서, MOS 트랜지스터(T31)의 게이트 단자에 입력 신호가 인가되면, MOS 트랜지스터(T31)는 입력 신호를 증폭시켜 1차 증폭 신호를 생성한다. 1차 증폭 신호는 바이폴라 트랜지스터(T32)의 베이스 단자에 인가되며, 바이폴라 트랜지스터(T32)는 1차 증폭 신호를 다시 한번 증폭시켜 2차 증폭 신호를 생성한다.
도 4는 도 3에서 도시한 달링톤 회로의 레이 아웃도이다. 도 5는 도 4의 레이 아웃을 선 B-B'에 따라 절취한 상태의 단면도이고, 도 6은 도 4의 레이 아웃을 선 B-B'에 따라 절취한 상태의 단면도이다.
도 4, 도 5 및 도 6을 참조하면, 우선 소정 영역에 필드 산화막(52)이 형성되고 소정의 깊이에 절연층(53)이 형성된 SOI(Silicon On Insulator) 기판(51)을 준비한다.
첫 번째 공정으로, T자형의 액티브 영역(Active region)을 정의(Define)한다.
두 번째 공정으로, 바이폴라 트랜지스터의 베이스 영역(54)과 드레인 바이어스 폴리(Drain bias poly)의 전 영역인 제 2 영역(N2)에 n-웰을 형성하기 위한 이 온 주입 공정을 실시한다. MOS 트랜지스터의 제 1 영역(N1)에는 p-웰(56)을 형성하기 위한 이온 주입 공정을 실시한다.
세 번째 공정으로, 통상적인 공정을 실시하여 소정의 패턴으로 게이트 산화막(57) 및 게이트(58)를 형성한다. 이때, 게이트 산화막(57) 및 게이트(58)는 두꺼운(Thick) 게이트 산화, 포토 공정, 습식 식각, 얇은(Thin) 게이트 산화, 폴리 증착 및 게이트 포토(FG photo) 공정으로 형성된다.
네 번째 공정으로, N- 이온 주입공정을 MOS 트랜지스터 영역과 드레인 바이어스 폴리의 일단 영역(도면 기준으로 왼쪽)인 제 3 영역(N3)에 적용하고, P- 이온 주입 공정을 바이폴라 트랜지스터의 P+ 영역(59)에 적용시킨다.
다섯 번째 공정으로 LDD공정을 진행하고, N+를 MOS 트랜지스터 영역과 드레인 바이어스 폴리의 일단 영역(도면의 왼쪽 영역)인 제 3 영역(N3)에 적용한다.
여섯 번째 공정으로, 이온 주입 공정으로 바이폴라 트랜지스터의 에미터(Emitter)와 컬렉터(Collector) 영역(59)에 P+ 불순물을 적용한다.
일곱 번째 공정으로 소오스 영역(60)과 에미터, 컬렉터 영역(59)에 액티브 콘택(61)을 형성하고 게이트와 드레인에 폴리 콘택(Poly contact; 62))을 형성한다.
상기의 회로는 다음과 같은 원리로 동작이 된다.
MOS 트랜지스터(T31)가 포화(Saturation)영역에서 동작할 수 있도록 세 단자(Gate, Source, Drain)에 각각 바이어스를 인가해 ID(DC current)와 게이트에 인가된 입력 신호(Small signal)가 증폭된 전류인 id(AC current)가 드레인 영역으로 전류를 형성한다. 이 전류가 드레인 콘택(Drain contact)으로 빠지지 않게 하기 위해 드레인 바이어스(Drain Bias)는 폴리(Poly)를 통해해서 인가해주고 드레인의 일단 영역(왼쪽 영역)인 제 3 영역(N3)에 도달한 전류는 N+/N 정션(Junction)을 통해 바이폴라 트랜지스터의 베이스((54)로 들어가게 된다. 이중 DC전류는 바이폴라 트랜지스터의 베이스 바이어스(Base bias)를 주게 되고, MOS 트랜지스터에서 증폭된 신호는 바이폴라 트랜지스터의 베이스(54)로 들어감으로써 다시 한번 증폭이 된다.
상기의 회로가 증폭에 사용되려면, 각 트랜지스터는 다음과 같은 바이어스 조건을 가져야 한다.
트랜지스터의 동작 바이어스
NMOS 트랜지스터 : Vds>Vgs-Vt(포화영역), Vgs > Vt
PNP 바이폴라 트랜지스터 : Veb>Von(0.7V이상), Vbc>Von(0.7V이상)(액티브 영역)
이 바이어스 영역에선 MOS 트랜지스터의 드레인의 N-와 바이폴라 트랜지스터의 컬렉터 P+영역 사이에는 항상 역바이어스(Reverse bias)가 이루어지지만 에미터(Emitter)의 P+영역과는 순방향 바이어스(Forward bias)가 이루어지므로 서로 접촉이 안되도록 P+ 이온주입(Implant)영역을 조절해주면 된다.
본 발명에서 제안된 MOS 트랜지스터와 바이폴라 트랜지스터 구조에서 MOS 트랜지스터는 NMOS 또는 PMOS 트랜지스터 어느 것으로도 사용할 수 있으며, 바이폴라 트랜지스터 역시 NPN 또는 PNP 트랜지스터 어느 것으로도 사용할 수 있다. 트랜지스터의 타입을 결정하기 위해서는 상기의 공정에서 이온 주입되는 불순물의 타입을 적절하게 설정해주기만 하면 된다. 이렇게 형성된 달링톤 회로는 상기에서 서술한 회로의 동작과 동일하다.
상기의 회로가 증폭에 사용되려면, 각 트랜지스터는 다음과 같은 바이어스 조건을 가져야 한다.
트랜지스터의 동작 바이어스
PMOS 트랜지스터 : Vds<Vgs-Vt (포화 영역), Vgs<Vt
NPN 바이폴라 트랜지스터 : Ved<Von(0.7V이상), Vbc<Von(0.7V이상) (액티브영역)
상술한 바와 같이, 본 발명은 SOI 기판 위에 MOS 트랜지스터와 바이폴라 트랜지스터로 구성한 새로운 구조의 회로로 MOS 트랜지스터에 의해 증폭된 신호가 다시 바이폴라 트랜지스터에 의해 증폭됨으로써, 높은 이득(High gain)을 얻을 수 있으며, MOS 트랜지스터에 가하는 게이트와 드레인 바이어스를 이용하여 바이폴라 트랜지스터의 베이스로 들어가는 전류를 조절할 수 있다.

Claims (13)

  1. 입력 신호를 1차 증폭하기 위하여 전원 전압이 소오스에 인가되고, 입력 신호가 게이트에 인가되어 상기 입력 신호를 1차 증폭하여 제 1 증폭 신호를 생성하는 MOS 트랜지스터 및
    상기 전원 전압과 독립된 전원 전압이 에미터에 인가되고, 베이스로 인가되는 상기 제 1 증폭 신호를 증폭 바이어스로 사용하여 상기 제 1 증폭 신호를 2차 증폭하여 제 2 증폭 신호를 생성하는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 달링톤 회로.
  2. 제 1 항에 있어서,
    상기 MOS 트랜지스터는 pMOS 트랜지스터 또는 nMOS 트랜지스터를 사용하는 것을 특징으로 하는 달링톤 회로.
  3. 제 1 항에 있어서,
    상기 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터 또는 PNP 트랜지스터를 사용하는 것을 특징으로 하는 달링톤 회로.
  4. 제 1 항에 있어서,
    상기 MOS 트랜지스터 또는 상기 바이폴라 트랜지스터에 인가되는 바이어스의 조건은 아래의 식과 같은 것을 특징으로 하는 달링톤 회로.
    NMOS 트랜지스터 : Vds>Vgs-Vt(포화영역), Vgs > Vt
    PNP 바이폴라 트랜지스터 : Veb>Von(0.7V이상), Vbc>Von(0.7V이상)(액티브 영역)
  5. 제 1 항에 있어서,
    상기 MOS 트랜지스터 또는 상기 바이폴라 트랜지스터에 인가되는 바이어스의 조건은 아래의 식과 같은 것을 특징으로 하는 달링톤 회로.
    PMOS 트랜지스터 : Vds<Vgs-Vt (포화 영역), Vgs<Vt
    NPN 바이폴라 트랜지스터 : Ved<Von(0.7V이상), Vbc<Von(0.7V이상) (액티브영역)
  6. 제 1 항에 있어서,
    상기 MOS 트랜지스터에 인가되는 바이어스를 이용하여 상기 바이폴라 트랜지스터의 베이스로 들어가는 전류를 조절하는 것을 특징으로 하는 달링톤 회로.
  7. MOS 트랜지스터 형성 영역 및 바이폴라 트랜지스터 형성 영역이 T자 형태로 교차할 수 있도록 액티브 영역을 정의하는 단계;
    바이폴라 트랜지스터의 베이스 영역과 드레인 바이어스 폴리의 전 영역인 제 2 영역에 n-웰을 형성하기 위한 이온 주입 공정을 실시하는 단계;
    MOS 트랜지스터의 제 1 영역에 p-웰을 형성하기 위한 이온 주입 공정을 실시하는 단계;
    소정의 패턴으로 게이트 산화막 및 게이트를 형성하는 단계;
    N- 이온 주입 공정을 MOS 트랜지스터 전영역과 드레인 바이어스 폴리의 일단 영역(왼쪽 영역)인 제 3 영역에 적용하고, P- 이온 주입 공정을 바이폴라 트랜지스터의 P+ 영역에 적용시키는 단계;
    LDD공정을 진행하고, N+를 MOS 트랜지스터 영역과 드레인 바이어스 폴리의 일단 영역(왼쪽 영역)인 상기 제 3 영역에 적용하는 단계;
    이온 주입 공정으로 바이폴라 트랜지스터의 에미터와 컬렉터 영역에 P+를 적용하는 단계 및
    소오스 영역과 에미터, 컬렉터 영역에 액티브 콘택을 형성하고 게이트와 드레인에 폴리 콘택을 형성하는 단계로 이루어지는 것을 특징으로 하는 달링톤 회로 레이 아웃 방법.
  8. 제 7 항에 있어서,
    상기 게이트 산화막 및 게이트는 두꺼운 게이트 산화, 포토 공정, 습식 식각, 얇은 게이트 산화, 폴리 증착 및 게이트 포토 공정으로 형성되는 것을 특징으로 하는 달링톤 회로 레이 아웃 방법.
  9. 제 7 항에 있어서,
    상기 MOS 트랜지스터의 드레인 전류가 상기 바이폴라 트랜지스터의 베이스로 들어가는 구조로 형성되는 것을 특징으로 하는 달링톤 회로 레이 아웃 방법.
  10. 제 7 항에 있어서,
    상기 MOS 트랜지스터의 DC전류가 드레인 콘택을 통해 빠지게 하지 않고, 상기 바이폴라 트랜지스터의 베이스로 들어가도록 상기 드레인을 콘택을 통해 바이어스를 가하지 않고 상기 드레인 바이어스 폴리를 통해 바이어스를 가하는 방식의 구조로 형성하는 것을 특징으로 하는 달링톤 회로 레이 아웃 방법.
  11. 제 7 항에 있어서,
    상기 MOS 트랜지스터의 드레인 전류를 상기 바이폴라 트랜지스터의 베이스로 들어가게 하기 위해 드레인 바이어스 폴리의 타단 영역(오른쪽)에 N+영역을 형성하지 않고, n-웰 이온주입만 적용하고, 바이폴라 트랜지스터의 베이스 영역을 n-웰의 구조로 형성하는 것을 특징으로 하는 달링톤 회로 레이 아웃 방법.
  12. 제 7 항에 있어서,
    상기 제 3 영역과 상기 바이폴라 트랜지스터의 에미터 P+ 영역 사이에 순방향 바이어스가 걸리는 것을 막아주기 위해 두 영역을 분리해주기 위해 상기 P+영역을 바이폴라 트랜지스터의 베이스 영역보다 작게 정의하는 것을 특징으로 하는 달링톤 회로 레이 아웃 방법.
  13. 제 7 항에 있어서,
    상기 바이폴라 트랜지스터의 웰 바이어스에 의한 전류 누설방지를 위해 SOI 기판을 이용하는 것을 특징으로 하는 달링톤 회로 레이 아웃 방법.
KR1020000085694A 2000-12-29 2000-12-29 달링톤 회로 및 그의 레이 아웃 방법 KR100745970B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000085694A KR100745970B1 (ko) 2000-12-29 2000-12-29 달링톤 회로 및 그의 레이 아웃 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000085694A KR100745970B1 (ko) 2000-12-29 2000-12-29 달링톤 회로 및 그의 레이 아웃 방법

Publications (2)

Publication Number Publication Date
KR20020056364A KR20020056364A (ko) 2002-07-10
KR100745970B1 true KR100745970B1 (ko) 2007-08-02

Family

ID=27688857

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000085694A KR100745970B1 (ko) 2000-12-29 2000-12-29 달링톤 회로 및 그의 레이 아웃 방법

Country Status (1)

Country Link
KR (1) KR100745970B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05114705A (ja) * 1991-10-21 1993-05-07 Nec Corp 駆動回路
JPH05335328A (ja) * 1992-06-03 1993-12-17 Fuji Electric Co Ltd 電圧駆動型ダーリントントランジスタ
JPH09213986A (ja) * 1996-01-31 1997-08-15 Sharp Corp 受光素子及びその製造方法
JPH10135809A (ja) * 1996-10-31 1998-05-22 Sanyo Electric Co Ltd ダーリントン回路
KR19980084639A (ko) * 1997-05-23 1998-12-05 곽정소 과전류 제어용 달링턴 증폭회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05114705A (ja) * 1991-10-21 1993-05-07 Nec Corp 駆動回路
JPH05335328A (ja) * 1992-06-03 1993-12-17 Fuji Electric Co Ltd 電圧駆動型ダーリントントランジスタ
JPH09213986A (ja) * 1996-01-31 1997-08-15 Sharp Corp 受光素子及びその製造方法
JPH10135809A (ja) * 1996-10-31 1998-05-22 Sanyo Electric Co Ltd ダーリントン回路
KR19980084639A (ko) * 1997-05-23 1998-12-05 곽정소 과전류 제어용 달링턴 증폭회로

Also Published As

Publication number Publication date
KR20020056364A (ko) 2002-07-10

Similar Documents

Publication Publication Date Title
KR100756317B1 (ko) 딥 엔웰 씨모스 공정으로 구현한 수직형 바이폴라 정션트랜지스터를 이용한 전압 기준 회로 및 전류 기준 회로
CA1211865A (en) Method for manufacturing vlsi complementary mos-field effect transistor circuits
US20050112822A1 (en) Method in the fabrication of a monolithically integrated high frequency circuit
JP3110262B2 (ja) 半導体装置及び半導体装置のオペレーティング方法
JP2001502435A (ja) 温度検出回路
JP5762687B2 (ja) 所望のドーパント濃度を実現するためのイオン注入法
US5296409A (en) Method of making n-channel and p-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process
JP3470133B2 (ja) 半導体装置の製造方法
US6124618A (en) Dynamic threshold MOSFET using accumulated base BJT level shifter for low voltage sub-quarter micron transistor
US8318559B2 (en) Method of fabricating CMOS transistor
KR100745970B1 (ko) 달링톤 회로 및 그의 레이 아웃 방법
JPH0936242A (ja) 半導体集積回路装置
JPS5835966A (ja) 相補ｍｉｓトランジスタの製造方法
US6255713B1 (en) Current source using merged vertical bipolar transistor based on gate induced gate leakage current
JP2004079775A (ja) 半導体装置及びその製造方法
US6492687B2 (en) Merged semiconductor device and method
KR100801056B1 (ko) 딥 엔웰 씨모스 공정으로 구현한 수직형 바이폴라 정션트랜지스터를 이용한 반도체 회로
JPH03173172A (ja) 相補型電界効果素子およびその製造方法
JPH03165554A (ja) 相補型電界効果素子の製造方法
JP2507055B2 (ja) 半導体集積回路の製造方法
JP2007174565A (ja) 半導体回路装置
KR19990057380A (ko) 모스 전계효과 트랜지스터의 제조방법
CN115565882A (zh) 一种具有四个端口的全包栅器件的制作方法
JPS63266864A (ja) アナログ値インバ−タ回路
JPH0629475A (ja) Ｍｏｓ電界効果トランジスタ

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160620

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180618

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190619

Year of fee payment: 13