JPH03173172A - 相補型電界効果素子およびその製造方法 - Google Patents
相補型電界効果素子およびその製造方法Info
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- JPH03173172A JPH03173172A JP1313872A JP31387289A JPH03173172A JP H03173172 A JPH03173172 A JP H03173172A JP 1313872 A JP1313872 A JP 1313872A JP 31387289 A JP31387289 A JP 31387289A JP H03173172 A JPH03173172 A JP H03173172A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、相補型電界効果素子およびその製造方法に
関し、特に、第１導電型゛１先導体基板の主表面上に互
いに隣接して形成された第１導電型の不純物層と第２導
電型の不純物層とを有する相補型電界効果素子およびそ
の製造方法に関する。
関し、特に、第１導電型゛１先導体基板の主表面上に互
いに隣接して形成された第１導電型の不純物層と第２導
電型の不純物層とを有する相補型電界効果素子およびそ
の製造方法に関する。
［従来の技術］
従来、ＣＭＯＳ回路において、寄生のバイポーラトラン
ジスタが導通状態となりＣＭＯＳ回路の電源端子間など
に大電流が流れるラッチアップが問題となっている。こ
のラッチアップが起こると、回路動作が阻害されたりＩ
Ｃｎ体が破壊される現象を招くという不都合が生じる。
ジスタが導通状態となりＣＭＯＳ回路の電源端子間など
に大電流が流れるラッチアップが問題となっている。こ
のラッチアップが起こると、回路動作が阻害されたりＩ
Ｃｎ体が破壊される現象を招くという不都合が生じる。
したがって、ラッチアップを防＋ｌするために従来種々
の方法が考えられている。
の方法が考えられている。
ｉ６Ａ図ないし第６Ｍ図は、従来のラッチアップ対策を
施したＣＭＯＳ回路の製造プロセスを説明するための断
面構造図である。第６八図ないし第６Ｍ図を参照して、
従来のラッチアップ対策を施したＣＭＯＳ回路の製造プ
ロセスについて説明する。まず、第６Ａ図に示すように
、Ｐ型シリコン基板１上に、５ｉ０２からなる酸化膜２
１を形成する。酸化膜２１上にＳｉ３Ｎ、からなる窒化
膜２２を形成する。窒化膜２２上からボロンＢ＋をイオ
ン注入法によって高エネルギで注入する。
施したＣＭＯＳ回路の製造プロセスを説明するための断
面構造図である。第６八図ないし第６Ｍ図を参照して、
従来のラッチアップ対策を施したＣＭＯＳ回路の製造プ
ロセスについて説明する。まず、第６Ａ図に示すように
、Ｐ型シリコン基板１上に、５ｉ０２からなる酸化膜２
１を形成する。酸化膜２１上にＳｉ３Ｎ、からなる窒化
膜２２を形成する。窒化膜２２上からボロンＢ＋をイオ
ン注入法によって高エネルギで注入する。
これにより、ラッチアップを防止するためのｐ＋埋込層
１５が形成される。次に、第６Ｂ図に示すように、窒化
８２２上にレジスト２３をバターニングする。レジスト
２３をマスクとして窒化膜２２をエツチングする。この
エツチングした領域に分離特性を向上させるためのボロ
ンＢ＋を低エネルギで注入する。次に、第６Ｃ図に示す
ように、レジスト２３を除去する。窒化膜２２をマスク
として熱酸化を行なう。これによって、フィールド酸化
膜１４の形成によるＬＯＧＯ３（Ｌｏｃａ １０ｘｉｄ
ａｔｉｏ ｏｆ ５ｉｌｉｃｏｎ）分離を行なうと
ともにｐ＋埋込層１５の活性化を行なう。その後、窒化
膜２２を除去する。次に、第６Ｄ図に示すように、レジ
スト２５を形成する。
１５が形成される。次に、第６Ｂ図に示すように、窒化
８２２上にレジスト２３をバターニングする。レジスト
２３をマスクとして窒化膜２２をエツチングする。この
エツチングした領域に分離特性を向上させるためのボロ
ンＢ＋を低エネルギで注入する。次に、第６Ｃ図に示す
ように、レジスト２３を除去する。窒化膜２２をマスク
として熱酸化を行なう。これによって、フィールド酸化
膜１４の形成によるＬＯＧＯ３（Ｌｏｃａ １０ｘｉｄ
ａｔｉｏ ｏｆ ５ｉｌｉｃｏｎ）分離を行なうと
ともにｐ＋埋込層１５の活性化を行なう。その後、窒化
膜２２を除去する。次に、第６Ｄ図に示すように、レジ
スト２５を形成する。
レジスト２５をマスクとしてリンＰ＋をイオン注入法に
より高エネルギで注入する。これによりＮウェル３が形
成される。同時に低エネルギでリンＰ＋を注入すること
により、ＶＴＨ制御用注入領域２６が形成される。次に
、第６Ｅ図に示すように、Ｐウェル２を形成すべき領域
以外の部分にレジストをバターニングする。レジスト２
７をマスクとしてボロンＢ＋を高エネルギで注入する。
より高エネルギで注入する。これによりＮウェル３が形
成される。同時に低エネルギでリンＰ＋を注入すること
により、ＶＴＨ制御用注入領域２６が形成される。次に
、第６Ｅ図に示すように、Ｐウェル２を形成すべき領域
以外の部分にレジストをバターニングする。レジスト２
７をマスクとしてボロンＢ＋を高エネルギで注入する。
これによりＰウェル２が形成される。Ｐウェル２の形成
とＰウェル２の形成と同時にボロンＢ＋を低エネルギで
注入することによりＶＴＨ制御用注入領域２８が形成さ
れる。次に、第６Ｆ図に示すように、レジスト２７を除
去する。これにより、ＣＭＯＳ回路のウェル領域が形成
されたことになる。
とＰウェル２の形成と同時にボロンＢ＋を低エネルギで
注入することによりＶＴＨ制御用注入領域２８が形成さ
れる。次に、第６Ｆ図に示すように、レジスト２７を除
去する。これにより、ＣＭＯＳ回路のウェル領域が形成
されたことになる。
次に、第６Ｇ図に示すように、酸化膜２１を除去する。
第６Ｈ図に示すように、酸化膜２１を除去した領域にゲ
ート酸化膜３０を形成する。第６■図に示すようにゲー
ト酸化膜３０上にゲート電極となるポリシリコン１３１
を形成する。次に、第６１因に示すように、！＆終的に
ゲート酸化膜１０１２およびゲート電極１１．１３が形
成される領域以外に形成されたゲート酸化膜３０および
ポリシリコン膜３１を写真製版技術を用いてエツチング
する。第６に図に示すように、Ｐウェル２のソース、ド
レインとなるｎ中波散層４．５とＮウェル３のウェル電
位を固定するためのｎ＋拡散層９とが形成される領域以
外にレジスト３２を形成する。レジスト３２をマスクと
して、Ａｓ＋を注入する。これにより、Ｐウェル２のｎ
＋拡散層４゜５およびＮウェル３のｎ＋拡散層９が形成
される。
ート酸化膜３０を形成する。第６■図に示すようにゲー
ト酸化膜３０上にゲート電極となるポリシリコン１３１
を形成する。次に、第６１因に示すように、！＆終的に
ゲート酸化膜１０１２およびゲート電極１１．１３が形
成される領域以外に形成されたゲート酸化膜３０および
ポリシリコン膜３１を写真製版技術を用いてエツチング
する。第６に図に示すように、Ｐウェル２のソース、ド
レインとなるｎ中波散層４．５とＮウェル３のウェル電
位を固定するためのｎ＋拡散層９とが形成される領域以
外にレジスト３２を形成する。レジスト３２をマスクと
して、Ａｓ＋を注入する。これにより、Ｐウェル２のｎ
＋拡散層４゜５およびＮウェル３のｎ＋拡散層９が形成
される。
次に、ｍ６Ｌ図に示すように、レジスト３２を除去する
。Ｎウェル３のソース、ドレインとなるｐ４拡散層７．
８とＰウェル２のウェル電位を固定するためのｐ＋拡散
層６とが形成される領域以外の領域にレジスト３３を形
成する。レジスト３３をマスクとしてボロンＢ＋をイオ
ン注入する。これにより、Ｎウェル３のｐ＋拡散層７．
８およびＰウェル２のｐ＋拡散層６が形成される。最後
に、第６Ｍ図に示すように、レジスト３３を除去してソ
ース／ドレインドライブを行ない不純物を活性化する。
。Ｎウェル３のソース、ドレインとなるｐ４拡散層７．
８とＰウェル２のウェル電位を固定するためのｐ＋拡散
層６とが形成される領域以外の領域にレジスト３３を形
成する。レジスト３３をマスクとしてボロンＢ＋をイオ
ン注入する。これにより、Ｎウェル３のｐ＋拡散層７．
８およびＰウェル２のｐ＋拡散層６が形成される。最後
に、第６Ｍ図に示すように、レジスト３３を除去してソ
ース／ドレインドライブを行ない不純物を活性化する。
これと同時に、Ｎウェル３およびＰつ工ル２も活性化す
る。このようにして、従来のラッチアップ対策を施した
ＣＭＯＳ回路が形成される。
る。このようにして、従来のラッチアップ対策を施した
ＣＭＯＳ回路が形成される。
第７図は、第６Ｍ図に示したＣＭＯＳ回路の寄生バイポ
ーラトランジスタおよび抵抗成分の構成を説明するため
の概略図である。第７図を参照し、従来のラッチアップ
対策について説明する。まず、ラッチアップが起こる動
作を説明する。たとえば、Ｐウェル２中にホットキャリ
アとしてホールが発生する場合がある。このホールがＰ
ウェル２内のｎ＋拡散層４．５に流れるとＮＰＮ）ラン
ジスタ１０３．１０４のベース電流が流れたことになり
、そのベース電流の電流増幅率倍のコレクタ電流が流れ
る。すなわち、Ｎウェル３からＰウェル２内の口“拡散
層４，５へ電流が流れる。このとき、Ｎウェル３内のｐ
＋拡散層７，８からはＮウェル３との拡散電位により電
流が流れにくい。Ｎウェル３内でｎ＋拡散層９からＰウ
ェル２に向かって電流が流れると、抵抗２０１に電流が
流れる。この電流により、抵抗２０１の両端に発生した
電圧は、ＰＮＰトランジスタ１０１．１０２のベース電
位を上昇させてＰＮＰトランジスタ１０１，１０２をＯ
Ｎさせる。ＰＮＰトランジスタ１０１゜１０２がＯＮ状
態になると、ＰＮＰトランジスタ１０１．１０２のコレ
クタであるＰ型シリコン基板１に電流が流れ、最終的に
Ｐウェル２内のｐ＋拡散層６に電流が流れることとなる
。この電流が、抵抗２０２に流れるので抵抗２０２の両
端に電圧が発生する。この電圧は、ＮＰＮ）ランジスタ
１０３．１０４のベース電位を上昇させるのでＮＰＮト
ランジスタ１０３，１０４のコレクタ電流が増加する。
ーラトランジスタおよび抵抗成分の構成を説明するため
の概略図である。第７図を参照し、従来のラッチアップ
対策について説明する。まず、ラッチアップが起こる動
作を説明する。たとえば、Ｐウェル２中にホットキャリ
アとしてホールが発生する場合がある。このホールがＰ
ウェル２内のｎ＋拡散層４．５に流れるとＮＰＮ）ラン
ジスタ１０３．１０４のベース電流が流れたことになり
、そのベース電流の電流増幅率倍のコレクタ電流が流れ
る。すなわち、Ｎウェル３からＰウェル２内の口“拡散
層４，５へ電流が流れる。このとき、Ｎウェル３内のｐ
＋拡散層７，８からはＮウェル３との拡散電位により電
流が流れにくい。Ｎウェル３内でｎ＋拡散層９からＰウ
ェル２に向かって電流が流れると、抵抗２０１に電流が
流れる。この電流により、抵抗２０１の両端に発生した
電圧は、ＰＮＰトランジスタ１０１．１０２のベース電
位を上昇させてＰＮＰトランジスタ１０１，１０２をＯ
Ｎさせる。ＰＮＰトランジスタ１０１゜１０２がＯＮ状
態になると、ＰＮＰトランジスタ１０１．１０２のコレ
クタであるＰ型シリコン基板１に電流が流れ、最終的に
Ｐウェル２内のｐ＋拡散層６に電流が流れることとなる
。この電流が、抵抗２０２に流れるので抵抗２０２の両
端に電圧が発生する。この電圧は、ＮＰＮ）ランジスタ
１０３．１０４のベース電位を上昇させるのでＮＰＮト
ランジスタ１０３，１０４のコレクタ電流が増加する。
この結果、抵抗２０１に流れる電流がますます増加する
ことになる。このようにして、正帰還が加わった状態で
は、初めにトリガとなったホットキャリアとしてのホー
ルによる電流とは無関係にｖＤＤとＶＳＳとの間に大電
流が流れたままの状態になる。このようにしてラッチア
ップが起こるのである。また、ラッチアップは、上記の
ように最初にキャリアが発生しなくても、たとえば、外
部からのノイズによってＰウェル２内のｎ＋拡散層５の
電圧がＶＳＳより低くなったりＮウェル３内のｐ＋拡散
層８の電圧がＶＤＤより高くなるといった場合でも起こ
る。
ことになる。このようにして、正帰還が加わった状態で
は、初めにトリガとなったホットキャリアとしてのホー
ルによる電流とは無関係にｖＤＤとＶＳＳとの間に大電
流が流れたままの状態になる。このようにしてラッチア
ップが起こるのである。また、ラッチアップは、上記の
ように最初にキャリアが発生しなくても、たとえば、外
部からのノイズによってＰウェル２内のｎ＋拡散層５の
電圧がＶＳＳより低くなったりＮウェル３内のｐ＋拡散
層８の電圧がＶＤＤより高くなるといった場合でも起こ
る。
このようなラッチアップを防止するために、従来は第６
Ｍ図に示したｐ＋拡散層１５を形成していた。これによ
り、抵抗２０２の抵抗値を下げることができる。したが
って、Ｎウェル３内のｐ÷拡散層７．８からＰ型シリコ
ン基板１を通ってＰウェル２内のｐ＋拡散層６に従来と
同じ電流が流れても抵抗２０２の両端に発生する電圧が
小さくなる。この結果、ＮＰＮ トランジスタ１０３，
１０４がＯＮＬにくくなるという効果がある。また、ｐ
＋埋込層１５は、ＮＰＮトランジスタ１０３゜１０４の
ベースに相当する領域に形成されているので、ＮＰＮ
トランジスタ１０３．１０４のゲインを低下させる効果
もある。このように、従来では、Ｐ型シリコン基板１の
Ｐウェル２およびＮウェル３より深い領域のＰ型シリコ
ン基板１の主表面に沿った方向にｐ＋埋込層１５を形成
することにより、ＮＰＮ）ランジスタ１０３，１０４の
ベース電位を上昇させてＯＮさせる原因となる抵抗２０
２の抵抗値を低下させるとともにＮＰＮトランジスタ１
０３．１０４のゲインを低下させてラッチアップを防止
していた。
Ｍ図に示したｐ＋拡散層１５を形成していた。これによ
り、抵抗２０２の抵抗値を下げることができる。したが
って、Ｎウェル３内のｐ÷拡散層７．８からＰ型シリコ
ン基板１を通ってＰウェル２内のｐ＋拡散層６に従来と
同じ電流が流れても抵抗２０２の両端に発生する電圧が
小さくなる。この結果、ＮＰＮ トランジスタ１０３，
１０４がＯＮＬにくくなるという効果がある。また、ｐ
＋埋込層１５は、ＮＰＮトランジスタ１０３゜１０４の
ベースに相当する領域に形成されているので、ＮＰＮ
トランジスタ１０３．１０４のゲインを低下させる効果
もある。このように、従来では、Ｐ型シリコン基板１の
Ｐウェル２およびＮウェル３より深い領域のＰ型シリコ
ン基板１の主表面に沿った方向にｐ＋埋込層１５を形成
することにより、ＮＰＮ）ランジスタ１０３，１０４の
ベース電位を上昇させてＯＮさせる原因となる抵抗２０
２の抵抗値を低下させるとともにＮＰＮトランジスタ１
０３．１０４のゲインを低下させてラッチアップを防止
していた。
［発明が解決しようとする課題］
前述のように、従来のＣＭＯＳ回路においては、Ｐ型半
導体基板１のＰウェル２およびＮウェル３が形成される
領域より深い領域にｐ＋埋込層１５を形成することによ
り、ラッチアップを防止していた。すなわち、ＮＰＮ）
ランジスタ１０３．１０４のベース電位上昇させる原因
となる抵抗２０２の抵抗値を低下させてＮＰＮ ）ラン
ジスタ１０３．１０４をＯＮＬにくくするとともにＮＰ
Ｎトランジスタ１０３，１０４のゲインを低下させてラ
ッチアップを防止していた。
導体基板１のＰウェル２およびＮウェル３が形成される
領域より深い領域にｐ＋埋込層１５を形成することによ
り、ラッチアップを防止していた。すなわち、ＮＰＮ）
ランジスタ１０３．１０４のベース電位上昇させる原因
となる抵抗２０２の抵抗値を低下させてＮＰＮ ）ラン
ジスタ１０３．１０４をＯＮＬにくくするとともにＮＰ
Ｎトランジスタ１０３，１０４のゲインを低下させてラ
ッチアップを防止していた。
しかし、ＣＭＯＳ回路が微細化されＮウェル３のｐ◆拡
散層７とＰウェル２のｎ＋拡散層４との間隔が狭くなる
とＰＮＰ ）ランジスタ１０１および１０２を流れるキ
ャリアはｐ＋埋込層１５を通るよりもＮウェル３とＰウ
ェル２との壁面を通る方が容易になる。この結果、ｐ＋
埋込層１５による効果が著しく薄れるという不都合が生
じる。
散層７とＰウェル２のｎ＋拡散層４との間隔が狭くなる
とＰＮＰ ）ランジスタ１０１および１０２を流れるキ
ャリアはｐ＋埋込層１５を通るよりもＮウェル３とＰウ
ェル２との壁面を通る方が容易になる。この結果、ｐ＋
埋込層１５による効果が著しく薄れるという不都合が生
じる。
すなわち、ＰＮＰ トランジスタ１０１，１０２のコレ
クタ電流はｐ＋埋込層１５を通ることなくＮウェル３と
Ｐウェル２との間の壁面を通り抜けてＰウェル２に流れ
る。そして、最終的にＰウェル２内のｐ＋拡散層６に流
れる。この電流経路では、Ｐウェル２内の新たな抵抗（
図示せず）によりＮＰＮトランジスタ１０３．１０４の
ベース電位が上昇されてＯＮされるので、ｐ＋埋込層１
５により抵抗２０２の抵抗値を下げてもＮＰＮトランジ
スタ１０３，１０４をＯＮＬにくくするという効果がな
いということになる。また、ＮＰＮ）ランジスタ１０３
，１０４のベースに流れる電流はｐ＋埋込層１５を通ら
ないのでＮＰＮトランジスタ１０３，１０４のゲインを
低下させる効果もなくなる。したがって、ＮＰＮ）ラン
ジスタ１０３．１０４のゲインがｐ＋埋込層１５を通っ
たときよりも大きくなるという不都合が新たに生じる。
クタ電流はｐ＋埋込層１５を通ることなくＮウェル３と
Ｐウェル２との間の壁面を通り抜けてＰウェル２に流れ
る。そして、最終的にＰウェル２内のｐ＋拡散層６に流
れる。この電流経路では、Ｐウェル２内の新たな抵抗（
図示せず）によりＮＰＮトランジスタ１０３．１０４の
ベース電位が上昇されてＯＮされるので、ｐ＋埋込層１
５により抵抗２０２の抵抗値を下げてもＮＰＮトランジ
スタ１０３，１０４をＯＮＬにくくするという効果がな
いということになる。また、ＮＰＮ）ランジスタ１０３
，１０４のベースに流れる電流はｐ＋埋込層１５を通ら
ないのでＮＰＮトランジスタ１０３，１０４のゲインを
低下させる効果もなくなる。したがって、ＮＰＮ）ラン
ジスタ１０３．１０４のゲインがｐ＋埋込層１５を通っ
たときよりも大きくなるという不都合が新たに生じる。
この結果、ラッチアップを有効に防止することができな
くなるという問題点があった。
くなるという問題点があった。
つまり、従来のラッチアップ対策を施したＣＭＯ８回路
では、寄生トランジスタのエミッタ間の距離が小さくな
った場合にＰＮＰトランジスタを流れる電流のキャリア
がｐ＋埋込層を通ることなくウェル側面を通るようにな
るので、ｐ＋埋込層１５によってはラッチアップを有効
に防止することができないという問題点があった。
では、寄生トランジスタのエミッタ間の距離が小さくな
った場合にＰＮＰトランジスタを流れる電流のキャリア
がｐ＋埋込層を通ることなくウェル側面を通るようにな
るので、ｐ＋埋込層１５によってはラッチアップを有効
に防止することができないという問題点があった。
この発明は、上記のような課題を角了決するためになさ
れたもので、寄生トランジスタのエミッタ間の距離が近
い場合でも、強いラッチアップ耐性が得られる相補型電
界効果素子およびその製造方法を提供することを目的と
する。
れたもので、寄生トランジスタのエミッタ間の距離が近
い場合でも、強いラッチアップ耐性が得られる相補型電
界効果素子およびその製造方法を提供することを目的と
する。
［課題を解決するための手段］
第１請求項における発明は、第１導電型半導体基板の第
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基板の主表
面から予め定められた所定の深さで、かつ、第１導電型
士導体基板の主表面に沿った方向に延び、イオン注入に
より形成された第１導電型の高濃度埋込層と、第１導電
型の不純物層と第２導電型の不純物層との境界領域にイ
オン注入により形成された高濃度不純物層とを含む。
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基板の主表
面から予め定められた所定の深さで、かつ、第１導電型
士導体基板の主表面に沿った方向に延び、イオン注入に
より形成された第１導電型の高濃度埋込層と、第１導電
型の不純物層と第２導電型の不純物層との境界領域にイ
オン注入により形成された高濃度不純物層とを含む。
第２請求項における発明は、第１導電型半導体基板の第
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基板の主表
面から予め定められた所定の深さで、かつ、第１導電型
半導体基板の主表面に沿った方向に延びた第１導電型の
高濃度埋込層をイオン注入することによって形成するス
テップと、第１導電型の不純物層を形成する際に使用す
るレジストまたは第２導電型の不純物層を形成する際に
使用するレジストと同一のパターン形状を有するレジス
トを用いて第１導電型の不純物層と第２導電型の不純物
層とが形成される領域の境界領域に第１導電型の高濃度
埋込層を形成する際と同じ注入強さでイオン注入するこ
とによって高濃度不純物層を形成するステップとを含む
。
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基板の主表
面から予め定められた所定の深さで、かつ、第１導電型
半導体基板の主表面に沿った方向に延びた第１導電型の
高濃度埋込層をイオン注入することによって形成するス
テップと、第１導電型の不純物層を形成する際に使用す
るレジストまたは第２導電型の不純物層を形成する際に
使用するレジストと同一のパターン形状を有するレジス
トを用いて第１導電型の不純物層と第２導電型の不純物
層とが形成される領域の境界領域に第１導電型の高濃度
埋込層を形成する際と同じ注入強さでイオン注入するこ
とによって高濃度不純物層を形成するステップとを含む
。
［作用］
第１請求項に係る発明では、第１導電型半導体基板の第
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基板の主表
面からｒめ定められた所定の深さで、かつ、第１導電型
半導体基板の主表面に沿った方向に延びた第１導電型の
高濃度埋込層がイオン注入により形成され、第１導電型
の不純物層と第２導電型の不純物層との境界領域に高濃
度不純物層がイオン注入により形成されるので、第１導
電型の不純物層と第２導電型の不純物層との境界領域を
通過するキャリアに対して寄生トランジスタのゲインを
下げることができる。
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基板の主表
面からｒめ定められた所定の深さで、かつ、第１導電型
半導体基板の主表面に沿った方向に延びた第１導電型の
高濃度埋込層がイオン注入により形成され、第１導電型
の不純物層と第２導電型の不純物層との境界領域に高濃
度不純物層がイオン注入により形成されるので、第１導
電型の不純物層と第２導電型の不純物層との境界領域を
通過するキャリアに対して寄生トランジスタのゲインを
下げることができる。
第２：Ｊ１求項に係る発明では、第１導電型半導体基板
の第１導電型不純物層および第２導電型の不純物層が形
成される領域より深い領域に第１導電型半導体基板の主
表面から予め定められた所定の深さで、かつ、第１導電
型半導体基板の主表面に沿った方向に延びた第１導電型
の高濃度埋込層がイオン注入されることによって形成さ
れ、第１導電型の不純物層を形成する際に使用するレジ
ストまたは第２導電型の不純物層を形成する際に使用す
るレジストと同一のパターン形状を何するレジストを用
いて第１導電型の不純物層と第２導電型の不純物層とが
形成される領域の境界領域に第１導電型の高濃度埋込層
を形成する際と同じ注入強さでイオン注入することによ
って高濃度不純物層が形成されるので、高濃度不純物層
を形成する際に、レジストを形成するためのレジスト形
成用パターンを新たに追加する必要がない。
の第１導電型不純物層および第２導電型の不純物層が形
成される領域より深い領域に第１導電型半導体基板の主
表面から予め定められた所定の深さで、かつ、第１導電
型半導体基板の主表面に沿った方向に延びた第１導電型
の高濃度埋込層がイオン注入されることによって形成さ
れ、第１導電型の不純物層を形成する際に使用するレジ
ストまたは第２導電型の不純物層を形成する際に使用す
るレジストと同一のパターン形状を何するレジストを用
いて第１導電型の不純物層と第２導電型の不純物層とが
形成される領域の境界領域に第１導電型の高濃度埋込層
を形成する際と同じ注入強さでイオン注入することによ
って高濃度不純物層が形成されるので、高濃度不純物層
を形成する際に、レジストを形成するためのレジスト形
成用パターンを新たに追加する必要がない。
［発明の実施例］
第１図は、本発明の一実施例を示したラッチアップ対策
を施したＣＭＯＳ回路の断面構造図である。第１図を参
照して、ＣＭＯＳ回路は、Ｐ型シリコン基数１と、Ｐ！
８！シリコン基板１上に隣接して形成されたＰウェル２
およびＮウェル３と、Ｐウェル２上に形成され、Ｎチャ
ネルトランジスタのソースおよびドレイン領域となるｎ
＋拡散層４゜５と、Ｐウェル２上に形成され、Ｐウェル
２のウェル電位を固定するためのｐ＋拡散層６と、Ｎウ
ェル３上に形成され、Ｐチャネルトランジスタのソース
およびドレイン領域となるｐ＋拡散層７゜８と、Ｎウェ
ル３上に形成され、Ｎウェル３のウェル電位を固定する
ためのｎ＋拡散層９と、Ｐウェル２上のｎ＋拡散層４お
よび５の間にゲート酸化膜１０を介して形成されたゲー
ト電極１１と、Ｎウェル３上のｐ＋拡散層７および８の
間にゲート酸化膜１２を介して形成されたゲート電極１
３と、ｎ＋拡散層４とｐ＋拡散層７との間に形成された
素子分離のためのフィールド酸化膜１４と、Ｐ型シリコ
ン基板１のＰウェル２およびＮウェル３より深い領域に
主表面に沿って形成されたｐ＋埋込層１５と、Ｐウェル
２およびＮウェル３の境界領域に形成されたｐ＋高濃度
層１６とを含む。
を施したＣＭＯＳ回路の断面構造図である。第１図を参
照して、ＣＭＯＳ回路は、Ｐ型シリコン基数１と、Ｐ！
８！シリコン基板１上に隣接して形成されたＰウェル２
およびＮウェル３と、Ｐウェル２上に形成され、Ｎチャ
ネルトランジスタのソースおよびドレイン領域となるｎ
＋拡散層４゜５と、Ｐウェル２上に形成され、Ｐウェル
２のウェル電位を固定するためのｐ＋拡散層６と、Ｎウ
ェル３上に形成され、Ｐチャネルトランジスタのソース
およびドレイン領域となるｐ＋拡散層７゜８と、Ｎウェ
ル３上に形成され、Ｎウェル３のウェル電位を固定する
ためのｎ＋拡散層９と、Ｐウェル２上のｎ＋拡散層４お
よび５の間にゲート酸化膜１０を介して形成されたゲー
ト電極１１と、Ｎウェル３上のｐ＋拡散層７および８の
間にゲート酸化膜１２を介して形成されたゲート電極１
３と、ｎ＋拡散層４とｐ＋拡散層７との間に形成された
素子分離のためのフィールド酸化膜１４と、Ｐ型シリコ
ン基板１のＰウェル２およびＮウェル３より深い領域に
主表面に沿って形成されたｐ＋埋込層１５と、Ｐウェル
２およびＮウェル３の境界領域に形成されたｐ＋高濃度
層１６とを含む。
第２図は、第１図に示したＣＭＯＳ回路の寄生トランジ
スタおよび抵抗成分を説明するための概略図である。第
２図を参照して、本実施例では、Ｐウェル２のＮウェル
３に隣接する領域にｐ＋高濃度層１６を形成することに
より、ＮＰＮ トランジスタ１０３．１０４のコレクタ
側の濃度を上げてＮＰＮ トランジスタ１０３．１０４
のゲインを低下させている。これにより、Ｎウェル３内
のｐ１拡散層７とＰウェル２内のｎ÷拡散層４との間隔
が狭くなった場合に、ＰＮＰトランジスタ１０１．１０
２を流れるキャリアがｐ＋拡散層１５を通過することな
くＮウェル３の側面を通過してＰウェル２内のｐ＋拡散
層６に達するような７ｕ流経路が形成され、ＮＰＮ ）
ランジスタ１０３．１０４がＯＮしたとしても、ＮＰＮ
）ランジスタ１０３．１０４のコレクタ電流はあまり
大きくならない。この結果、抵抗２０１に流れる電流も
少なくなりＰＮＰ トランジスタ１０１，１０２がオン
しに（くなる。
スタおよび抵抗成分を説明するための概略図である。第
２図を参照して、本実施例では、Ｐウェル２のＮウェル
３に隣接する領域にｐ＋高濃度層１６を形成することに
より、ＮＰＮ トランジスタ１０３．１０４のコレクタ
側の濃度を上げてＮＰＮ トランジスタ１０３．１０４
のゲインを低下させている。これにより、Ｎウェル３内
のｐ１拡散層７とＰウェル２内のｎ÷拡散層４との間隔
が狭くなった場合に、ＰＮＰトランジスタ１０１．１０
２を流れるキャリアがｐ＋拡散層１５を通過することな
くＮウェル３の側面を通過してＰウェル２内のｐ＋拡散
層６に達するような７ｕ流経路が形成され、ＮＰＮ ）
ランジスタ１０３．１０４がＯＮしたとしても、ＮＰＮ
）ランジスタ１０３．１０４のコレクタ電流はあまり
大きくならない。この結果、抵抗２０１に流れる電流も
少なくなりＰＮＰ トランジスタ１０１，１０２がオン
しに（くなる。
このように、本実施例では、Ｐウェル２のＮウェル３と
の境界部分にｐ＋高濃度層１６を形成することによりＮ
ＰＮ トランジスタ１．０３，１０４のゲインが低下さ
れてＰＮＰ トランジスタ１０１゜１０２のベース電位
を上昇させる原因となる抵抗２０１に流れる電流が小さ
くされるので、ＰＮＰトランジスタをＯＮＬ、にくくな
る。この結果、ＮＰＮトランジスタ１０３，１０４もＯ
ＮＬにくくなるので、寄生トランジスタのエミッタ間が
近い場合でも有効にラッチアップを防止することができ
るのである。
の境界部分にｐ＋高濃度層１６を形成することによりＮ
ＰＮ トランジスタ１．０３，１０４のゲインが低下さ
れてＰＮＰ トランジスタ１０１゜１０２のベース電位
を上昇させる原因となる抵抗２０１に流れる電流が小さ
くされるので、ＰＮＰトランジスタをＯＮＬ、にくくな
る。この結果、ＮＰＮトランジスタ１０３，１０４もＯ
ＮＬにくくなるので、寄生トランジスタのエミッタ間が
近い場合でも有効にラッチアップを防止することができ
るのである。
第３Ａ図ないし第３Ｌ図は、第１図に示したＣＭＯＳ回
路の製造プロセスを説明するための断面構造図である。
路の製造プロセスを説明するための断面構造図である。
第３八図ないし第３Ｌ図を参照して、製造プロセスにつ
いて説明する。まず、第３Ａ図に示すように、Ｐ型シリ
コン基板１上にＳｉＯ２からなる酸化膜２１を形成する
。酸化１１４２１上にＳｉ、Ｎ、からなる窒化膜２２を
形成する。
いて説明する。まず、第３Ａ図に示すように、Ｐ型シリ
コン基板１上にＳｉＯ２からなる酸化膜２１を形成する
。酸化１１４２１上にＳｉ、Ｎ、からなる窒化膜２２を
形成する。
その後、ボロンＢ＋をイオン注入法により高エネルギで
注入してｐ＋埋込層１５を形成する。次に、ＴＳ Ｂ
Ｂ図に示すように、窒化膜２２上に後述するＰウェル２
を形成する際に使用されるＰウェルレジストマスク２７
と同一のＰウェルレジストマスク２７をバターニングす
る。Ｐウェルレジストマスク２７をマスクとしてボロン
Ｂ＋をたとえば、２００ｋｅＶ 〜１０ＭｅＶ、ｌＸｌ
０” 〜ｌｘ１（）Ｉｓｃｍ−２の条件下でイオン注入
する。このイオン注入により、Ｐウェルレジストマスク
２７の断面途中から入射されたＢ＋イオンがＰつ工ルレ
ジストマスク２７を通り抜けＰ型シリコン基板１に再注
入される。また、Ｐウェルレジストマスク２７のエツジ
部に注入されＰウェルレジストマスク２７の断面途中よ
り出たボロンＢ＋がＰ型シリコン基板１に再注入される
。これにより、Ｐウェルレジストマスク２７のエツジ断
面部を中心として後述するプロセスにおいて形成される
Ｐウェル２およびＮウェル３の境界部分にｐ＋高濃度層
１６が形成される。次に、第３Ｃ図に示すように、窒化
膜２２の素子が形成される領域以外の領域上にレジスト
２３をパターニングする。レジスト２３をマスクとして
窒化膜２２をエツチングする。分離特性を向上させるた
めのボロンＢ＋を低エネルギで注入する。次に、第３Ｄ
図に示すように、レジスト２３を除去する。窒化膜２２
をマスクとして熱酸化を行なうことにより、フィールド
酸化膜１４を形成してＬＯＧＯ３（Ｌｏｃａ １Ｏｘｉ
ｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）分離を行な
うとともにｐ＋埋込層１５およびｐ＋高濃度層１６を活
性化する。その後、窒化膜２２を除去する。次に、第３
Ｅ図に示すように、Ｎウェルが形成される領域以外の領
域上にレジスト２５をパターニングする。レジスト２５
をマスクとしてリンＰ＋を高エネルギでイオン注入する
ことによりＮウェルを形成する。それと同時にリンＰ＋
を低エネルギでイオン注入することによりＶＴ１１制御
用注入領域２６を形成する。次に第３Ｆ図に示すように
、レジスト２５を除去した後、Ｐウェルが形成される領
域以外の部分にＰウェルレジストマスク２７をパターニ
ングする。Ｐウェルレジストマスク２７をマスクとして
ボロンＢ＋を高エネルギでイオン注入することによりＰ
ウェル２を形成する。それと同時にボロンＢ＋を低エネ
ルギでイオン注入することによりＶＴＭ制御用注入領域
２８を形成する。第３Ｇ図に示すように、レジスト２９
を除去した後酸化膜２１を除去する。第３Ｈ図に示すよ
うに、酸化膜２１を除去した領域にゲート酸化膜３０を
形成する。第３１図に示すようにゲート酸化膜３０およ
びフィールド酸化膜１４上にゲート電極となるポリシリ
コン膜３１を形成する。第３１図に示すように、最終的
にゲート酸化膜１０．１２およびゲート電極１１．１３
となる領域以外のゲート酸化膜３０およびポリシリコン
膜３１を写真製版技術を用いてエツチングする。次に、
第３に図に示すように、Ｐウェル２内のソース、ドレイ
ン領域となるｎ＋拡散層４゜５およびＮウェル３のウェ
ル電位を固定するためのｎ＋拡散層９とが形成される領
域以外にレジスト３２をパターニングする。レジスト３
２をマスクとして、Ａｓ＋をイオン注入する。これによ
り、Ｐウェル２のソース、ドレイン領域となるｎ＋拡散
層４．５およびＮウェル３のウェル電位を固定するため
のｎ＋拡散層９が形成される。次に、第３Ｌ図に示すよ
うに、Ｎウェル３のソース、ドレイン領域となるｐ＋拡
散層７．８およびＰウェル２のウェル電位を固定するた
めのｐ＋拡散層６が形成される領域以外にレジスト３３
をパターニングする。レジスト３３をマスクとしてボロ
ンＢ＋をイオン注入する。これにより、Ｎウェル３のソ
ース、ドレイン領域となるｐ＋拡散層７．８およびＰウ
ェル２のウェル電位を固定するためのｐ＋拡散層６が形
成される。最後に、第１図に示すように、レジスト３３
を除去してソース／ドレインドライブを行ない不純物を
活性化する。これと同時にＰウェル２およびＮウェル３
も活性化する。
注入してｐ＋埋込層１５を形成する。次に、ＴＳ Ｂ
Ｂ図に示すように、窒化膜２２上に後述するＰウェル２
を形成する際に使用されるＰウェルレジストマスク２７
と同一のＰウェルレジストマスク２７をバターニングす
る。Ｐウェルレジストマスク２７をマスクとしてボロン
Ｂ＋をたとえば、２００ｋｅＶ 〜１０ＭｅＶ、ｌＸｌ
０” 〜ｌｘ１（）Ｉｓｃｍ−２の条件下でイオン注入
する。このイオン注入により、Ｐウェルレジストマスク
２７の断面途中から入射されたＢ＋イオンがＰつ工ルレ
ジストマスク２７を通り抜けＰ型シリコン基板１に再注
入される。また、Ｐウェルレジストマスク２７のエツジ
部に注入されＰウェルレジストマスク２７の断面途中よ
り出たボロンＢ＋がＰ型シリコン基板１に再注入される
。これにより、Ｐウェルレジストマスク２７のエツジ断
面部を中心として後述するプロセスにおいて形成される
Ｐウェル２およびＮウェル３の境界部分にｐ＋高濃度層
１６が形成される。次に、第３Ｃ図に示すように、窒化
膜２２の素子が形成される領域以外の領域上にレジスト
２３をパターニングする。レジスト２３をマスクとして
窒化膜２２をエツチングする。分離特性を向上させるた
めのボロンＢ＋を低エネルギで注入する。次に、第３Ｄ
図に示すように、レジスト２３を除去する。窒化膜２２
をマスクとして熱酸化を行なうことにより、フィールド
酸化膜１４を形成してＬＯＧＯ３（Ｌｏｃａ １Ｏｘｉ
ｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）分離を行な
うとともにｐ＋埋込層１５およびｐ＋高濃度層１６を活
性化する。その後、窒化膜２２を除去する。次に、第３
Ｅ図に示すように、Ｎウェルが形成される領域以外の領
域上にレジスト２５をパターニングする。レジスト２５
をマスクとしてリンＰ＋を高エネルギでイオン注入する
ことによりＮウェルを形成する。それと同時にリンＰ＋
を低エネルギでイオン注入することによりＶＴ１１制御
用注入領域２６を形成する。次に第３Ｆ図に示すように
、レジスト２５を除去した後、Ｐウェルが形成される領
域以外の部分にＰウェルレジストマスク２７をパターニ
ングする。Ｐウェルレジストマスク２７をマスクとして
ボロンＢ＋を高エネルギでイオン注入することによりＰ
ウェル２を形成する。それと同時にボロンＢ＋を低エネ
ルギでイオン注入することによりＶＴＭ制御用注入領域
２８を形成する。第３Ｇ図に示すように、レジスト２９
を除去した後酸化膜２１を除去する。第３Ｈ図に示すよ
うに、酸化膜２１を除去した領域にゲート酸化膜３０を
形成する。第３１図に示すようにゲート酸化膜３０およ
びフィールド酸化膜１４上にゲート電極となるポリシリ
コン膜３１を形成する。第３１図に示すように、最終的
にゲート酸化膜１０．１２およびゲート電極１１．１３
となる領域以外のゲート酸化膜３０およびポリシリコン
膜３１を写真製版技術を用いてエツチングする。次に、
第３に図に示すように、Ｐウェル２内のソース、ドレイ
ン領域となるｎ＋拡散層４゜５およびＮウェル３のウェ
ル電位を固定するためのｎ＋拡散層９とが形成される領
域以外にレジスト３２をパターニングする。レジスト３
２をマスクとして、Ａｓ＋をイオン注入する。これによ
り、Ｐウェル２のソース、ドレイン領域となるｎ＋拡散
層４．５およびＮウェル３のウェル電位を固定するため
のｎ＋拡散層９が形成される。次に、第３Ｌ図に示すよ
うに、Ｎウェル３のソース、ドレイン領域となるｐ＋拡
散層７．８およびＰウェル２のウェル電位を固定するた
めのｐ＋拡散層６が形成される領域以外にレジスト３３
をパターニングする。レジスト３３をマスクとしてボロ
ンＢ＋をイオン注入する。これにより、Ｎウェル３のソ
ース、ドレイン領域となるｐ＋拡散層７．８およびＰウ
ェル２のウェル電位を固定するためのｐ＋拡散層６が形
成される。最後に、第１図に示すように、レジスト３３
を除去してソース／ドレインドライブを行ない不純物を
活性化する。これと同時にＰウェル２およびＮウェル３
も活性化する。
このようにして、本実施例のラッチアップ対策を施した
ＣＭＯ８回路が形成される。ここで、本実施例では、Ｐ
ウェル２に形成に使用されるＰウェルレジストマスク２
７を高濃度埋込層１６を形成する際に用いることができ
るので、ｐ＋高濃度層１６を形成する際に使用されるレ
ジストを形成するためのレジスト形成用パターンを新た
に追加する必要がない。
ＣＭＯ８回路が形成される。ここで、本実施例では、Ｐ
ウェル２に形成に使用されるＰウェルレジストマスク２
７を高濃度埋込層１６を形成する際に用いることができ
るので、ｐ＋高濃度層１６を形成する際に使用されるレ
ジストを形成するためのレジスト形成用パターンを新た
に追加する必要がない。
なお、本実施例では、ｐ＋埋込層１５をフィールド酸化
膜１４を形成する前に注入して形成したが、フィールド
酸化膜１４の形成後に注入してもよい。さらに、実施例
では、Ｐウェルを形成するためのレジストと同一パター
ン形状のレジストを用いてｐ＋高濃度層１６を形成した
が、本発明は、これに限らず、Ｎウェル形成用のレジス
トと同一パターン形状のレジストを使用してｐ＋高濃度
層１６を形成してもよい。
膜１４を形成する前に注入して形成したが、フィールド
酸化膜１４の形成後に注入してもよい。さらに、実施例
では、Ｐウェルを形成するためのレジストと同一パター
ン形状のレジストを用いてｐ＋高濃度層１６を形成した
が、本発明は、これに限らず、Ｎウェル形成用のレジス
トと同一パターン形状のレジストを使用してｐ＋高濃度
層１６を形成してもよい。
第４図および第５図は、本発明の他の実施例を示したラ
ブチアツブ対策を施したＣＭＯＳ回路の断面構造図であ
る。第４図を参照して、Ｎウェル３のＰウェル２との境
界領域にｎ＋高濃度層１７を形成しても第１図に示した
ＣＭＯＳ回路と同様の効果が得られる。第５図を参照し
て、Ｐウェル２内にｐ＋高濃度層１６、Ｎウェル３内に
ｎ＋高濃度層１７の両方が形成されている。このように
しても、第１図に示したＣＭＯＳ回路と同様に、寄生ト
ランジスタのエミッタ間が近い場合でも有効にラッチア
ップを防止することができる。
ブチアツブ対策を施したＣＭＯＳ回路の断面構造図であ
る。第４図を参照して、Ｎウェル３のＰウェル２との境
界領域にｎ＋高濃度層１７を形成しても第１図に示した
ＣＭＯＳ回路と同様の効果が得られる。第５図を参照し
て、Ｐウェル２内にｐ＋高濃度層１６、Ｎウェル３内に
ｎ＋高濃度層１７の両方が形成されている。このように
しても、第１図に示したＣＭＯＳ回路と同様に、寄生ト
ランジスタのエミッタ間が近い場合でも有効にラッチア
ップを防止することができる。
〔発明の効果］
第１請求項に係る発明では、第１導電型半導体ｕ板の第
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基板の主表
面から予め定められた所定の深さで、かつ、第１導電型
半導体基板の主表面に沿った方向に延びた第１導電型の
高濃度埋込層をイオン注入することにより形成し、第１
導電型の不純物層と第２導電型の不純物層との境界領域
にイオン注入により高濃度不純物層を形成することによ
り、第１導電型の不純物層と第２導電型の不純物層との
境界領域を通過するキャリアに対して寄生トランジスタ
のゲインが下げられるので、寄生トランジスタのエミッ
タ間の距離が近い場合でも強いラッチアップ耐性が得ら
れるに至った。
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基板の主表
面から予め定められた所定の深さで、かつ、第１導電型
半導体基板の主表面に沿った方向に延びた第１導電型の
高濃度埋込層をイオン注入することにより形成し、第１
導電型の不純物層と第２導電型の不純物層との境界領域
にイオン注入により高濃度不純物層を形成することによ
り、第１導電型の不純物層と第２導電型の不純物層との
境界領域を通過するキャリアに対して寄生トランジスタ
のゲインが下げられるので、寄生トランジスタのエミッ
タ間の距離が近い場合でも強いラッチアップ耐性が得ら
れるに至った。
第２請求項に係る発明では、第１導電型半導体基板の第
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基数の主表
面からｒめ定められた所定の深さで、かつ、第１導電型
半導体基板の主表面に沿った方向に延びた第１導電型の
高濃度埋込層をイオン注入することにより形成し、第１
導電型の不純物層を形成する際に使用するレジストまた
は第２導電型の不純物層を形成する際に使用するレジス
トと同一のパターン形状を資するレジストを用いて第１
導電型の不純物層と第２導電型の不純物層とが形成され
る領域の境界領域に第１導電型の高濃度埋込層を形成す
る際と同じ注入強さでイオン注入することによって高濃
度不純物層を形成することにより、高濃度不純物層を形
成するためのレジストを形成するためのレジスト形成用
パターンを新たに追加することなく高濃度埋込層が形成
されるので、製造装置を複雑化することなく高濃度不純
物層を形成することができるに至った。
１導電型の不純物層および第２導電型の不純物層が形成
される領域より深い領域に第１導電型半導体基数の主表
面からｒめ定められた所定の深さで、かつ、第１導電型
半導体基板の主表面に沿った方向に延びた第１導電型の
高濃度埋込層をイオン注入することにより形成し、第１
導電型の不純物層を形成する際に使用するレジストまた
は第２導電型の不純物層を形成する際に使用するレジス
トと同一のパターン形状を資するレジストを用いて第１
導電型の不純物層と第２導電型の不純物層とが形成され
る領域の境界領域に第１導電型の高濃度埋込層を形成す
る際と同じ注入強さでイオン注入することによって高濃
度不純物層を形成することにより、高濃度不純物層を形
成するためのレジストを形成するためのレジスト形成用
パターンを新たに追加することなく高濃度埋込層が形成
されるので、製造装置を複雑化することなく高濃度不純
物層を形成することができるに至った。
第１図は、本発明の一実施例を示したラッチアップ対策
を施したＣＭＯＳ回路の断面構造図、第２図は第１図に
示したＣ Ｍ ＯＳ回路の寄生トランジスタおよび抵抗
成分を説明するための概略図、第３Ａ図ないし第３Ｌ図
は第１図に示した０Ｍ０８回路の製造プロセスを説明す
るための断面構造図、第４図および第５図は本発明の他
の実施例を示したラッチアップ対策を施したＣＭＯＳ回
路の断面構造図、第６Ａ図ないし第６Ｍ図は従来のラッ
チアップ対策を施したＣＭＯＳ回路の製造プロセスを説
明するための断面構造図、第７図は第６Ｍ図に示した０
Ｍ０８回路の寄生トランジスタおよび抵抗成分を説明す
るための概略図である。 図において、１はＰ型シリコン基板、２はＰウェル、３
はＮウェル、４，５．９はｎ＋拡散層、６．７．８はｐ
＋拡散層、１０はゲート酸化膜、１１はゲート電極、１
２はゲート酸化膜、１３はゲート電極、１４はフィール
ド酸化膜、１５はｐ１埋込層、１６はｐ＋高濃度層、１
７はｎ＋高濃度層、１０１はＰＮＰ トランジスタ、１
０２はＰＮＰトランジスタ、１０３はＮＰＮトランジス
タ、１０４はＮＰＮトランジスタ、２０１は抵抗、２０
２は抵抗である。 なお、図中、同一７〕号は同一、または相当部分を示す
。
を施したＣＭＯＳ回路の断面構造図、第２図は第１図に
示したＣ Ｍ ＯＳ回路の寄生トランジスタおよび抵抗
成分を説明するための概略図、第３Ａ図ないし第３Ｌ図
は第１図に示した０Ｍ０８回路の製造プロセスを説明す
るための断面構造図、第４図および第５図は本発明の他
の実施例を示したラッチアップ対策を施したＣＭＯＳ回
路の断面構造図、第６Ａ図ないし第６Ｍ図は従来のラッ
チアップ対策を施したＣＭＯＳ回路の製造プロセスを説
明するための断面構造図、第７図は第６Ｍ図に示した０
Ｍ０８回路の寄生トランジスタおよび抵抗成分を説明す
るための概略図である。 図において、１はＰ型シリコン基板、２はＰウェル、３
はＮウェル、４，５．９はｎ＋拡散層、６．７．８はｐ
＋拡散層、１０はゲート酸化膜、１１はゲート電極、１
２はゲート酸化膜、１３はゲート電極、１４はフィール
ド酸化膜、１５はｐ１埋込層、１６はｐ＋高濃度層、１
７はｎ＋高濃度層、１０１はＰＮＰ トランジスタ、１
０２はＰＮＰトランジスタ、１０３はＮＰＮトランジス
タ、１０４はＮＰＮトランジスタ、２０１は抵抗、２０
２は抵抗である。 なお、図中、同一７〕号は同一、または相当部分を示す
。
Claims (2)
- （１）第１導電型半導体基板の主表面上に互いに隣接し
て形成された第１導電型の不純物層と第２導電型の不純
物層とを有する相補型電界効果素子であって、 前記第１導電型半導体基板の前記第１導電型の不純物層
および前記第２導電型の不純物層が形成される領域より
深い領域に前記第１導電型半導体基板の主表面から予め
定められた所定の深さで、かつ、前記第１導電型半導体
基板の主表面に沿った方向に延び、イオン注入により形
成された第１導電型の高濃度埋込層と、 前記第１導電型の不純物層と前記第２導電型の不純物層
との境界領域にイオン注入により形成された高濃度不純
物層とを含む、相補型電界効果素子。 - （２）第１導電型半導体基板の主表面上に互いに隣接し
て形成された第１導電型の不純物層と第２導電型の不純
物層とを有する相補型電界効果素子の製造方法であって
、 前記第１導電型半導体基板の前記第１導電型の不純物層
および前記第２導電型の不純物層が形成される領域より
深い領域に前記第１導電型半導体基板の主表面から予め
定められた所定の深さで、かつ、前記第１導電型半導体
基板の主表面に沿った方向に延びた第１導電型の高濃度
埋込層をイオン注入することによって形成するステップ
と、前記第１導電型の不純物層を形成する際に使用する
レジストまたは前記第２導電型の不純物層を形成する際
に使用するレジストと同一のパターン形状を有するレジ
ストを用いて、前記第１導電型の不純物層と前記第２導
電型の不純物層とが形成される領域の境界領域に前記第
１導電型の高濃度埋込層を形成する際と同じ注入強さで
イオン注入することによって高濃度不純物層を形成する
ステップとを含む、相補型電界効果素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313872A JP2750924B2 (ja) | 1989-11-30 | 1989-11-30 | 相補型電界効果素子およびその製造方法 |
| US07/608,050 US5138420A (en) | 1989-11-24 | 1990-10-31 | Semiconductor device having first and second type field effect transistors separated by a barrier |
| US08/086,449 US5478761A (en) | 1989-11-24 | 1993-07-06 | Method of producing semiconductor device having first and second type field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313872A JP2750924B2 (ja) | 1989-11-30 | 1989-11-30 | 相補型電界効果素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03173172A true JPH03173172A (ja) | 1991-07-26 |
| JP2750924B2 JP2750924B2 (ja) | 1998-05-18 |
Family
ID=18046523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313872A Expired - Lifetime JP2750924B2 (ja) | 1989-11-24 | 1989-11-30 | 相補型電界効果素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2750924B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786424A (ja) * | 1993-06-29 | 1995-03-31 | Nec Corp | 半導体装置およびその製造方法 |
| US6455402B2 (en) * | 1999-01-22 | 2002-09-24 | Hyundai Electronics Industries Co., Ltd. | Method of forming retrograde doping file in twin well CMOS device |
| CN109643689A (zh) * | 2016-10-14 | 2019-04-16 | 西江大学校产学协力团 | 基于碳化硅的晶体管以及制造该晶体管的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214554A (ja) * | 1984-04-09 | 1985-10-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS61124165A (ja) * | 1984-11-20 | 1986-06-11 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61286159A (ja) * | 1985-06-13 | 1986-12-16 | Nec Corp | 光シリアルプリンタ |
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
-
1989
- 1989-11-30 JP JP1313872A patent/JP2750924B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214554A (ja) * | 1984-04-09 | 1985-10-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| CN109643689A (zh) * | 2016-10-14 | 2019-04-16 | 西江大学校产学协力团 | 基于碳化硅的晶体管以及制造该晶体管的方法 |
| CN109643689B (zh) * | 2016-10-14 | 2023-06-27 | 西江大学校产学协力团 | 基于碳化硅的晶体管以及制造该晶体管的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2750924B2 (ja) | 1998-05-18 |
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