JPS61207051A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61207051A JPS61207051A JP4771085A JP4771085A JPS61207051A JP S61207051 A JPS61207051 A JP S61207051A JP 4771085 A JP4771085 A JP 4771085A JP 4771085 A JP4771085 A JP 4771085A JP S61207051 A JPS61207051 A JP S61207051A
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- drain
- drain region
- semiconductor device
- trb
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に入力保護回路にＭＯＳ
ｍトランジスタを有する半導体装置に関する。
ｍトランジスタを有する半導体装置に関する。
ＭＯＳ型トランジスタ（ＭＯＳ、ＴＲ）を用いた集積回
路（ＩＣ）には、一般に第３図に示す入力保護回路が多
く用いられている。
路（ＩＣ）には、一般に第３図に示す入力保護回路が多
く用いられている。
第３図において、ＴＲＩは厚い酸化膜をゲート酸化膜と
して用いたしさい値電圧の尚いＭＯＳ。
して用いたしさい値電圧の尚いＭＯＳ。
ＴＲであシ、入力端子ｌに高電圧ＶＩＮが加わると作動
する。また、’ｌ’ ｋ＜ ２はＭＯＳＩＣを構成する
ものと一様のＭＯＳ、’ｌ？Ｒであり、ソース、ドレイ
ン間が高電圧ＶＩＮで降伏することにより導通し、内部
回路に高電圧が加わるのな防止するようになっている。
する。また、’ｌ’ ｋ＜ ２はＭＯＳＩＣを構成する
ものと一様のＭＯＳ、’ｌ？Ｒであり、ソース、ドレイ
ン間が高電圧ＶＩＮで降伏することにより導通し、内部
回路に高電圧が加わるのな防止するようになっている。
しかしながら、近年、半導体装置の高督度化の要求によ
りシ１−トチャネル化が進み、ＭＯＳ。
りシ１−トチャネル化が進み、ＭＯＳ。
ＴＲのソース・ドレイン領域が浅く、ゲート酸化膜が薄
く形成され、てきており、入力保護回路にも応用されて
いる。従って、このような入力保護回路にＶｆＮが加わ
、り、 Ｍｏｓ、ＴＲが動作した場合。
く形成され、てきており、入力保護回路にも応用されて
いる。従って、このような入力保護回路にＶｆＮが加わ
、り、 Ｍｏｓ、ＴＲが動作した場合。
ドレイン端に発生する強電界により電子がゲート酸化膜
に注入され、ドレイン痛における空乏層の形成が阻害さ
れる。このためドレイン−基板間の耐圧か下り、入力リ
ーク不良を生ずるという欠点がある。
に注入され、ドレイン痛における空乏層の形成が阻害さ
れる。このためドレイン−基板間の耐圧か下り、入力リ
ーク不良を生ずるという欠点がある。
本発明の目的は、上記人魚を除去し、入力リーク不良の
生じないＭＯＳ、ＴＲからなる信頼性の高い入力保護回
路を有する半導体装置を提供するＣとにある。
生じないＭＯＳ、ＴＲからなる信頼性の高い入力保護回
路を有する半導体装置を提供するＣとにある。
本発明の半導体装置は、ＭＯＳ、型トランジスタを入力
保護回路に有する半導体装置であって、ＭＯＳ型トラン
ジスタをオフセットゲート構造に形成したものである。
保護回路に有する半導体装置であって、ＭＯＳ型トラン
ジスタをオフセットゲート構造に形成したものである。
本発明によれば、保護回路に用いられるｂｔｏｓ。
Ｔ ｌ（がオフセットゲート構造に形成されているため
、ゲーＩ・−ドレイン間或いはソース・ドレイン間に高
電圧が加わった場合でも、ドレイン近傍に電界集中は起
らない。従って入力リーク不良は発生しない。
、ゲーＩ・−ドレイン間或いはソース・ドレイン間に高
電圧が加わった場合でも、ドレイン近傍に電界集中は起
らない。従って入力リーク不良は発生しない。
次に本発明の実施例を図面を用いて説明する。
第１図は本発明の一実施例の４部断面図である。
第１図において、Ｍ０８１Ｃの保護回路ｉ４２つのＮチ
ャネルＭＯＳトランジスタＴＲＡ％ＴＲＢとから構成さ
れている。
ャネルＭＯＳトランジスタＴＲＡ％ＴＲＢとから構成さ
れている。
すなわち、ＴＲｈｒｓ、ソース領域２Ａ、 ドレイン
領域３Ａ及び厚いゲート酸化膜４Ａを介して形成された
ゲート電極５人とからなり、そしてＴＲＢはソース領域
２Ｂ、ドレイン領域３Ｂ及び薄いゲート酸化膜４Ｂを介
して形成されたゲート電極５Ｂとからなっており、いず
れもオフセット構造に形成されている。
領域３Ａ及び厚いゲート酸化膜４Ａを介して形成された
ゲート電極５人とからなり、そしてＴＲＢはソース領域
２Ｂ、ドレイン領域３Ｂ及び薄いゲート酸化膜４Ｂを介
して形成されたゲート電極５Ｂとからなっており、いず
れもオフセット構造に形成されている。
例えばＴＲＡにおいては、深さ０．３μｍ程度のＮｆｉ
拡散領域からなるソース及びドレイン領域２Ａ、３Ａは
、Ｐ型半導体１０の表面にＬｌ＋１１だけ離れて形成さ
れており、そして、このソース領域２人とドレイン領域
３Ａ間のＰ型半導体領域表面には、一端がソース領域２
人の端部上にあって、他端がドレイン領域３Ａと０．２
へ１．０／Ａｍ離れており、かつポリシリコン等からな
るゲート長（Ｌｌ ） ＝ １．５〜２．０ μｍ程度
のゲート電極５Ａが厚いゲート酸化膜４人を介して配設
されている。
拡散領域からなるソース及びドレイン領域２Ａ、３Ａは
、Ｐ型半導体１０の表面にＬｌ＋１１だけ離れて形成さ
れており、そして、このソース領域２人とドレイン領域
３Ａ間のＰ型半導体領域表面には、一端がソース領域２
人の端部上にあって、他端がドレイン領域３Ａと０．２
へ１．０／Ａｍ離れており、かつポリシリコン等からな
るゲート長（Ｌｌ ） ＝ １．５〜２．０ μｍ程度
のゲート電極５Ａが厚いゲート酸化膜４人を介して配設
されている。
ＴＲＢの場合も同様にドレイン領域３Ｂとゲート電極５
Ｂとがｌ！だけ離れて構成されている。
Ｂとがｌ！だけ離れて構成されている。
従って、シコートチャネル化が進んだ場合でも、上記の
ようにドレイン領域がオフセット構造になっているＭｏ
Ｓ、ＴＲにおいては、保護回路用として用いられて、ソ
ース領域２人とドレイン領域３人間またはゲートを極５
Ｂとドレイン領域３Ｂ間に高電圧が加わっても、ドレイ
ン領域端部に電界が集中することはない。そのため電子
がゲートすることはない。そのため電子がゲート酸化膜
に注入されて、ドレイン−基板間の耐圧が下り入力リー
クを生ずるという現象は極めて少なくなる。
ようにドレイン領域がオフセット構造になっているＭｏ
Ｓ、ＴＲにおいては、保護回路用として用いられて、ソ
ース領域２人とドレイン領域３人間またはゲートを極５
Ｂとドレイン領域３Ｂ間に高電圧が加わっても、ドレイ
ン領域端部に電界が集中することはない。そのため電子
がゲートすることはない。そのため電子がゲート酸化膜
に注入されて、ドレイン−基板間の耐圧が下り入力リー
クを生ずるという現象は極めて少なくなる。
このため保護回路の信頼性は高くなフ１Ｍ０８ＩＣの製
造歩留りも向上する。
造歩留りも向上する。
本発明の半導体装置は上記のような利点を有するにもか
かわらず、その製造工程は従来のものに比べてそれほど
複雑にはならない。
かわらず、その製造工程は従来のものに比べてそれほど
複雑にはならない。
すなわち、上記実施例の構造を有する保護回路用ＭＯＳ
ＴＲｔｔ製造するには、例え−ば第２図（ａ）に示すよ
うに、従来と同様の方法を用いて（Ｌｔ＋ｌｔ）及びＣ
Ｌｚ＋ｌｚ）の長さを有する仮設のゲート電極５ Ａ’
及び５Ｂ’を形成したのち、ひ素（Ａｓ）等のＮ型不純
物をイオン注入して熱拡散し、ＴＲＡ及びＴＲＢのソー
ス鎖酸２Ａ、２Ｂ、 ドレイン領域３Ａ、３Ｂをそれぞ
れ形成する。
ＴＲｔｔ製造するには、例え−ば第２図（ａ）に示すよ
うに、従来と同様の方法を用いて（Ｌｔ＋ｌｔ）及びＣ
Ｌｚ＋ｌｚ）の長さを有する仮設のゲート電極５ Ａ’
及び５Ｂ’を形成したのち、ひ素（Ａｓ）等のＮ型不純
物をイオン注入して熱拡散し、ＴＲＡ及びＴＲＢのソー
ス鎖酸２Ａ、２Ｂ、 ドレイン領域３Ａ、３Ｂをそれぞ
れ形成する。
次に第２図ｔｂ）に示すように、所定のゲート長Ｌ１及
びＬ２を有するホトレジストマスク６．６′を仮設のゲ
ート電ｆｆ１５Ａ’、５Ｂ’上に設け、ドライエツチン
グ法等により仮設のゲート電極５Ａ’、５Ｂ’等をエツ
チングし、ＴＲＡ及びＴＲＢの所定のゲート長Ｌｌ及び
Ｌ２を有するゲート電極５Ａ。
びＬ２を有するホトレジストマスク６．６′を仮設のゲ
ート電ｆｆ１５Ａ’、５Ｂ’上に設け、ドライエツチン
グ法等により仮設のゲート電極５Ａ’、５Ｂ’等をエツ
チングし、ＴＲＡ及びＴＲＢの所定のゲート長Ｌｌ及び
Ｌ２を有するゲート電極５Ａ。
５Ｂ並びにゲート酸化膜４Ａ、４Ｂをそれぞれ形成する
。この際、図に示したように、ＴＲＡ及びＴＲＢのドレ
イン領域部には、オフセット都７ Ａ −７Ｂが形成さ
れる。
。この際、図に示したように、ＴＲＡ及びＴＲＢのドレ
イン領域部には、オフセット都７ Ａ −７Ｂが形成さ
れる。
以下従来と同様の工程により入力保護回路にＴＲＡ及び
ＴＲＢを有する半導体装置を完成させる。
ＴＲＢを有する半導体装置を完成させる。
以上詳細に説明したように、本発明によれば、入力保護
回路が入力リーク不良を生じないＭＯＳ型トランジスタ
から構成されるため、信頼性が高く、製造歩留りの向上
した半導体装置が得られるのでその効果は大さい。
回路が入力リーク不良を生じないＭＯＳ型トランジスタ
から構成されるため、信頼性が高く、製造歩留りの向上
した半導体装置が得られるのでその効果は大さい。
第１図は本発明の一央癩例の要部断面図、第２図ｔａ）
、 ｔｂ）は本発明の一実施例の製造方法を説明する
ため工程断面図、第３図は従来の半導体装置の入力保護
回路の一例を説明するための図である。 １・・・・・・入力端子、２Ａ、２Ｂ・・・・・・ソー
ス領域、３Ａ、３Ｂ・・・・・・ドレイン領域、４Ａ、
４Ｂ・・・・・−ゲート酸化膜、 ５ Ａ ＊ ５
ｂ・・・・・・ゲート−極、６・・・・・・ホトレジス
ト、７ ｔｙ 、 ７ Ｂ・・・・・・オフセット部、
１０・・・・・・半導体基板。 代理人 弁理士 内 原 晋 。 第１図 筋３図 ！
、 ｔｂ）は本発明の一実施例の製造方法を説明する
ため工程断面図、第３図は従来の半導体装置の入力保護
回路の一例を説明するための図である。 １・・・・・・入力端子、２Ａ、２Ｂ・・・・・・ソー
ス領域、３Ａ、３Ｂ・・・・・・ドレイン領域、４Ａ、
４Ｂ・・・・・−ゲート酸化膜、 ５ Ａ ＊ ５
ｂ・・・・・・ゲート−極、６・・・・・・ホトレジス
ト、７ ｔｙ 、 ７ Ｂ・・・・・・オフセット部、
１０・・・・・・半導体基板。 代理人 弁理士 内 原 晋 。 第１図 筋３図 ！
Claims (1)
- ＭＯＳ型トランジスタを入力保護回路に有する半導体
装置において、前記ＭＯＳ型トランジスタはオフセット
ゲート構造を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4771085A JPS61207051A (ja) | 1985-03-11 | 1985-03-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4771085A JPS61207051A (ja) | 1985-03-11 | 1985-03-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61207051A true JPS61207051A (ja) | 1986-09-13 |
Family
ID=12782858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4771085A Pending JPS61207051A (ja) | 1985-03-11 | 1985-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61207051A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226062A (ja) * | 1990-04-06 | 1992-08-14 | Philips Gloeilampenfab:Nv | 半導体装置 |
| US5283449A (en) * | 1990-08-09 | 1994-02-01 | Nec Corporation | Semiconductor integrated circuit device including two types of MOSFETS having source/drain region different in sheet resistance from each other |
| US6455895B1 (en) | 1998-04-23 | 2002-09-24 | Nec Corporation | Overvoltage protector having same gate thickness as the protected integrated circuit |
| JP2003031855A (ja) * | 2001-07-17 | 2003-01-31 | Rohm Co Ltd | 半導体装置の製造方法および半導体装置 |
-
1985
- 1985-03-11 JP JP4771085A patent/JPS61207051A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226062A (ja) * | 1990-04-06 | 1992-08-14 | Philips Gloeilampenfab:Nv | 半導体装置 |
| US5283449A (en) * | 1990-08-09 | 1994-02-01 | Nec Corporation | Semiconductor integrated circuit device including two types of MOSFETS having source/drain region different in sheet resistance from each other |
| US6455895B1 (en) | 1998-04-23 | 2002-09-24 | Nec Corporation | Overvoltage protector having same gate thickness as the protected integrated circuit |
| JP2003031855A (ja) * | 2001-07-17 | 2003-01-31 | Rohm Co Ltd | 半導体装置の製造方法および半導体装置 |
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