JPS634668A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS634668A JPS634668A JP61148625A JP14862586A JPS634668A JP S634668 A JPS634668 A JP S634668A JP 61148625 A JP61148625 A JP 61148625A JP 14862586 A JP14862586 A JP 14862586A JP S634668 A JPS634668 A JP S634668A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明はＭＯＳトランジスタにより構成されたＭＯＳ
型半導体装置に関する。
型半導体装置に関する。
（従来の技術）
微細化されたＭＯＳ トランジスタを用いたＭＯＳ型半
導体装置では、ホットキャリア耐性を持たせるため、Ｎ
チャネルＭＯＳトランジスタとしていわゆるライトリ−
・ドープド・ドレイン構造（ＬＤＤ構造）のものが採用
されている。このＬＤＤ構造のＭＯＳトランジスタは通
常、ドレイン領域が例えばリン（Ｐ）などの注入により
形成された低濃度不純物領域と、例えばヒ素（ＡＳ＞な
どの注入により形成された高濃度不純物領域とで構成さ
れている。従来、このようなＬＤＤ構造のＭＯＳトラン
ジスタを多数有するＭＯ５型半導体装置では、ＬＤＤ構
造ドレインの低濃度不純物領域の濃度プロファイルが全
て等しくされている。
導体装置では、ホットキャリア耐性を持たせるため、Ｎ
チャネルＭＯＳトランジスタとしていわゆるライトリ−
・ドープド・ドレイン構造（ＬＤＤ構造）のものが採用
されている。このＬＤＤ構造のＭＯＳトランジスタは通
常、ドレイン領域が例えばリン（Ｐ）などの注入により
形成された低濃度不純物領域と、例えばヒ素（ＡＳ＞な
どの注入により形成された高濃度不純物領域とで構成さ
れている。従来、このようなＬＤＤ構造のＭＯＳトラン
ジスタを多数有するＭＯ５型半導体装置では、ＬＤＤ構
造ドレインの低濃度不純物領域の濃度プロファイルが全
て等しくされている。
すなわち、この濃度プロファイルはホットキャリア耐性
を中心に考えて設定されている。
を中心に考えて設定されている。
ところで、ＭＯ３型半導体装置、特にＭＯＳ型半導体集
積回路では高電圧を用いる回路が内部に形成されること
がある。例えば、ダイナミックＲＡＭやＥ” ＦＲＯＭ
などで高電圧を発生する昇圧回路がこれにあたり、通常
の書き込み、読み出し電圧が＋５■のとき、この昇圧回
路は＋１０Ｖないし＋２０Ｖのａｉ雷電圧発生する。
積回路では高電圧を用いる回路が内部に形成されること
がある。例えば、ダイナミックＲＡＭやＥ” ＦＲＯＭ
などで高電圧を発生する昇圧回路がこれにあたり、通常
の書き込み、読み出し電圧が＋５■のとき、この昇圧回
路は＋１０Ｖないし＋２０Ｖのａｉ雷電圧発生する。
他方、ホットキャリアに対して十分な耐性を持つように
濃度プロファイルが最適化されたＬＤＤ構造のＭｏＳト
ランジスタでは、このような高電圧が印加されると破壊
してしまう。逆に、高電圧に対して十分な耐性を持つよ
うに濃度プロファイルが最適化されたＬＤＤ構造のＭＯ
Ｓトランジスタでは、ホットキャリアに対して弱く、す
ぐに劣化してしまう。
濃度プロファイルが最適化されたＬＤＤ構造のＭｏＳト
ランジスタでは、このような高電圧が印加されると破壊
してしまう。逆に、高電圧に対して十分な耐性を持つよ
うに濃度プロファイルが最適化されたＬＤＤ構造のＭＯ
Ｓトランジスタでは、ホットキャリアに対して弱く、す
ぐに劣化してしまう。
従って、内部に高電圧を発生する可能性があるＭＯ８型
半導体１１Ｆでは、各々の目的に応じて濃度プロファイ
ルが最適化されたＭｏＳトランジスタを形成することが
重要である。
半導体１１Ｆでは、各々の目的に応じて濃度プロファイ
ルが最適化されたＭｏＳトランジスタを形成することが
重要である。
（発明が解決しようとする問題点）
このようにＬＤＤ構造のＭＯＳトランジスタを用いた従
来のＭＯ８型半導体装置ではホットキャリア耐性のみを
考慮した濃度プロファイルにされており、高電圧耐性に
関しては弱く、信頼性が低いという問題がある。
来のＭＯ８型半導体装置ではホットキャリア耐性のみを
考慮した濃度プロファイルにされており、高電圧耐性に
関しては弱く、信頼性が低いという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、通常の電圧が印加されるＭＯＳトラ
ンジスタについてはホットキャリア耐性が高く、かつ高
電圧が印加されるＭＯＳトランジスタについては高電圧
耐性が高く、もって全体的に信頼性が高いＭＯ８型半導
体装置を提供することにある。
あり、その目的は、通常の電圧が印加されるＭＯＳトラ
ンジスタについてはホットキャリア耐性が高く、かつ高
電圧が印加されるＭＯＳトランジスタについては高電圧
耐性が高く、もって全体的に信頼性が高いＭＯ８型半導
体装置を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明のＭＯ５型半導体装置は、少なくともドレイン
領域が低不純物濃度領域及び高不純物濃度領域とから構
成された複数のＭｏ３ トランジスタを備えたＭＯ８型
半導体装置において、各ＭｏＳトランジスタ間で上記ド
レイン領域の低不純物濃度領域の濃度プロファイルを少
なくとも２種類以上に設定している。
領域が低不純物濃度領域及び高不純物濃度領域とから構
成された複数のＭｏ３ トランジスタを備えたＭＯ８型
半導体装置において、各ＭｏＳトランジスタ間で上記ド
レイン領域の低不純物濃度領域の濃度プロファイルを少
なくとも２種類以上に設定している。
（作用）
この発明のＭＯ８型半導体装置では、ホットキャリアに
対してはドレイン領域の低不純物濃度領域の濃度プロフ
ァイルを比較的轟く設定することによってホットキャリ
ア耐性を確保し、高電圧が印加されるものに対してはド
レイン領域の低不純物濃度領域の濃度プロファイルを比
較的低く設定することにより高電圧耐性を確保している
。
対してはドレイン領域の低不純物濃度領域の濃度プロフ
ァイルを比較的轟く設定することによってホットキャリ
ア耐性を確保し、高電圧が印加されるものに対してはド
レイン領域の低不純物濃度領域の濃度プロファイルを比
較的低く設定することにより高電圧耐性を確保している
。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図ないし第４図はそれぞれこの発明のＭＯ８型半導
体装置をＮチャネルのＭＯ８型半導体集積回路に実施し
た場合の製造工程を示す断面図である。
体装置をＮチャネルのＭＯ８型半導体集積回路に実施し
た場合の製造工程を示す断面図である。
まず、Ｐ型のシリコン半導体基板１１の表面に酸化法に
より素子分離用のフィールド酸化１１１２を選択的に形
成してＭＯＳトランジスタを形成するための素子娯域１
３．１４（この例は２個のＭｏＳトランジスタを形成す
る場合である）を形成する。次に、この素子領域１３．
１４の基板表面上に例えば５０人ないし５００人程度の
ゲート酸化１１１５をそれぞれ形成する（第１図）。
より素子分離用のフィールド酸化１１１２を選択的に形
成してＭＯＳトランジスタを形成するための素子娯域１
３．１４（この例は２個のＭｏＳトランジスタを形成す
る場合である）を形成する。次に、この素子領域１３．
１４の基板表面上に例えば５０人ないし５００人程度の
ゲート酸化１１１５をそれぞれ形成する（第１図）。
次に全体に多結晶シリコン層１６をＣＶＤ法（化学的気
相成長法）により一様の厚さに堆積した後、この多結晶
シリコン１１１１６の比抵抗を下げるために適当な不純
物の注入を行なう。その後、通常の写真蝕刻法とエツチ
ング法によりこの多結晶シリコン層１６をバターニング
して多結晶シリコンゲート構造を形成する（第２図）。
相成長法）により一様の厚さに堆積した後、この多結晶
シリコン１１１１６の比抵抗を下げるために適当な不純
物の注入を行なう。その後、通常の写真蝕刻法とエツチ
ング法によりこの多結晶シリコン層１６をバターニング
して多結晶シリコンゲート構造を形成する（第２図）。
次に上記フィールド酸化！ｌ１１２及びバターニングさ
れた多結晶シリコン層１６とをマスクに使用して不純物
イオンの注入を行ないＭｏＳトランジスタのソース、ド
レイン領域を形成する。ここで、図中、左側の素子領域
１３には高電圧が印加されるＭＯＳトランジスタが形成
され、右側の素子領域１４には通常動作を行なうＭＯＳ
トランジスタが形成されるとする。このため、まず、−
方の素子領１ｉｉ１３上を図示しないマスク部材で覆い
、他方の素子領域１４に対してリンイオンを例えば６０
ＫｅＶの加速電圧で４ｘ１０Ｓ ” ／ｃｍ２の濃度で
イオン注入した後、これを活性化して比較的高濃度プロ
ファイルのＮ型領域１７．１８を形成する。次に、上記
マスク部材を除去した後、他方の素子領域１４上を図示
しないマスクで新たに覆い、−方の素子領域１３に対し
てリンイオンを例えば６０ＫｅＶの加速電圧で１Ｘ１０
’ ” ／ｃｍ２の濃度でイオン注入した後、これを活
性化して比較的低濃度プロファイルのＮ型領域１９．２
０を形成する（第３図）。
れた多結晶シリコン層１６とをマスクに使用して不純物
イオンの注入を行ないＭｏＳトランジスタのソース、ド
レイン領域を形成する。ここで、図中、左側の素子領域
１３には高電圧が印加されるＭＯＳトランジスタが形成
され、右側の素子領域１４には通常動作を行なうＭＯＳ
トランジスタが形成されるとする。このため、まず、−
方の素子領１ｉｉ１３上を図示しないマスク部材で覆い
、他方の素子領域１４に対してリンイオンを例えば６０
ＫｅＶの加速電圧で４ｘ１０Ｓ ” ／ｃｍ２の濃度で
イオン注入した後、これを活性化して比較的高濃度プロ
ファイルのＮ型領域１７．１８を形成する。次に、上記
マスク部材を除去した後、他方の素子領域１４上を図示
しないマスクで新たに覆い、−方の素子領域１３に対し
てリンイオンを例えば６０ＫｅＶの加速電圧で１Ｘ１０
’ ” ／ｃｍ２の濃度でイオン注入した後、これを活
性化して比較的低濃度プロファイルのＮ型領域１９．２
０を形成する（第３図）。
次に上記イオン注入で使用されたマスク部材を除去した
後、ヒ素イオンを全面に５Ｘ１０１６／Ｃｍ２の濃度で
イオン注入し、これを活性化して上記Ｎ型領域１７．１
８内及び上記Ｎ型領域１９．２０内に高濃度のＮ＋型領
領域２１いし２４を形成する。この後は図示しないアル
ミニュームなどによる金属配線を形成する。
後、ヒ素イオンを全面に５Ｘ１０１６／Ｃｍ２の濃度で
イオン注入し、これを活性化して上記Ｎ型領域１７．１
８内及び上記Ｎ型領域１９．２０内に高濃度のＮ＋型領
領域２１いし２４を形成する。この後は図示しないアル
ミニュームなどによる金属配線を形成する。
第４図のような構造のＭＯ８型半導体装置において、図
中、右側の素子領域１４には多結晶シリコン層１６をゲ
ート電極とし、Ｎ型領域１７．１８それぞれとＮ＋＋１
域２１．２２それぞれとをソース、ドレイン領域とする
ＮチャネルＭｏＳトランジスタが形成され、左側の素子
領Ｍ １３には多結晶シリコン層１６をゲート電極とし
、Ｎ型領域１９．２０それぞれとＮ１型領域２３．２４
それぞれとをソース、ドレイン領域とするＮチャネルＭ
Ｏ８トランジスタが形成されている。そして、右側の素
子領域１４に形成されたＭｏＳトランジスタではドレイ
ン領域の低濃度側のＮ＋型領領域１７もしくは１８）の
濃度プロファイルが比較的高くされているので、例えば
１０年程度のホットキャリア耐性を持つようなホットキ
ャリア耐性化が図られる。これに対し、左側の素子領域
１３に形成されたＭＯＳトランジスタではドレイン領域
の低濃度側のＮゝ型領領域１９もしくは２０）の濃度プ
ロファイルが比較的低くされているので、例えば１５Ｖ
程度の高電圧に耐え得るような＾耐圧化が図られる。
中、右側の素子領域１４には多結晶シリコン層１６をゲ
ート電極とし、Ｎ型領域１７．１８それぞれとＮ＋＋１
域２１．２２それぞれとをソース、ドレイン領域とする
ＮチャネルＭｏＳトランジスタが形成され、左側の素子
領Ｍ １３には多結晶シリコン層１６をゲート電極とし
、Ｎ型領域１９．２０それぞれとＮ１型領域２３．２４
それぞれとをソース、ドレイン領域とするＮチャネルＭ
Ｏ８トランジスタが形成されている。そして、右側の素
子領域１４に形成されたＭｏＳトランジスタではドレイ
ン領域の低濃度側のＮ＋型領領域１７もしくは１８）の
濃度プロファイルが比較的高くされているので、例えば
１０年程度のホットキャリア耐性を持つようなホットキ
ャリア耐性化が図られる。これに対し、左側の素子領域
１３に形成されたＭＯＳトランジスタではドレイン領域
の低濃度側のＮゝ型領領域１９もしくは２０）の濃度プ
ロファイルが比較的低くされているので、例えば１５Ｖ
程度の高電圧に耐え得るような＾耐圧化が図られる。
このように上記実施例の装置によれば、高耐圧のＭＯＳ
トランジスタとホットキャリア耐性のあるＭｏＳトラン
ジスタとを共存させることができ、全体としての信頼性
を高めることができる。この結果、上記実施例装置を高
電圧が印加されるＭＯＳトランジスタが存在するダイナ
ミックＲＡＭ、Ｅ２ ＰＲＯＭなどのＭＯ８型半導体集
積回路に用いれば効果的である。
トランジスタとホットキャリア耐性のあるＭｏＳトラン
ジスタとを共存させることができ、全体としての信頼性
を高めることができる。この結果、上記実施例装置を高
電圧が印加されるＭＯＳトランジスタが存在するダイナ
ミックＲＡＭ、Ｅ２ ＰＲＯＭなどのＭＯ８型半導体集
積回路に用いれば効果的である。
なお、上記実施例ではこの発明をＮチャネルＭＯＳトラ
ンジスタのみを有するＮチャネルＭＯ８型半導体装置に
実施した場合について説明したが、これはＰチャネルＭ
ｏＳトランジスタを使用したＰチャネルＭＯ８型半導体
装置や、ＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタを両方使用したＣＭＯ８型半導体装置
等にも実施が可能であることはいうまでもない。
ンジスタのみを有するＮチャネルＭＯ８型半導体装置に
実施した場合について説明したが、これはＰチャネルＭ
ｏＳトランジスタを使用したＰチャネルＭＯ８型半導体
装置や、ＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタを両方使用したＣＭＯ８型半導体装置
等にも実施が可能であることはいうまでもない。
［発明の効果］
以上説明したように、この発明によれば、通常の電圧が
印加されるＭｏＳトランジスタについてはホットキャリ
ア耐性を高くすることができ、かつ高電圧が印加される
ＭＯＳトランジスタについては為電圧耐性を高くするこ
とができ、もって全体的に信頼性が高いＭＯ８型半導体
装置を提供することができる。
印加されるＭｏＳトランジスタについてはホットキャリ
ア耐性を高くすることができ、かつ高電圧が印加される
ＭＯＳトランジスタについては為電圧耐性を高くするこ
とができ、もって全体的に信頼性が高いＭＯ８型半導体
装置を提供することができる。
第１図ないし第４図はそれぞれこの発明の一実施例ｉ置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
Claims (1)
- 少なくともドレイン領域が低不純物濃度領域及び高不純
物濃度領域とから構成された複数のＭＯＳトランジスタ
を備えたＭＯＳ型半導体装置において、各ＭＯＳトラン
ジスタ間で上記ドレイン領域の低不純物濃度領域の濃度
プロファイルを少なくとも２種類以上に設定したことを
特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148625A JPH084112B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148625A JPH084112B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓ型半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348919A Division JP2714374B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634668A true JPS634668A (ja) | 1988-01-09 |
| JPH084112B2 JPH084112B2 (ja) | 1996-01-17 |
Family
ID=15456971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148625A Expired - Lifetime JPH084112B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084112B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03502390A (ja) * | 1988-11-25 | 1991-05-30 | ヒユーズ・エアクラフト・カンパニー | サブハーフミクロン装置用のラッチアップのない高圧ｃｍｏｓバルク処理 |
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234367A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | Ｍｉｓ型電界効果トランジスタ |
| JPS61135149A (ja) * | 1984-12-06 | 1986-06-23 | Toshiba Corp | Ｍｏｓ型集積回路 |
-
1986
- 1986-06-25 JP JP61148625A patent/JPH084112B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234367A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | Ｍｉｓ型電界効果トランジスタ |
| JPS61135149A (ja) * | 1984-12-06 | 1986-06-23 | Toshiba Corp | Ｍｏｓ型集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03502390A (ja) * | 1988-11-25 | 1991-05-30 | ヒユーズ・エアクラフト・カンパニー | サブハーフミクロン装置用のラッチアップのない高圧ｃｍｏｓバルク処理 |
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH084112B2 (ja) | 1996-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |