JPS5924548B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS5924548B2 JPS5924548B2 JP15786779A JP15786779A JPS5924548B2 JP S5924548 B2 JPS5924548 B2 JP S5924548B2 JP 15786779 A JP15786779 A JP 15786779A JP 15786779 A JP15786779 A JP 15786779A JP S5924548 B2 JPS5924548 B2 JP S5924548B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
本発明は制御ゲートに加えて浮遊ゲートが形成された２
重ゲート構造をもつ紫外線消去型不揮発性半導体記憶装
置の製造方法に関するものである。
重ゲート構造をもつ紫外線消去型不揮発性半導体記憶装
置の製造方法に関するものである。
まず第１図及び第２図を用いてこの種の従来装置の構造
及び電気的な特性を説明する。第１図は半導体装置の断
面図で、Ｐ型不純物を含む半導体基板１上に第１ゲート
酸化膜２、多結晶シリコンよりなる浮遊ゲート３、第２
ゲート酸化膜４、多結晶シリコンよりなる制御ゲート５
が従来公知のフォトレジストをマスクとして順次プラズ
マエッチ或いは化学エッチにより自己整合的に作成され
ている。上記各ゲートが積層された半導体基板は、続い
て上記ゲート層をマスクにしてソース及びドレインとな
る領域６、□を作成するために、熱拡散でリンがドープ
され、更にリンを含んだＳｉＯ２からなる絶縁膜８で表
面が被われた後Ａｔ等によつて配線９が形成されて２重
ゲート構造の半導体記憶装置が作成されている。このよ
うな２重ゲート構造半導体装置について例えばしきい値
電圧Ｖｔｈを挙げて電気的な動作特性を検討する。
及び電気的な特性を説明する。第１図は半導体装置の断
面図で、Ｐ型不純物を含む半導体基板１上に第１ゲート
酸化膜２、多結晶シリコンよりなる浮遊ゲート３、第２
ゲート酸化膜４、多結晶シリコンよりなる制御ゲート５
が従来公知のフォトレジストをマスクとして順次プラズ
マエッチ或いは化学エッチにより自己整合的に作成され
ている。上記各ゲートが積層された半導体基板は、続い
て上記ゲート層をマスクにしてソース及びドレインとな
る領域６、□を作成するために、熱拡散でリンがドープ
され、更にリンを含んだＳｉＯ２からなる絶縁膜８で表
面が被われた後Ａｔ等によつて配線９が形成されて２重
ゲート構造の半導体記憶装置が作成されている。このよ
うな２重ゲート構造半導体装置について例えばしきい値
電圧Ｖｔｈを挙げて電気的な動作特性を検討する。
２重ゲート構造半導体装置が１重ゲート構造のＭＯＳト
ランジスタと異なる点は浮遊ゲートが設けられている点
にあり、そこで今ドレイン・ソース等の周辺構造は全く
同一条件で作成し、制御ゲート５を設けることなく浮遊
ゲート３をゲート電極としたＭＯＳトランジスタを考え
、このＭＯＳトランジスタのしきい値電圧Ｖｔｈｏとす
る。
ランジスタと異なる点は浮遊ゲートが設けられている点
にあり、そこで今ドレイン・ソース等の周辺構造は全く
同一条件で作成し、制御ゲート５を設けることなく浮遊
ゲート３をゲート電極としたＭＯＳトランジスタを考え
、このＭＯＳトランジスタのしきい値電圧Ｖｔｈｏとす
る。
第２図は第１図に断面を示した２重ゲート構造半導体装
置の等価回路図で、容量Ｃｌは制御ゲート５と浮遊ゲー
ト３の重なり面積と第２ゲート酸化膜４で決定され、Ｃ
２は浮遊ゲート３と半導体基板１との間に形成される容
量、Ｃｓは浮遊ゲー゛卜３とソース６との間に形成され
る容量、及びＣ４は浮遊ゲート３とドレイン１間に形成
される容量である。図中１、３、５及び１は第１図の符
号に対応する。浮遊ゲート３への電荷注入による書込み
を実行するに際して、まず浮遊ゲート３に電荷のない状
態を考えると、浮遊ゲートの電位ＶＦは上記容量Ｃ１〜
Ｃ４及び制御ゲＴ卜とドレインヘの各印加電圧ＶＣＧ、
ＶＤの関係からＣ、ＶＣＧ＋Ｃ４ＶＤ ＶＦ−（２） Ｃｌ＋Ｃ２＋Ｃｓ＋Ｃ４ と表わすことができ、第１図の２重ゲート構造半導体記
憶装置のしきい値電圧Ｔｈとすると、ＶＯＧ≧Ｖｔｈの
関係が満されることによつて第１図半導体装置は導通伏
態になる。
置の等価回路図で、容量Ｃｌは制御ゲート５と浮遊ゲー
ト３の重なり面積と第２ゲート酸化膜４で決定され、Ｃ
２は浮遊ゲート３と半導体基板１との間に形成される容
量、Ｃｓは浮遊ゲー゛卜３とソース６との間に形成され
る容量、及びＣ４は浮遊ゲート３とドレイン１間に形成
される容量である。図中１、３、５及び１は第１図の符
号に対応する。浮遊ゲート３への電荷注入による書込み
を実行するに際して、まず浮遊ゲート３に電荷のない状
態を考えると、浮遊ゲートの電位ＶＦは上記容量Ｃ１〜
Ｃ４及び制御ゲＴ卜とドレインヘの各印加電圧ＶＣＧ、
ＶＤの関係からＣ、ＶＣＧ＋Ｃ４ＶＤ ＶＦ−（２） Ｃｌ＋Ｃ２＋Ｃｓ＋Ｃ４ と表わすことができ、第１図の２重ゲート構造半導体記
憶装置のしきい値電圧Ｔｈとすると、ＶＯＧ≧Ｖｔｈの
関係が満されることによつて第１図半導体装置は導通伏
態になる。
ここでゲート印加電圧００としきい値電圧Ｖｔｈとの間
でＶ。Ｏ＝Ｖｔｈの関係にある状態で半導体装置が導通
するためには浮遊ゲートの電位ＶＦが上記しきい値電圧
ＶｔｈＯと等しくなる必要があり、上記（１）式はと書
き直すことができる。
でＶ。Ｏ＝Ｖｔｈの関係にある状態で半導体装置が導通
するためには浮遊ゲートの電位ＶＦが上記しきい値電圧
ＶｔｈＯと等しくなる必要があり、上記（１）式はと書
き直すことができる。
また制御ゲート５の印加電圧Ｖ。ＧをＣＯ＝０ｖとした
ときのドレイン−ソース間耐圧ＢＶＯ８は各接合耐圧が
充分大きいとすると、浮遊ゲート電位ＶＦがＶＦ＝Ｖｔ
ｈＯとなるドレイン印加電圧Ｖ。である。上記ドレイン
−ソース間耐圧ＢＶＯｓは上記（１）式からと表わすこ
とができる。
ときのドレイン−ソース間耐圧ＢＶＯ８は各接合耐圧が
充分大きいとすると、浮遊ゲート電位ＶＦがＶＦ＝Ｖｔ
ｈＯとなるドレイン印加電圧Ｖ。である。上記ドレイン
−ソース間耐圧ＢＶＯｓは上記（１）式からと表わすこ
とができる。
上記（２）及び（３）式から判るように浮遊ゲート３と
ドレイン７間に形成される容量Ｃ４が大きくなると、半
導体装置のしきい値電圧Ｖｔｈは低くなり、またドレイ
ン−ソース間耐圧ＢＶＯｓも低下する。
ドレイン７間に形成される容量Ｃ４が大きくなると、半
導体装置のしきい値電圧Ｖｔｈは低くなり、またドレイ
ン−ソース間耐圧ＢＶＯｓも低下する。
このように半導体装置の電気的特性はドレイン電圧に大
きく影響され、ドレイン電圧変動によつて不安定になる
欠点がある。尚容量Ｃ１を大きくとれば上記のような容
量Ｃ４による影響を抑えることが可能ではあるが、半導
体素子の縮小や信頼性向上の面から制限があり、容量Ｃ
，による改善は余り多くを期待することはできない。本
発明は上記従来の半導体記憶装置における欠点を除去し
、製造時におけるマスク工程を増すことなく２重ゲート
製造ＭＯＳトランジスタのドレイン電圧の影響を少なく
して特性の安定化を図つた自己整合型２重ゲート不揮発
半導体記憶装置の製造方法を提供する。
きく影響され、ドレイン電圧変動によつて不安定になる
欠点がある。尚容量Ｃ１を大きくとれば上記のような容
量Ｃ４による影響を抑えることが可能ではあるが、半導
体素子の縮小や信頼性向上の面から制限があり、容量Ｃ
，による改善は余り多くを期待することはできない。本
発明は上記従来の半導体記憶装置における欠点を除去し
、製造時におけるマスク工程を増すことなく２重ゲート
製造ＭＯＳトランジスタのドレイン電圧の影響を少なく
して特性の安定化を図つた自己整合型２重ゲート不揮発
半導体記憶装置の製造方法を提供する。
第３図ａ−ｅの半導体基板断面図を用いて本発明による
製造工程を説明する。図に於て１はＰ型不純物が予め添
加されたシリコン基板で、該基板１表面に従来工程と同
様に第１ゲート酸化膜２、次いで全面に浮遊ゲートを形
成するための多結晶シリコン層３がＣＶＤによつて形成
され、該多結晶シリコン層３上にレジストが塗布されて
メモリトランジスタ領域を被う部分にのみ上記多結晶シ
リコンが残さアｔ、他の基板領域上の多結晶シリコンは
除去される。残留多結晶シリコンの形伏によつて浮遊ゲ
ート幅が決定される。次に第２ゲート酸化膜４及び制御
ゲートのための多結晶シリコン層５更に酸化シリコン層
１０が全面に形成されて第３図ａに示す断面構造の半導
基板を作成する。続いてゲート領域を被う酸化シリコン
膜１０上にホトレジスト膜１１を塗布し、露出した酸化
シリコン膜をエツチング除去し、プラズマエツチングを
用いて多結晶シリコン層５をパターニングする。該パタ
ーニングされた多結晶シリコン層５の形状に基いて第２
ゲート酸化膜４をエツチングした後再びプラズマエツチ
ングを用いて多結晶シリコン層３をパターニングして第
３図ｂに示す如くゲート領域上に積層多結晶シリコン層
を備えた半導体基板を作成する。上記最上層のフオトレ
ジスト膜１１が除去された後イオン注入によりリン或い
はヒ素等のＮ型不純物が注入され、ドレイン領域６及び
ソース領域７が形成される。
製造工程を説明する。図に於て１はＰ型不純物が予め添
加されたシリコン基板で、該基板１表面に従来工程と同
様に第１ゲート酸化膜２、次いで全面に浮遊ゲートを形
成するための多結晶シリコン層３がＣＶＤによつて形成
され、該多結晶シリコン層３上にレジストが塗布されて
メモリトランジスタ領域を被う部分にのみ上記多結晶シ
リコンが残さアｔ、他の基板領域上の多結晶シリコンは
除去される。残留多結晶シリコンの形伏によつて浮遊ゲ
ート幅が決定される。次に第２ゲート酸化膜４及び制御
ゲートのための多結晶シリコン層５更に酸化シリコン層
１０が全面に形成されて第３図ａに示す断面構造の半導
基板を作成する。続いてゲート領域を被う酸化シリコン
膜１０上にホトレジスト膜１１を塗布し、露出した酸化
シリコン膜をエツチング除去し、プラズマエツチングを
用いて多結晶シリコン層５をパターニングする。該パタ
ーニングされた多結晶シリコン層５の形状に基いて第２
ゲート酸化膜４をエツチングした後再びプラズマエツチ
ングを用いて多結晶シリコン層３をパターニングして第
３図ｂに示す如くゲート領域上に積層多結晶シリコン層
を備えた半導体基板を作成する。上記最上層のフオトレ
ジスト膜１１が除去された後イオン注入によりリン或い
はヒ素等のＮ型不純物が注入され、ドレイン領域６及び
ソース領域７が形成される。
該イオン注入の過程で制御ゲートとなる多結晶シリコン
層５にもＮ型不純物が注入され所定の導電性を示す。上
記注人されたＮ型不純物を活性化するために基板１は窒
素雰囲気中で熱処理され、該熱処理によつて不純物領域
は深さ方向と共に横方向にも拡散が進行し、第３図ｃに
示す如くＰＮ接合面がゲート領域下に侵入して多結晶シ
リコン層３ とドレイン領域との間に重なりを生じる。
層５にもＮ型不純物が注入され所定の導電性を示す。上
記注人されたＮ型不純物を活性化するために基板１は窒
素雰囲気中で熱処理され、該熱処理によつて不純物領域
は深さ方向と共に横方向にも拡散が進行し、第３図ｃに
示す如くＰＮ接合面がゲート領域下に侵入して多結晶シ
リコン層３ とドレイン領域との間に重なりを生じる。
従つて横方向拡散距離とほぼ等しい距離の多結晶シリコ
ン５及び３がプラズマエツチングによつて第３図ｄに示
す如くサイドエツチされ制御ゲート５／及び浮遊ゲート
３／が作成される。該サイドエツチにより浮遊ゲート３
／とドレイン間の重なりが減少して容量を少なくする。
上記サイドエツチされた基板上に表面保護のための絶縁
膜８が被着され、続いて該絶縁膜８の所望位置に電極窓
開けがなされてＡｔ等の電極９が形成され、制御ゲート
５′と共に浮遊ゲート３′を備えた第３図ｅに示す２重
ゲート型半導体記憶装置を得る。
ン５及び３がプラズマエツチングによつて第３図ｄに示
す如くサイドエツチされ制御ゲート５／及び浮遊ゲート
３／が作成される。該サイドエツチにより浮遊ゲート３
／とドレイン間の重なりが減少して容量を少なくする。
上記サイドエツチされた基板上に表面保護のための絶縁
膜８が被着され、続いて該絶縁膜８の所望位置に電極窓
開けがなされてＡｔ等の電極９が形成され、制御ゲート
５′と共に浮遊ゲート３′を備えた第３図ｅに示す２重
ゲート型半導体記憶装置を得る。
以上本発明によれば、ドレイン及びソースのための不純
物注入がなされた後、熱処理によつて生じた不純物の拡
散距離にほぼ等しい長さのゲート端をサイドエツチによ
り除去することにより、浮遊ゲート−ドレイン間容量Ｃ
４を少なくすることができ、ドレイン電圧のトランジス
タ特性への影響を軽減することができ、動作の安定した
半導体記憶装置を得る。
物注入がなされた後、熱処理によつて生じた不純物の拡
散距離にほぼ等しい長さのゲート端をサイドエツチによ
り除去することにより、浮遊ゲート−ドレイン間容量Ｃ
４を少なくすることができ、ドレイン電圧のトランジス
タ特性への影響を軽減することができ、動作の安定した
半導体記憶装置を得る。
【図面の簡単な説明】
第１図は従来装置の断面図、第２図は同装置の等価回路
図、第３図ａ−ｅは本発明による製造工程を説明するた
めの断面図である。 １：シリコン半導体基板、２：第１ゲート酸化膜、３′
：浮遊ゲート、４：第２ゲート酸化膜、５′ ：制御
ゲート、６：ドレイン領域、７リソース領域、８：絶縁
膜。
図、第３図ａ−ｅは本発明による製造工程を説明するた
めの断面図である。 １：シリコン半導体基板、２：第１ゲート酸化膜、３′
：浮遊ゲート、４：第２ゲート酸化膜、５′ ：制御
ゲート、６：ドレイン領域、７リソース領域、８：絶縁
膜。
Claims (1)
- １ 制御ゲート下の絶縁膜中に上記制御ゲートと自己整
合の工程を経て形成された浮遊ゲートを備えてなる２重
ゲート構造の半導体記憶装置において、半導体基板の所
定表面上に浮遊ゲート及び制御ゲートを自己整合工程に
よつて形成する工程と、該２重ゲート領域に接合させて
半導体基板とは異なる導電型のソース及びドレイン領域
を半導体基板に形成する工程と、ソース及びドレイン領
域と重なる上記浮遊ゲートを除去する工程とを備えてな
り、ドレイン電圧の影響が軽減された半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15786779A JPS5924548B2 (ja) | 1979-12-04 | 1979-12-04 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15786779A JPS5924548B2 (ja) | 1979-12-04 | 1979-12-04 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5680170A JPS5680170A (en) | 1981-07-01 |
| JPS5924548B2 true JPS5924548B2 (ja) | 1984-06-09 |
Family
ID=15659126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15786779A Expired JPS5924548B2 (ja) | 1979-12-04 | 1979-12-04 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924548B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427967A (en) * | 1993-03-11 | 1995-06-27 | National Semiconductor Corporation | Technique for making memory cells in a way which suppresses electrically conductive stringers |
| KR100308072B1 (ko) * | 1998-08-27 | 2001-10-19 | 박종섭 | 반도체소자의 제조방법 |
| CN106575848B (zh) | 2014-07-04 | 2019-11-26 | 古河电气工业株式会社 | 光纤激光装置 |
-
1979
- 1979-12-04 JP JP15786779A patent/JPS5924548B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5680170A (en) | 1981-07-01 |
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