JPS5924548B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS5924548B2 JPS5924548B2 JP15786779A JP15786779A JPS5924548B2 JP S5924548 B2 JPS5924548 B2 JP S5924548B2 JP 15786779 A JP15786779 A JP 15786779A JP 15786779 A JP15786779 A JP 15786779A JP S5924548 B2 JPS5924548 B2 JP S5924548B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
本発明は制御ゲートに加えて浮遊ゲートが形成された2
重ゲート構造をもつ紫外線消去型不揮発性半導体記憶装
置の製造方法に関するものである。
重ゲート構造をもつ紫外線消去型不揮発性半導体記憶装
置の製造方法に関するものである。
まず第1図及び第2図を用いてこの種の従来装置の構造
及び電気的な特性を説明する。第1図は半導体装置の断
面図で、P型不純物を含む半導体基板1上に第1ゲート
酸化膜2、多結晶シリコンよりなる浮遊ゲート3、第2
ゲート酸化膜4、多結晶シリコンよりなる制御ゲート5
が従来公知のフォトレジストをマスクとして順次プラズ
マエッチ或いは化学エッチにより自己整合的に作成され
ている。上記各ゲートが積層された半導体基板は、続い
て上記ゲート層をマスクにしてソース及びドレインとな
る領域6、□を作成するために、熱拡散でリンがドープ
され、更にリンを含んだSiO2からなる絶縁膜8で表
面が被われた後At等によつて配線9が形成されて2重
ゲート構造の半導体記憶装置が作成されている。このよ
うな2重ゲート構造半導体装置について例えばしきい値
電圧Vthを挙げて電気的な動作特性を検討する。
及び電気的な特性を説明する。第1図は半導体装置の断
面図で、P型不純物を含む半導体基板1上に第1ゲート
酸化膜2、多結晶シリコンよりなる浮遊ゲート3、第2
ゲート酸化膜4、多結晶シリコンよりなる制御ゲート5
が従来公知のフォトレジストをマスクとして順次プラズ
マエッチ或いは化学エッチにより自己整合的に作成され
ている。上記各ゲートが積層された半導体基板は、続い
て上記ゲート層をマスクにしてソース及びドレインとな
る領域6、□を作成するために、熱拡散でリンがドープ
され、更にリンを含んだSiO2からなる絶縁膜8で表
面が被われた後At等によつて配線9が形成されて2重
ゲート構造の半導体記憶装置が作成されている。このよ
うな2重ゲート構造半導体装置について例えばしきい値
電圧Vthを挙げて電気的な動作特性を検討する。
2重ゲート構造半導体装置が1重ゲート構造のMOSト
ランジスタと異なる点は浮遊ゲートが設けられている点
にあり、そこで今ドレイン・ソース等の周辺構造は全く
同一条件で作成し、制御ゲート5を設けることなく浮遊
ゲート3をゲート電極としたMOSトランジスタを考え
、このMOSトランジスタのしきい値電圧Vthoとす
る。
ランジスタと異なる点は浮遊ゲートが設けられている点
にあり、そこで今ドレイン・ソース等の周辺構造は全く
同一条件で作成し、制御ゲート5を設けることなく浮遊
ゲート3をゲート電極としたMOSトランジスタを考え
、このMOSトランジスタのしきい値電圧Vthoとす
る。
第2図は第1図に断面を示した2重ゲート構造半導体装
置の等価回路図で、容量Clは制御ゲート5と浮遊ゲー
ト3の重なり面積と第2ゲート酸化膜4で決定され、C
2は浮遊ゲート3と半導体基板1との間に形成される容
量、Csは浮遊ゲー゛卜3とソース6との間に形成され
る容量、及びC4は浮遊ゲート3とドレイン1間に形成
される容量である。図中1、3、5及び1は第1図の符
号に対応する。浮遊ゲート3への電荷注入による書込み
を実行するに際して、まず浮遊ゲート3に電荷のない状
態を考えると、浮遊ゲートの電位VFは上記容量C1〜
C4及び制御ゲT卜とドレインヘの各印加電圧VCG、
VDの関係からC、VCG+C4VD VF−(2) Cl+C2+Cs+C4 と表わすことができ、第1図の2重ゲート構造半導体記
憶装置のしきい値電圧Thとすると、VOG≧Vthの
関係が満されることによつて第1図半導体装置は導通伏
態になる。
置の等価回路図で、容量Clは制御ゲート5と浮遊ゲー
ト3の重なり面積と第2ゲート酸化膜4で決定され、C
2は浮遊ゲート3と半導体基板1との間に形成される容
量、Csは浮遊ゲー゛卜3とソース6との間に形成され
る容量、及びC4は浮遊ゲート3とドレイン1間に形成
される容量である。図中1、3、5及び1は第1図の符
号に対応する。浮遊ゲート3への電荷注入による書込み
を実行するに際して、まず浮遊ゲート3に電荷のない状
態を考えると、浮遊ゲートの電位VFは上記容量C1〜
C4及び制御ゲT卜とドレインヘの各印加電圧VCG、
VDの関係からC、VCG+C4VD VF−(2) Cl+C2+Cs+C4 と表わすことができ、第1図の2重ゲート構造半導体記
憶装置のしきい値電圧Thとすると、VOG≧Vthの
関係が満されることによつて第1図半導体装置は導通伏
態になる。
ここでゲート印加電圧00としきい値電圧Vthとの間
でV。O=Vthの関係にある状態で半導体装置が導通
するためには浮遊ゲートの電位VFが上記しきい値電圧
VthOと等しくなる必要があり、上記(1)式はと書
き直すことができる。
でV。O=Vthの関係にある状態で半導体装置が導通
するためには浮遊ゲートの電位VFが上記しきい値電圧
VthOと等しくなる必要があり、上記(1)式はと書
き直すことができる。
また制御ゲート5の印加電圧V。GをCO=0vとした
ときのドレイン−ソース間耐圧BVO8は各接合耐圧が
充分大きいとすると、浮遊ゲート電位VFがVF=Vt
hOとなるドレイン印加電圧V。である。上記ドレイン
−ソース間耐圧BVOsは上記(1)式からと表わすこ
とができる。
ときのドレイン−ソース間耐圧BVO8は各接合耐圧が
充分大きいとすると、浮遊ゲート電位VFがVF=Vt
hOとなるドレイン印加電圧V。である。上記ドレイン
−ソース間耐圧BVOsは上記(1)式からと表わすこ
とができる。
上記(2)及び(3)式から判るように浮遊ゲート3と
ドレイン7間に形成される容量C4が大きくなると、半
導体装置のしきい値電圧Vthは低くなり、またドレイ
ン−ソース間耐圧BVOsも低下する。
ドレイン7間に形成される容量C4が大きくなると、半
導体装置のしきい値電圧Vthは低くなり、またドレイ
ン−ソース間耐圧BVOsも低下する。
このように半導体装置の電気的特性はドレイン電圧に大
きく影響され、ドレイン電圧変動によつて不安定になる
欠点がある。尚容量C1を大きくとれば上記のような容
量C4による影響を抑えることが可能ではあるが、半導
体素子の縮小や信頼性向上の面から制限があり、容量C
,による改善は余り多くを期待することはできない。本
発明は上記従来の半導体記憶装置における欠点を除去し
、製造時におけるマスク工程を増すことなく2重ゲート
製造MOSトランジスタのドレイン電圧の影響を少なく
して特性の安定化を図つた自己整合型2重ゲート不揮発
半導体記憶装置の製造方法を提供する。
きく影響され、ドレイン電圧変動によつて不安定になる
欠点がある。尚容量C1を大きくとれば上記のような容
量C4による影響を抑えることが可能ではあるが、半導
体素子の縮小や信頼性向上の面から制限があり、容量C
,による改善は余り多くを期待することはできない。本
発明は上記従来の半導体記憶装置における欠点を除去し
、製造時におけるマスク工程を増すことなく2重ゲート
製造MOSトランジスタのドレイン電圧の影響を少なく
して特性の安定化を図つた自己整合型2重ゲート不揮発
半導体記憶装置の製造方法を提供する。
第3図a−eの半導体基板断面図を用いて本発明による
製造工程を説明する。図に於て1はP型不純物が予め添
加されたシリコン基板で、該基板1表面に従来工程と同
様に第1ゲート酸化膜2、次いで全面に浮遊ゲートを形
成するための多結晶シリコン層3がCVDによつて形成
され、該多結晶シリコン層3上にレジストが塗布されて
メモリトランジスタ領域を被う部分にのみ上記多結晶シ
リコンが残さアt、他の基板領域上の多結晶シリコンは
除去される。残留多結晶シリコンの形伏によつて浮遊ゲ
ート幅が決定される。次に第2ゲート酸化膜4及び制御
ゲートのための多結晶シリコン層5更に酸化シリコン層
10が全面に形成されて第3図aに示す断面構造の半導
基板を作成する。続いてゲート領域を被う酸化シリコン
膜10上にホトレジスト膜11を塗布し、露出した酸化
シリコン膜をエツチング除去し、プラズマエツチングを
用いて多結晶シリコン層5をパターニングする。該パタ
ーニングされた多結晶シリコン層5の形状に基いて第2
ゲート酸化膜4をエツチングした後再びプラズマエツチ
ングを用いて多結晶シリコン層3をパターニングして第
3図bに示す如くゲート領域上に積層多結晶シリコン層
を備えた半導体基板を作成する。上記最上層のフオトレ
ジスト膜11が除去された後イオン注入によりリン或い
はヒ素等のN型不純物が注入され、ドレイン領域6及び
ソース領域7が形成される。
製造工程を説明する。図に於て1はP型不純物が予め添
加されたシリコン基板で、該基板1表面に従来工程と同
様に第1ゲート酸化膜2、次いで全面に浮遊ゲートを形
成するための多結晶シリコン層3がCVDによつて形成
され、該多結晶シリコン層3上にレジストが塗布されて
メモリトランジスタ領域を被う部分にのみ上記多結晶シ
リコンが残さアt、他の基板領域上の多結晶シリコンは
除去される。残留多結晶シリコンの形伏によつて浮遊ゲ
ート幅が決定される。次に第2ゲート酸化膜4及び制御
ゲートのための多結晶シリコン層5更に酸化シリコン層
10が全面に形成されて第3図aに示す断面構造の半導
基板を作成する。続いてゲート領域を被う酸化シリコン
膜10上にホトレジスト膜11を塗布し、露出した酸化
シリコン膜をエツチング除去し、プラズマエツチングを
用いて多結晶シリコン層5をパターニングする。該パタ
ーニングされた多結晶シリコン層5の形状に基いて第2
ゲート酸化膜4をエツチングした後再びプラズマエツチ
ングを用いて多結晶シリコン層3をパターニングして第
3図bに示す如くゲート領域上に積層多結晶シリコン層
を備えた半導体基板を作成する。上記最上層のフオトレ
ジスト膜11が除去された後イオン注入によりリン或い
はヒ素等のN型不純物が注入され、ドレイン領域6及び
ソース領域7が形成される。
該イオン注入の過程で制御ゲートとなる多結晶シリコン
層5にもN型不純物が注入され所定の導電性を示す。上
記注人されたN型不純物を活性化するために基板1は窒
素雰囲気中で熱処理され、該熱処理によつて不純物領域
は深さ方向と共に横方向にも拡散が進行し、第3図cに
示す如くPN接合面がゲート領域下に侵入して多結晶シ
リコン層3 とドレイン領域との間に重なりを生じる。
層5にもN型不純物が注入され所定の導電性を示す。上
記注人されたN型不純物を活性化するために基板1は窒
素雰囲気中で熱処理され、該熱処理によつて不純物領域
は深さ方向と共に横方向にも拡散が進行し、第3図cに
示す如くPN接合面がゲート領域下に侵入して多結晶シ
リコン層3 とドレイン領域との間に重なりを生じる。
従つて横方向拡散距離とほぼ等しい距離の多結晶シリコ
ン5及び3がプラズマエツチングによつて第3図dに示
す如くサイドエツチされ制御ゲート5/及び浮遊ゲート
3/が作成される。該サイドエツチにより浮遊ゲート3
/とドレイン間の重なりが減少して容量を少なくする。
上記サイドエツチされた基板上に表面保護のための絶縁
膜8が被着され、続いて該絶縁膜8の所望位置に電極窓
開けがなされてAt等の電極9が形成され、制御ゲート
5′と共に浮遊ゲート3′を備えた第3図eに示す2重
ゲート型半導体記憶装置を得る。
ン5及び3がプラズマエツチングによつて第3図dに示
す如くサイドエツチされ制御ゲート5/及び浮遊ゲート
3/が作成される。該サイドエツチにより浮遊ゲート3
/とドレイン間の重なりが減少して容量を少なくする。
上記サイドエツチされた基板上に表面保護のための絶縁
膜8が被着され、続いて該絶縁膜8の所望位置に電極窓
開けがなされてAt等の電極9が形成され、制御ゲート
5′と共に浮遊ゲート3′を備えた第3図eに示す2重
ゲート型半導体記憶装置を得る。
以上本発明によれば、ドレイン及びソースのための不純
物注入がなされた後、熱処理によつて生じた不純物の拡
散距離にほぼ等しい長さのゲート端をサイドエツチによ
り除去することにより、浮遊ゲート−ドレイン間容量C
4を少なくすることができ、ドレイン電圧のトランジス
タ特性への影響を軽減することができ、動作の安定した
半導体記憶装置を得る。
物注入がなされた後、熱処理によつて生じた不純物の拡
散距離にほぼ等しい長さのゲート端をサイドエツチによ
り除去することにより、浮遊ゲート−ドレイン間容量C
4を少なくすることができ、ドレイン電圧のトランジス
タ特性への影響を軽減することができ、動作の安定した
半導体記憶装置を得る。
【図面の簡単な説明】
第1図は従来装置の断面図、第2図は同装置の等価回路
図、第3図a−eは本発明による製造工程を説明するた
めの断面図である。 1:シリコン半導体基板、2:第1ゲート酸化膜、3′
:浮遊ゲート、4:第2ゲート酸化膜、5′ :制御
ゲート、6:ドレイン領域、7リソース領域、8:絶縁
膜。
図、第3図a−eは本発明による製造工程を説明するた
めの断面図である。 1:シリコン半導体基板、2:第1ゲート酸化膜、3′
:浮遊ゲート、4:第2ゲート酸化膜、5′ :制御
ゲート、6:ドレイン領域、7リソース領域、8:絶縁
膜。
Claims (1)
- 1 制御ゲート下の絶縁膜中に上記制御ゲートと自己整
合の工程を経て形成された浮遊ゲートを備えてなる2重
ゲート構造の半導体記憶装置において、半導体基板の所
定表面上に浮遊ゲート及び制御ゲートを自己整合工程に
よつて形成する工程と、該2重ゲート領域に接合させて
半導体基板とは異なる導電型のソース及びドレイン領域
を半導体基板に形成する工程と、ソース及びドレイン領
域と重なる上記浮遊ゲートを除去する工程とを備えてな
り、ドレイン電圧の影響が軽減された半導体記憶装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15786779A JPS5924548B2 (ja) | 1979-12-04 | 1979-12-04 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15786779A JPS5924548B2 (ja) | 1979-12-04 | 1979-12-04 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5680170A JPS5680170A (en) | 1981-07-01 |
JPS5924548B2 true JPS5924548B2 (ja) | 1984-06-09 |
Family
ID=15659126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15786779A Expired JPS5924548B2 (ja) | 1979-12-04 | 1979-12-04 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5924548B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5427967A (en) * | 1993-03-11 | 1995-06-27 | National Semiconductor Corporation | Technique for making memory cells in a way which suppresses electrically conductive stringers |
KR100308072B1 (ko) * | 1998-08-27 | 2001-10-19 | 박종섭 | 반도체소자의 제조방법 |
CN106575848B (zh) | 2014-07-04 | 2019-11-26 | 古河电气工业株式会社 | 光纤激光装置 |
-
1979
- 1979-12-04 JP JP15786779A patent/JPS5924548B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5680170A (en) | 1981-07-01 |
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