JP2662076B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特に電気的書き込み消去可能な
不揮発性半導体記憶素子を有する半導体装置とその製造
方法に関する。
不揮発性半導体記憶素子を有する半導体装置とその製造
方法に関する。
従来の技術 近年半導体メモリの需要が急増しているが、中でも電
気的書き込み消去が可能で電源を切っても記憶内容が保
持される不揮発性半導体記憶装置は、様々な産業分野で
の利用が見込まれている。特にMNOS（金属−窒化シリコ
ン膜−酸化シリコン膜−半導体）型不揮発性半導体記憶
装置は繰り返し書き込み消去回数に優れており、頻繁に
記憶内容の書き変える必要のある用途での利用が見込ま
れている。
気的書き込み消去が可能で電源を切っても記憶内容が保
持される不揮発性半導体記憶装置は、様々な産業分野で
の利用が見込まれている。特にMNOS（金属−窒化シリコ
ン膜−酸化シリコン膜−半導体）型不揮発性半導体記憶
装置は繰り返し書き込み消去回数に優れており、頻繁に
記憶内容の書き変える必要のある用途での利用が見込ま
れている。
以下に従来のMNOS型不揮発性半導体記憶装置の構造お
よびその製造方法について、第２図を用いて述べる。
よびその製造方法について、第２図を用いて述べる。
第２図（ａ）に示すように、Ｎ型半導体基板１上に互
いに独立した二個のＰウエル領域2,3を形成する。さら
に素子分離用に選択酸化膜４からなる素子分離領域を設
ける。次に第２図（ｂ）に示すように、例えば900℃パ
イロジェニック雰囲気中で約30分酸化し、約600Åの第
１ゲート酸化膜15を形成する。続いて例えば600℃の温
度下でシランガスを熱分解させることにより約4000Åの
多結晶シリコン膜16を形成する。リン添加（ドープ）の
後、フォトレジスト17を用いて通常のリソグラフィー技
術とエッチング技術とにより、周辺トランジスタのゲー
ト部のみＰウエル領域３上に形成する。その後、フォト
レジスト17を除去する。次に第２図（ｃ）に示すよう
に、たとえば900℃，パイロジェニック雰囲気中で約10
分酸化し、周辺トランジスタのゲート部の多結晶シリコ
ン膜の周囲を酸化すると同時に、MNOS型トランジスタを
形成するＰウエル領域２上の基板１を酸化し、約350Å
の保護酸化膜18を形成する。続いてたとえば300mTorrの
減圧下、約750℃で二塩化シランガス，アンモニアガス
の反応により約1000Åの窒化シリコン膜19を成長させ
る。その後、フォトレジスト20を用いて通常のリソグラ
フィー技術とエッチング技術により、MNOSトランジスタ
のゲート部を形成する領域19以外の窒化シリコン膜を除
去する。その後、フォトレジスト20を除去する。次に第
２図（ｄ）に示すように、たとえば900℃、パイロジェ
ニック雰囲気下で約20分酸化し、保護酸化膜18を含め約
1000Åの、MNOSトランジスタに隣接する厚膜エンハンス
メント型トランジスタの第２ゲート酸化膜21を形成す
る。その後、窒化シリコン膜19をリン酸を用いて除去
し、さらにバッファードフッ酸を用いてMNOSゲート部を
形成する領域がエッチオフされるまで酸化膜エッチを行
ない、基板領域22を形成する。次に第２図（ｅ）に示す
ように、たとえば600℃、ドライ酸素雰囲気下で約４時
間酸化し、20Å〜25Åの極薄酸化膜23を形成する。続い
て、たとえば300mTorrの減圧下、約750℃で二塩化シラ
ンガスとアンモニアガスとを1:30の比率で反応させ、約
300Åの窒化シリコン膜24を成長する。次にたとえば900
℃、パイロジェニック雰囲気中で約30分酸化し、基板１
上で約600Å、窒化シリコン膜24上で約20Åのトップ酸
化膜25を形成する。続いて、たとえば600℃、シランガ
スの熱分解により約4000Åの多結晶シリコン膜26を形成
する。リンドープの後、フォトレジスト27を用いて通常
のフォトリソグラフィー技術とエッチング技術により、
MNOSトランジスタとそれに隣接するMOSトランジスタの
ゲート部のみＰウエル領域２上に形成する。その後、フ
ォトレジスト27を除去する。次に第２図（ｆ）に示すよ
うに、ゲート部をマスクとしたセルフアライン法を利用
してたとえば加速電圧40keV,注入量５×1015cm-2のヒ素
イオン注入によりMNOSトランジスタおよび周辺トランジ
スタのソース領域およびドレイン領域28を形成して、ト
ランジスタ構造を完成する。なお製品として完成するに
は、さらに層間絶縁膜，接続用窓（コンタクト）窓，配
線，表面保護膜を形成する。
いに独立した二個のＰウエル領域2,3を形成する。さら
に素子分離用に選択酸化膜４からなる素子分離領域を設
ける。次に第２図（ｂ）に示すように、例えば900℃パ
イロジェニック雰囲気中で約30分酸化し、約600Åの第
１ゲート酸化膜15を形成する。続いて例えば600℃の温
度下でシランガスを熱分解させることにより約4000Åの
多結晶シリコン膜16を形成する。リン添加（ドープ）の
後、フォトレジスト17を用いて通常のリソグラフィー技
術とエッチング技術とにより、周辺トランジスタのゲー
ト部のみＰウエル領域３上に形成する。その後、フォト
レジスト17を除去する。次に第２図（ｃ）に示すよう
に、たとえば900℃，パイロジェニック雰囲気中で約10
分酸化し、周辺トランジスタのゲート部の多結晶シリコ
ン膜の周囲を酸化すると同時に、MNOS型トランジスタを
形成するＰウエル領域２上の基板１を酸化し、約350Å
の保護酸化膜18を形成する。続いてたとえば300mTorrの
減圧下、約750℃で二塩化シランガス，アンモニアガス
の反応により約1000Åの窒化シリコン膜19を成長させ
る。その後、フォトレジスト20を用いて通常のリソグラ
フィー技術とエッチング技術により、MNOSトランジスタ
のゲート部を形成する領域19以外の窒化シリコン膜を除
去する。その後、フォトレジスト20を除去する。次に第
２図（ｄ）に示すように、たとえば900℃、パイロジェ
ニック雰囲気下で約20分酸化し、保護酸化膜18を含め約
1000Åの、MNOSトランジスタに隣接する厚膜エンハンス
メント型トランジスタの第２ゲート酸化膜21を形成す
る。その後、窒化シリコン膜19をリン酸を用いて除去
し、さらにバッファードフッ酸を用いてMNOSゲート部を
形成する領域がエッチオフされるまで酸化膜エッチを行
ない、基板領域22を形成する。次に第２図（ｅ）に示す
ように、たとえば600℃、ドライ酸素雰囲気下で約４時
間酸化し、20Å〜25Åの極薄酸化膜23を形成する。続い
て、たとえば300mTorrの減圧下、約750℃で二塩化シラ
ンガスとアンモニアガスとを1:30の比率で反応させ、約
300Åの窒化シリコン膜24を成長する。次にたとえば900
℃、パイロジェニック雰囲気中で約30分酸化し、基板１
上で約600Å、窒化シリコン膜24上で約20Åのトップ酸
化膜25を形成する。続いて、たとえば600℃、シランガ
スの熱分解により約4000Åの多結晶シリコン膜26を形成
する。リンドープの後、フォトレジスト27を用いて通常
のフォトリソグラフィー技術とエッチング技術により、
MNOSトランジスタとそれに隣接するMOSトランジスタの
ゲート部のみＰウエル領域２上に形成する。その後、フ
ォトレジスト27を除去する。次に第２図（ｆ）に示すよ
うに、ゲート部をマスクとしたセルフアライン法を利用
してたとえば加速電圧40keV,注入量５×1015cm-2のヒ素
イオン注入によりMNOSトランジスタおよび周辺トランジ
スタのソース領域およびドレイン領域28を形成して、ト
ランジスタ構造を完成する。なお製品として完成するに
は、さらに層間絶縁膜，接続用窓（コンタクト）窓，配
線，表面保護膜を形成する。
発明が解決しようとする課題 従来の構造と製造方法とには以下に示すような欠点が
ある。
ある。
第１に、従来の構成ではMNOSトランジスタとそれに隣
接するエンハンスメント型トランジスタが基板上に並列
に形成されるため、全体としてのトランジスタ長が長く
なり微細化を困難にしている。
接するエンハンスメント型トランジスタが基板上に並列
に形成されるため、全体としてのトランジスタ長が長く
なり微細化を困難にしている。
第二に、エンハンスメント型トランジスタはそのゲー
ト絶縁膜中に窒化シリコン膜を含む構造になるため、繰
り返し書き込み消去の際に電荷捕獲（キャリアトラッ
プ）が行なわれる可能性を有し、したがって、エンハン
スメント型トランジスタのしきい値電圧が変化するとい
うおそれがある。
ト絶縁膜中に窒化シリコン膜を含む構造になるため、繰
り返し書き込み消去の際に電荷捕獲（キャリアトラッ
プ）が行なわれる可能性を有し、したがって、エンハン
スメント型トランジスタのしきい値電圧が変化するとい
うおそれがある。
第三に、MNOSトランジスタやそれに隣接するエンハン
スメント型トランジスタは周辺回路を形成する周辺トラ
ンジスタと同時に形成されないため、マスク工程数やエ
ッチング工程数が増すことになる。したがって、工程管
理が複雑となり、歩留り低下要因が増え、かつコストア
ップにつながる。
スメント型トランジスタは周辺回路を形成する周辺トラ
ンジスタと同時に形成されないため、マスク工程数やエ
ッチング工程数が増すことになる。したがって、工程管
理が複雑となり、歩留り低下要因が増え、かつコストア
ップにつながる。
第四に、第３図（ｂ）に示すように、従来のMNOSトラ
ンジスタのトランジスタ幅方向（第２図の断面図と90度
回転した方向）において、その両端ではMNOSトランジス
タのゲート絶縁膜中の窒化シリコン膜24が周辺選択酸化
膜４上に乗り上げる構造となり、選択酸化膜４の端部に
尖った部分、いわゆるバーズビーク（bird's beak）部
の形状異常が伴うとメモリ特性上で以下に述べるサイド
ウォーク（side walk）現象が発生する可能性が高くな
る。
ンジスタのトランジスタ幅方向（第２図の断面図と90度
回転した方向）において、その両端ではMNOSトランジス
タのゲート絶縁膜中の窒化シリコン膜24が周辺選択酸化
膜４上に乗り上げる構造となり、選択酸化膜４の端部に
尖った部分、いわゆるバーズビーク（bird's beak）部
の形状異常が伴うとメモリ特性上で以下に述べるサイド
ウォーク（side walk）現象が発生する可能性が高くな
る。
サイドウォーク現象とは、第３図（ｂ）に示す選択酸
化膜４のバーズビーク部が、エッチング不足等による部
分的厚膜化等の形状異常を起こし、バーズビーク下に存
在するチャネルストッパー（Ｐ型高濃度不純物領域）29
の作用と相まって、この領域のトランジスタ特性がチャ
ネルコンダクタンスの低いエンハンスメント型トランジ
スタ特性を示すようになる現象を意味する。サイドウォ
ーク現象が発生すると、MNOSトランジスタにおいて書き
込み時に本来現われるべき第４図（ａ）の 特性31が、第４図（ｂ）に示すような、書き込み時にし
きい値電圧の変化しない、チャネルコンダクタンスの低
いエンハンスメント型トランジスタ特性32が一部混じっ
た 特性になってしまう。この付加されたエンハンスメント
型トランジスタ特性32のために書き込み後の読み出し検
出電流が低く設定してある場合、書き込み不十分で不良
品と判定され、歩留りを極端に低下させる。なお、30は
消去状態の 特性である。
化膜４のバーズビーク部が、エッチング不足等による部
分的厚膜化等の形状異常を起こし、バーズビーク下に存
在するチャネルストッパー（Ｐ型高濃度不純物領域）29
の作用と相まって、この領域のトランジスタ特性がチャ
ネルコンダクタンスの低いエンハンスメント型トランジ
スタ特性を示すようになる現象を意味する。サイドウォ
ーク現象が発生すると、MNOSトランジスタにおいて書き
込み時に本来現われるべき第４図（ａ）の 特性31が、第４図（ｂ）に示すような、書き込み時にし
きい値電圧の変化しない、チャネルコンダクタンスの低
いエンハンスメント型トランジスタ特性32が一部混じっ
た 特性になってしまう。この付加されたエンハンスメント
型トランジスタ特性32のために書き込み後の読み出し検
出電流が低く設定してある場合、書き込み不十分で不良
品と判定され、歩留りを極端に低下させる。なお、30は
消去状態の 特性である。
課題を解決するための手段 従来の欠点を解決するために、本発明の構造および製
造方法は以下のとおりである。
造方法は以下のとおりである。
第一に、MNOSトランジスタのゲート部を基板表面に設
けた溝部内に形成する。
けた溝部内に形成する。
第二に、前記溝部内に設けたMNOSトランジスタのゲー
ト部に隣接する基板上に、ゲート絶縁膜中に窒化シリコ
ン膜を含まないMOSトランジスタのゲート部を形成す
る。
ト部に隣接する基板上に、ゲート絶縁膜中に窒化シリコ
ン膜を含まないMOSトランジスタのゲート部を形成す
る。
第三に、周辺回路を形成するMOSトランジスタのゲー
ト部を、MNOSトランジスタのゲート部に隣接して形成す
る前記MOSトランジスタのゲート部と同時に形成する。
ト部を、MNOSトランジスタのゲート部に隣接して形成す
る前記MOSトランジスタのゲート部と同時に形成する。
第四に、前記溝部内に設けたMNOSトランジスタのゲー
ト部が周辺の選択酸化膜と接する境界領域において、MN
OSトランジスタのゲート絶縁膜が周辺の選択酸化膜上に
乗り上げない構造とする。
ト部が周辺の選択酸化膜と接する境界領域において、MN
OSトランジスタのゲート絶縁膜が周辺の選択酸化膜上に
乗り上げない構造とする。
作用 上記の構成および製造方法によって、以下に述べる作
用が得られる。
用が得られる。
第一に、MNOSトランジスタのゲート部を溝部内に形成
すると、ゲート長が溝部の底面と両側面とにまたがるた
め、平面上の寸法（溝部の幅）を小さくしても従来レベ
ルのチャネル長を維持でき、微細化が促進される。
すると、ゲート長が溝部の底面と両側面とにまたがるた
め、平面上の寸法（溝部の幅）を小さくしても従来レベ
ルのチャネル長を維持でき、微細化が促進される。
第二に、MNOSトランジスタのゲート部に隣接する基板
上にはゲート絶縁膜中に窒化シリコン膜を含まないMOS
トランジスタが形成されるため、繰り返し書き込み消去
による窒化シリコン膜への電荷捕獲が発生せず、したが
ってこのMOSトランジスタ部分でのしきい値電圧の変動
が防止される。
上にはゲート絶縁膜中に窒化シリコン膜を含まないMOS
トランジスタが形成されるため、繰り返し書き込み消去
による窒化シリコン膜への電荷捕獲が発生せず、したが
ってこのMOSトランジスタ部分でのしきい値電圧の変動
が防止される。
第三に、MNOSトランジスタに隣接する前記MOSトラン
ジスタは、周辺回路を形成するMOSトランジスタと同時
に形成することが可能であるため、従来製法に比べマス
ク工程回数やエッチング工程回数を減らすことができ、
工程の簡素化が図れ、コストダウンが可能となる。
ジスタは、周辺回路を形成するMOSトランジスタと同時
に形成することが可能であるため、従来製法に比べマス
ク工程回数やエッチング工程回数を減らすことができ、
工程の簡素化が図れ、コストダウンが可能となる。
第四に、MNOSトランジスタのゲート絶縁膜が周辺の選
択酸化膜上に乗り上げずバーズビーク部との重なりが存
在しないため、サイドウォーク現象の発生が防止され
る。
択酸化膜上に乗り上げずバーズビーク部との重なりが存
在しないため、サイドウォーク現象の発生が防止され
る。
実施例 以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図（ａ）に示すように、Ｎ型半導体基板１上に互
いに独立した二つのＰウエル領域2,3を形成する。さら
に選択酸化膜４を用いて素子分離領域を設ける。次に第
１図（ｂ）に示すように、フォトレジスト５を用いたフ
ォトリソグラフィー技術により、MNOSトランジスタ形成
部分を開口する。たとえば開口幅は0.5μｍである。引
続き、たとえば出力500W,圧力100mTorr下で四塩化シラ
ンガスおよび塩素ガスを用いた異方性ドライエッチング
により、開口部下の基板を深さ0.3μｍ〜0.4μｍ程度掘
り、溝部６を形成する。その後フォトレジスト５を除去
する。次に、第１図（ｃ）に示すように、従来法と全く
同様の成長条件および操作手順を用いて、基板表面全領
域にわたり、20〜25Åの極薄酸化膜7,約300Åの窒化シ
リコン膜8,およびこの窒化シリコン膜８上で約20Åのト
ップ酸化膜９を成長させる。さらに、エッチバック用の
フォトレジスト10を約1.0μｍの膜厚で塗布する。次に
第１図（ｄ）に示すように、プラズマエッチング法を用
い、フォトレジスト10と酸化膜7,9との選択比が１にな
るようなエッチング条件と、フォトレジスト10と窒化シ
リコン膜８との選択比が１になるようなエッチング条件
とを組み合わせて溝部６内を除く表面領域のトップ酸化
膜9,窒化シリコン膜8,極薄酸化膜７をエッチバックによ
り除去する。次に第１図（ｅ）に示すように、窒化シリ
コン膜８をマスクにして、たとえばパイロジェニックの
雰囲気中で900℃約30分選択酸化し、MNOSトランジスタ
のゲート部に隣接する基板１上にMOSトランジスタの約6
00Åのゲート酸化膜11を成長させる。このとき、酸化膜
９も数Å厚くなるが問題はない。このとき、周辺回路の
MOSトランジスタのゲート酸化膜11も同時成長する。引
き続き、たとえば600℃でシランガスを熱分解させて約4
000Åの多結晶シリコン膜12を成長させる。リンドープ
の後、フォトレジスト13を用いて通常のフォトリソグラ
フィー技術とエッチング技術により、MNOSトランジスタ
とそれに隣接するMOSトランジスタ、さらに周辺回路のM
OSトランジスタ全てを同時にパターニングする。その
後、フォトレジスト13を除去する。次に第１図（ｆ）に
示すように、従来法と全く同様、セルフアライン法を用
いてヒ素イオン注入によりすべてのトランジスタのソー
ス領域およびドレイン領域14を形成してトランジスタ構
造を完成する。なお、その後は従来法と全く同様の工程
を経て製品として完成する。
いに独立した二つのＰウエル領域2,3を形成する。さら
に選択酸化膜４を用いて素子分離領域を設ける。次に第
１図（ｂ）に示すように、フォトレジスト５を用いたフ
ォトリソグラフィー技術により、MNOSトランジスタ形成
部分を開口する。たとえば開口幅は0.5μｍである。引
続き、たとえば出力500W,圧力100mTorr下で四塩化シラ
ンガスおよび塩素ガスを用いた異方性ドライエッチング
により、開口部下の基板を深さ0.3μｍ〜0.4μｍ程度掘
り、溝部６を形成する。その後フォトレジスト５を除去
する。次に、第１図（ｃ）に示すように、従来法と全く
同様の成長条件および操作手順を用いて、基板表面全領
域にわたり、20〜25Åの極薄酸化膜7,約300Åの窒化シ
リコン膜8,およびこの窒化シリコン膜８上で約20Åのト
ップ酸化膜９を成長させる。さらに、エッチバック用の
フォトレジスト10を約1.0μｍの膜厚で塗布する。次に
第１図（ｄ）に示すように、プラズマエッチング法を用
い、フォトレジスト10と酸化膜7,9との選択比が１にな
るようなエッチング条件と、フォトレジスト10と窒化シ
リコン膜８との選択比が１になるようなエッチング条件
とを組み合わせて溝部６内を除く表面領域のトップ酸化
膜9,窒化シリコン膜8,極薄酸化膜７をエッチバックによ
り除去する。次に第１図（ｅ）に示すように、窒化シリ
コン膜８をマスクにして、たとえばパイロジェニックの
雰囲気中で900℃約30分選択酸化し、MNOSトランジスタ
のゲート部に隣接する基板１上にMOSトランジスタの約6
00Åのゲート酸化膜11を成長させる。このとき、酸化膜
９も数Å厚くなるが問題はない。このとき、周辺回路の
MOSトランジスタのゲート酸化膜11も同時成長する。引
き続き、たとえば600℃でシランガスを熱分解させて約4
000Åの多結晶シリコン膜12を成長させる。リンドープ
の後、フォトレジスト13を用いて通常のフォトリソグラ
フィー技術とエッチング技術により、MNOSトランジスタ
とそれに隣接するMOSトランジスタ、さらに周辺回路のM
OSトランジスタ全てを同時にパターニングする。その
後、フォトレジスト13を除去する。次に第１図（ｆ）に
示すように、従来法と全く同様、セルフアライン法を用
いてヒ素イオン注入によりすべてのトランジスタのソー
ス領域およびドレイン領域14を形成してトランジスタ構
造を完成する。なお、その後は従来法と全く同様の工程
を経て製品として完成する。
本実施例の説明において、周辺回路のＰチャネル型MO
Sトランジスタの製造方法について特に触れなかった
が、ゲート部は上記Ｎチャネル型MOSトランジスタおよ
びMNOSトランジスタと同時形成すればよい。ゲート電極
として多結晶シリコン膜を用いたが、アルミニウム電極
や、さらにはタングステンシリサイドをはじめとする高
融点電極を用いてもさしつかえない。
Sトランジスタの製造方法について特に触れなかった
が、ゲート部は上記Ｎチャネル型MOSトランジスタおよ
びMNOSトランジスタと同時形成すればよい。ゲート電極
として多結晶シリコン膜を用いたが、アルミニウム電極
や、さらにはタングステンシリサイドをはじめとする高
融点電極を用いてもさしつかえない。
次に本発明の製造方法によって形成されたMNOSトラン
ジスタおよび従来法によって形成されたMNOSトランジス
タのトランジスタ幅方向の断面図をそれぞれ第３図
（ａ），（ｂ）に示す（第１図および第２図の断面図を
90度方向を回転した図を示す）。従来法では第３図
（ｂ）に示すように、ゲート絶縁膜中の窒化シリコン膜
24が周辺の選択酸化膜４上に乗り上げ、バーズビークと
その下のチャネルストッパー領域29を覆うように存在す
るため、前記サイドウォーク現象が発生しやすい構造に
なっている。一方、本発明の構成では、第３図（ａ）に
示すように、ゲート絶縁膜が周辺の選択酸化膜４との境
界領域において全て溝部内に存在するために周辺選択酸
化膜４上への乗り上げがなく、バーズビーク下のチャネ
ルストッパー領域29との作用も発生せず、サイドウォー
ク現象を防止できる構造となる。
ジスタおよび従来法によって形成されたMNOSトランジス
タのトランジスタ幅方向の断面図をそれぞれ第３図
（ａ），（ｂ）に示す（第１図および第２図の断面図を
90度方向を回転した図を示す）。従来法では第３図
（ｂ）に示すように、ゲート絶縁膜中の窒化シリコン膜
24が周辺の選択酸化膜４上に乗り上げ、バーズビークと
その下のチャネルストッパー領域29を覆うように存在す
るため、前記サイドウォーク現象が発生しやすい構造に
なっている。一方、本発明の構成では、第３図（ａ）に
示すように、ゲート絶縁膜が周辺の選択酸化膜４との境
界領域において全て溝部内に存在するために周辺選択酸
化膜４上への乗り上げがなく、バーズビーク下のチャネ
ルストッパー領域29との作用も発生せず、サイドウォー
ク現象を防止できる構造となる。
発明の効果 以上のように、本発明はMNOS型不揮発性半導体記憶装
置に関し、 第一に、MNOSトランジスタのゲート部を溝部内に形成
することで平面上のゲート長を短くすることができ、微
細化が促進される。
置に関し、 第一に、MNOSトランジスタのゲート部を溝部内に形成
することで平面上のゲート長を短くすることができ、微
細化が促進される。
第二に、MNOSトランジスタに隣接して形成されるMOS
トランジスタのゲート絶縁膜中に窒化シリコン膜を含ま
ないため、この部分のしきい値電圧の変動を防止でき
る。
トランジスタのゲート絶縁膜中に窒化シリコン膜を含ま
ないため、この部分のしきい値電圧の変動を防止でき
る。
第三に、MNOSトランジスタに隣接するMOSトランジス
タは周辺回路のMOSトランジスタと同時に形成でき、マ
スク工程やエッチング工程の回路を減らすことができる
ため、工程の簡素化，コストダウンを達成できる。
タは周辺回路のMOSトランジスタと同時に形成でき、マ
スク工程やエッチング工程の回路を減らすことができる
ため、工程の簡素化，コストダウンを達成できる。
第四に、MNOSトランジスタのゲート絶縁膜が周辺の選
択酸化膜上に乗り上げず、バーズビーク部との重なりが
存在しないため、サイドウォーク現象の発生を防止でき
る。
択酸化膜上に乗り上げず、バーズビーク部との重なりが
存在しないため、サイドウォーク現象の発生を防止でき
る。
以上のような優れた特性を有する不揮発性半導体記憶
装置を実現できるものである。
装置を実現できるものである。
第１図（ａ）〜（ｆ）は本発明の一実施例におけるMNOS
型不揮発性半導体記憶装置の製造方法の工程断面図、第
２図（ａ）〜（ｆ）は従来法の工程断面図、第３図
（ａ），（ｂ）はそれぞれ本発明の製造方法および従来
法によるMNOS型不揮発性半導体記憶装置のトランジスタ
幅方向の断面図、第４図（ａ），（ｂ）はそれぞれMNOS
トランジスタの書き込み消去状態における正常な サイドウォーク現象発生時の を示すメモリ特性図である。 １……Ｎ型半導体基板、２……Ｐウエル領域（MNOSトラ
ンジスタ形成）、３……Ｐウエル領域（周辺MOSトラン
ジスタ形成）、４……選択酸化膜（素子分離領域）、５
……フォトレジスト、６……溝部、７……極薄酸化膜、
８……窒化シリコン膜、９……トップ酸化膜、10……フ
ォトレジスト、11……ゲート酸化膜、12……多結晶シリ
コン膜、13……フォトレジスト膜、14……ソース領域お
よびドレイン領域、29……チャネルストッパ領域（Ｐ型
高濃度不純物領域）。
型不揮発性半導体記憶装置の製造方法の工程断面図、第
２図（ａ）〜（ｆ）は従来法の工程断面図、第３図
（ａ），（ｂ）はそれぞれ本発明の製造方法および従来
法によるMNOS型不揮発性半導体記憶装置のトランジスタ
幅方向の断面図、第４図（ａ），（ｂ）はそれぞれMNOS
トランジスタの書き込み消去状態における正常な サイドウォーク現象発生時の を示すメモリ特性図である。 １……Ｎ型半導体基板、２……Ｐウエル領域（MNOSトラ
ンジスタ形成）、３……Ｐウエル領域（周辺MOSトラン
ジスタ形成）、４……選択酸化膜（素子分離領域）、５
……フォトレジスト、６……溝部、７……極薄酸化膜、
８……窒化シリコン膜、９……トップ酸化膜、10……フ
ォトレジスト、11……ゲート酸化膜、12……多結晶シリ
コン膜、13……フォトレジスト膜、14……ソース領域お
よびドレイン領域、29……チャネルストッパ領域（Ｐ型
高濃度不純物領域）。
Claims (2)
- 【請求項１】第１のトランジスタのゲート部領域の半導
体基板をエッチングして形成された溝部と、前記溝部内
に形成された第１の酸化膜、窒化シリコン膜及び第２の
酸化膜の三層膜からなるゲート絶縁膜と、前記溝部に隣
接する半導体基板表面に形成された第１のゲート酸化膜
と、前記ゲート絶縁膜及び前記第１のゲート酸化膜上に
形成された第１のゲート電極とを有する第１のトランジ
スタと、 第２のトランジスタのゲート部領域の前記半導体基板表
面に、前記第１のゲート酸化膜と同一のゲート酸化膜か
ら形成された第２のゲート酸化膜と、前記第２のゲート
酸化膜上に、前記第１のゲート電極と同一のゲート電極
膜から形成された第２のゲート電極とを有する第２のト
ランジスタとを有することを特徴とする不揮発性半導体
記憶装置。 - 【請求項２】第１のトランジスタ及び第２のトランジス
タの形成において、第１のトランジスタのゲート部領域
の半導体基板をエッチングして溝部を形成する工程と、
前記溝部内に第１の酸化膜、窒化シリコン膜及び第２の
酸化膜の三層膜からなるゲート絶縁膜を形成する工程
と、前記半導体基板を選択酸化してゲート酸化膜を形成
する工程と、前記ゲート酸化膜および前記ゲート絶縁膜
上にゲート電極膜を形成する工程と、フォトレジストを
マスクにして前記ゲート電極膜及び前記ゲート酸化膜の
エッチングを行い、第１のトランジスタの第１のゲート
電極を形成するのと同時に第２のトランジスタの第２の
ゲート電極を形成し、且つ、第１のトランジスタの第１
のゲート酸化膜を前記ゲート絶縁膜に隣接して形成する
のと同時に第２のトランジスタの第２のゲート酸化膜を
形成する工程とを備えていることを特徴とする不揮発性
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116240A JP2662076B2 (ja) | 1990-05-02 | 1990-05-02 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116240A JP2662076B2 (ja) | 1990-05-02 | 1990-05-02 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412573A JPH0412573A (ja) | 1992-01-17 |
| JP2662076B2 true JP2662076B2 (ja) | 1997-10-08 |
Family
ID=14682273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116240A Expired - Lifetime JP2662076B2 (ja) | 1990-05-02 | 1990-05-02 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662076B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10204873C1 (de) | 2002-02-06 | 2003-10-09 | Infineon Technologies Ag | Herstellungsverfahren für Speicherzelle |
| WO2006090441A1 (ja) * | 2005-02-23 | 2006-08-31 | Spansion Llc | 半導体装置及びその製造方法 |
-
1990
- 1990-05-02 JP JP2116240A patent/JP2662076B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412573A (ja) | 1992-01-17 |
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