JPH09293793A - 薄膜トランジスタを有する半導体装置およびその製造方法 - Google Patents

薄膜トランジスタを有する半導体装置およびその製造方法

Info

Publication number
JPH09293793A
JPH09293793A JP8107294A JP10729496A JPH09293793A JP H09293793 A JPH09293793 A JP H09293793A JP 8107294 A JP8107294 A JP 8107294A JP 10729496 A JP10729496 A JP 10729496A JP H09293793 A JPH09293793 A JP H09293793A
Authority
JP
Japan
Prior art keywords
layer
thin film
film transistor
semiconductor layer
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8107294A
Other languages
English (en)
Inventor
Shigeto Maekawa
繁登 前川
Takashi Ipposhi
隆志 一法師
Toshiaki Iwamatsu
俊明 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8107294A priority Critical patent/JPH09293793A/ja
Priority to DE19633914A priority patent/DE19633914C1/de
Priority to US08/709,071 priority patent/US6693324B2/en
Priority to KR1019970000121A priority patent/KR100253923B1/ko
Publication of JPH09293793A publication Critical patent/JPH09293793A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Abstract

(57)【要約】 【課題】 薄膜トランジスタのソース／ドレイン領域と
上層もしくは下層の導電層とのコンタクトを安定してと
れる薄膜トランジスタおよびその製造方法を提供する。 【解決手段】 半導体層３の一方端部は第１の導電層１
ａ上に乗り上げてかつ第１の導電層１ａに接しており、
他方端部は第２の導電層１ｂに乗り上げてかつ第２の導
電層１ｂに接している。半導体層３の中央部はゲート絶
縁層５を介在してゲート電極層７と対向している。半導
体層３は幅Ｗ1 が高さＨ1 より小さくなるように形成さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より特定的には、薄膜トランジス
タを有する半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】従来、薄膜トランジスタとして、いわゆ
るデルタ構造の薄膜トランジスタが提案されている。こ
のデルタ構造の薄膜トランジスタは、たとえば D. Hisa
moto et al., "Impact of the Vertical SOI "DELTA" S
tructure on Planar Device Technology" IEEE TRANSA
CTIONS ON ELECTRON DEVICES, VOL.38, No.6, JUNE, 19
91, pp.1419-1424に示されている。以下、このデルタ構
造の薄膜トランジスタを従来の薄膜トランジスタとして
説明する。
【０００３】図４８は従来の薄膜トランジスタの構成を
概略的に示す斜視図である。図４８を参照して、シリコ
ン基板２２０上に、フィールド酸化膜２２１を介在して
単結晶シリコン層２０３が形成されている。これによ
り、ＳＯＩ（Silicon on Insulator）構造が形成されて
いる。この単結晶シリコン層２０３にはチャネル領域を
規定するように１対のソース／ドレイン領域２０３ａ、
２０３ｂが形成されている。このチャネル領域とゲート
絶縁層（図示せず）を介在して対向するようにゲート電
極層２０７が形成されている。ここで、この単結晶シリ
コン層２０３の幅Ｗ2 は０．２μｍ程度であり、高さＨ
2 は０．４μｍ程度であり、幅Ｗ2 は高さＨ2 よりも小
さくなるよう設定されている。
【０００４】次に、従来の薄膜トランジスタ（図４８）
の製造方法について説明する。図４９〜図５２は、従来
の薄膜トランジスタの製造方法を工程順に示す概略断面
図である。まず図４９を参照して、シリコン基板２２０
上に、熱酸化膜（図示せず）とＣＶＤ窒化膜２２１とが
順次堆積された後、このＣＶＤ窒化膜２２１と熱酸化膜
とがパターニングされる。このパターニングされたＣＶ
Ｄ窒化膜２２１と酸化膜とをマスクとしてシリコン基板
２２０に異方性エッチングが施され、シリコンの島２２
０ａが形成される。この後、熱酸化処理によりシリコン
基板２２０の表面に熱酸化膜（図示せず）が形成され
る。表面全面にＣＶＤ窒化膜が堆積された後、このシリ
コン窒化膜が異方性のＲＩＥ（Reactive Ion Etching）
により全面エッチバックされる。
【０００５】図５０を参照して、この全面エッチバック
により、シリコン窒化膜２２３がシリコンの島２２０ａ
の側壁に残存される。この後、ＣＶＤ窒化膜２２１と側
壁窒化膜２２３とをマスクとしてシリコン基板２２０に
等方性エッチングが施される。この等方性エッチングに
より基板２２０の窒化膜２２１と２２３とから露出した
表面が所望量除去される。この後、たとえば１１００℃
の温度で基板に高温・長時間の熱酸化処理が施される。
【０００６】図５１を参照して、この熱酸化処理によ
り、シリコン基板２２０上にフィールド酸化膜２１１が
形成され、そのフィールド酸化膜２１１上に単結晶シリ
コン層２０３が形成される。この後、ＣＶＤ窒化膜２２
１と側壁窒化膜２２３が除去される。この後、単結晶シ
リコン層２０３の表面のダメージを除去するため、単結
晶シリコン層２０３の表面に一旦、熱酸化処理により犠
牲酸化膜が形成され、この犠牲酸化膜が弗酸などによっ
て除去される。
【０００７】図４８を参照して、ゲート絶縁層が形成さ
れた後、単結晶シリコン層２０３のチャネルとなるべき
領域にこのゲート絶縁層を介在して対向するようにゲー
ト電極層２０７が形成される。この後、ゲート電極層２
０７などをマスクとして不純物を導入することにより、
単結晶シリコン層２０３にソース／ドレイン領域２０３
ａ、２０３ｂが形成されてデルタ構造の薄膜トランジス
タが完成する。
【０００８】このように、従来の薄膜トランジスタは、
チャネルとなる単結晶シリコン層２０３の幅Ｗ2 が高さ
Ｈ2 より小さく、かつ単結晶シリコン層２０３の両側を
ゲート電極２０７が覆っているため、電流駆動能力に優
れるとともに、短チャネル化による特性劣化が少ないと
いう特徴を持っている。またゲート電極層２０７が単結
晶シリコン層２０３の両側面および上面を覆っており、
下面の幅Ｗ2 が小さいため、チャネルとなる領域のほと
んどがゲート電極層２０７によって覆われていることに
なる。それゆえ、従来の薄膜トランジスタは、外部の電
極配線などからの電気的影響を阻止できるという特徴も
有している。このため、従来の薄膜トランジスタをＳＲ
ＡＭ（Static Random Access Memory ）のメモリセルを
構成する負荷トランジスタのように多くの配線に取り囲
まれているトランジスタに用いることは極めて有効であ
る。
【０００９】
【発明が解決しようとする課題】しかし従来の薄膜トラ
ンジスタでは、単結晶シリコン層２０３の幅Ｗ2 が小さ
いため、他の導電層とはコンタクトを安定してとること
ができないという問題点があった。以下、そのことにつ
いて詳細に説明する。
【００１０】従来の薄膜トランジスタを上層の導電層と
接続する場合、その構造は、たとえば図５２に示すよう
になる。図５２を参照して、上層の導電層２１８は、層
間絶縁層２１７に設けられたコンタクトホール２１７ａ
を通じて単結晶シリコン層２０３のソース／ドレイン領
域となるべき部分と接続される。
【００１１】このコンタクトホール２１７ａは、通常、
図５３に示すように層間絶縁層２１７上に形成されたレ
ジストパターン２１９をマスクとして層間絶縁層２１７
をエッチングすることにより形成される。しかし、この
レジストパターン２１９形成のための写真製版時におい
て、マスクの重ね合わせずれなどによりレジストパター
ン２１９のホールパターン２１９ａが図中Ｘ方向にずれ
る恐れがある。
【００１２】この場合、単結晶シリコン層２０３の幅Ｗ
2 が０．２μｍと極めて小さいため、図５４に示すよう
にコンタクトホール２１７ａは、単結晶シリコン層２０
３から容易にずれてしまう。これにより、上層の導電層
２１８と単結晶シリコン層２０３との間のコンタクトを
とることができなくなってしまう。
【００１３】また、従来の薄膜トランジスタの製造方法
では、ＳＯＩ構造を形成するため、高温・長時間の熱酸
化処理を施す必要がある。このような高温・長時間の熱
酸化処理を、他の素子を形成した後に行なった場合に
は、不純物の拡散などにより他の素子が破壊されるおそ
れがある。このため、この高温・長時間の熱酸化処理は
他の素子が形成される以前に行なう必要がある。従っ
て、シリコン基板２２０上に形成された他の素子の上層
にこの薄膜トランジスタを形成することができないとい
う問題点もあった。
【００１４】それゆえ、本発明の一の目的は、薄膜トラ
ンジスタのソース／ドレイン領域と上層もしくは下層の
導電層とのコンタクトを安定してとることができる薄膜
トランジスタを提供することである。
【００１５】また、本発明の他の目的は、基板に形成さ
れた素子の上層に薄膜トランジスタを形成可能な薄膜ト
ランジスタの製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明の一の局面に従う
薄膜トランジスタを有する半導体装置は、第１および第
２の導電層と、半導体層と、ゲート電極層とを備えてい
る。第１および第２の導電層は、互いに分離して設けら
れている。半導体層は、一方端部が第１の導電層上に乗
り上げてかつ第１の導電層に接しており、他方端部が第
２の導電層上に乗り上げてかつ第２の導電層に接してい
る。ゲート電極層は、半導体層の一方端部と他方端部と
に挟まれる中央部において半導体層の上面および両側面
をゲート絶縁層を介在して覆っている。半導体層の両側
面によって規定される線幅は半導体層の膜厚よりも小さ
い。第１および第２の導電層の線幅は半導体層の線幅よ
りも大きい。
【００１７】上記局面に従う薄膜トランジスタを有する
半導体装置では、第１および第２の導電層が半導体層の
一方および他方端部に各々接するように形成されてお
り、半導体層より大きい幅を有している。このため、半
導体層の一方および他方の端部に接するコンタクトホー
ルの形成位置がマスクの重ね合わせずれによりずれたと
しても、第１および第２の導電層により安定してコンタ
クトをとることができる。
【００１８】上記局面において好ましくはゲート電極層
は半導体層の下面を覆っている。上記局面において好ま
しくはゲート電極層は半導体層の中央部において半導体
層の側面の上面側の端部から下面側の端部までを覆って
いる。
【００１９】上記２つの好ましい局面では、ゲート電極
の制御性に優れた薄膜トランジスタを得ることができ
る。
【００２０】上記局面において好ましくは、半導体層の
少なくともゲート電極層に覆われている部分には窒素が
導入されており、半導体層の少なくともゲート電極層に
覆われている部分とゲート絶縁層とにはフッ素、酸素、
ネオンの群から選ばれる少なくとも１種が導入されてい
る。
【００２１】これにより、薄膜トランジスタのしきい値
電圧を適正な値に保ちつつ薄膜トランジスタのオフ時に
ドレインとソースとの間を流れる電流（以下、オフ電流
と称する）を低減することができる。
【００２２】上記局面において好ましくはゲート絶縁層
の材質は、シリコンオキシナイトライド（ＳｉＯx Ｎ
1-x ）を有している。
【００２３】これにより、オフ電流を低減させるととも
に、薄膜トランジスタのしきい値電圧の上昇も防止する
ことができる。
【００２４】上記局面において好ましくは、ゲート電極
層の半導体層と向かい合う側の表面とゲート絶縁層とに
窒素が導入されている。
【００２５】これにより、オフ電流を低減させるととも
に薄膜トランジスタのしきい値電圧の上昇を防止するこ
とができる。
【００２６】上記局面において好ましくは、第１および
第２の導電層とゲート電極層とには、互いに異なる導電
型を呈する不純物が導入されており、ゲート電極層に導
入された不純物の濃度は４．２３×１０19ｃｍ-3以下で
ある。
【００２７】これにより、薄膜トランジスタのオン時に
ドレインとソースとの間に流れる電流（以下、オン電流
と称する）を高くするとともに、オフ電流を低くするこ
とができる。
【００２８】上記局面において好ましくは、半導体層と
第１および第２の導電層とは同じ導電型の不純物を含
み、一方端部と他方端部とに導入される不純物の濃度は
第１および第２の導電層に導入される不純物の濃度より
低い。
【００２９】これにより、半導体層の一方および他方端
部を比較的不純物濃度の低い領域に、かつ第１および第
２の導電層を比較的不純物濃度の高い領域にできるた
め、いわゆるＬＤＤ（Lightly Doped Drain ）構造を実
現することができ、ドレイン電界を緩和することができ
る。
【００３０】本発明の他の局面に従う薄膜トランジスタ
を有する半導体装置は、半導体層と、ゲート電極層とを
備えている。半導体層は、チャネル領域を規定するよう
に互いに距離を隔てた１対のソース／ドレイン領域を有
している。ゲート電極層は、半導体層のチャネル領域に
ゲート絶縁層を介在して対向している。チャネル領域に
は窒素が導入されており、チャネル領域とゲート絶縁層
とにはフッ素、酸素、ネオンの群から選ばれる少なくと
も１種が導入されている。
【００３１】窒素の導入により、ドレインとチャネルと
の接触部（以下、ドレイン端と称する）の高電界領域に
存在する結晶欠陥を不活性化させて、薄膜トランジスタ
のオフ電流を低くすることができる。また、フッ素など
がゲート絶縁層に導入されることにより、負の固定電荷
が形成されるため、窒素のドナー降下によるしきい値電
圧の負方向への変化が打ち消される。これにより、薄膜
トランジスタのしきい値電圧は適正な値に保たれたま
ま、オフ電流を低減することができる。
【００３２】本発明のさらに他の局面に従う薄膜トラン
ジスタを有する半導体装置は、半導体層と、ゲート電極
層とを備えている。半導体層は、チャネル領域を規定す
るように互いに距離を隔てた１対のソース／ドレイン領
域を有している。ゲート電極層は、半導体層のチャネル
領域にゲート絶縁層を介在して対向している。ゲート電
極層のチャネル領域と対向する側の表面とゲート絶縁層
とには窒素が導入されている。
【００３３】これにより、ゲート電極層のゲート絶縁層
側の表面が酸化されることが防止され、薄膜トランジス
タのオフ電流を低減させるとともに、しきい値電圧の上
昇を防止することができる。
【００３４】本発明のさらに他の局面に従う薄膜トラン
ジスタを有する半導体装置は、半導体層と、ゲート電極
層とを備えている。半導体層は、チャネル領域を規定す
るように互いに距離を隔てた１対のソース／ドレイン領
域を有している。ゲート電極層は、半導体層のチャネル
領域にゲート絶縁層を介在して対向している。半導体層
のソース／ドレイン領域とゲート電極層とには、互いに
同じ導電型を呈する不純物が導入されている。ゲート電
極層に導入された不純物の濃度は、４．２３×１０19ｃ
ｍ-3以下である。
【００３５】これにより、薄膜トランジスタのオン時に
は、ゲート容量はゲート絶縁層の容量のみで決まるた
め、高いオン電流が得られる。また、オフ時にはゲート
電極のチャネルと対向する表面に空乏層が生じ、ゲート
容量が低下するため、低いオフ電流が得られる。
【００３６】本発明の一の局面に従う薄膜トランジスタ
を有する半導体装置の製造方法は、以下の工程を備えて
いる。
【００３７】まず互いに分離するように第１および第２
の導電層が気相成長法を用いて形成される。そして気相
成長法を用いて形成した層にエッチングを施すことによ
り、一方端部が第１の導電層上に乗り上げてかつ第１の
導電層に接しており、他方端部が第２の導電層上に乗り
上げてかつ第２の導電層に接する半導体層が形成され
る。そして半導体層の一方端部と他方端部とに挟まれる
中央部において、半導体層の上面および両側面をゲート
絶縁層を介在して覆うゲート電極層が気相成長法を用い
て形成される。そして半導体層の両側面によって規定さ
れる線幅は半導体層の膜厚よりも小さく、第１および第
２の導電層の線幅は半導体層の線幅よりも大きくなるよ
うに第１および第２の導電層と半導体層とが形成され
る。
【００３８】本発明の一の局面に従う薄膜トランジスタ
を有する半導体装置の製造方法では、薄膜トランジスタ
を構成する各部が気相成長法により形成される。このた
め、従来例のようにＳＯＩ構造を作るための高温・長時
間の熱処理が不要となり、この薄膜トランジスタは基板
の素子の上層に形成することが可能となる。これによ
り、より高集積化に適した薄膜トランジスタを得ること
ができる。
【００３９】本発明の他の局面に従う薄膜トランジスタ
を有する半導体装置の製造方法は、以下の工程を備えて
いる。
【００４０】まず半導体層が形成される。そして半導体
層を覆うようにフォトレジストが塗布される。そしてチ
ャネル領域を規定するように１対のソース／ドレイン領
域となるべき領域を有するように半導体層をパターニン
グするためのパターンを有するレチクルを透過させた露
光光でパターンをｎ倍に縮小してフォトレジストを露光
し現像してレジストパターンが形成される。そしてパタ
ーンのチャネル領域とドレイン領域となるべき領域との
間には最小露光寸法×ｎの寸法分の間隔がある。そして
レジストパターンをマスクとして半導体層にエッチング
を施すことで、チャネル領域を規定するように１対のソ
ース／ドレイン領域となるべき領域を有し、かつチャネ
ル領域とドレイン領域となるべき領域との接合部におけ
る線幅が他の部分の線幅より小さくなるように半導体層
がパターニングされる。そして半導体層の１対のソース
／ドレイン領域となるべき領域に不純物を導入して、１
対のソース／ドレイン領域が形成される。そしてチャネ
ル領域とゲート絶縁層を介在して対向するようにゲート
電極層が形成される。
【００４１】本発明の他の局面に従う薄膜トランジスタ
を有する半導体装置の製造方法では、容易に低いオフ電
流を有する薄膜トランジスタを製造することができる。
【００４２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００４３】実施の形態１ 図１は、本発明の実施の形態１における薄膜トランジス
タの構成を概略的に示す斜視図である。図１を参照し
て、本実施の形態の薄膜トランジスタは、第１および第
２の導電層１ａ、１ｂと、半導体層３と、ゲート絶縁層
５と、ゲート電極層７とを有している。
【００４４】第１および第２の導電層１ａ、１ｂは、互
いに分離するように、同一の層より分離されて形成され
ている。半導体層３は、一方端部３ａが第１の導電層１
ａ上に乗り上げてかつ第１の導電層１ａに接するよう
に、他方端部３ｂが第２の導電層１ｂ上に乗り上げてか
つ第２の導電層１ｂに接するように形成されている。ゲ
ート電極層７は、半導体層３の一方端部３ａおよび他方
端部３ｂに挟まれる中央部にゲート絶縁層５を介在して
対向するように延在して形成されている。またこのゲー
ト電極層７は、半導体層３の両側面および上面を覆うよ
うに形成されている。
【００４５】また半導体層３は、その側面によって規定
される幅Ｗ1 が、その高さ（厚み）Ｈ1 よりも小さくな
るように形成されている。たとえば半導体層３の幅Ｗ1
は１００ｎｍ以下であり、高さＨ1 は２００ｎｍ以下で
ある。
【００４６】また第１および第２の導電層１ａ、１ｂの
線幅ＷC は０．３μｍ以上１．０μｍ以下である。線幅
ＷC が０．３μｍより小さくなると、重ね合わせずれに
よりコンタクトホール１１ａ、１１ｂ、１３ａ、１３ｂ
がずれて形成された場合に、コンタクトホールと第１お
よび第２の導電層１ａ、１ｂとのコンタクトを安定して
とることができなくなる。また線幅ＷC が１．０μｍよ
り大きくなると、薄膜トランジスタの平面占有面積が大
きくなってしまい、高集積化に適さなくなる。
【００４７】この薄膜トランジスタは、たとえばシリコ
ン基板に形成された他の素子の上層に形成されている。
またコンタクトホール１１ａ、１１ｂは、第１および第
２の導電層１ａ、１ｂと下層の素子とを電気的に接続す
るためのものである。またコンタクトホール１３ａ、１
３ｂは、第１および第２の導電層１ａ、１ｂと上層の素
子とを電気的に接続するためのものである。
【００４８】特にコンタクトホール１３ａ、１３ｂは、
半導体層３と第１もしくは第２の導電層１ａ、１ｂとの
双方を露出するように形成されていてもよく、また第１
もしくは第２の導電層１ａ、１ｂのみを露出するように
設けられていてもよい。
【００４９】ここで、半導体層３にはｐ型の不純物が、
また第１および第２の導電層１ａ、１ｂにｎ型の不純物
が各々導入されている場合には、第１および第２の導電
層１ａ、１ｂがソース／ドレイン領域となり、この薄膜
トランジスタは、ｎチャネル型のトランジスタとなる。
また、これと逆導電型の不純物が各々導入される場合に
は、ｐチャネル型のトランジスタとなる。
【００５０】また、半導体層３の一方および他方端部３
ａ、３ｂがチャネルとなる中央部と異なる導電型を有
し、かつ第１および第２の導電層１ａ、１ｂと同一の導
電型を有する場合には、この薄膜トランジスタのソース
／ドレイン領域の一部となる。また半導体層３の一方お
よび他方端部３ａ、３ｂが薄膜トランジスタのソース／
ドレイン領域の一部となり、かつ第１および第２の導電
層１ａ、１ｂより低い不純物濃度となるように設定され
ている場合には、一方および他方端部３ａ、３ｂと第１
および第２の導電層１ａ、１ｂとによりいわゆるＬＤＤ
構造が構成される。ＬＤＤ構造を構成することにより、
ドレイン電界を緩和することができる。
【００５１】なお、第１および第２の導電層１ａ、１ｂ
と、半導体層３ａと、ゲート電極層７とは、たとえば気
相成長法により形成され、かつ不純物が導入された多結
晶シリコン（以下、ドープトポリシリコンと称する）よ
りなる。またゲート絶縁層５は、たとえば気相成長法に
より形成されたシリコン酸化膜よりなっている。
【００５２】次に、本実施の形態の薄膜トランジスタの
製造方法について説明する。図２〜図７と図８〜図１１
と図１２〜図１４と図１５〜図１８とは、本発明の実施
の形態１における薄膜トランジスタの製造方法を工程順
に示す図１のＡ−Ａ線に沿う概略断面図と図１のＢ−Ｂ
線に沿う概略断面図と概略斜視図と概略平面図とであ
る。
【００５３】まず図１２と図１５とを参照して、シリコ
ン基板２０の表面に、シリコン酸化膜よりなる層間絶縁
層１１が、たとえば０．２μｍの膜厚でＣＶＤ（Chemic
al Vapoir Deposition）法により形成される。この層間
絶縁層１１上に、たとえばリンを添加したドープトポリ
シリコン膜がＣＶＤ法で表面全面に０．１μｍの厚さで
形成される。通常の写真製版技術およびエッチング技術
により、このドープトポリシリコン膜がパターニングさ
れて、第１および第２の導電層１ａ、１ｂが形成され
る。
【００５４】次に図２を参照して、この第１および第２
の導電層１ａ、１ｂを覆うように、たとえばＣＶＤ法で
０．１μｍの厚さを有するシリコン窒化膜１５が表面全
面に形成される。
【００５５】次に図１３と図１６とを参照して、通常の
写真製版技術およびエッチング技術により、シリコン窒
化膜１５に矩形の孔１５ａが形成される。この矩形の孔
１５ａからは、第１および第２の導電層１ａ、１ｂの一
部が露出する。
【００５６】次に図３と図８とを参照して、矩形の孔１
５ａを埋込むように表面全面に、たとえばＣＶＤ法によ
り０．０５μｍの膜厚で多結晶（ポリ）シリコン膜３が
形成される。このポリシリコン膜３の全面に異方性のド
ライエッチングを施すことによって、ポリシリコン膜３
の膜厚分だけ除去される。
【００５７】次に図４と図９と図１７とを参照して、こ
の異方性エッチングにより、矩形の孔１５ａの内壁およ
び第１および第２の導電層１ａ、１ｂの側壁に沿ってポ
リシリコン膜３が残存される。このとき、このポリシリ
コン膜３の幅は０．０５μｍであり、高さは０．１μｍ
である。そしてこの薄膜トランジスタ３は第１および第
２の導電層１ａ、１ｂに電気的に接続されている。この
後、高温のリン酸溶液によって、シリコン窒化膜１５が
すべて除去される。
【００５８】図５と図１０と図１４と図１８とを参照し
て、このシリコン窒化膜の除去により薄膜トランジスタ
のチャネル領域を有するポリシリコン（チャネルポリシ
リコン）のパターン３が残存される。これは、チャネル
ポリシリコンパターン３とシリコン酸化膜よりなる層間
絶縁層１１とはリン酸に浸食されないからである。
【００５９】図６と図１１とを参照して、第１および第
２の導電層１ａ、１ｂとチャネルポリシリコンパターン
３とを覆うように、たとえばＣＶＤ法により０．０２μ
ｍの膜厚でゲート絶縁層となるシリコン酸化膜５が形成
される。さらに、たとえばＣＶＤ法で０．１μｍの膜厚
で、リンが導入されたドープトポリシリコン膜７が堆積
される。このドープトポリシリコン膜７とシリコン酸化
膜５とが通常の写真製版技術およびエッチング技術によ
りパターニングされることにより、図１と図７と図１９
とに示す本実施の形態の薄膜トランジスタが完成する。
【００６０】上記の製造方法では、チャネルポリシリコ
ンパターン３の枠を規定するものとしてシリコン窒化膜
１５を用いたが、この材質は、シリコン窒化膜に限られ
ず、シリコン酸化膜とポリシリコンとに対してエッチン
グの選択比のとれる膜であれば何でもよい。
【００６１】本実施の形態の薄膜トランジスタでは、図
１に示すように、第１および第２の導電層１ａ、１ｂが
半導体層３ａの幅Ｗ1 よりも大きい幅Ｗc を有してい
る。このため、コンタクトホール１１ａ、１１ｂ、１３
ａ、１３ｂがマスクの重ね合わせずれによりずれて形成
された場合でも、各コンタクトホールと第１および第２
の導電層１ａ、１ｂとのコンタクトは安定してとること
が可能となる。
【００６２】また、本実施の形態の薄膜トランジスタの
製造方法では、薄膜トランジスタの各部を構成する部材
をＣＶＤ法などのような気相成長法により形成してい
る。このため、ＳＯＩ構造を形成するときのように高温
・長時間の熱処理は不要となり、他の素子の上層にこの
薄膜トランジスタを容易に形成することができる。
【００６３】またチャネル領域を有する半導体層３は、
従来例（図４８）と同様、幅Ｗ1 が高さはＨ1 よりも小
さくなるように設定されている。このため、電流駆動能
力に優れるとともに、短チャネル化による特性劣化が少
なく、かつ外部の電極配線などからの電気的影響を阻止
できるという効果も有する。
【００６４】実施の形態２ 実施の形態１では、図４と図９と図１７とに示すように
チャネル領域となる多結晶シリコンパターン３は、シリ
コン窒化膜１５に設けられた孔１５ａの内部に形成され
た。しかし、図２０に示すように、シリコン窒化膜を矩
形パターン１５として残し、その外周にチャネルポリシ
リコン３のパターンが形成されてもよい。この場合、ポ
リシリコンパターン３は、第１および第２の導電層１
ａ、１ｂの外周にも残存されることになる。
【００６５】なお、この後の工程については、上述した
実施の形態１と同様であるためその説明は省略する。
【００６６】本実施の形態の製造方法によれば、除去す
るシリコン窒化膜１５の平面占有面積が小さいため、実
施の形態１よりもシリコン窒化膜１５の除去時間を短縮
することが可能となる。
【００６７】実施の形態３ 実施の形態１では、図１に示すように、チャネルポリシ
リコンパターン３は枠形状を有し、それゆえ２つの薄膜
トランジスタが並列に接続された構造となっている。し
かし、図２１に示す実施の形態３のように１つのトラン
ジスタにすれば、平面占有面積を低減することができ
る。
【００６８】図２１を参照して、この場合、チャネルポ
リシリコンパターン２３は、枠形状ではなく、直線状に
延在した形状を有している。そして直線状に延在した両
端部２３ａ、２３ｂが、各々第１もしくは第２の導電層
１ａ、１ｂ上に接するように乗り上げている。
【００６９】なお、これ以外の構成については、図１に
示す実施の形態１とほぼ同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【００７０】以下、本実施の形態の薄膜トランジスタの
製造方法について説明する。図２２と図２３とは、本実
施の形態３の薄膜トランジスタの製造方法を示す概略平
面図である。本実施の形態の製造方法は、まず図１５〜
図１７に示す実施の形態１と同様の工程を経る。この
後、図２２を参照して、孔１５ａの一方の側壁に沿うポ
リシリコンパターン３の上方のみを覆うレジストパター
ン２５が形成され、このレジストパターン２５をマスク
としてポリシリコンパターン３にドライエッチングが施
される。この後、レジストパターン２５が除去されて、
シリコン窒化膜１５が実施の形態１と同様にして除去さ
れる。
【００７１】図２３を参照して、これにより、孔の一辺
の側壁に沿った部分にのみチャネルポリシリコンパター
ン３が残存される。この後、実施の形態１と同様にし
て、ゲート酸化膜とゲート電極層を形成することによっ
て、図２１に示す薄膜トランジスタが完成する。
【００７２】なお、図２２と図２３とに示す製造方法で
は、チャネルポリシリコンパターン３の端部付近に交差
部３ｅ、３ｆ、３ｇ、３ｈが残存される。しかし、この
交差部３ｅ，３ｆ，３ｇ，３ｈについては、図２２に示
す孔１５ａの幅Ｌを適切に制御することにより、図２１
に示すようにほぼ直線状のチャネルポリシリコンパター
ン３を得ることができる。
【００７３】本実施の形態の薄膜トランジスタでは、実
施の形態１のように２つのトランジスタが並列に接続さ
れた構成ではなく単一のトランジスタ構成となるため、
トランジスタの平面占有面積を小さくすることができ
る。
【００７４】実施の形態４ 上述した実施の形態１〜３では、チャネル部をなす半導
体層３の上面と両側面とはゲート電極層７に覆われてい
るが、その下面はゲート電極層７に覆われていない。そ
こで、半導体層３の上面、両側面および下面のすべてを
ゲート電極層が覆うように薄膜トランジスタを製造する
方法について以下に述べる。
【００７５】図２４と図２５とは、本発明の実施の形態
４における薄膜トランジスタの製造方法を工程順に示す
図１のＢ−Ｂ線に沿う概略断面図である。本実施の形態
の製造方法は、まず図８〜図１０に示す実施の形態１と
同様の工程を経る。この後、図２４を参照して、レジス
トパターン３５が層間絶縁層１１上に形成される。この
レジストパターン３５は、チャネルポリシリコンパター
ン３のチャネルとなる領域を少なくとも露出するような
開口３５ａを有する。このレジストパターン３５をマス
クとして弗酸によって層間絶縁層１１を０．０５μｍだ
けエッチング除去する。このエッチングにより、チャネ
ルポリシリコンパターン３のチャネルとなる部分の下側
の層間絶縁層１１が所定膜厚だけ除去される。このた
め、チャネルポリシリコンパターン３のチャネルとなる
部分は層間絶縁層１１から浮くことになる。しかし、こ
のチャネルポリシリコンパターン３は、その両端部にお
いて第１および第２の導電層１ａ、１ｂを通じて層間絶
縁層１１に支持されているため、剥がれてしまうことは
ない。この後、レジストパターン３５が除去される。
【００７６】図２５を参照して、この後、ゲート絶縁層
５とゲート電極層７とが、たとえば減圧ＣＶＤ法によっ
て堆積され、パターニングされることにより、チャネル
ポリシリコンパターン３のチャネルとなる部分の上面、
両側面および下面のすべてをゲート電極層７が取り囲ん
だ構造を実現することができる。これは、減圧ＣＶＤ法
においては、堆積膜の被覆性が優れていることによる。
【００７７】本実施の形態の薄膜トランジスタでは、ゲ
ート電極層７が、チャネル領域となる半導体層３の上
面、両側面および下面のすべてを取り囲む構造を有して
いるため、ゲート電極による制御性に優れた薄膜トラン
ジスタを得ることができる。
【００７８】実施の形態５ 上述の実施の形態４と同じ目的を達成する構造として他
の構造を示す。
【００７９】図２６は、本発明の実施の形態５における
薄膜トランジスタの構成を示す図１のＢ−Ｂ線に沿う概
略断面図である。図２６を参照して、本実施の形態にお
ける薄膜トランジスタでは、ゲート電極層７が、チャネ
ルポリシリコンパターン３のチャネルとなる部分の上面
および両側面を覆い、かつ側面の上面側端部ｍから下面
側端部ｎの全面を覆っている。
【００８０】なお、これ以外の構成については、実施の
形態１とほぼ同様であるため、同一の構成部材は同一の
符号を付し、その説明を省略する。
【００８１】次に、本実施の形態の製造方法について説
明する。本実施の製造方法は、まず図８〜図１０に示す
実施の形態１と同様の工程を経る。この後、図２６に示
すように熱酸化法によって、チャネルポリシリコンパタ
ーン３の表面を覆うようにシリコン酸化膜５が形成され
る。このとき、酸化剤は上方から拡散して、チャネルポ
リシリコンパターン３の表面にシリコン酸化膜を形成す
るとともに、シリコン酸化膜よりなる層間絶縁層１１の
内部に拡散してチャネルポリシリコンパターン３の下部
にも酸化膜を形成する。この後、ＣＶＤ法によって、ゲ
ート電極層となるリン添加のドープトポリシリコン膜７
が堆積され、パターニングされることによって、薄膜ト
ランジスタ構造が完成する。
【００８２】図２６に示す実施の形態の薄膜トランジス
タの構造では、実施の形態４のように、チャネルとなる
半導体層３の下面にゲート電極層７は存在しないもの
の、チャネルポリシリコンパターンのチャネルとなる部
分の側面の上面側端部ｍから下面側端部ｎの全面を被覆
しているため、実施の形態１に比較して、ゲート電極に
よる制御性に優れた薄膜トランジスタを得ることができ
る。
【００８３】実施の形態６ 本実施の形態では、薄膜トランジスタのオフ電流を低減
することを目的とする。オフ電流は、ドレイン端の空乏
層内で発生する生成電流と考えられている。したがっ
て、オフ電流を低減する方法の１つに、ドレイン端幅の
短縮がある。幅の短縮により、空乏層体積が減り、生成
電流を低減することができるからである。しかし、従来
では、トランジスタのチャネル幅は、写真製版技術で決
まる最小加工寸法に設定される場合が多く、それ以上に
ドレイン端幅を縮小することができなかった。この実施
の形態では、写真製版技術で決まる最小加工寸法以下に
ドレイン端幅を縮小することができる技術を示す。
【００８４】図２７は、本発明の実施の形態６における
薄膜トランジスタの構成を概略的に示す平面図である。
図２７を参照して、本実施の形態に示す薄膜トランジス
タは、半導体層３３と、ゲート絶縁層（図示せず）と、
ゲート電極層７とを有している。
【００８５】半導体層３３には、チャネル領域３３ｃを
規定するようにチャネル領域３３ｃの両側にドレイン領
域３３ａとソース領域３３ｂとが形成されている。また
チャネル領域３３ｃとゲート絶縁層を介在して対向する
ようにゲート電極層７が形成されている。
【００８６】なお、この薄膜トランジスタでは、チャネ
ル領域３３ｃとドレイン領域３３ａとの間にドレインオ
フセット３３ｄが設けられている。またこのドレイン領
域３３ａとドレインオフセット３３ｄとの接続部におけ
る半導体層３３の線幅ｄ1 は、その他の部分の線幅ｄ2
よりも小さく設定されており、かつ写真製版技術で決ま
る最小加工寸法より小さく設定されている。
【００８７】通常、半導体層３３は、レジストパターン
をマスクとして導電層をエッチングすることによりパタ
ーニングされる。このレジストパターンは、フォトレジ
ストにフォトマスク（レチクル）を透過させた露光光を
照射して、現像することで形成される。
【００８８】本実施の形態の製造方法では、この半導体
層３３のパターニングのためのフォトマスクの構造に特
徴がある。以下、このフォトマスクの構造について詳細
に説明する。
【００８９】図２８は、フォトマスクの構造を概略的に
示す平面図であり、図２９は、図２８のＣ−Ｃ線に沿う
概略断面図である。
【００９０】図２８と図２９とを参照して、ここでは、
半導体層３３（図２７）の形成領域と対応する部分５１
ｂが非透過領域となる場合について説明する。フォトマ
スクは、透明基板５３と、たとえばクロムよりなる遮光
膜５５とを有している。この遮光膜５５は、半導体層３
３の形成領域と対応する部分５１ｂ以外の領域とドレイ
ン端部Ｄに対応する領域５１ａとを覆うように形成され
ている。ここでフォトマスク上のパターンがウェハ上に
ｎ倍に縮小して転写される場合には、ドレイン端部Ｄに
対応する領域５１ａの幅ｄ0 は、（ウェハ上の最小加工
寸法）×（縮小倍率ｎ）より小さい寸法となる。
【００９１】なお、図２８において半導体層の形成領域
と対応する部分５１ｂが光遮断領域となる場合には、図
３０に示すように、遮光膜５５は、半導体層の形成領域
と対応する部分５１ｂの領域であって、ドレイン端部Ｄ
に対応する領域５１ａ以外を覆うように形成されてい
る。
【００９２】この図２８に示すフォトマスク５０を用い
て、レジストをパターニングし、このレジストパターン
をマスクとして導電層をパターニングしてゲート電極層
を形成すると、ゲート電極層の平面形状は図２７に示す
ようになる。図２７を参照して、つまりゲート電極層の
ドレイン端Ｄにおける線幅ｄ1 が他の部分の線幅ｄ2よ
りも小さくなる。その理由を以下に詳細に説明する。
【００９３】図３１（ａ）に示すように、フォトマスク
５０のパターン５１の幅ｄPOが、（ウェハ上の最小加工
寸法）×（縮小倍率ｎ）以上の寸法を有しているとき、
そのフォトマスク５０を透過した露光光のウェハ上の光
強度は図３１（ｃ）に示すようになる。
【００９４】図３１（ｃ）を参照して、本来、露光光の
照射されない領域（非露光領域）Ｓ C には、露光される
領域（露光領域）ＳA 、ＳB から光が幾分回り込む。こ
のときフォトマスク５０のパターンの幅ｄPOが上述の寸
法であれば、非露光領域ＳCに露光領域ＳA 、ＳB から
回り込んだ露光光の強度の和（一点鎖線）は、レジスト
が現像液に溶解しなくなる光強度には至らない。このた
め、図３１（ｂ）において光の当たらない部分が現像液
で除去されるネガ型のレジスト５７を用いた場合には、
非露光領域ＳC に対応する部分のレジスト５７は現像液
に溶解して除去される。よって、このレジストパターン
をマスクとして基板２０上の被エッチング膜５５をエッ
チングすると、この被エッチング膜５５は、露光領域Ｓ
A とＳBとに対応する部分では残存するが、領域ＳC に
対応する部分では除去される。
【００９５】一方、図３１（ａ）に示す遮光膜５１の線
幅ｄP0を、（ウェハ上の最小加工寸法）×（縮小倍率
ｎ）より小さい寸法にすると、そのフォトマスク５０を
透過した露光光のウェハ上の光強度は図３２に示すよう
になる。
【００９６】図３２を参照して、この場合、露光領域Ｓ
A 、ＳB から非露光領域ＳC に回り込んだ露光光の光強
度の和（一点鎖線）は、レジストが現像液に溶解しなく
なる光強度を超えてしまう。結果として、図３１（ｂ）
においてネガ型のレジスト５７を用いた場合には、領域
ＳC に対応する部分のレジストを現像液で除去できなく
なる。
【００９７】これにより、このレジストパターンをマス
クとして被エッチング膜５５をエッチングすると、この
被エッチング膜５５は、露光領域ＳA とＳB とに対応す
る部分だけでなく、領域ＳC に対応する部分も残存す
る。
【００９８】また、図２７に示すように、領域Ｒ1 で
は、領域Ｒ2 に比べて、露光領域からの光が回り込みに
くい。結果として非露光領域に対応する部分の被エッチ
ング膜５５ではその線幅ｄ1 が他の部分の線幅ｄ2 より
小さくなる。
【００９９】以上より、図２８に示すフォトマスクを用
いた場合には、図２７に示すような形状のチャネルポリ
シリコン膜３３が得られる。
【０１００】結果として、本実施の形態の薄膜トランジ
スタの構成では、オフ電流を低減することが可能とな
る。
【０１０１】実施の形態７ 図３３は、薄膜トランジスタのドレイン電流−ゲート電
圧特性を示す図である。図３３を参照して、従来の特性
は、実線ｌ1 のようにオフ電流（ゲート電圧が０Ｖのと
きのドレイン電流）が大きいという問題があった。オフ
電流はドレイン端（ドレインとチャネルとの接触面）の
高電界領域に存在する結晶欠陥を介して電子−正孔対が
生成されることにより発生すると考えられている。
【０１０２】従来、この結晶欠陥（チャネルやソース、
ドレインを構成するポリシリコン中の結晶欠陥でダング
リングボンドなど）を不活性化するために、窒素をポリ
シリコン中へ導入する方法があった。この方法は、たと
えば C. K. Yang et al., "Improved Electrical Chara
cteristics of Thin-Film Transistores Fabricatedon
Nitrogen-Implanted Polysilicon Films", IEDM 44, p
p.505-508 に示されている。この方法により結晶欠陥が
不活性化するのは、導入された窒素がシリコンのダング
リングボンドに結合するためと考えられている。
【０１０３】しかし、窒素はシリコン中でドナー型の不
純物として働くため、図３３において実線ｌ2 で示すよ
うにトランジスタのしきい値電圧Ｖｔｈを負方向に変化
させてしまう。この場合、この薄膜トランジスタが図３
４に示すＳＲＡＭメモリセルの負荷トランジスタＱ５、
Ｑ６に用いられると、ＬｏｗとなるノードＮ１にゲート
が接続される負荷トランジスタＱ６がＯＮしにくくな
る。これにより、ノードＮ２の電位をＶｃｃ電位にまで
十分に上げることが困難となり、ＳＲＡＭのデータの記
憶状態が不安定になるという問題点がある。
【０１０４】そこで本実施の形態では、トランジスタの
チャネル部に窒素だけでなく他の不純物も導入する。そ
の不純物は、しきい値電圧を正方向に変化させるもので
ある。
【０１０５】その製造方法を図３５と図３６とを用いて
説明する。図３５を参照して、まずシリコン基板２０上
に形成されたシリコン酸化膜１１上にチャネルポリシリ
コン膜６１がたとえばＣＶＤ法で４０ｎｍの厚さで形成
される。その後、上方からイオン注入法により窒素イオ
ンがたとえば５×１０14ｃｍ-2の注入量だけチャネルポ
リシリコン膜６１中へ導入される。次に、同じく上方か
らチャネルポリシリコン膜６１中へ、フッ素イオンがた
とえば５×１０14ｃｍ-2の注入量で導入される。
【０１０６】その後、ゲート酸化膜５がたとえばＣＶＤ
法で４０ｎｍの厚さで形成される。このゲート酸化膜５
上にゲートポリシリコン膜７がＣＶＤ法で０．２μｍの
厚さで形成され通常の写真製版技術とエッチング技術と
によりパターニングされる。
【０１０７】次に、レジストパターン６７が形成され
て、これを注入マスクとしてＢＦ2 イオンがチャネルポ
リシリコン膜６１中へ注入されることにより、チャネル
領域６１ｃを規定するようにドレイン領域６１ａとソー
ス領域６１ｂとが形成される。このとき、ドレイン領域
６１ａをゲート電極７の端部から離すことにより、ドレ
インオフセット６１ｄが形成される。このドレインオフ
セット６１ｄは、ドレイン電界を緩和するためのもので
ある。
【０１０８】以上の製造方法により、チャネル領域６１
ｃ中に、窒素とフッ素とを含んだ薄膜トランジスタを形
成することができる。
【０１０９】フッ素は、ポリシリコン中の結晶欠陥を不
活性化するとともに、ゲート酸化膜５中にも拡散して負
の固定電荷を形成する。このため、フッ素は窒素のドナ
ー効果によるしきい値電圧Ｖｔｈの負方向への変化を打
ち消す働きをする。その結果、図３３の実線ｌ3 で示す
ようにトランジスタのしきい値電圧Ｖｔｈは適正な値に
保たれたまま、オフ電流を低減することができる。
【０１１０】なお、ネオンや酸素もフッ素と同様の働き
をする。また上記のフッ素イオンの代わりに、ヒ素やリ
ンイオンを注入してもよい。
【０１１１】また上記の例では、トップゲート型薄膜ト
ランジスタについて説明したが、ボトムゲート型薄膜ト
ランジスタに適用されてもよい。また、上述の窒素とフ
ッ素との２つのイオン注入後に７００〜９００℃のアニ
ールを加えることにより、上記の効果が顕著になる。
【０１１２】本実施の形態は、実施の形態１〜５の薄膜
トランジスタに適用することができる。
【０１１３】実施の形態８ 図３７は、従来のボトムゲート型薄膜トランジスタのソ
ース／ドレイン方向の断面図であり、図３８は、図３７
のＥ−Ｅ線に沿う概略断面図である。
【０１１４】これまでは、図３７と図３８とに示すよう
な断面構造が完成できた段階で、チャネルポリシリコン
膜７１の膜厚を薄くしてオフ電流を下げるために熱酸化
処理を行なう技術があった。この技術は、たとえば M.
Sasaki et al., "The Impactof Oxidation of Channel
Polysilicon on the Trap-Density of Submicron Botto
m-Gate TFT's" IEEE ELECTRON DEVICE LETTERS，VOL.1
5, No.1, JANUARY 1994, pp.1-3に示されている。
【０１１５】しかし、この方法では、図３９に示すよう
に熱酸化処理によってトランジスタのゲート酸化膜の膜
厚がｔからｔ′に厚くなってしまう。これは、上記の熱
酸化時に酸化剤がゲート酸化膜５中にも拡散していき、
チャネルポリシリコン膜７１の下面やその下にあるゲー
トポリシリコン膜７の上表面をも酸化して酸化膜が成長
するためである。このゲート酸化膜の膜厚の増加のため
に、トランジスタのしきい値電圧Ｖｔｈが上昇するとい
う問題が発生する。
【０１１６】そこで、本実施の形態の構造を図４０を用
いて説明する。図４０を参照して、本実施の形態では、
ゲート絶縁膜５ａとしてオキシナイトライド（ＳｉＯx
Ｎ1-x ）膜が用いられている。この膜５ａは、シランガ
スとアンモニアガスとＮ2 Ｏガスとを用いて減圧ＣＶＤ
法により容易に成膜可能であるとともに、酸化剤の拡散
をシリコン酸化膜に比べて抑える働きがある。オキシナ
イトライド膜は、ＳｉＯ2 とＳｉＮとの混合膜であり、
膜質が緻密で酸化剤をほとんど拡散させないＳｉＮ膜の
特徴に近い特徴を持つ。また、従来例のように純粋なシ
リコン酸化膜に比べて、オキシナイトライド膜は、膜中
での酸化剤の拡散係数が小さい。したがって、ゲート絶
縁膜にこのオキシナイトライド膜を用いると、上述の熱
酸化処理を加えても、ゲートポリシリコン膜７１の上面
とチャネルポリシリコン膜７１の下面とが酸化されるこ
とが抑制され、結果として、ゲート絶縁膜５ａの厚膜化
が抑制される。
【０１１７】ただし、チャネルポリシリコン膜７１は、
上面と両側面とからは酸化されるため、薄膜化される。
よって、ゲート絶縁膜５ａにオキシナイトライド膜を用
い、かつチャネルポリシリコン膜７１のパターン形成後
に熱酸化処理を加えることで、薄膜トランジスタのしき
い値電圧Ｖｔｈの上昇を抑制しながら、オフ電流を低減
することが可能となる。
【０１１８】次に、本実施の形態の製造方法の一例を説
明する。図４０を参照して、シリコン基板２０上に形成
されたシリコン酸化膜１１上にゲート電極となる０．１
μｍの厚さのポリシリコン膜７がＣＶＤ法で形成され
る。この膜７中には、堆積時にリンが添加される。次
に、この膜７が、通常の写真製版技術とエッチング技術
とにより所望のパターンに加工される。次に減圧ＣＶＤ
法によりオキシナイトライド膜５ａを４０ｎｍの厚さで
堆積させる。次にＣＶＤ法により、チャネルポリシリコ
ン膜７１が４０ｎｍの厚さで堆積され、さらに所望のパ
ターンに加工される。その後、７００〜９００℃のドラ
イＯ2 雰囲気において、熱酸化処理が施され、チャネル
ポリシリコンパターン７１が酸化されて薄膜化する。そ
の後、レジストパターンが形成され、それをマスクとし
てＢＦ2イオンが１×１０15ｃｍ-2の注入量でチャネル
ポリシリコン７１中へイオン注入される。このイオン注
入により、ソース／ドレイン領域が形成されて、トラン
ジスタが完成する。
【０１１９】また、オキシナイトライド膜の形成方法と
して、ＣＶＤ法で形成したシリコン酸化膜を、１０００
℃でアンモニア雰囲気に晒すことにより窒化する方法も
ある。
【０１２０】本実施の形態は、実施の形態１〜５の薄膜
トランジスタに適用できる。実施の形態９ オキシナイトライド膜を用いずに、熱酸化処理によるし
きい値電圧Ｖｔｈの上昇を抑制する他の方法を図４１と
図４２とを用いて説明する。
【０１２１】図４１を参照して、チャネルポリシリコン
パターン７１形成後に、窒素イオン７３がイオン注入法
でゲートポリシリコン膜７中とゲート酸化膜５中へと導
入される。注入エネルギは、２０〜３０ｋｅＶで、この
ゲートポリシリコン膜７の上面付近に飛程が来るように
設定される。窒素イオンの注入量は１×１０14〜１×１
０17ｃｍ-2である。
【０１２２】この方法によりゲートポリシリコン膜７の
上面部が熱酸化されることを抑制することができる。す
なわち、注入された窒素が、図４２に示すようにゲート
ポリシリコン膜７の上面部とゲート酸化膜５中に存在す
ることにより、熱酸化時に拡散してくる酸化剤を抑止す
るとともに、ポリシリコンの酸化速度を抑制することが
できる。
【０１２３】また、窒素イオン注入と熱酸化処理工程の
間に、７００〜９００℃のアニールが加えられてもよ
い。このアニールにより、図４２に示すように窒素イオ
ンがゲート酸化膜中へ偏析する。またアニールによりＳ
ｉ−Ｎ結合が多量に形成され、酸化剤の拡散抑制効果が
顕著になる。
【０１２４】また、この窒素イオン注入は、ゲートポリ
シリコン膜７の形成後やゲート酸化膜５の形成後に行な
ってもよい。この方法であれば、ゲート絶縁膜を変更す
る必要はない。
【０１２５】また、イオン注入法を用いずに、ゲートポ
リシリコン膜７を形成するＣＶＤ工程において、窒素ガ
スなどを用いることにより、ゲートポリシリコン膜７中
へリンとともに窒素を添加する方法もある。
【０１２６】本実施の形態は実施の形態１〜５の薄膜ト
ランジスタに適用できる。実施の形態１０ 従来の薄膜トランジスタのゲートポリシリコン膜は、１
０20ｃｍ-3程度の濃度の不純物を含んでいた。したがっ
て、トランジスタのオン時もオフ時もゲートポリシリコ
ン膜のチャネル面はキャリアが空乏化しないため、実効
のゲート容量は常に一定であった。
【０１２７】オフ電流は、前述のようにドレイン端の電
界に大きく依存し、電界を緩和することにより低減され
得る。この電界は、ゲート電圧とドレイン電圧との差に
比例し、ゲート容量に比例する。したがって、ゲート容
量を小さくすることによって電界を弱くすることがで
き、オフ電流を抑えることが可能となる。
【０１２８】しかし、ゲート容量を小さくすると、オン
電流が下がるため、容易にゲート容量を小さくすること
はできなかった。本実施の形態では、このゲート容量を
オン時に比べてオフ時に低下させることにより、高いオ
ン電流と低いオフ電流を両立させることを目的とする。
【０１２９】図４３は、本発明の実施の形態１０におけ
る薄膜トランジスタの構成を概略的に示す断面図であ
る。図４３を参照して、トップゲート型の薄膜トランジ
スタにおいて、ゲートポリシリコン膜８１の不純物は、
ソース／ドレイン領域に導入される不純物と逆の導電型
に選ばれる。たとえば、ｐチャネル型トランジスタであ
ればｎ型の不純物が選ばれる。次にそのゲートポリシリ
コン膜８１中の不純物の濃度は、４．２３×１０19ｃｍ
-3以下に設定される。このようなゲートポリシリコン膜
８１を用いたｐチャネル型トランジスタの動作時の様子
を説明する。
【０１３０】まず、オン動作時は、ゲート８１に負の電
圧が印加される。ドレイン６１ａにも負の電圧が印加さ
れているので、ゲートポリシリコン膜８１は空乏化せ
ず、ゲート容量はゲート酸化膜５の容量のみであり、高
いオン電流が得られる。
【０１３１】それに対し、オフ動作時には、ゲート電圧
は０Ｖ、ドレイン６１ａには負の電圧が印加される。ゲ
ート８１はドレイン６１ａに対して正の電位差を持つた
め、ｎ型のゲートポリシリコン膜８１のドレイン６１ａ
に対向する側では図４４に示すようにキャリアである電
子が追い払われて、空乏層８１ａが形成される。この状
態での実効的なゲート容量はゲート酸化膜の容量とその
空乏層８１ａの容量の直列結合になるため、容量値が低
下する。したがって、ドレイン端の電界は、従来に比べ
て小さくなり、結果としてトランジスタのオフ電流が低
減される。
【０１３２】ここで、ゲートポリシリコン膜８１が空乏
化することによって、ゲートとドレインとの間の電界が
緩和することが目的であるため、その電界が１０％以上
小さくなれば目的が達成されると定義する。この緩和率
を１０％としたのは、オフ電流のトランジスタ間のばら
つきが１０％程度あるからである。ゲートポリシリコン
膜８１内での空乏層幅をｘ（図４４）、不純物濃度を
Ｎ、電圧降下をＶｄとすると、次の関係が得られる。
【０１３３】Ｎ＝２εS Ｖｄ／ｑｘ2 ここでεS はシリコンの誘電率（１．０５×１０-12 Ｆ
／ｃｍ2 ）であり、ｑは素電荷量（１．６０×１０-19
Ｃ）である。
【０１３４】ここで、ゲートとドレインとの間の電圧を
Ｖｇｄとすると、ＶｄがＶｇｄの１０％以上あれば、ゲ
ートの空乏化によりドレイン電界が緩和されることにな
る。これは、ゲートポリシリコン膜８１の空乏層８１ａ
に加わる電圧Ｖｄだけ、Ｖｇｄが減るからである。この
とき、空乏層８１ａの容量Ｃｄの逆数は、ゲート酸化膜
５の容量ＣOXの逆数の１０％となる。よって、ｘ＝０．
３０５×ｔOXとなる。従って、上述の数式よりＮは以下
のように求められる。
【０１３５】
【数１】
【０１３６】Ｖｇｄは、ＳＲＡＭのメモリセルにおいて
は、普通３Ｖであり、ｔOXを１０ｎｍとすると、Ｎは
４．２３×１０19ｃｍ-3となる。すなわち、ゲートポリ
シリコン膜８１の不純物濃度Ｎを４．２３×１０19ｃｍ
-3以下にすると、ドレイン端の電界が１０％緩和され、
トランジスタのオフ電流の減少が有意なものとなる。
【０１３７】また、N. D. Arora et al., "Modeling th
e Polysilicon Depletion Effect and Its Impact on S
ubmicrometer CMOS Circuit Performance" IEEE TRANS
ACTIONS ON ELECTRON DEVICES, VOL.42, No.5, MAY 199
5, pp.935-942 のＦｉｇ．３には、ゲートポリシリコン
膜の不純物濃度が１×１０19ｃｍ-3から空乏化によるし
きい値電圧Ｖｔｈの上昇することが示されている。
【０１３８】次にこのトランジスタ構造の製造方法につ
いて説明する。図４３を参照して、シリコン基板２０上
に形成されたシリコン酸化膜１１上にＣＶＤ法で厚さ４
０ｎｍのチャネルポリシリコン膜６１と厚さ４０ｎｍの
ゲート酸化膜５とが形成される。次に、ＣＶＤ法によっ
て不純物が添加されていないポリシリコン膜８１が厚さ
０．１μｍで堆積される。次に、リンイオンがイオン注
入法により、４０〜６０ｋｅＶの注入エネルギで、かつ
１×１０13〜５×１０14ｃｍ-2の注入量でポリシリコン
８１に注入される。その後、８００℃のアニールによ
り、リンが活性化させられる。これらの工程により、
４．２３×１０19ｃｍ -3以下の不純物濃度を持つゲート
ポリシリコン膜８１が形成される。その後、このポリシ
リコン膜８１が所望のパターンに加工され、ソース、ド
レイン部が形成されて、トランジスタが完成する。
【０１３９】なおｎチャネル型トランジスタでもゲート
ポリへの注入をボロンに代えるだけで残りの工程はすべ
て同様である。
【０１４０】実施の形態１１ 図４５に示すように実施の形態１０に示すｎ型で低い不
純物濃度のゲートポリシリコン膜８１を持つｐチャネル
型トランジスタ８０Ａと、実施の形態１０に示すｐ型で
低い不純物濃度のゲートポリシリコン膜８１を持つｎチ
ャネル型トランジスタ８０Ｂとから、ＣＭＯＳ（Comple
mentary Metal Oxide Semiconductor ）回路を構成する
ことができる。
【０１４１】ゲートポリシリコン膜８１中の不純物濃度
が低いため、リーク電流の小さなＣＭＯＳ回路が得られ
る。
【０１４２】また、実施の形態１０と１１とでは、トッ
プゲート型トランジスタについて述べたが、ボトムゲー
ト型にも同様に適用できる。
【０１４３】実施の形態１２ 上述した実施の形態１０および１１では、ゲートポリシ
リコン膜中の不純物濃度が低いため、ゲートポリシリコ
ン膜の電気的抵抗が高い。
【０１４４】この弊害が問題である場合には、図４６に
示すように、Ｗ（タングステン）、Ｔｉ（チタン）、Ｃ
ｏ（コバルト）などの金属、あるいはその金属シリサイ
ド層９１をポリシリコン膜８１の上部に積み重ね、ゲー
ト電極を２層にすることで解決することができる。すな
わち、これらの金属およびそのシリサイド層９１は電気
的抵抗が小さいため、ゲート電極の抵抗をポリシリコン
膜８１の代わりに下げてくれる。
【０１４５】この構造の製造方法の一例としては、図４
３に示す実施の形態１０におけるゲートポリシリコン膜
８１へ不純物を注入した後に、スパッタ法で金属または
その金属シリサイドを０．１〜０．３μｍの厚さで堆積
し、ゲート電極のパターンに加工する方法がある。
【０１４６】実施の形態１３ 不純物濃度の低いゲートポリシリコン膜の形成方法とし
て、次の方法もある。
【０１４７】この方法は、ソース／ドレイン領域とゲー
ト電極とには逆の導電型の不純物を注入することを利用
した方法であり、ゲートポリシリコン膜への不純物の注
入量を、所望の不純物濃度とソース／ドレイン領域の不
純物濃度とを加えた値に設定して、不純物を注入する方
法である。
【０１４８】より具体的には、図４７を参照して、まず
ゲートポリシリコン膜８１に予め、リンが１．１×１０
15ｃｍ-2で注入される。その後、ソース／ドレイン領域
６１ａ、６１ｂ形成のためのボロン注入が、ゲートポリ
シリコン膜８１の表面が露出した状態で１．０×１０15
ｃｍ-2の注入量で行なわれる。これにより、ゲートポリ
シリコン膜８１中には、１．１×１０15ｃｍ-2のリンと
１．０×１０15ｃｍ-2のボロンとが共存することにな
る。これらは互いに逆の導電型の不純物であるので、互
いに補償し合い、結果として、１．０×１０14ｃｍ-2の
リンをゲートポリシリコン膜８１中へ注入した場合と等
価になる。これにより、ゲートポリシリコン膜８１への
リンの注入量を１×１０14ｃｍ-2とし、ソース領域６１
ｂとドレイン領域６１ａとへのボロンの注入量を１×１
０15ｃｍ-2とすることができる。
【０１４９】従来は、ソース／ドレイン領域の不純物が
ゲート中へ入らないように酸化膜やレジストのマスクで
ゲートを覆う必要があったが、この方法では、そのよう
な工程は不要になる。
【０１５０】上記の例は、ｐチャネル型トランジスタに
ついて述べたが、ｎチャネル型トランジスタにも同様に
適用することができる。
【０１５１】なお、実施の形態１０〜１３は、実施の形
態１〜５の薄膜トランジスタに適用できる。
【０１５２】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
【０１５３】
【発明の効果】本発明の一の局面に従う薄膜トランジス
タを有する半導体装置では、第１および第２の導電層が
半導体層の一方および他方端部に各々接するよう形成さ
れており、半導体層より大きい幅を有しているため、半
導体層の一方および他方の端部に達するコンタクトホー
ルの形成位置がマスクの重ね合わせずれによりずれたと
しても第１および第２の導電層により安定してコンタク
トをとることができる。
【０１５４】本発明の一の局面に従う薄膜トランジスタ
を有する半導体装置の製造方法では、薄膜トランジスタ
を構成する各部が気相成長法により形成されるため、こ
の薄膜トランジスタは基板の素子の上層に形成すること
が可能となる。これにより、より高集積化に適した薄膜
トランジスタが得られる。
【０１５５】本発明の他の局面に従う薄膜トランジスタ
を有する半導体装置の製造方法では、容易に低いオフ電
流を有する薄膜トランジスタを製造することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における薄膜トランジ
スタの構成を概略的に示す斜視図である。
【図２】 本発明の実施の形態１における薄膜トランジ
スタの製造方法の第１工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図３】 本発明の実施の形態１における薄膜トランジ
スタの製造方法の第２工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図４】 本発明の実施の形態１における薄膜トランジ
スタの製造方法の第３工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図５】 本発明の実施の形態１における薄膜トランジ
スタの製造方法の第４工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図６】 本発明の実施の形態１における薄膜トランジ
スタの製造方法の第５工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図７】 本発明の実施の形態１における薄膜トランジ
スタの製造方法の第６工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図８】 本発明の実施の形態１における薄膜トランジ
スタの製造方法の第１工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図９】 本発明の実施の形態１における薄膜トランジ
スタの製造方法の第２工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図１０】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第３工程を示す図１のＢ−Ｂ線に沿
う概略断面図である。
【図１１】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の図１のＢ−Ｂ線に沿う概略断面図で
ある。
【図１２】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第１工程を示す概略斜視図である。
【図１３】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第２工程を示す概略斜視図である。
【図１４】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第３工程を示す概略斜視図である。
【図１５】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第１工程を示す概略平面図である。
【図１６】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第２工程を示す概略平面図である。
【図１７】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第３工程を示す概略平面図である。
【図１８】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第４工程を示す概略平面図である。
【図１９】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第５工程を示す概略平面図である。
【図２０】 本発明の実施の形態１における薄膜トラン
ジスタの製造方法の第６工程を示す概略平面図である。
【図２１】 本発明の実施の形態３における薄膜トラン
ジスタの構成を概略的に示す斜視図である。
【図２２】 本発明の実施の形態３における薄膜トラン
ジスタの製造方法の第１工程を示す概略平面図である。
【図２３】 本発明の実施の形態３における薄膜トラン
ジスタの製造方法の第２工程を示す概略平面図である。
【図２４】 本発明の実施の形態４における薄膜トラン
ジスタの製造方法の第１工程を示す概略平面図である。
【図２５】 本発明の実施の形態４における薄膜トラン
ジスタの製造方法の第２工程を示す概略平面図である。
【図２６】 本発明の実施の形態５における薄膜トラン
ジスタの製造方法の工程図である。
【図２７】 本発明の実施の形態６における薄膜トラン
ジスタの構成を概略的に示す平面図である。
【図２８】 本発明の実施の形態６における薄膜トラン
ジスタを製造するのに用いられるフォトマスクの構成を
概略的に示す平面図である。
【図２９】 図２８に示すフォトマスクのＣ−Ｃ線に沿
う概略断面図の第１の形態である。
【図３０】 図２８に示すフォトマスクのＣ−Ｃ線に沿
う概略断面図の第２の形態である。
【図３１】 ドレイン端の線幅を他の部分の線幅より細
くしたチャネルポリシリコンが形成できることを説明す
るための図である。
【図３２】 ドレイン端の線幅が他の部分の線幅より小
さくなるチャネルポリシリコンが形成できることを説明
するための図である。
【図３３】 薄膜トランジスタの負のゲート電圧に対す
るドレイン電流の関係を示すグラフである。
【図３４】 ＣＭＯＳ型のＳＲＡＭのメモリセルの回路
図である。
【図３５】 本発明の実施の形態７における薄膜トラン
ジスタの製造方法の第１工程を示す概略断面図である。
【図３６】 本発明の実施の形態７における薄膜トラン
ジスタの製造方法の第２工程を示す概略断面図である。
【図３７】 ボトムゲート型の薄膜トランジスタの構成
を概略的に示す断面図である。
【図３８】 図３７のＥ−Ｅ線に沿う概略断面図であ
る。
【図３９】 図３８においてチャネルポリシリコンを熱
酸化処理を施した後の様子を示す概略断面図である。
【図４０】 本発明の実施の形態８における薄膜トラン
ジスタの構成を概略的に示す断面図である。
【図４１】 本発明の実施の形態９における薄膜トラン
ジスタの製造方法の工程を示す概略断面図である。
【図４２】 本発明の実施の形態９における薄膜トラン
ジスタのゲート電極層とゲート絶縁層とチャネルポリシ
リコン膜とに導入される窒素の濃度を示すグラフであ
る。
【図４３】 トップゲート型の薄膜トランジスタの構成
を概略的に示す断面図である。
【図４４】 薄膜トランジスタがオフ時にゲート電極層
に空乏層が生じた様子を示す概略断面図である。
【図４５】 本発明の実施の形態１１における薄膜トラ
ンジスタの構成を概略的に示す概略断面図である。
【図４６】 本発明の実施の形態１２における薄膜トラ
ンジスタの構成を概略的に示す断面図である。
【図４７】 本発明の実施の形態１３における薄膜トラ
ンジスタの製造方法の工程図である。
【図４８】 従来の薄膜トランジスタの構成を概略的に
示す斜視図である。
【図４９】 従来の薄膜トランジスタの製造方法の第１
工程を示す概略断面図である。
【図５０】 従来の薄膜トランジスタの製造方法の第２
工程を示す概略断面図である。
【図５１】 従来の薄膜トランジスタの製造方法の第３
工程を示す概略断面図である。
【図５２】 従来の薄膜トランジスタのソース／ドレイ
ン領域上層の導電層と接続される様子を示す概略断面図
である。
【図５３】 マスクの重ね合わせずれが生じることを説
明するための概略断面図である。
【図５４】 マスクの重ね合わせずれによるコンタクト
ホールの位置がずれて形成された様子を示す概略断面図
である。
【符号の説明】
１ａ 第１の導電層、１ｂ 第２の導電層、３，３３，
６１，７１ チャネルポリシリコン、５ ゲート絶縁
層、７ ゲート電極層。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 互いに分離して設けられた第１および第
    ２の導電層と、 一方の端部が前記第１の導電層上に乗り上げてかつ前記
    第１の導電層に接しており、他方端部が前記第２の導電
    層上に乗り上げてかつ前記第２の導電層に接する半導体
    層と、 前記一方端部と前記他方端部とに挟まれる中央部におい
    て前記半導体層の上面および両側面をゲート絶縁層を介
    在して覆うゲート電極層とを備え、 前記半導体層の前記両側面によって規定される線幅は前
    記半導体層の膜厚よりも小さく、 前記第１および第２の導電層の線幅は前記半導体層の前
    記線幅よりも大きい、薄膜トランジスタを有する半導体
    装置。
  2. 【請求項２】 主表面を有しその主表面に素子を有する
    半導体基板と、その主表面上に前記素子を覆うように形
    成されかつ孔を有する絶縁層とをさらに備え、 前記第１および第２の導電層は前記絶縁層上に形成され
    ており、 前記第１および第２の導電層の少なくともいずれかは前
    記孔を通じて前記素子と電気的に接続されている、請求
    項１に記載の薄膜トランジスタを有する半導体装置。
  3. 【請求項３】 前記ゲート電極層は前記半導体層の下面
    を覆っている、請求項１に記載の薄膜トランジスタを有
    する半導体装置。
  4. 【請求項４】 前記ゲート電極層は前記半導体層の前記
    中央部において前記半導体層の前記側面の前記上面側の
    端部から下面側の端部までを覆っている、請求項１に記
    載の薄膜トランジスタを有する半導体装置。
  5. 【請求項５】 前記半導体層の少なくとも前記ゲート電
    極層に覆われている部分にはフッ素、酸素、およびネオ
    ンの群から選ばれる少なくとも１種の不純物と窒素とが
    導入されている、請求項１に記載の薄膜トランジスタを
    有する半導体装置。
  6. 【請求項６】 前記ゲート絶縁層の材質は、シリコンオ
    キシナイトライド（ＳｉＯx Ｎ1-x ）膜を有している、
    請求項１に記載の薄膜トランジスタを有する半導体装
    置。
  7. 【請求項７】 前記ゲート電極層の前記半導体層と向か
    い合う側の表面と前記ゲート絶縁層とに窒素が導入され
    ている、請求項１に記載の薄膜トランジスタを有する半
    導体装置。
  8. 【請求項８】 前記第１および第２の導電層と前記ゲー
    ト電極層とには、互いに異なる導電型を呈する不純物が
    導入されており、 前記ゲート電極層に導入された前記不純物の濃度は４．
    ２３×１０19ｃｍ-3以下である、請求項１に記載の薄膜
    トランジスタを有する半導体装置。
  9. 【請求項９】 前記半導体層と前記第１および第２の導
    電層とは同じ導電型の不純物を含み、前記一方端部と前
    記他方端部とに導入される不純物の濃度は前記第１およ
    び第２導電層に導入される不純物の濃度より低いことを
    特徴とする、請求項１に記載の薄膜トランジスタを有す
    る半導体装置。
  10. 【請求項１０】 チャネル領域を規定するように互いに
    距離を隔てた１対のソース／ドレイン領域を有する半導
    体層と、 前記半導体層の前記チャネル領域にゲート絶縁層を介在
    して対向するゲート電極層とを備え、 前記チャネル領域にはフッ素、酸素、およびネオンの群
    から選ばれる少なくとも１種の不純物と窒素とが導入さ
    れている、薄膜トランジスタを有する半導体装置。
  11. 【請求項１１】 チャネル領域を規定するように互いに
    距離を隔てた１対のソース／ドレイン領域を有する半導
    体層と、 前記半導体層の前記チャネル領域にゲート絶縁層を介在
    して対向するゲート電極層とを備え、 前記ゲート電極層の前記チャネル領域と対向する側の表
    面と前記ゲート絶縁層とには窒素が導入されている、薄
    膜トランジスタを有する半導体装置。
  12. 【請求項１２】 チャネル領域を規定するように互いに
    距離を隔てた１対のソース／ドレイン領域を有する半導
    体層と、 前記半導体層の前記チャネル領域にゲート絶縁層を介在
    して対向するゲート電極層とを備え、 前記半導体層の前記ソース／ドレイン領域と前記ゲート
    電極層とには、互いに異なる導電型を呈する不純物が導
    入されており、 前記ゲート電極層に導入される前記不純物の濃度は４．
    ２３×１０19ｃｍ-3以下である、薄膜トランジスタを有
    する半導体装置。
  13. 【請求項１３】 前記ゲート電極層は、４．２３×１０
    19ｃｍ-3以下の不純物濃度を有する多結晶シリコン層
    と、前記多結晶シリコン層上に形成されかつ金属および
    その金属のシリサイドの少なくともいずれかを含む層と
    を有している、請求項１２に記載の薄膜トランジスタを
    有する半導体装置。
  14. 【請求項１４】 互いに分離するように第１および第２
    の導電層を気相成長法を用いて形成する工程と、 気相成長法を用いて形成した層にエッチングを施すこと
    により、一方端部が前記第１の導電層上に乗り上げてか
    つ前記第１の導電層に接しており、他方端部が前記第２
    の導電層上に乗り上げてかつ前記第２の導電層に接する
    半導体層を形成する工程と、 前記半導体層の前記一方端部と前記他方端部とに挟まれ
    る中央部において前記半導体層の上面および両側面をゲ
    ート絶縁層を介在して覆うゲート電極層を気相成長法を
    用いて形成する工程とを備え、 前記半導体層の前記両側面によって規定される線幅は前
    記半導体層の膜厚よりも小さくなるように、かつ前記第
    １および第２の導電層の線幅は前記半導体層の前記線幅
    よりも大きくなるように前記半導体層および前記第１お
    よび第２の導電層が形成されることを特徴とする、薄膜
    トランジスタを有する半導体装置の製造方法。
  15. 【請求項１５】 前記半導体層を形成する工程と、 前記半導体層を覆うようにフォトレジストを塗布する工
    程と、 チャネル領域を規定するように１対のソース／ドレイン
    領域となるべき領域を有するように半導体層をパターニ
    ングするためのパターンを有するレチクルを透過させた
    露光光で前記パターンをｎ倍に縮小して前記フォトレジ
    ストを露光し、現像してレジストパターンを形成する工
    程とを備え、 前記パターンの前記チャネル領域と前記ドレイン領域と
    なるべき領域との間には最小露光寸法×ｎの寸法より小
    さい間隔があり、さらに、 前記レジストパターンをマスクとして前記半導体層にエ
    ッチングを施すことで、前記チャネル領域を規定するよ
    うに１対の前記ソース／ドレイン領域となるべき領域を
    有し、かつ前記チャネル領域と前記ドレイン領域となる
    べき領域との接合部における線幅が他の部分の線幅より
    も小さくなるように前記半導体層をパターニングする工
    程と、 前記半導体層の１対のソース／ドレイン領域となるべき
    領域に不純物を導入して１対のソース／ドレイン領域を
    形成する工程と、 前記チャネル領域と前記ゲート絶縁層を介在して対向す
    るようにゲート電極層を形成する工程とを備えた、薄膜
    トランジスタを有する半導体装置の製造方法。
JP8107294A 1996-04-26 1996-04-26 薄膜トランジスタを有する半導体装置およびその製造方法 Pending JPH09293793A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8107294A JPH09293793A (ja) 1996-04-26 1996-04-26 薄膜トランジスタを有する半導体装置およびその製造方法
DE19633914A DE19633914C1 (de) 1996-04-26 1996-08-22 Halbleitereinrichtung mit einem Dünnfilmtransistor und Herstellungsverfahren derselben
US08/709,071 US6693324B2 (en) 1996-04-26 1996-09-06 Semiconductor device having a thin film transistor and manufacturing method thereof
KR1019970000121A KR100253923B1 (ko) 1996-04-26 1997-01-06 박막 트랜지스터를 갖는 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8107294A JPH09293793A (ja) 1996-04-26 1996-04-26 薄膜トランジスタを有する半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004257509A Division JP2005020022A (ja) 2004-09-03 2004-09-03 薄膜トランジスタを有する半導体装置

Publications (1)

Publication Number Publication Date
JPH09293793A true JPH09293793A (ja) 1997-11-11

Family

ID=14455464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8107294A Pending JPH09293793A (ja) 1996-04-26 1996-04-26 薄膜トランジスタを有する半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US6693324B2 (ja)
JP (1) JPH09293793A (ja)
KR (1) KR100253923B1 (ja)
DE (1) DE19633914C1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368009A (ja) * 2001-06-05 2002-12-20 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよび液晶表示装置
JP2006128703A (ja) * 2004-10-28 2006-05-18 Samsung Electronics Co Ltd マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法
US7290580B2 (en) 2003-03-12 2007-11-06 Sharp Kabushiki Kaisha Reinforcement combining apparatus and method of combining reinforcement
JP2008511997A (ja) * 2004-09-01 2008-04-17 マイクロン テクノロジー，インコーポレイテッド 縦型のｕ字形トランジスタを有するｄｒａｍセル
JP2008523611A (ja) * 2004-12-10 2008-07-03 キョンブック ナショナル ユニバーシティ インダストリイ−アカデミック コーポレーション ファンデーション サドル型フラッシュメモリ素子及び同製造方法
JP2008523610A (ja) * 2004-12-11 2008-07-03 キョンブック ナショナル ユニバーシティ インダストリイ−アカデミック コーポレーション ファンデーション サドル型ｍｏｓ素子
JP2009531860A (ja) * 2006-03-29 2009-09-03 マイクロン テクノロジー， インク． フローティングボディトランジスタ構造、半導体構造、および半導体構造の形成方法
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW335503B (en) * 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
US7163864B1 (en) 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
FR2822293B1 (fr) * 2001-03-13 2007-03-23 Nat Inst Of Advanced Ind Scien Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
US6509611B1 (en) * 2001-09-21 2003-01-21 International Business Machines Corporation Method for wrapped-gate MOSFET
US6800519B2 (en) * 2001-09-27 2004-10-05 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6833588B2 (en) * 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6709982B1 (en) 2002-11-26 2004-03-23 Advanced Micro Devices, Inc. Double spacer FinFET formation
US6762448B1 (en) * 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US7087506B2 (en) * 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6716686B1 (en) 2003-07-08 2004-04-06 Advanced Micro Devices, Inc. Method for forming channels in a finfet device
US6970373B2 (en) 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US7498225B1 (en) 2003-12-04 2009-03-03 Advanced Micro Devices, Inc. Systems and methods for forming multiple fin structures using metal-induced-crystallization
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US20060013276A1 (en) * 2004-07-15 2006-01-19 Mchugo Scott A VCSEL having an air gap and protective coating
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) * 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) * 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
JP5232360B2 (ja) * 2006-01-05 2013-07-10 株式会社ジャパンディスプレイイースト 半導体装置及びその製造方法
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
JP4313822B2 (ja) * 2007-02-16 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
ES2489615T3 (es) * 2007-12-11 2014-09-02 Apoteknos Para La Piel, S.L. Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8603900B2 (en) * 2009-10-27 2013-12-10 Varian Semiconductor Equipment Associates, Inc. Reducing surface recombination and enhancing light trapping in solar cells
CN102347349B (zh) * 2010-07-28 2014-07-23 中国科学院微电子研究所 半导体结构及其制作方法
US8633076B2 (en) * 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
CN108321189A (zh) * 2017-01-17 2018-07-24 上海和辉光电有限公司 一种薄膜晶体管及其制备方法
US11749744B2 (en) * 2021-06-08 2023-09-05 International Business Machines Corporation Fin structure for vertical transport field effect transistor

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559694A (en) * 1978-09-13 1985-12-24 Hitachi, Ltd. Method of manufacturing a reference voltage generator device
JPS58176930A (ja) * 1982-04-12 1983-10-17 Yukio Yasuda 半導体装置の製造方法
JPS6028223A (ja) * 1983-07-27 1985-02-13 Toshiba Corp 半導体結晶薄膜の製造方法
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US4584026A (en) * 1984-07-25 1986-04-22 Rca Corporation Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions
JPS62115860A (ja) * 1985-09-10 1987-05-27 テキサス　インスツルメンツ　インコ−ポレイテツド 縦方向に集積化した半導体装置を形成する方法
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
JPS63115361A (ja) * 1986-11-04 1988-05-19 Nissan Motor Co Ltd 薄膜半導体装置
JP2653092B2 (ja) * 1988-03-25 1997-09-10 セイコーエプソン株式会社 相補型薄膜トランジスタ及びその製造方法
JPH01308066A (ja) 1988-06-07 1989-12-12 Fujitsu Ltd 半導体装置の製造方法
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JP2768719B2 (ja) * 1988-11-21 1998-06-25 株式会社日立製作所 半導体装置及び半導体記憶装置
JPH02139929A (ja) * 1988-11-21 1990-05-29 Matsushita Electric Ind Co Ltd 絶縁薄膜の製造方法
JPH04179166A (ja) * 1990-11-09 1992-06-25 Hitachi Ltd 絶縁ゲート半導体装置およびその製造方法
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
JPH04326767A (ja) * 1991-04-26 1992-11-16 Kawasaki Steel Corp パストランジスタ
JPH05198795A (ja) * 1991-08-21 1993-08-06 Ricoh Co Ltd ＭＩＳ型半導体素子用ＰｏｌｙＳｉゲート電極
JPH05226593A (ja) 1992-02-12 1993-09-03 Toshiba Corp 半導体装置の製造方法
JPH05235353A (ja) * 1992-02-21 1993-09-10 Seiko Epson Corp アクティブマトリックス基板とその製造方法
JP3196858B2 (ja) * 1992-08-04 2001-08-06 シャープ株式会社 半導体装置の製造方法
JPH0685278A (ja) 1992-09-07 1994-03-25 Hitachi Ltd 半導体装置の製造方法
JPH06169083A (ja) 1992-11-30 1994-06-14 Hitachi Ltd 半導体装置およびその製造方法
TW273039B (ja) * 1993-02-16 1996-03-21 At & T Corp
US5371396A (en) * 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
JP2571004B2 (ja) * 1993-12-22 1997-01-16 日本電気株式会社 薄膜トランジスタ
GB2285334A (en) * 1993-12-30 1995-07-05 At & T Corp Thin film transistor having increased effective channel width
JP3244387B2 (ja) 1994-08-26 2002-01-07 三洋電機株式会社 薄膜半導体装置
US5605848A (en) * 1995-12-27 1997-02-25 Chartered Semiconductor Manufacturing Pte Ltd. Dual ion implantation process for gate oxide improvement

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368009A (ja) * 2001-06-05 2002-12-20 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよび液晶表示装置
US7290580B2 (en) 2003-03-12 2007-11-06 Sharp Kabushiki Kaisha Reinforcement combining apparatus and method of combining reinforcement
JP2008511997A (ja) * 2004-09-01 2008-04-17 マイクロン テクノロジー，インコーポレイテッド 縦型のｕ字形トランジスタを有するｄｒａｍセル
US8097910B2 (en) 2004-09-01 2012-01-17 Micron Technology, Inc. Vertical transistors
US8633529B2 (en) 2004-09-01 2014-01-21 Micron Technology, Inc. Vertical transistors
JP2006128703A (ja) * 2004-10-28 2006-05-18 Samsung Electronics Co Ltd マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法
JP2008523611A (ja) * 2004-12-10 2008-07-03 キョンブック ナショナル ユニバーシティ インダストリイ−アカデミック コーポレーション ファンデーション サドル型フラッシュメモリ素子及び同製造方法
JP2008523610A (ja) * 2004-12-11 2008-07-03 キョンブック ナショナル ユニバーシティ インダストリイ−アカデミック コーポレーション ファンデーション サドル型ｍｏｓ素子
JP2009531860A (ja) * 2006-03-29 2009-09-03 マイクロン テクノロジー， インク． フローティングボディトランジスタ構造、半導体構造、および半導体構造の形成方法
US8501581B2 (en) 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US8946815B2 (en) 2006-03-29 2015-02-03 Micron Technology, Inc. Floating body transistor constructions, semiconductor constructions, and methods of forming semiconductor constructions
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Also Published As

Publication number Publication date
KR970071425A (ko) 1997-11-07
KR100253923B1 (ko) 2000-04-15
DE19633914C1 (de) 1997-08-07
US20030042542A1 (en) 2003-03-06
US6693324B2 (en) 2004-02-17

Similar Documents

Publication Publication Date Title
JPH09293793A (ja) 薄膜トランジスタを有する半導体装置およびその製造方法
JPH039631B2 (ja)
US5830787A (en) Method for fabricating a thin film transistor
JPH0888375A (ja) 薄膜トランジスタ及びその製造方法
US20010000074A1 (en) Thin film transistor and method of manufacturing the same
JP2662076B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP3108819B2 (ja) 半導体記憶装置及びその製造方法
JP3079586B2 (ja) 高耐圧トランジスタおよびその製造方法
JP2005020022A (ja) 薄膜トランジスタを有する半導体装置
JPH06349856A (ja) 薄膜トランジスタ及びその製造方法
KR0170311B1 (ko) 스태틱 랜덤 억세스 메모리 및 그 제조방법
JP3034351B2 (ja) 半導体装置の製造方法
JPH0467679A (ja) 電界効果トランジスタ及びその製造方法
JP2855973B2 (ja) Ｍｏｓ型薄膜トランジスタ
JP2000332255A (ja) 薄膜トランジスタ及びその製造方法
JP2904068B2 (ja) 半導体装置の製造方法
JPS62190862A (ja) 相補型ｍｏｓ集積回路の製造方法
JP2927122B2 (ja) 非対称ｌｄｄ型ｍｏｓｆｅｔの製造方法
JPH01292861A (ja) 半導体装置および製造方法
JPH05121432A (ja) 半導体集積回路素子
JPH05343419A (ja) 半導体装置
KR0144169B1 (ko) 반도체 소자의 콘택형성방법
KR100198630B1 (ko) 박막트랜지스터의 구조 및 제조방법
JPH07201967A (ja) 半導体装置の製造方法
JPH06188259A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051108