KR100253923B1 - 박막 트랜지스터를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

박막 트랜지스터를 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체층(3)의 한쪽 단부는 제1도전층(1a) 위에 배치하고, 또한 제1도전층(1a)에 접하고 있으며, 다른 쪽 단부는 제2도전층(1b)에 배치하고, 또한 제2도전층(1b)에 접하고 있다. 반도체층(3)의 중앙부는 게이트 절연층(5)를 개재하여 게이트 전극층(7)과 대향하고 있다. 반도체층(3)의 폭 W1이 높이 H1보다 작게 되도록 형성되어 있다. 이것에 의해, 박막 트랜지스터의 소스/드레인 영역과 상층 또는 하층의 도전층과의 콘택트를 안정하게 얻는 박막 트랜지스터 및 그 제조 방법이 얻어진다.

Description

박막 트랜지스터를 갖는 반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 박막 트랜지스터로서, 소위 델타 구조의 박막 트랜지스터가 제안되어 있다. 이 델타 구조의 박막 트랜지스터는, 예를 들면 D. Hisamoto et al., "Impact of the Vertical SOI "DELTA" Structure on Planar Device Technology" IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 38, No. 6, JUNE, 1991, pp. 1419-1424에 나타나 있다. 이하, 이 델타 구조의 박막 트랜지스터를 종래의 박막 트랜지스터로서 설명한다.
도48은 종래의 박막 트랜지스터의 구성을 개략적으로 도시하는 사시도이다. 도48을 참조하여, 실리콘 기판(220) 위에 필드 산화막(221)을 개재하여 단결정 실리콘층(203)이 형성되어 있다. 이것에 의해, SOI(Silicon on Insulator) 구조가 형성되어 있다. 이 단결정 실리콘층(203)에는 채널 영역을 규정하도록 한쌍의 소스/드레인 영역(203a, 203b)가 형성되어 있다. 이 채널 영역과 게이트 절연층(도시하지 않음)을 개재하여 대향하도록 게이트 전극층(207)이 형성되어 있다. 여기서, 이 단결정 실리콘층(203)의 폭 W2는 0.2㎛ 정도이고, 높이 H2는 0.4㎛ 정도이며, 폭 W2는 높이 H2보다도 작게 되도록 설정되어 있다.
다음에 종래의 박막 트랜지스터(도48)의 제조 방법에 대해 설명한다.
도49~도52는 종래의 박막 트랜지스터의 제조 방법을 공정순으로 도시하는 개략 단면도이다. 먼저, 도49를 참조하여, 실리콘 기판(220) 위에 열 산화막(도시하지 않음)과 CVD 질화막(221)이 순차 퇴적된 후, 이 CVD 질화막(221)과 열 산화막이 패터닝된다. 이 패터닝된 CVD 질화막(221)과 산화막을 마스크로서 실리콘 기판(220)에 이방성 에칭이 실시되고, 실리콘의 섬(220a)가 형성된다. 이 후, 열 산화 처리에 의해 실리콘 기판(220)의 표면에 열 산화막(도시하지 않음)이 형성된다. 표면 전면에 CVD 질화막이 퇴적된 후, 이 실리콘 질화막이 이방성의 RIE(Reactive Ion Etching)에 의해 전면 에치백된다.
도50을 참조하여, 이 전면 에치백에 의해, 실리콘 질화막(223)이 실리콘의 섬(220a)의 측벽에 잔재된다. 이 후, CVD 질화막(221)과 측벽 질화막(223)을 마스크로서 실리콘 기판(220)에 등방성 에칭이 실시된다. 이 등방성 에칭에 의해 기판(220)의 질화막(221과 223)으로부터 노출한 표면이 소망량 제거된다. 이 후, 예를 들면 1100℃의 온도로 기판에 고온·장시간의 열 산화 처리가 실시된다.
도51을 참조하여, 이 열 산화 처리에 의해 실리콘 기판(220) 위에 필드 산화막(211)이 형성되고, 그 필드 산화막(211) 위에 단결정 실리콘층(203)이 형성된다. 이 후, CVD 질화막(221)과 측벽 질화막(223)이 제거된다. 이 후, 단결정 실리콘층(203)의 표면 손상을 제거하기 위해, 단결정 실리콘층(203)의 표면에 일단, 열 산화처리에 의해 희생(犧牲) 산화막이 형성되고, 이 희생 산화막이 불산 등에 의해 제거된다.
도48을 참조하여, 게이트 절연층이 형성된 후, 단결정 실리콘층(203)의 채널로 이루어져야 할 영역에 이 게이트 절연층을 개재하여 대향하도록 게이트 전극층(207)이 형성된다. 이 후, 게이트 전극층(207) 등을 마스크로서 불순물을 도입함으로써, 단결정 실리콘층(203)에 소스/드레인 영역(203a, 203b)이 형성되어 델타 구조의 박막 트랜지스터를 완성한다.
이와 같이, 종래의 박막 트랜지스터는 채널이 되는 단결정 실리콘층(203)의 폭 W2가 높이 H2보다 작고, 또한 단결정 실리콘층(203)의 양측을 게이트 전극(207)이 덮고 있기 때문에, 전류 구동 능력이 우수함과 동시에, 짧은 채널화에 의한 특성 열화가 작다라는 특징을 갖고 있다. 또, 게이트 전극층(207)이 단결정 실리콘층(203)의 양측면 및 상면을 덮고 있고, 하면의 폭 W2가 작기 때문에 채널이 되는 영역의 대부분이 게이트 전극층(207)에 의해 덮여지게 된다. 그러므로, 종래의 박막 트랜지스터는 외부의 전극 배선 등으로부터의 전기적 영향을 지지할 수 있다라는 특징도 갖고 있다. 이 때문에, 종래의 박막 트랜지스터를 SRAM(Static Random Access Memory)의 메모리 셀을 구성하는 부하 트랜지스터와 같은 많은 배선에 둘러싸여져 있는 트랜지스터에 이용하는 것은 매우 유효하다.
그러나, 종래의 박막 트랜지스터에서는 단결정 실리콘층(203)의 폭 W2가 작기 때문에, 다른 도전층과는 콘택트를 안정하게 얻을 수 없다라는 문제점이 있었다. 이하, 그것에 대해 상세히 설명한다.
종래의 박막 트랜지스터를 상층의 도전층과 접속하는 경우 그 구조는, 예를 들면 도52에 도시하는 바와 같이 된다. 도52를 참조하여, 상층인 도전층(218)은 층간 절연층(217)에 설치된 콘택트 홀(217a)을 통해 단결정 실리콘층(203)의 소스/드레인 영역으로 이루어져야 할 부분과 접속된다.
이 콘택트 홀(217a)은 통상 도53에 도시하는 바와 같이 층간 절연층(217) 위에 형성된 레지스트 패턴(219)을 마스크로서 층간 절연층(217)을 에칭함으로써 형성된다. 그러나, 이 레지스트 패턴(219) 형성을 위한 사진 제판시에서, 마스크의 중첩 어긋남 등에 의해 레지스트 패턴(219)의 홀 패턴(219a)이 도면중 X 방향으로 어긋날 우려가 있다.
이 경우, 단결정 실리콘층(203)의 폭 W2가 0.2㎛로 매우 작기 때문에, 도54에 도시하는 바와 같이 콘택트 홀(217a)은 단결정 실리콘층(203)으로부터 용이하게 어긋나 버린다. 이것에 의해, 상층의 도전층(218)과 단결정 실리콘층(203) 사이의 콘택트를 얻을 수 없게 되어 버린다.
또, 종래의 박막 트랜지스터의 제조 방법에서는 SOI 구조를 형성하기 위해, 고온·장시간의 열 산화 처리를 실시할 필요가 있다. 이와 같은 고온·장시간의 열산화 처리를 다른 소자를 형성한 후에 행한 경우에는 불순물의 확산 등에 의해 다른 소자가 파괴할 우려가 있다. 이 때문에 이 고온·장시간의 열 산화 처리는 다른 소자가 형성되기 이전에 행할 필요가 있다. 따라서, 실리콘 기판(220) 위에 형성된 다른 소자의 상층에 이 박막 트랜지스터를 형성할 수 없다는 문제점도 있었다.
본 발명의 한 목적은 박막 트랜지스터의 소스/드레인 영역과 상층 또는 하층의 도전층과의 콘택트를 안정하게 얻을 수 있는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 기판에 형성된 소자의 상층에 박막 트랜지스터를 형성가능한 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 한 국면에 따른 박막 트랜지스터를 갖는 반도체 장치는 제1및 제2도전층과, 반도체층과, 게이트 전극층을 구비하고 있다. 제1및 제2도전층은 서로 분리하여 설치되어 있다. 반도체층은 한쪽의 단부가 제1도전층 위에 배치하고 또한 제1도전층에 접하고 있으며, 다른쪽 단부가 제2도전층 위에 배치하고 또한 제2도전층에 접하고 있다. 게이트 전극층은 반도체층의 한쪽 단부와 다른 쪽 단부에 끼워지는 중앙부에서 반도체층의 상면 및 양측면을 게이트 절연층을 개재하여 덮고 있다. 반도체층의 양측면에 의해 규정되는 선폭은 반도체층의 막 두께보다도 작다. 제1및 제2도전층의 선폭은 반도체층의 선폭보다도 크다.
상기 국면에 따른 박막 트랜지스터를 갖는 반도체 장치에서는 제1및 제2도전층이 반도체층의 한쪽 및 다른 쪽 단부에 각각 접하도록 형성되어 있고, 반도체층보다 큰 폭을 갖고 있다. 이 때문에, 반도체층의 한쪽 및 다른쪽의 단부에 접하는 콘택트 홀의 형성 위치가 마스크의 중첩 어긋남에 의해 어긋나는 제1및 제2도전층에 의해 안정하게 콘택트를 얻을 수 있다.
상기 국면에서 바람직하게 게이트 전극층은 반도체층의 하면을 덮고 있다.
상기 국면에서 바람직하게 게이트 전극층은 반도체층의 중앙부에서 반도체층의 측면의 상면측의 단부에서 하면측의 단부까지 덮고 있다.
상기 2개의 바람직한 국면에서는 게이트 전극의 제어성이 우수한 박막 트랜지스터를 얻을 수 있다.
상기 국면에서 바람직하게 반도체층 중 적어도 게이트 전극층에 덮혀져 있는 부분에는 질소가 도입되어 있고, 반도체층 중 적어도 게이트 전극층에 덮혀져 있는 부분과 게이트 절연층에는 플루오르, 산소, 네온 군으로부터 선택되는 적어도 한 종류가 도입되어 있다.
이것에 의해, 박막 트랜지스터의 임계치 전압을 적정한 값으로 유지하면서 박막 트랜지스터의 오프시에 드레인과 소스 사이를 흐르는 전류(이하, 오프 전류라 칭함)를 저감할 수 있다.
상기 국면에서 바람직하게 게이트 절연층의 재질은 실리콘 옥시나이트라이드(SiOxN1-x)를 갖고 있다.
이것에 의해, 오프 전류를 저감시킴과 동시에, 박막 트랜지스터의 임계치 전압의 상승도 방지할 수 있다.
상기 국면에서 바람직하게, 게이트 전극층의 반도체층과 마주보는 측의 표면과 게이트 절연층에 질소가 도입되어 있다.
이것에 의해, 오프 전류를 저감시킴과 동시에, 박막 트랜지스터의 임계치 전압의 상승을 방지할 수 있다.
상기 국면에서 바람직하게, 제1및 제2도전층과 게이트 전극층에는 서로 다른 도전형을 나타내는 불순물이 도입되어 있고, 게이트 전극층에 도입되는 불순물의 농도는 4.23×1019cm-3이하이다.
이것에 의해, 박막 트랜지스터의 온시에 드레인과 소스 사이에 흐르는 전류(이하, 온 전류라 칭함)를 높게 함과 동시에, 오프 전류를 낮게 할 수 있다.
상기 국면에서 바람직하게, 반도체층과 제1및 제2도전층은 동일 도전형의 불순물을 포함하고, 한쪽 단부와 다른쪽 단부에 도입되는 불순물의 농도는 제1및 제2도전층에 도입되는 불순물의 농도보다 낮다.
이것에 의해, 반도체층의 한쪽 및 다른쪽 단부를 비교적 불순물 농도가 낮은 영역으로, 또한 제1및 제2도전층을 비교적 불순물 농도가 높은 영역으로 할 수 있기 때문에, 소위 LDD(Lightly Doped Drain) 구조를 실현할 수 있고, 드레인 전계를 완화할 수 있다.
본 발명의 다른 국면에 따른 박막 트랜지스터를 갖는 반도체 장치는 반도체층과 게이트 전극층을 구비하고 있다. 반도체층은 채널 영역을 규정하도록 서로 거리를 둔 한쌍의 소스/드레인 영역을 갖고 있다. 게이트 전극층은 반도체층의 채널 영역을 게이트 절연층을 개재하여 대향하고 있다. 채널 영역에는 질소가 도입되어 있고, 채널 영역과 게이트 절연층에는 플루오르, 산소, 네온 군에서 선택되는 적어도 한 종류가 도입되어 있다.
질소의 도입에 의해 드레인과 채널과의 접촉부(이하, 드레인단이라 칭함)의 고전계 영역에 존재하는 결정 결함을 불활성화시켜 박막 트랜지스터의 오프 전류를 낮게 할 수 있다. 또, 플루오르 등이 게이트 절연층에 도입됨으로써, 부(負)인 고정 전하가 형성되기 때문에, 질소의 도너 강하에 의한 임계치 전압의 부 방향으로의 변화가 제거된다. 이것에 의해, 박막 트랜지스터의 임계치 전압은 적정한 값으로 유지된 그대로 오프 전류를 저감할 수 있다.
본 발명의 또 다른 국면에 따른 박막 트랜지스터를 갖는 반도체 장치는 반도체층과 게이트 전극층을 구비하고 있다. 반도체층은 채널 영역을 규정하도록 서로 거리를 둔 한쌍의 소스/드레인 영역을 갖고 있다. 게이트 전극층은 반도체층의 채널 영역에 게이트 절연층을 개재하여 대향하고 있다. 게이트 전극층의 채널 영역과 대향하는 측의 표면과 게이트 절연층에는 질소가 도입되어 있다.
이것에 의해, 게이트 전극층의 게이트 절연층 측의 표면이 산화되는 것이 방지되어 박막 트랜지스터의 오프 전류를 저감시킴과 동시에, 임계치 전압의 상승을 방지할 수 있다.
본 발명의 또 다른 국면에 따른 박막 트랜지스터를 갖는 반도체 장치는 반도체층과 게이트 전극층을 구비하고 있다. 반도체층은 채널 영역을 규정하도록 서로 거리를 둔 1쌍의 소스/드레인 영역을 갖고 있다. 게이트 전극층은 반도체층의 채널 영역에 게이트 전극층을 개재하여 대향하고 있다. 반도체층의 소스/드레인 영역과 게이트 전극층에는 서로 동일 도전형을 나타내는 불순물이 도입되어 있다. 게이트 전극층에 도입된 불순물의 농도는 4.23×1019cm-3이하이다.
이것에 의해, 박막 트랜지스터의 온시에, 게이트 용량은 게이트 절연층의 용량만으로 결정하기 때문에, 높은 온 전류가 얻어진다. 또, 오프시에는 게이트 전극의 채널과 대향하는 표면에 공핍층이 발생하고, 게이트 용량이 저하하기 때문에 낮은 오프 전류가 얻어진다.
본 발명의 한 국면에 따른 박막 트랜지스터를 갖는 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다.
먼저, 서로 분리하도록 제1및 제2도전층이 기상 성장법을 이용하여 형성된다. 그리고, 기상 성장법을 이용하여 형성한 층에 에칭을 실시함으로써, 한쪽 단부가 제1도전층 위에 배치하고 또한 제1도전층에 접하고 있으며, 다른쪽 단부가 제2도전층 위에 배치하고 또한 제2도전층에 접하는 반도체층이 형성된다. 그리고, 반도체층의 한쪽 단부와 다른쪽 단부에 끼워지는 중앙부에서 반도체층의 상면 및 양측면을 게이트 절연층을 개재하여 덮는 게이트 전극층이 기상 성장법을 이용하여 형성된다. 그리고, 반도체층의 양 측면에 의해 규정되는 선폭은 반도체층의 막 두께보다도 작고, 제1및 제2도전층의 선폭은 반도체층의 선폭보다도 크게 되도록 제1및 제2도전층과 반도체층이 형성된다.
본 발명의 한 국면에 따른 박막 트랜지스터를 갖는 반도체 장치의 제조 방법에서는 박막 트랜지스터를 구성하는 각부가 기상 성장법에 의해 형성된다. 이 때문에, 종래 예와 같이 SOI 구조를 만들기 위한 고온·장시간의 열 처리가 불필요하게 되고, 이 박막 트랜지스터는 기판의 소자 상층에 형성하는 것이 가능하게 된다. 이것에 의해, 보다 고집적화에 적합한 박막 트랜지스터를 얻을 수 있다.
본 발명의 다른 국면에 따른 박막 트랜지스터를 갖는 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다.
먼저, 반도체층이 형성된다. 그리고, 반도체층을 덮도록 포토레지스트가 도포된다. 그리고, 채널 영역을 규정하도록 한쌍의 소스/드레인 영역으로 이루어져야 할 영역을 갖도록 반도체층을 패터닝하기 위한 패턴을 갖는 십자선을 투과시킨 노광 광으로 패턴을 n배로 축소하여 포토레지스트를 노광하고 현상하여 레지스트 패턴이 형성된다. 그리고, 패턴의 채널 영역과 드레인 영역으로 이루어져야 할 영역 사이에는 최소 노광 치수×n의 치수분의 간격이 있다. 그리고, 레지스트 패턴을 마스크로서 반도체층에 에칭을 실시함으로써, 채널 영역을 규정하도록 한쌍의 소스/드레인 영역으로 되어야 할 영역을 갖고, 또한 채널 영역과 드레인 영역으로 이루어져야 할 영역과의 접합부에서 선폭이 다른 부분의 선폭보다도 작게 되도록 반도체층이 패터닝된다. 그리고, 반도체층의 한쌍의 소스/드레인 영역으로 되어야 할 영역에 불순물을 도입하여 한쌍의 소스/드레인 영역이 형성된다. 그리고, 채널 영역과 게이트 절연층을 개재하여 대향하도록 게이트 전극층이 형성된다.
본 발명의 다른 국면에 따른 박막 트랜지스터를 갖는 반도체 장치의 제조 방법에서는 용이하게 낮은 오프 전류를 갖는 박막 트랜지스터를 제조할 수 있다.
도1은 본 발명의 실시 형태 1에서 박막 트랜지스터의 구성을 개략적으로 도시하는 사시도.
도2는 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 도1의 A-A선에 따른 개략 단면도.
도3은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제2공정을 도시하는 도1의 A-A선에 따른 개략 단면도.
도4는 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제3공정을 도시하는 도1의 A-A선에 따른 개략 단면도.
도5는 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제4공정을 도시하는 도1의 A-A선에 따른 개략 단면도.
도6은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제5공정을 도시하는 도1의 A-A선에 따른 개략 단면도.
도7은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제6공정을 도시하는 도1의 A-A선에 따른 개략 단면도.
도8은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 도1의 B-B선에 따른 개략 단면도.
도9는 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제2공정을 도시하는 도1의 B-B선에 따른 개략 단면도.
도10은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제3공정을 도시하는 도1의 B-B선에 따른 개략 단면도.
도11은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 도1의 B-B선에 따른 개략 단면도.
도12는 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 개략 사시도.
도13은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제2공정을 도시하는 개략 사시도.
도14는 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제3공정을 도시하는 개략 사시도.
도15는 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 개략 평면도.
도16은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제2공정을 도시하는 개략 평면도.
도17은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제3공정을 도시하는 개략 평면도.
도18은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제4공정을 도시하는 개략 평면도.
도19는 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제5공정을 도시하는 개략 평면도.
도20은 본 발명의 실시 형태 1에서 박막 트랜지스터의 제조 방법의 제6공정을 도시하는 개략 평면도.
도21은 본 발명의 실시 형태 3에서 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 개략 평면도.
도22는 본 발명의 실시 형태 3에서 박막 트랜지스터의 제조 방법의 제2공정을 도시하는 개략 평면도.
도23은 본 발명의 실시 형태 3에서 박막 트랜지스터의 제조 방법의 제2공정을 도시하는 개략 평면도.
도24는 본 발명의 실시 형태 4에서 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 개략 평면도.
도25는 본 발명의 실시 형태 4에서 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 개략 평면도.
도26은 본 발명의 실시 형태 5에서 박막 트랜지스터의 제조 방법의 공정도.
도27은 본 발명의 실시 형태 6에서 박막 트랜지스터의 구성을 개략적으로 도시하는 개략 평면도.
도28은 본 발명의 실시 형태 6에서 박막 트랜지스터를 제조하는데 이용되는 포토 마스크의 구성을 개략적으로 도시하는 평면도.
도29는 도28에 도시하는 포토마스크의 C-C선에 따른 개략 단면도의 제1형태.
도30은 도28에 도시하는 포토마스크의 C-C선에 따른 개략 단면도의 제2형태.
도31a는 드레인단의 선폭을 다른 부분의 선폭보다 좁게 한 채널 폴리실리콘을 형성할 수 있는 것을 설명하기 위한 포토 마스크의 단면.
도31b는 웨이퍼 단면도.
도31c는 웨이퍼 위의 광 강도를 도시하는 도면.
도32는 드레인단의 선폭이 다른 부분의 선폭보다 작게 되는 채널 폴리실리콘을 형성할 수 있는 것을 설명하기 위한 도면.
도33은 박막 트랜지스터의 부 게이트 전압에 대한 드레인 전류의 관계를 도시하는 그래프.
도34는cmOS형 SRAM의 메모리 셀의 회로도.
도35는 본 발명의 실시 형태 7에서 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 개략 단면도.
도36은 본 발명의 실시 형태 7에서 박막 트랜지스터의 제조 방법의 제2공정을 도시하는 개략 단면도.
도37은 보텀 게이트형 박막 트랜지스터의 구성을 개략적으로 도시하는 단면도.
도38은 도37의 E-E선에 따른 개략 단면도.
도39는 도38에서 채널 폴리실리콘을 열 산화 처리를 실시한 후의 상태를 도시하는 개략 단면도.
도40은 본 발명의 실시 형태 8에서 박막 트랜지스터의 구성을 개략적으로 도시하는 단면도.
도41은 본 발명의 실시 형태 9에서 박막 트랜지스터의 제조 방법의 공정을 도시하는 개략 단면도.
도42는 본 발명의 실시 형태 9에서 박막 트랜지스터의 게이트 전극층과 게이트 절연층과 채널 폴리실리콘막에 도입되는 질소 농도를 도시하는 그래프.
도43은 톱 게이트형의 박막 트랜지스터의 구성을 개략적으로 도시하는 단면도.
도44는 박막 트랜지스터가 오프시에 게이트 전극층에 공핍층이 발생한 상태를 도시하는 개략 단면도.
도45는 본 발명의 실시 형태 11에서 박막 트랜지스터의 구성을 개략적으로 도시하는 개략 단면도.
도46은 본 발명의 실시 형태 12에서 박막 트랜지스터의 구성을 개략적으로 도시하는 단면도.
도47은 본 발명의 실시 형태 13에서 박막 트랜지스터의 제조 방법의 공정도.
도48은 종래의 박막 트랜지스터의 구성을 개략적으로 도시하는 사시도.
도49는 종래의 박막 트랜지스터의 제조 방법의 제1공정을 도시하는 개략 단면도.
도50은 종래의 박막 트랜지스터의 제조 방법의 제2공정을 도시하는 개략 단면도.
도51은 종래의 박막 트랜지스터의 제조 방법의 제3공정을 도시하는 개략 단면도.
도52는 종래의 박막 트랜지스터의 소스/드레인 영역 상층의 도전층과 접속되는 상태를 도시하는 개략 단면도.
도53은 마스크의 중첩 어긋남이 발생하는 것을 설명하기 위한 개략 단면도.
도54는 마스크의 중첩 어긋남에 의한 콘택트 홀의 위치가 어긋나 형성된 상태를 도시하는 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명
1a,1b : 제1및 제2도전층 3 : 반도체층
5 : 실리콘 산화막 7 : 게이트 전극층
11 : 층간 절연층 11a,11b,13a,13b : 콘택트 홀
15 : 실리콘 질화막 20 : 실리콘 기판
이하, 본 발명의 실시 형태에 대해 도면에 기초하여 설명한다.
[실시 형태 1]
도1을 참조하여, 본 실시 형태의 박막 트랜지스터는 제1및 제2도전층(1a, 1b)와 반도체층(3)과 게이트 절연층(5)과 게이트 전극층(7)을 갖고 있다.
제1및 제2도전층(1a, 1b)은 서로 분리하도록 동일 층으로 분리되어 형성되어 있다. 반도체층(3)은 한쪽 단부(3a)가 제1도전층(1a) 위에 배치하고 또한 제1도전층(1a)에 접하도록, 다른쪽 단부(3b)가 제2도전층(1b)위에 배치하고 또한 제2도전층(1b)에 접하도록 형성되어 있다. 게이트 전극층(7)은 반도체층(3)의 한쪽 단부(3a) 및 다른쪽 단부(3b)에 끼워지는 중앙부에 게이트 절연층(5)을 개재하여 대향 하도록 연장하여 형성되어 있다. 또, 이 게이트 전극층(7)은 반도체층(3)의 양 측면 및 상면을 덮도록 형성되어 있다.
또, 반도체층(3)은 그 측면에 의해 규정되는 폭 W1이 그 높이(두께) H1보다도 작게 되도록 형성되어 있다. 예를 들면, 반도체층(3)의 폭 W1은 100nm 이하이고, 높이 H1은 200nm 이하이다.
또, 제1및 제2도전층(1a, 1b)의 선 폭 Wc는 0.3㎛ 이상 1.0㎛ 이하이다. 선폭 Wc가 0.3㎛ 보다 작게 되면, 중첩 어긋남에 의해 콘택트 홀(11a, 11b, 13a, 13b)이 어긋나 형성된 경우에, 콘택트 홀과 제1및 제2도전층(1a, 1b)과의 콘택트를 안정하게 취할 수 없게 된다. 또, 선폭 Wc가 1.0㎛ 보다 크게 되면, 박막 트랜지스터의 평면 점유 면적이 크게 되어 버려 고집적화에 적합하지 않다.
이 박막 트랜지스터는, 예를 들면 실리콘 기판에 형성된 다른 소자의 상층에 형성되어 있다. 또, 콘택트 홀(11a, 11b)은 제1및 제2도전층(1a, 1b)과 하층의 소자를 전기적으로 접속하기 위한 것이다. 또, 콘택트 홀(13a, 13b)은 제1및 제2도전층(1a, 1b)과 상층의 소자를 전기적으로 접속하기 위한 것이다.
특히, 콘택트 홀(13a, 13b)은 반도체층(3)과 제1또는 제2도전층(1a, 1b)과의 쌍방을 노출하도록 형성되어 있어도 좋고, 또, 제1또는 제2도전층(1a, 1b)만을 노출하도록 설치되어 있어도 좋다.
여기에서, 반도체층(3)에는 p형의 불순물이, 또 제1및 제2도전층(1a, 1b)에 n형의 불순물이 각각 도입되어 있는 경우에는 제1및 제2도전층(1a, 1b)이 소스/드레인 영역이 되고, 이 박막 트랜지스터는 n 채널형의 트랜지스터가 된다. 또, 이것과 역 도전형의 불순물이 각각 도입되는 경우에는 p 채널형 트랜지스터가 된다.
또, 반도체층(3)의 한쪽 및 다른쪽 단부(3a, 3b)가 채널이 되는 중앙부와 다른 도전형을 갖고, 또한 제1및 제2도전형(1a, 1b)과 동일한 도전형을 갖는 경우에는 이 박막 트랜지스터의 소스/드레인 영역의 일부가 된다. 또, 반도체층(3)의 한쪽 및 다른쪽 단부(3a, 3b)가 박막 트랜지스터의 소스/드레인 영역의 일부가 되고, 또한 제1및 제2도전층(1a, 1b)보다 낮은 불순물 농도가 되도록 설정되어 있는 경우에는 한쪽 및 다른쪽 단부(3a, 3b)와 제1및 제2도전층(1a, 1b)에 의해, 소위 LDD 구조가 구성된다. LDD 구조를 구성함으로써, 드레인 전계를 완화할 수 있다.
또, 제1및 제2도전층(1a, 1b)과 반도체층(3a)과 게이트 전극층(7)은, 예를 들면 기상 성장법에 의해 형성되고, 또한 불순물이 도입된 다결정 실리콘(이하 도핑된 폴리실리콘이라 칭함)으로 이루어진다. 또, 게이트 절연층(5)은, 예를 들면 기상 성장법에 의해 형성된 실리콘 산화막으로 이루어져 있다.
다음에, 본 실시 형태의 박막 트랜지스터의 제조 방법에 대해 설명한다.
먼저, 도12와 도15를 참조하여, 실리콘 기판(20)의 표면에, 실리콘 산화막으로 이루어지는 층간 절연층(11)이, 예를 들면 0.2㎛의 막 두께로 CVD(Chemical Vapor Deposition)법으로 형성된다. 이 층간절연층(11) 위에, 예를 들면 인을 첨가한 도핑된 폴리실리콘막이 CVD법으로 표면 전면에 0.1㎛의 두께로 형성된다. 통상의 사진 제판 기술 및 에칭 기술에 의해, 이 도핑된 폴리실리콘막 패터닝되어 제1및 제2도전층(1a, 1b)이 형성된다.
다음에, 도2를 참조하여 이 제1및 제2도전층(1a, 1b)을 덮도록, 예를 들면 CVD법으로 0.1㎛ 두께를 갖는 실리콘 실화막(15)가 표면 전면에 형성된다.
다음에, 도13과 도16을 참조하여, 통상의 사진 제판 기술 및 에칭 기술에 의해 실리콘 질화막(15)에 구형인 구멍(15a)이 형성된다. 이 구형인 구멍(15a)에서는 제1및 제2도전층(1a, 1b)의 일부가 노출한다.
다음에 도3과 도8을 참조하여, 구형인 구멍(15a)을 매립하도록 표면 전면에, 예를 들면 CVD법으로 0.05㎛의 막 두께로 다결정(폴리) 실리콘막(3)이 형성된다. 이 폴리실리콘막(3)의 전면에 이방성의 드라이 에칭을 실시함으로써, 폴리실리콘막(3)의 막 두께량만큼 제거된다.
다음에, 도4와 도9와 도17을 참조하여, 이 이방성 에칭에 의해 구형인 구멍(15a)의 내벽 및 제1및 제2도전층(1a, 1b)의 측벽에 따라 폴리실리콘막(3)이 잔재된다. 이 때, 이 폴리실리콘막(3)의 폭은 0.05㎛이고, 높이는 0.1㎛이다. 그리고, 이 박막 트랜지스터(3)는 제1및 제2도전층(1a, 1b)에 전기적으로 접속되어 있다. 이 후, 고온인 인산 용액에 의해 실리콘 질화막(15)이 모두 제거된다.
도5와 도10과 도14와 도18을 참조하여, 이 실리콘 질화막의 제거에 의해 박막 트랜지스터의 채널 영역을 갖는 폴리실리콘(채널 폴리실리콘)의 패턴(3)이 잔재된다. 이것은, 채널 폴리실리콘 패턴(3)과 실리콘 산화막으로 이루어지는 층간 절연층(11)은 인산에 침식되지 않기 때문이다.
도6과 도11을 참조하여, 제1및 제2도전층(1a, 1b)와 채널 폴리실리콘 패턴(3)을 덮도록, 예를 들면 CVD법으로 0.02㎛의 막 두께로 게이트 절연층으로 이루어지는 실리콘 산화막(5)이 형성된다. 또, 예를 들면 CVD법으로 0.1㎛의 막 두께로 인이 도입된 도핑된 폴리실리콘막(7)이 퇴적된다. 이 도핑된 폴리실리콘막(7)과 실리콘 산화막(5)가 통상의 사진 제판 기술 및 에칭 기술에 의해 패터닝됨으로써, 도1과 도7과 도19에 도시하는 본 실시 형태의 박막 트랜지스터를 완성한다.
상기 제조 방법에서는 채널 폴리실리콘 패턴(3)의 프레임을 규정하는 것으로서 실리콘 질화막(15)을 이용했지만, 이 재질은 실리콘 질화막에 제한되지 않고, 실리콘 산화막과 폴리실리콘에 대해 에칭의 선택 비를 취하는 막이면 어떤 것이어도 좋다.
본 실시 형태의 박막 트랜지스터에서는 도1에 도시하는 바와 같이 제1및 제2도전층(1a, 1b)이 반도체층(3a)의 폭 W1보다 큰 폭 Wc를 갖고 있다. 이 때문에, 콘택트 홀(11a, 11b, 13a, 13b)이 마스크의 중첩 어긋남에 의해 어긋나 형성된 경우에서도 각 콘택트 홀과 제1및 제2도전층(1a, 1b)와의 콘택트는 안정하게 얻는 것이 가능하게 된다.
또, 본 실시 형태의 박막 트랜지스터의 제조 방법에서는 박막 트랜지스터의 각부를 구성하는 부재를 CVD 등과 같은 기상 성장법에 의해 형성하고 있다. 이 때문에, SOI 구조를 형성할 때와 같이 고온·장시간의 열 처리는 불필요하게 되고, 다른 소자의 상층에 이 박막 트랜지스터를 용이하게 형성할 수 있다.
또, 채널 영역을 갖는 반도체층(3)은 종래예(도48)와 마찬가지로, 폭 W1이 높이 H1보다도 작게 되도록 설정되어 있다. 이 때문에, 전류 구동 능력이 우수함과 동시에, 짧은 채널에 의한 특성 열화가 작고, 또한 외부의 전극 배선 등으로부터의 전기적 영향을 저지할 수 있다라는 효과도 갖는다.
[실시 형태 2]
실시 형태 1에서, 도4와 도9와 도17에 도시하는 바와 같이 채널 영역으로 이루어지는 다결정 실리콘 패턴(3)은 실리콘 질화막(15)에 설치된 구멍(15a)의 내부에 형성되었다. 그러나, 도20에 도시하는 바와 같이, 실리콘 질화막을 구형 패턴(15)으로서 남기고, 그 외주에 채널 폴리실리콘(3)의 패턴이 형성되어도 좋다. 이 경우, 폴리실리콘 패턴(3)은 제1및 제2도전층(1a, 1b)의 외주에도 잔재되게 된다.
또, 이 후의 공정에 대해서는 상술한 실시 형태 1과 마찬가지이기 때문에 그 설명은 생략한다.
본 실시 형태의 제조 방법에 의하면, 제거하는 실리콘 질화막(15)의 평면 점유 면적이 작기 때문에, 실시 형태 1보다도 실리콘 질화막(15)의 제거 시간을 단축하는 것이 가능하게 된다.
[실시 형태 3]
실시 형태 1에서, 도1에 도시하는 바와 같이 채널 폴리실리콘 패턴(3)은 프레임 형상을 가지므로, 2개의 박막 트랜지스터가 병렬로 접속된 구조로 되어 있다. 그러나 도21에 도시하는 실시 형태 3과 같이 1개의 박막 트랜지스터로 하면, 평면 점유 면적을 저감할 수 있다.
도21을 참조하여, 이 경우, 채널 폴리실리콘 패턴(23)은 프레임 형상이 아니고, 직선 형상으로 연장한 형상을 갖고 있다. 그리고, 직선 형상으로 연장한 양 단부(23a, 23b)가 각각 제1또는 제2도전층(1a, 1b) 위에 접하도록 배치하고 있다.
또, 이 이외의 구성에 대해서는 도1에 도시하는 실시 형태 1과 거의 마찬가지이기 때문에, 동일 부재에 대해서는 동일 부호를 붙여 그 설명을 생략한다.
이하, 본 실시 형태의 박막 트랜지스터의 제조 방법에 대해 설명한다.
본 실시 형태의 제조 방법은 먼저 도15~도17에 도시하는 실시 형태 1과 마찬가지의 공정을 거친다. 이 후, 도22를 참조하여, 구멍(15a)의 한쪽 측벽에 따른 폴리실리콘 패턴(3)의 위쪽만을 덮는 레지스트 패턴(25)이 형성되고, 이 레지스트 패턴(25)를 마스크로서 폴리실리콘 패턴(3)에 드라이 에칭이 실시된다. 이 후, 레지스트 패턴(25)이 제거되어, 실리콘 질화막(15)이 실시 형태 1과 마찬가지로 하여 제거된다.
도23을 참조하여, 이것에 의해 구멍의 한변의 측벽에 따른 부분에만 채널 폴리실리콘 패턴(3)이 잔재된다. 이 후, 실시 형태 1과 마찬가지로 해서, 게이트 산화막과 게이트 전극층을 형성함으로써, 도21에 도시하는 박막 트랜지스터를 완성한다.
또, 도22와 도23에 도시하는 제조 방법에서는 채널 폴리실리콘 패턴(3)의 단부 부근에 교차부(3e, 3f, 3g, 3h)가 잔재된다. 그러나, 이 교차부(3e, 3f, 3g, 3h)에 대해서는 도22에 도시하는 구멍(15a)의 폭 L을 적절하게 제어함으로써, 도21에 도시하는 바와 같이 거의 직선 형상의 채널 폴리실리콘 패턴(3)을 얻을 수 있다.
본 실시 형태의 박막 트랜지스터에서는 실시 형태 1과 같이 2개의 트랜지스터가 병렬로 접속된 구성이 아닌 단일 트랜지스터 구성으로 이루어지기 때문에, 트랜지스터의 평면 점유 면적을 작게 할 수 있다.
[실시 형태 4]
상술한 실시 형태 1~3에서, 채널부를 이루는 반도체층(3)의 상면과 양 측면은 게이트 전극층(7)으로 덮혀져 있지만, 그 하면은 게이트 전극층(7)으로 덮혀지지 않는다. 그래서, 반도체층(3)의 상면, 양 측면 및 하면의 전부를 게이트 전극층이 덮도록 박막 트랜지스터를 제조하는 방법에 대해 이하에 설명한다.
본 실시 형태의 제조 방법은 먼저 도8~도10에 도시하는 실시 형태 1과 마찬가지의 공정을 거친다. 이 후, 도24를 참조하여, 레지스트 패턴(35)이 층간절연층(11) 위에 형성된다. 이 레지스트 패턴(35)은 채널 폴리실리콘 패턴(3)의 채널로 이루어지는 영역을 적어도 노출한 개구(35a)를 갖는다. 이 레지스트 패턴(35)을 마스크로서 불산에 의해 층간 절연층(11)을 0.05㎛만큼 에칭 제거한다. 이 에칭에 의해, 채널 폴리실리콘 패턴(3)의 채널로 이루어지는 부분의 하측의 층간 절연층(11)이 소정 막 두께만큼 제거된다. 이 때문에, 채널 폴리실리콘 패턴(3)의 채널로 이루어지는 부분은 층간 절연층(11)으로부터 나타나게 된다. 그러나, 이 채널 폴리실리콘 패턴(3)은 그 양단부에서 제1및 제2도전층(1a, 1b)을 통해 층간 절연층(11)에 지지되어 있기 때문에, 박리되어 버리지 않는다. 이 후, 레지스트 패턴(35)이 제거된다.
도25를 참조하여, 이 후 게이트 절연층(5)과 게이트 전극층(7)이, 예를 들면 감압 CVD법에 의해 퇴적되고, 패터닝됨으로써 채널 폴리실리콘 패턴(3)의 채널로 이루어지는 부분의 상면, 양 측면 및 하면의 전부를 게이트 전극층(7)이 둘러싸여진 구조를 실현할 수 있다. 이것은 감압 CVD법에서 퇴적막의 피복성이 우수해진다.
본 실시 형태의 박막 트랜지스터에서는 게이트 전극층(7)이 채널 영역으로 이루어지는 반도체층(3)의 상면, 양 측면 및 하면의 전부를 둘러싸는 구조를 갖고 있기 때문에, 게이트 전극에 의한 제어성이 우수한 박막 트랜지스터를 얻을 수 있다.
[실시 형태 5]
상술한 실시 형태 4와 동일 목적을 달성하는 구조로서 다른 구조를 도시한다.
도26을 참조하여, 본 실시 형태에서의 박막 트랜지스터에서는 게이트 전극층(7)이 채널 폴리실리콘 패턴(3)의 채널로 이루어지는 부분의 상면 및 양 측면을 덮고, 또한 측면의 상면측 단부 m로부터 하면측 단부 n의 전면을 덮고 있다.
또, 이 이외의 구성에 대해서는 실시 형태 1과 거의 마찬가지이기 때문에, 동일한 구성 부재는 동일한 부호를 붙이고, 그 설명을 생략한다.
다음에, 본 실시 형태의 제조 방법에 대해 설명한다.
본 실시의 제조 방법은 먼저 도8~도10에 도시하는 실시 형태 1과 마찬가지의 공정을 거친다. 이 후, 도26에 도시하는 바와 같이 열 산화법에 의해 채널 폴리실리콘 패턴(3)의 표면을 덮도록 실리콘 산화막(5)이 형성된다. 이 때, 산화제는 상방으로부터 확산하여 채널 폴리실리콘 패턴(3)의 표면에 실리콘 산화막을 형성함과 동시에, 실리콘 산화막으로 이루어지는 층간 절연층(11)의 내부에 채널 폴리실리콘 패턴(3)의 하부에도 산화막을 형성한다. 이 후, CVD법에 의해 게이트 전극층으로 이루어지는 첨가의 도핑된 폴리실리콘막(7)이 퇴적되고 패터닝됨으로써 박막 트랜지스터 구조를 완성한다.
도26에 도시하는 실시 형태의 박막 트랜지스터의 구조에서, 실시 형태 4와 같이 채널로 이루어지는 반도체층(3)의 하면에 게이트 전극층(7)은 존재하지 않지만, 채널 폴리실리콘 패턴의 채널로 이루어지는 부분의 측면의 상면측 단부 m으로부터 하면측 단부 n의 전면을 피복하고 있기 때문에, 실시 형태 1에 비교하여 게이트 전극에 의한 제어성이 우수한 박막 트랜지스터를 얻을 수 있다.
[실시 형태 6]
본 실시 형태에서는 박막 트랜지스터의 오프 전류를 저감하는 것을 목적으로 한다.
오프 전류는 드레인단의 공핍층 내에서 발생하는 생성 전류라 생각되고 있다. 따라서, 오프 전류를 저감하는 방법 중 하나로, 드레인단 폭의 단축이 있다. 폭의 단축에 의해 공핍층 체적이 감소하고, 생성 전류를 저감할 수 있기 때문이다. 그러나, 종래에, 트랜지스터의 채널 폭은 사진 제판 기술에서 결정하는 최소 가공 치수로 설정되는 경우가 많고, 그 이상으로 드레인단 폭을 축소할 수 있었다. 이 실시 형태에서는 사진 제판 기술에서 결정하는 최소 가공 치수 이하로 드레인단 폭을 축소할 수 있는 기술을 도시한다.
도27을 참조하면, 본 실시 형태에 도시하는 박막 트랜지스터는 반도체층(33)과 게이트 절연층(도시하지 않음)과 게이트 전극층(7)을 갖고 있다.
반도체층(33)에는 채널 영역(33c)을 규정하도록 채널 영역(33c)의 양측에 드레인 영역(33a)과 소스 영역(33b)이 형성되어 있다. 또, 채널 영역(33c)과 게이트 절연층을 개재하여 대향하도록 게이트 전극층(7)이 형성되어 있다.
또, 이 박막 트랜지스터에서는 채널 영역(33c)과 드레인 영역(33a) 사이에 드레인 오프셋(33d)이 설치되어 있다. 또, 이 드레인 영역(33a)와 드레인 오프셋(33d)와의 접속부에서 반도체층(33)의 선폭 d1은 그외의 부분의 선폭 d2보다도 작게 설정되어 있고, 또한 사진 제판 기술에서 결정하는 최소 가공 치수보다도 작게 설정되어 있다.
통상, 반도체층(33)은 레지스트 패턴을 마스크로서 도전층을 에칭함으로써 패터닝된다. 이 레지스트 패턴은 포토 레지스트에 포토 마스크(십자선)를 투과시킨 노광 광을 조사하여 현상함으로써 형성된다.
본 실시 형태의 제조 방법에서는 이 반도체층(33)의 패터닝을 위한 포토마스크의 구조에 특징이 있다. 이하, 이 포토 마스크의 구조에 대해 상세히 설명한다.
도28과 도29를 참조하면, 여기에서는 반도체층(33 : 도27)의 형성 영역과 대향하는 부분(51b)이 비투과 영역으로 이루어지는 경우에 대해 설명한다. 포토마스크는 투명 기판(53)과, 예를 들면 크롬으로 이루어지는 차광막(55)을 갖고 있다. 이 차광막(55)은 반도체층(33)의 형성 영역과 대향하는 부분(51b) 이외의 영역과 드레인 단부(D)에 대응하는 영역(51a)을 덮도록 형성되어 있다. 여기에서, 포토 마스크 위의 패턴이 웨이퍼 위에 n배로 축소하여 전사되는 경우에, 드레인 단부 D에 대응하는 영역(51a)의 폭 d0는 (웨이퍼 위의 최소 가공 치수)×(축소 배율 n)보다 작은 치수가 된다.
또, 도28에서 반도체층의 형성 영역과 대응하는 부분(51b)이 광 차단 영역으로 이루어지는 경우에, 도30에 도시하는 바와 같이 차광막(55)은 반도체층의 형성영역과 대응하는 부분(51b)의 영역에서 드레인 단부 D에 대응하는 영역(51a) 이외를 덮도록 형성되어 있다.
이 도28에 도시하는 포토 마스크(50)를 이용하여 레지스트를 패터닝하고 이 레지스트 패턴을 마스크로서 도전층을 패터닝하여 게이트 전극층을 형성하면, 게이트 전극층의 평면 형상은 도27에 도시하는 바와 같이 된다. 도27을 참조하면, 다시 말하면 게이트 전극층의 드레인단 D에서 선폭 d1이 다른 부분의 선폭 d2보다도 작게 된다. 그 이유를 이하에 상세히 설명한다.
도31a에 도시하는 바와 같이, 포토 마스크(50)의 패턴(51)의 폭 dp0가 (웨이퍼상의 최소 가공 치수)×(축소 배율 n) 이상의 치수를 갖고 있을 때, 그 포토마스크(50)를 투과한 노광 광의 웨이퍼 위의 광 강도는 도31c에 도시하는 바와 같이 된다.
도31c를 참조하면, 본래 노광 광이 조사되지 않은 영역(비노광 영역; Sc)에는 노광되는 영역(노광 영역) SA, SB로부터 광이 어느 정도 회절된다. 이 때 포토 마스크(50)의 패턴의 폭 dp0가 상술한 치수이면, 비노광 영역 Sc에 노광 영역 SA, SB로 부터 회절한 노광 광의 강도의 합(일점 쇄선)은 레지스트가 현상액에 용해되어 없어지는 광 강도에는 이르지 못한다. 이 때문에, 도31b에서 광이 비춰지지 않은 부분이 현상액에 제거되는 네가티브형의 레지스터(57)를 이용한 경우에, 비노광 영역 Sc에 대응하는 부분의 레지스트(57)는 현상액에 용해하여 제거된다. 따라서, 이 레지스트 패턴을 마스크로서 기판(20) 위의 피에칭막(55)을 에칭하면, 이 피에칭막(55)는 노광 영역 SA와 SB에 대응하는 부분에서는 잔재하지만, 영역 Sc에 대응하는 부분에서는 제거된다.
한편, 도31a에 도시하는 차광막(51)의 선폭 dpo를 (웨이퍼상의 최소 가공 치수)×(축소 배율 n)보다 작은 치수로 하면, 그 포토마스크(50)를 투과한 노광 광의 웨이퍼 상의 광 강도는 도32에 도시하는 바와 같이 된다.
도32를 참조하면, 이 경우 노광 영역 SA, SB로부터 비노광 영역 Sc에 회절한 노광 광의 광 강도의 합(일점 쇄선)은 레지스트가 현상액에 용해되어 없어지는 광 강도를 초래해 버린다. 결과로서, 도31b에서 네가티브형의 레지스트(57)를 이용한 경우에는 영역 Sc에 대응하는 부분의 레지스트를 현상액으로 제거할 수 없게 된다.
이것에 의해, 이 레지스트 패턴을 마스크로서 피에칭막(55)을 에칭하면, 이 피에칭막(55)은 노광 영역 SA와 SB에 대응하는 부분만이 아니고, 영역 Sc에 대응하는 부분도 잔재한다.
또, 도27에 도시하는 바와 같이, 영역 R1에서는 영역 R2에 비해 노광 영역으로부터의 광이 회절하기 어렵다. 결과로서 비노광 영역에 대응하는 부분의 피에칭막(55)에서는 그 선폭 d1이 다른 부분의 선폭 d2보다 작게 된다.
이상으로부터, 도28에 도시하는 포토 마스크를 이용한 경우에는 도27에 도시하는 바와 같은 형상의 채널 폴리실리콘막(33)이 얻어진다.
결과로서, 본 실시 형태의 박막 트랜지스터의 구성에서는 오프 전류를 저감하는 것이 가능하게 된다.
[실시 형태 7]
도33을 참조하면, 종래의 특성은 실선 l1과 같이 오프 전류(게이트 전압이 OV일 때의 드레인 전류)가 크다는 문제가 있었다. 오프 전류는 드레인단(드레인과 채널과의 접촉면)의 고전계 영역에 존재하는 결정 결함을 통해 전자-정공 쌍이 생성됨으로써 발생한다고 생각되고 있다.
종래, 이 결정 결함(채널이나 소스, 드레인을 구성하는 폴리실리콘 중 결정 결함에서 댕글링 본드)을 불활성화하기 위해, 질소를 폴리실리콘 속으로 도입하는 방법이 있었다. 이 방법은, 예를 들면 C. K. Yang et al., "Improved Electrical Characteristics of Thin-Film Transistors Fabricated on Nitrogen-Implanted Polysilicon Films", IEDM 44, pp. 505-508에 도시하고 있다. 이 방법에 의해 결정 결함이 불활성화하는 것은 도입된 질소가 실리콘의 댕글링 본드에 결합하기 위해서라고 생각되고 있다.
그러나 질소는 실리콘속에서 도너형의 불순물로서 움직이기 때문에, 도33에서 실선 l2에 도시하는 바와 같이 트랜지스터의 임계치 전압 Vth를 부 방향으로 변화시켜 버린다. 이 경우, 이 박막 트랜지스터가 도34에 도시하는 SRAM 메모리 셀의 부하 트랜지스터 Q5, Q6에 이용되면, Low가 되는 노드 N1에 게이트가 접속되는 부하 트랜지스터 Q6이 ON되기 어렵게 된다. 이것에 의해, 노드 N2의 전위를 Vcc 전위까지 충분히 상승하는 것이 곤란하게 되고, SRAM의 데이타의 기억 상태가 불안정하게 된다라는 문제점이 있다.
그래서, 본 실시 형태에서는 트랜지스터의 채널부에 질소만이 아닌 다른 불순물도 도입한다. 그 불순물은 임계치 전압을 정 방향으로 변화시키는 것이다.
그 제조 방법을 도35와 도36을 이용하여 설명한다.
도35를 참조하면, 먼저 실리콘 기판(20) 위에 형성된 실리콘 산화막(11) 위에 채널 폴리실리콘막(61)이, 예를 들면 CVD법으로 40nm의 두께로 형성된다. 그후, 상방으로부터 이온 주입법에 의해 질소 이온이, 예를 들면 5×1014cm-2의 주입량만큼 채널 폴리실리콘막(61) 속으로 도입된다. 다음에, 동일하게 상방으로부터 채널 폴리실리콘막(61) 속으로 플루오르 이온이, 예를 들면 5×1014cm-2의 주입량으로 도입된다.
그 후, 게이트 산화막(5)이, 예를 들면 CVD법으로 40nm의 두께로 형성된다. 이 게이트 산화막(5) 위에 게이트 폴리실리콘막(7)이 CVD법으로 0.2㎛의 두께로 형성되어 통상의 사진 제판 기술과 에칭 기술에 의해 패터닝된다.
다음에, 레지스트 패턴(67)이 형성되어 이것을 주입 마스크로서 BF2이온이 채널 폴리실리콘막(61)속으로 주입됨으로써, 채널 영역(61c)을 규정하도록 드레인 영역(61a)과 소스 영역(61b)이 형성된다. 이 때, 드레인 영역(61a)을 게이트 전극(7)의 단부로부터 분리함으로써, 드레인 오프셋(61d)이 형성된다. 이 드레인 오프셋(61d)은 드레인 전계를 완화하기 위한 것이다.
이상의 제조 방법에 의해, 채널 영역(61c) 속에 질소와 플루오르를 포함한 박막 트랜지스터를 형성할 수 있다.
플루오르는 폴리실리콘 속의 결정 결함을 불활성화함과 동시에, 게이트 산화막(5)속에도 확산하여 부의 고정 전하를 형성한다. 이 때문에, 플루오르는 질소의 도너 효과에 의한 임계치 전압 Vth의 부 방향으로의 변화를 제거하는 동작을 한다. 그 결과, 도33의 실선 l3에 도시하는 바와 같이 트랜지스터의 임계치 전압 Vth는 적정한 값으로 유지한 그대로 오프 전류를 저감할 수 있다.
또, 네온이나 산소도 플루오르와 마찬가지의 동작을 한다.
또, 상기 플루오르 이온대신에, 비소나 인 이온을 주입해도 좋다.
또, 상기 예에서는 톱 게이트형 박막 트랜지스터에 대해 설명했지만, 보텀 게이트형 박막 트랜지스터에 적용되어도 좋다. 또, 상술한 질소와 플루오르와의 2개의 이온 주입 후에 700~900℃의 어닐을 가함으로써, 상기 효과가 현저하게 된다.
본 실시 형태는 실시 형태 1~5의 박막 트랜지스터에 적용할 수 있다.
[실시 형태 8]
이제까지는 도37과 도38에 도시하는 바와 같은 단면 구조를 완성할 수 있는 단계에서, 채널 폴리실리콘막(71)의 막 두께를 얇게 하여 오프 전류를 떨어뜨리기 위해 열 산화 처리를 행하는 기술이 있었다. 이 기술은, 예를 들면, M. Sasaki et al., "The Impact of Oxidation of Channel Polysilicon on the Trap-Density of Submicron Bottom-Gate TFT's" IEEE ELECTRON DEVICE LETTERS, VOL. 15, No. 1, JANUARY 1994, pp. 1-3에 도시되어 있다.
그러나, 이 방법에서는 도39에 도시하는 바와 같이 열 산화 처리에 의해 트랜지스터의 게이트 산화막의 막 두께가 t에서 t'로 두꺼워져 버린다. 이것은 상기열 산화시에 산화제가 게이트 산화막(5) 속에도 확산하고 있고, 채널 폴리실리콘막(71)의 하면이나 그 아래에 있는 게이트 폴리실리콘막(7)의 상표면을 또 산화하여 산화막이 성장하기 때문이다. 이 게이트 산화막의 막 두께의 증가 때문에, 트랜지스터의 임계치 전압 Vth가 상승한다는 문제가 발생한다.
그래서, 본 실시 형태의 구조를 도40을 이용하여 설명한다.
도40을 참조하면, 본 실시 형태에서는 게이트 절연막(5a)으로서 옥시나이트라이드(SiOxN1-x)막이 이용되고 있다. 이 막(5a)은 실란 가스와 암모니아 가스와 N2O 가스를 이용하여 감압 CVD법에 의해 용이하게 성막가능하게 함과 동시에, 산화제의 확산을 실리콘 산화막에 비해 억제하는 동작이 있다. 옥시나이트라이드막은 SiO2와 SiN과의 혼합막이고, 막질이 치밀하여 산화제를 거의 확산시키지 않은 SiN막의 특징에 가까운 특징을 갖는다. 또, 종래 예와 같이 순수한 실리콘 산화막에 비해, 옥시나이트라이드막은 막 속에서의 산화제의 확산 계수가 작다. 따라서, 게이트 절연막에 이 옥시나이트라이드막을 이용하면, 상술한 열 산화 처리를 추가해도 게이트 폴리실리콘막(71)의 상면과 채널 폴리실리콘막(71)의 하면이 산화되는 것이 억제되고, 결과로서 게이트 절연막(5a)의 후막화가 억제된다.
단, 채널 폴리실리콘막(71)은 상면과 양 측면에서는 산화되기 때문에 박막화 된다. 따라서, 게이트 절연막(5a)에 옥시나이트라이드막을 이용하고, 또한 채널 폴리실리콘막(71)의 패턴 형성 후에 열 산화 처리를 추가함으로써, 박막 트랜지스터의 임계치 전압 Vth의 상승을 억제하면서 오프 전류를 저감하는 것이 가능하게 된다.
다음에, 본 실시 형태의 제조 방법의 한 예를 설명한다.
도40을 참조하면, 실리콘 기판(20) 위에 형성된 실리콘 산화막(11) 위에 게이트 전극이 되는 0.1㎛ 두께의 폴리실리콘막(7)이 CVD법으로 형성된다. 이 막(7)속에는 퇴적시에 인이 첨가된다. 다음에, 이 막(7)이 통상의 사진 제판 기술과 에칭 기술에 의해 소망한 패턴으로 가공된다. 다음에, 감압 CVD법에 의해 옥시나이트라이드막(5a)를 40nm의 두께로 퇴적시킨다. 다음에, CVD법에 의해 채널 폴리실리콘막(71)이 40nm의 두께로 퇴적되고, 또 소망한 패턴으로 가공된다. 그 후, 700~90℃의 드라이 O2분위기에서 열 산화 처리가 실시되고, 채널 폴리실리콘 패턴(71)이 산화되어 박막화한다. 그 후, 레지스트 패턴이 형성되고, 그것을 마스크로서 BF2이온이 1×1015cm-2의 주입량으로 채널 폴리실리콘(71)속으로 이온 주입된다. 이 이온 주입에 의해, 소스/드레인 영역이 형성되어 트랜지스터를 완성한다.
또, 옥시나이트라이드막의 형성 방법으로서, CVD법으로 형성한 실리콘 산화막을 1000℃로 암모니아 분위기로 비춰짐으로써 질화하는 방법도 있다.
본 실시 형태는 실시 형태 1~5의 박막 트랜지스터에 적용할 수 있다.
[실시 형태 9]
옥시나이트라이드막을 이용하지 않고, 열 산화 처리에 의한 임계치 전압 Vth의 상승을 억제하는 다른 방법을 도41과 도42를 이용하여 설명한다.
도41을 참조하면, 채널 폴리실리콘 패턴(71) 형성 후에, 질소 이온(73)이 이온 주입법으로 게이트 폴리실리콘막(7) 속과 게이트 산화막(5) 속으로 도입된다. 주입 에너지는 20~30keV로, 이 게이트 폴리실리콘막(7)의 상면 부근에 비정이 가능하도록 설정된다. 질소 이온의 주입량은 1×1014~1×1017cm-2이다.
이 방법에 의해 게이트 폴리실리콘막(7)의 상면부가 열 산화되는 것을 억제할 수 있다. 즉, 주입된 질소가 도42에 도시하는 바와 같이 게이트 폴리실리콘막(7)의 상면부와 게이트 산화막(5) 속에 존재함으로써, 열 산화시에 확산하고 있는 산화제를 억제함과 동시에, 폴리실리콘의 산화 속도를 억제할 수 있다.
또 질소 이온 주입과 열 산화 처리 공정 사이에, 700~900℃의 어닐이 추가되어도 좋다. 이 어닐에 의해 도42에 도시하는 바와 같이 질소 이온이 게이트 산화막 속으로 편석한다. 또, 어닐에 의해 Si-N 결함이 다량으로 형성되고, 산화제의 확산 억제 효과가 현저하게 된다.
또, 이 질소 이온 주입은 게이트 폴리실리콘막(7)의 형성 후나 게이트 산화막(5)의 형성 후에 행해도 좋다. 이 방법이면, 게이트 절연막을 변경할 필요는 없다.
또, 이온 주입법을 이용하지 않고, 게이트 폴리실리콘막(7)을 형성하는 CVD 공정에서, 질소 가스 등을 이용함으로써, 게이트 폴리실리콘막(7)속으로 인과 함께 질소를 첨가하는 방법도 있다.
본 실시 형태는 실시 형태 1~5의 박막 트랜지스터에 적용할 수 있다.
[실시 형태 10]
종래의 박막 트랜지스터의 게이트 폴리실리콘막은 1020cm-3정도 농도의 불순물을 포함하고 있었다. 따라서, 트랜지스터의 온시도 오프시도 게이트 폴리실리콘막의 채널면은 캐리어가 공핍화하지 않기 때문에, 실효의 게이트 용량은 항상 일정하였다.
오프 전류는 전술한 바와 같이 드레인단의 전계에 크게 의존하고, 전계를 완화함으로써 저감될 수 있다. 이 전계는 게이트 전압과 드레인 전압과의 차에 비례하고, 게이트 용량에 비례한다. 따라서, 게이트 용량을 작게 함으로써, 전계를 약하게 할 수 있어 오프 전류를 억제하는 것이 가능하게 된다.
그러나, 게이트 용량을 작게 하면, 온 전류가 떨어지기 때문에, 용이하게 게이트 용량을 작게할 수 없었다. 본 실시 형태에서는 이 게이트 용량을 온시에 비해 오프시에 저하시킴으로써, 높은 온 전류와 낮은 오프 전류를 양립시키는 것을 목적으로 한다.
도43을 참조하면, 톱 게이트형 박막 트랜지스터에서, 게이트 폴리실리콘막(81)의 불순물은 소스/드레인 영역에 도입되는 불순물과 역인 도전형으로 선택된다. 예를 들면, p 채널형 트랜지스터이면 n형의 불순물이 선택된다. 다음에, 그 게이트 폴리실리콘막(81) 속의 불순물의 농도는 4.23×1019cm-3이하로 설정된다. 이와 같은 게이트 폴리실리콘막(81)을 이용한 p 채널형 트랜지스터의 동작시의 상태를 설명한다.
먼저, 온 동작시는 게이트(81)에 부 전압이 인가된다. 드레인(61a)에도 부 전압이 인가되어 있기 때문에, 게이트 폴리실리콘막(81)은 공핍화하지 않고, 게이트 용량은 게이트 산화막(5)의 용량만이므로 높은 온 전류가 얻어진다.
그것에 대해, 오프 동작시에, 게이트 전압은 0V, 드레인(61a)에는 부 전압이 인가된다. 게이트(81)는 드레인(61a)에 대해 정(正)인 전위 차를 갖기 때문에, n형의 게이트 폴리실리콘막(81)의 드레인(61a)에 대향하는 측에서는 도44에 도시하는 바와 같이 캐리어인 전자가 제거되어 공핍층(81a)이 형성된다. 이 상태에서의 실효적인 게이트 용량은 게이트 산화막의 용량과 그 공핍층(81a)의 용량의 직렬 결합이 되기 때문에, 용량값이 저하한다. 따라서, 드레인단의 전계는 종래에 비해 작게 되고, 결과로서 트랜지스터의 오프 전류가 저감된다.
여기에서, 게이트 폴리실리콘막(81)이 공핍화함으로써, 게이트와 드레인 사이의 전계가 완화하는 것이 목적이기 때문에, 그 전계가 10%이상 작게 되면 목적이 달성된다고 정의한다. 이 완화율을 10%로 한 것은 오프 전류의 트랜지스터 사이의 오차가 10% 정도이기 때문이다. 게이트 폴리실리콘막(81) 내에서의 공핍층 폭을 x(도44), 불순물 농도를 N, 전압 강하를 Vd라 하면, 다음의 관계가 얻어진다.
N=2εsVd/qx2
여기에서, εs는 실리콘 유전율(1.05×10-12F/㎠)이고, q는 소전하량(1.60×10-19C)이다.
여기에서, 게이트와 드레인 사이의 전압을 Vgd라 하면, Vd가 Vgd의 10% 이상이면, 게이트의 공핍화에 의해 드레인 전계가 완화되게 된다. 이것은 게이트 폴리실리콘막(81)의 공핍층(81a)에 가해지는 전압 Vd만큼 Vgd가 감소되기 때문이다. 이때, 공핍층(81a)의 용량 Cd의 역수는 게이트 산화막(5)의 용량 Cox의 역수의 10%가 된다. 따라서, x=0.305×tox가 된다. 따라서, 상술한 수식에 의해 N은 이하와 같이 구해진다.
[식 1]
Figure kpo00002
Vgd는 SRAM의 메모리 셀에서는 보통 3V이고, tox는 10nm라 하면, N은 4.23×1019cm-3이 된다. 즉, 게이트 폴리실리콘막(81)의 불순물 농도 N을 4.23×1019cm-3이하로 하면, 드레인단의 전계가 10% 완화되어 트랜지스터의 오프 전류의 감소가 유의한 것이 된다.
또, N.D. Arora et al., "Modeling the Polysilicon Depletion Effect and Its Impact on SubmicrometetcmOS Circuit Performance" IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL 42, No. 5, MAY 1995, pp. 935-942의 도3에는 게이트 폴리실리콘막의 불순물 농도가 1×1019cm-3으로부터 공핍화에 의한 임계치 전압 Vth가 상승하는 것이 도시되어 있다.
다음에, 이 트랜지스터 구조의 제조 방법에 대해 설명한다.
도43을 참조하면 실리콘 기판(20)상에 형성된 실리콘 산화막(11) 위에 CVD법으로 두께 40nm의 채널 폴리실리콘막(61)과 두께 40nm의 게이트 산화막(5)가 형성된다. 다음에, CVD법에 의해 불순물이 첨가되어 있지 않은 폴리실리콘막(81)이 두께 0.1㎛로 퇴적된다. 다음에, 인 이온이 이온 주입법에 의해 40~60keV의 주입 에너지로, 또한 1×1013~5×1014cm-2의 주입량으로 폴리실리콘(81)에 주입된다. 그 후, 800℃의 어닐에 의해, 인이 활성화된다. 이들 공정에 의해, 4.23×1019cm-3이하의 불순물 농도를 갖는 게이트 폴리실리콘막(81)이 형성된다. 그 후, 이 폴리실리콘막(81)이 소망한 패턴으로 가공되어 소스, 드레인부가 형성되어 트랜지스터가 완성된다.
또, n 채널형 트랜지스터에서도 게이트 폴리실리콘으로의 주입을 브롬으로만 대신하고 나머지 공정은 모두 마찬가지이다.
[실시 형태 11]
도45에 도시하는 바와 같이 실시 형태 10에 도시하는 n형으로 낮은 불순물 농도의 게이트 폴리실리콘막(81)을 갖는 p 채널형 트랜지스터(80A)와 실시 형태 10에 도시하는 p형으로 낮은 불순물 농도의 게이트 폴리실리콘막(81)을 갖는 n채널형 트랜지스터(80B)로부터cmOS(Complementary Metal Oxide Semiconductor) 회로를 구성할 수 있다.
게이트 폴리실리콘막(81) 속의 불순물 농도가 낮기 때문에, 리크 전류가 작은cmOS 회로가 얻어진다.
또, 실시 형태 10과 11에서는 톱 게이트형 트랜지스터에 대해 설명했지만, 보텀 게이트형에도 마찬가지로 적용할 수 있다.
[실시 형태 12]
상술한 실시 형태 10 및 11에서는 게이트 폴리실리콘막 속의 불순물 농도가 낮기 때문에, 게이트 폴리실리콘막의 전기적 저항이 높다.
이 폐해가 문제인 경우에는 도46에 도시하는 바와 같이 W(텅스텐), Ti(티타늄), Co(코발트) 등의 금속, 또는 그 금속 실리사이드층(91)을 폴리실리콘막(81)의 상부에 적층하여 게이트 전극을 2층으로 함으로써 해결할 수 있다. 즉, 이들 금속 및 그 실리사이드층(91)은 전기적 저항이 작기 때문에, 게이트 전극의 저항을 폴리실리콘막(81) 대신에 떨어뜨린다.
이 구조의 제조 방법의 한 예로서는 도43에 도시하는 실시 형태 10에서의 게이트 폴리실리콘막(81)로 불순물을 주입한 후에 스퍼터법으로 금속 또는 그 금속 실리사이드를 0.1~0.3㎛의 두께로 퇴적하고, 게이트 전극의 패턴으로 가공하는 방법이 있다.
[실시 형태 13]
불순물 농도가 낮은 게이트 폴리실리콘막의 형성 방법으로서 다음 방법도 있다.
이 방법은 소스/드레인 영역과 게이트 전극에는 역인 도전형의 불순물을 주입하는 것을 이용한 방법으로, 게이트 폴리실리콘막으로의 불순물의 주입량을 소망한 불순물 농도와 소스/드레인 영역의 불순물 농도를 추가한 값으로 설정하여 불순물을 주입하는 방법이다.
보다 구체적으로는, 도47을 참조하면 먼저 게이트 폴리실리콘막(81)에 미리 인이 1.1×1015cm-2로 주입된다. 그 후, 소스/드레인 영역(61a, 61b) 형성을 위한 보론 주입이 게이트 폴리실리콘막(81)의 표면이 노출한 상태에서, 1.0×1015cm-2의 주입량으로 행해진다. 이것에 의해, 게이트 폴리실리콘막(81)속에는 1.1×1015cm-2의 인과 1.0×1015cm-2의 보론이 공존하게 된다. 이것은 서로 역인 도전형의 불순물이기 때문에, 서로 보상하고 합해 결과로서 1.0×1014cm-2의 인을 게이트 폴리실리콘막(81)속으로 주입한 경우와 등가가 된다. 이것에 의해, 게이트 폴리실리콘막(81)으로 인의 주입량을 1×1014cm-2로 하고, 소스 영역(61b)과 드레인 영역(61a)으로 보론의 주입량을 1×1015cm-2로 할 수 있다.
종래는 소스/드레인 영역의 불순물이 게이트 속으로 들어가지 않도록 산화막이나 레지스트의 마스크로 게이트를 덮을 필요가 있었지만, 이 방법에서는 그와 같은 공정은 불필요하게 된다.
상기의 예는 p 채널형 트랜지스터에 대해 설명했지만, n채널형 트랜지스터에도 마찬가지로 적용할 수 있다.
또, 실시 형태 10~13은 실시 형태 1~5의 박막 트랜지스터에 적용할 수 있다.
본 발명의 한 국면에 따른 박막 트랜지스터를 갖는 반도체 장치는 제1및 제2도전층이 반도체층의 한쪽 및 다른쪽 단부에 각각 접하도록 형성되어 있고, 반도체층보다 큰 폭을 갖고 있기 때문에, 반도체층의 한쪽 및 다른쪽의 단부에 도달하는 콘택트 홀의 형성 위치가 마스크의 중첩 어긋남에 의해 어긋나도 제1및 제2도전층에 의해 안정하게 콘택트를 취할 수 있다.
본 발명의 한 국면에 따른 박막 트랜지스터를 갖는 반도체 장치의 제조 방법에서는 박막 트랜지스터를 구성하는 각부가 기상 성장법에 의해 형성되기 때문에, 이 박막 트랜지스터는 기판 소자의 상층에 형성하는 것이 가능하게 된다. 이것에 의해 고집적화에 적합한 박막 트랜지스터가 얻어진다.
본 발명의 다른 국면에 따른 박막 트랜지스터를 갖는 반도체 장치의 제조 방법에서는 용이하게 낮은 오프 전류를 갖는 박막 트랜지스터를 제조할 수 있다.
지금 개시된 실시 형태는 모든 점에서 예시에서 제한한 적이 아니라고 생각될 수 있다. 본 발명의 범위는 상기 설명이 아니라 특허 청구의 범위에 의해 나타나고, 특허 청구의 범위와 균등한 의미 및 범위 내에서 모든 변경이 포함되는 것이 의미된다.

Claims (6)

  1. 서로 분리하여 설치된 제1및 제2도전층(1a, 1b); 한쪽의 단부(3a)가 상기 제1도전층 위에 얹히는 한편 상기 제1도전층에 접하여 있고, 다른쪽 단부(3b)가 상기 제2도전층 위에 얹히는 한편 상기 제2도전층에 접하는 반도체층(3); 및 상기 한쪽 단부와 상기 다른쪽 단부에 끼워지는 중앙부(3c)에서 상기 반도체층의 상면 및 양측면을 게이트 절연층(5)을 개재하여 덮는 게이트 전극층(7)을 구비하고, 상기 반도체층의 상기 양측면에 의해 규정되는 선폭(W1)은 상기 반도체층의 막 두께(H1)보다도 작으며, 상기 제1및 제2도전층의 선폭(Wc)는 상기 반도체층의 상기 선폭보다도 큰 것을 특징으로 하는 박막 트랜지스터를 갖는 반도체 장치.
  2. (정정) 채널 영역(61c)을 규정하도록 서로 거리를 둔 한쌍의 소스/드레인 영역(61a, 61b)을 갖는 반도체층(61); 및 상기 반도체층의 상기 채널 영역에 게이트 절연층(5)을 개재하여 대향하는 게이트 전극층(7)을 구비하고, 상기 채널 영역에는 플루오르 및 네온 군에서 선택되는 적어도 한 종류의 불순물과 질소가 도입되어 있는 것을 특징으로 하는 박막 트랜지스터를 갖는 반도체 장치.
  3. (정정) 채널 영역(71c)을 규정하도록 서로 거리를 둔 한쌍의 소스/드레인 영역을 갖는 반도체층(71); 및 상기 반도체층의 상기 채널 영역에 게이트 절연층(5)을 개재하여 대향하는 게이트 전극층(7)을 구비하고, 상기 게이트 전극층의 상기 채널 영역과 대향하는 측의 표면과 상기 게이트 절연층에는 질소가 도입되어 있으며, 상기 질소의 농도 분포는 상기 게이트 전극층(7)과 상기 게이트 절연층(5)과의 계면에서 피크치를 갖는 것을 특징으로 하는 박막 트랜지스터를 갖는 반도체 장치.
  4. 채널 영역(61c)을 규정하도록 서로 거리를 둔 한쌍의 소스/드레인 영역(61a, 61b)을 갖는 반도체층(61); 및 상기 반도체층의 상기 채널 영역에 게이트 절연층(5)을 개재하여 대향하는 게이트 전극층(81)을 구비하고, 상기 반도체층의 상기 소스/드레인 영역과 상기 게이트 전극층에는 서로 다를 도전형을 나타내는 불순물이 도입되어 있으며; 상기 게이트 전극층에 도입되는 상기 불순물의 농도는 4.23×1019cm-3이하인 것을 특징으로 하는 박막 트랜지스터를 갖는 반도체 장치.
  5. 서로 분리하도록 제1및 제2도전층(1a, 1b)를 기상 성장법을 이용하여 형성하느 공정; 기상 성장법을 이용하여 형성한 층에 에칭을 실시함으로써, 한쪽 단부(3a)가 상기 제1도전층 위에 얹히는 한편 상기 제1도전층에 접하여 있고, 다른쪽 단부(3b)가 상기 제2도전층 위에 얹히는 한편 상기 제2도전층에 접하는 반도체층(3)을 형성하는 공정; 및 상기 반도체층의 상기 한쪽 단부와 상기 다른쪽 단부에 끼워지는 중앙부(3c)에서 상기 반도체층의 상면 및 양측면을 게이트 절연층(5)을 개재하여 덮는 게이트 전극층(7)을 기상 성장법을 이용하여 형성하는 공정을 구비하고, 상기 반도체층의 상기 양측면에 의해 규정되는 선폭(W1)은 상기 반도체층의 막 두께(H1)보다도 작아지도록, 또한 상기 제1및 제2도전층의 선폭(Wc)은 상기 반도체층의 상기 선폭보다도 커지도록 상기 반도체층 및 상기 제1및 제2도전층이 형성되는 것을 특징으로 하는 박막 트랜지스터를 갖는 반도체 장치의 제조 방법.
  6. 반도체층(3)을 형성하는 공정; 상기 반도체층을 덮도록 포토레지스트를 도포하는 공정; 및 채널 영역(33c)을 규정하도록 한쌍의 소스/드레인 영역(33a, 33b)으로 되어야 할 영역을 갖도록 반도체층(33)을 패터닝하기 위한 패턴을 갖는 십자선(reticule ; 50)을 투과시킨 노광 광으로 상기 패턴을 n배로 축소하여 상기 포토 레지스트를 노광하고 현상하여 레지스트 패턴을 형성하는 공정을 구비하고, 상기 패턴의 상기 채널 영역(33b)과 상기 드레인 영역(33a)으로 되어야 할 영역 사이에는 최소 노광 치수×n의 치수보다도 작은 간격이 있고, 또 상기 레지스트 패턴을 마스크로서 상기 반도체층에 에칭을 실시함으로써, 상기 채널 영역을 규정하도록 한쌍의 상기 소스/드레인 영역으로 되어야 할 영역을 갖는 한편 상기 채널 영역과 상기 드레인 영역으로 되어야 할 영역과의 접합부에서의 선폭이 다른 부분의 선폭보다도 작아지도록 상기 반도체층을 패터닝하는 공정; 상기 반도체층의 한쌍의 소스/드레인 영역으로 되어야 할 영역에 불순물을 도입하여 한쌍의 소스/드레인 영역을 형성하는 공정; 및 상기 채널 영역과 상기 게이트 절연층을 개재하여 대향하도록 게이트 전극층을 형성하는 공정을 구비한 것을 특징으로 하는 박막 트랜지스터를 갖는 반도체 장치의 제조 방법.
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW335503B (en) * 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
US7163864B1 (en) 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6630388B2 (en) * 2001-03-13 2003-10-07 National Institute Of Advanced Industrial Science And Technology Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same
JP2002368009A (ja) * 2001-06-05 2002-12-20 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよび液晶表示装置
US6509611B1 (en) * 2001-09-21 2003-01-21 International Business Machines Corporation Method for wrapped-gate MOSFET
US6800519B2 (en) * 2001-09-27 2004-10-05 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6833588B2 (en) * 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6709982B1 (en) 2002-11-26 2004-03-23 Advanced Micro Devices, Inc. Double spacer FinFET formation
JP4139713B2 (ja) 2003-03-12 2008-08-27 シャープ株式会社 補強板貼り付け装置および貼り付け方法
US6762448B1 (en) * 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US7087506B2 (en) * 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6716686B1 (en) 2003-07-08 2004-04-06 Advanced Micro Devices, Inc. Method for forming channels in a finfet device
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US7498225B1 (en) 2003-12-04 2009-03-03 Advanced Micro Devices, Inc. Systems and methods for forming multiple fin structures using metal-induced-crystallization
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US20060013276A1 (en) * 2004-07-15 2006-01-19 Mchugo Scott A VCSEL having an air gap and protective coating
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
KR100598049B1 (ko) * 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
KR100612718B1 (ko) * 2004-12-10 2006-08-17 경북대학교 산학협력단 안장형 플래시 메모리 소자 및 제조방법
KR100689211B1 (ko) * 2004-12-11 2007-03-08 경북대학교 산학협력단 안장형 엠오에스 소자
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7902598B2 (en) 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) * 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7696567B2 (en) * 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
JP5232360B2 (ja) * 2006-01-05 2013-07-10 株式会社ジャパンディスプレイイースト 半導体装置及びその製造方法
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US8501581B2 (en) 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
US7902074B2 (en) * 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
JP4313822B2 (ja) * 2007-02-16 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
ES2489615T3 (es) * 2007-12-11 2014-09-02 Apoteknos Para La Piel, S.L. Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8603900B2 (en) * 2009-10-27 2013-12-10 Varian Semiconductor Equipment Associates, Inc. Reducing surface recombination and enhancing light trapping in solar cells
CN102347349B (zh) * 2010-07-28 2014-07-23 中国科学院微电子研究所 半导体结构及其制作方法
US8633076B2 (en) * 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
CN108321189A (zh) * 2017-01-17 2018-07-24 上海和辉光电有限公司 一种薄膜晶体管及其制备方法
US11749744B2 (en) * 2021-06-08 2023-09-05 International Business Machines Corporation Fin structure for vertical transport field effect transistor

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559694A (en) * 1978-09-13 1985-12-24 Hitachi, Ltd. Method of manufacturing a reference voltage generator device
JPS58176930A (ja) * 1982-04-12 1983-10-17 Yukio Yasuda 半導体装置の製造方法
JPS6028223A (ja) * 1983-07-27 1985-02-13 Toshiba Corp 半導体結晶薄膜の製造方法
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US4584026A (en) * 1984-07-25 1986-04-22 Rca Corporation Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions
JPS62115860A (ja) * 1985-09-10 1987-05-27 テキサス　インスツルメンツ　インコ−ポレイテツド 縦方向に集積化した半導体装置を形成する方法
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
JPS63115361A (ja) * 1986-11-04 1988-05-19 Nissan Motor Co Ltd 薄膜半導体装置
JP2653092B2 (ja) * 1988-03-25 1997-09-10 セイコーエプソン株式会社 相補型薄膜トランジスタ及びその製造方法
JPH01308066A (ja) 1988-06-07 1989-12-12 Fujitsu Ltd 半導体装置の製造方法
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH02139929A (ja) * 1988-11-21 1990-05-29 Matsushita Electric Ind Co Ltd 絶縁薄膜の製造方法
JP2768719B2 (ja) * 1988-11-21 1998-06-25 株式会社日立製作所 半導体装置及び半導体記憶装置
JPH04179166A (ja) * 1990-11-09 1992-06-25 Hitachi Ltd 絶縁ゲート半導体装置およびその製造方法
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
JPH04326767A (ja) * 1991-04-26 1992-11-16 Kawasaki Steel Corp パストランジスタ
JPH05198795A (ja) * 1991-08-21 1993-08-06 Ricoh Co Ltd ＭＩＳ型半導体素子用ＰｏｌｙＳｉゲート電極
JPH05226593A (ja) 1992-02-12 1993-09-03 Toshiba Corp 半導体装置の製造方法
JPH05235353A (ja) * 1992-02-21 1993-09-10 Seiko Epson Corp アクティブマトリックス基板とその製造方法
JP3196858B2 (ja) * 1992-08-04 2001-08-06 シャープ株式会社 半導体装置の製造方法
JPH0685278A (ja) 1992-09-07 1994-03-25 Hitachi Ltd 半導体装置の製造方法
JPH06169083A (ja) 1992-11-30 1994-06-14 Hitachi Ltd 半導体装置およびその製造方法
TW273039B (ko) * 1993-02-16 1996-03-21 At & T Corp
US5371396A (en) * 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
JP2571004B2 (ja) * 1993-12-22 1997-01-16 日本電気株式会社 薄膜トランジスタ
GB2285334A (en) * 1993-12-30 1995-07-05 At & T Corp Thin film transistor having increased effective channel width
JP3244387B2 (ja) 1994-08-26 2002-01-07 三洋電機株式会社 薄膜半導体装置
US5605848A (en) * 1995-12-27 1997-02-25 Chartered Semiconductor Manufacturing Pte Ltd. Dual ion implantation process for gate oxide improvement

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