KR100689211B1 - 안장형 엠오에스 소자 - Google Patents

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Abstract

본 발명은 안장(Saddle) 구조를 갖는 나노 크기의 MOS 소자에 관한 것으로서, 특히 채널과 게이트 구조가 말 안장 형태를 갖도록 제조함으로써 MOS 소자의 축소화 특성과 성능을 개선할 수 있는 새로운 구조의 고집적/고성능 MOS 소자에 관한 것이다.
본 발명에 의한 MOS 소자의 주요 특징은 채널영역이 함몰되어 있고 동시에 함몰된 채널의 표면 및 측면에 게이트 절연막과 게이트 전극이 형성되어 있으며, 상기 게이트 전극은 함몰된 채널과 자기정렬이 되도록 형성되어 있다. 즉, 제안된 MOS 소자에서는 함몰된 채널 주변의 절연막을 선택적으로 약간 제거하면 함몰된 채널의 표면 뿐 만 아니라 측면이 드러나게 된다.
따라서, 본 발명에 의하면 축소화 특성이 뛰어나고 함몰된 채널의 표면 및 측면에 전류가 흐를 수 있는 채널이 형성되기 때문에 전류구동 능력이 크게 증가하며, 게이트 전극의 채널에 대한 통제능력을 향상시켜 소자의 특성을 개선할 수 있다.
실리콘, 바디, 이중/삼중-게이트 소자, 나노 실리콘 채널, 자기정렬구조, Saddle 채널, 함몰 채널, 측면 게이트

Description

안장형 엠오에스 소자{Saddle type MOS device}
도 1은 기존의 함몰 채널 MOS 소자의 구조도로서 (a) 평면도, (b) 3차원 사시도, (c) A-A 단면도, (d) B-B 단면도를 나타낸 것이다.
도 2는 본 발명에 따른 안장형 MOS 소자의 구조도로서 (a) 평면도, (b) 3차원 사시도, (c) A-A 단면도, (d) B-B 단면도를 나타낸 것이다.
도 3은 본 발명에 따라 변형된 형태의 MOS 소자의 구조도로서 (a) 평면도, (b) 3차원 사시도, (c) A-A 단면도, (d) B-B 단면도를 나타낸 것이다.
도 4a 및 도 4b는 도 2에 도시된 게이트 전극의 단면 구조도 이다.
도 5는 도 2의 (a)에서 질화막 중심에 따라 자른 단면 구조도로서 (a) 평면도, (b) A-A 단면도, (c) C-C 단면도를 나타낸 것이다.
도 6a 내지 도 6c는 도 2의 (d)에서 함몰된 채널의 표면과 드러난 측면 채널 사이의 코너를 둥글게 구현한 단면도이다.
도 7a 내지 도 7f는 도 2의 MOS 구조를 구현하기 위한 제 1실시 예이다.
도 8a 및 도 8b는 도 2의 MOS 구조를 구현하기 제 2실시 예이다.
도 9a 및 도 9b는 도 2의 MOS 구조를 구현하기 제 3실시 예이다.
도 10a 내지 도 10c는 본 발명의 실리콘 바디 구조를 구현하기 위한 영역 1, 2, 5를 구현한 일 예를 나타낸 것이다.
< 도면의 주요부분에 대한 부호의 설명 >
1: 실리콘 기판 2: 담장형(Wall-type) 실리콘 바디
3: 제 1 절연막 4: 제 1 질화막
5: 제 2 절연막(필드 절연막 또는 격리 절연막)
6: 아몰퍼스 실리콘(또는 폴리 실리콘)
7: 게이트 절연막
8: 게이트 전극(또는 자기 정렬형 게이트 전극)
9: 소스/드레인 영역 10: 스페이서
11: 제 3 절연막 12: 제 4 절연막
본 발명은 안장(Saddle) 구조를 갖는 나노 크기의 MOS 소자에 관한 것이다. 보다 상세하게는 채널과 게이트 구조가 말 안장 형태를 갖도록 제조함으로써 MOS 소자의 축소화 특성과 성능을 개선할 수 있는 새로운 구조의 고집적/고성능 MOS 소자에 관한 것이다.
최근 CMOS 기술을 이용한 소자의 게이트 크기는 100 nm 이하의 영역에서 고속 로직을 위한 소자와 DRAM과 같은 메모리 응용을 위한 소자의 활발히 진행되고 있다. 로직을 위한 MOS 소자는 게이트 절연막의 두께를 2 nm 또는 그 이하까지 줄일 수 있어 소위 짧은 채널 효과를 개선할 수 있다. 또한, 어느 정도의 짧은 채널 효과가 있 어도 다양한 분야에 적용할 수 있다.
그러나, DRAM 응용의 경우 현재 게이트 절연막의 두께가 최소 5 nm 정도를 필요로 하고 있고, 향후 기술 발전에 따라 줄어들 수 있지만 크게 줄어들기는 어려울 전망이다. 따라서, 게이트 절연막을 로직 응용을 위한 소자의 경우에 비해 제한적으로 줄일 수 밖에 없기 때문에 기존의 평탄채널을 갖는 MOS 소자의 경우 짧은 채널 효과가 큰 문제가 되고 있다.
이를 해결할 수 있는 방안 중에 하나는 채널 영역을 함몰시키는 것이다. 기존의 평탄채널 MOS 소자에 비해 채널 영역을 함몰시키는 구조는 짧은 채널 효과를 개선할 수 있고, 함몰된 채널 바닥에 형성되는 코너 영역을 둥글게 만들더라도 코너 영역의 도우핑 농도나 프로파일에 따라 문턱전압의 민감도가 매우 크다.
또한, 이러한 함몰 소자는 기판 바이어스에 따라 문턱전압의 변화가 기존의 평탄채널 구조에 비해 매우 크고, 채널 함몰에 따라 유효 채널 길이가 길어져 있어 만약 채널의 폭이 좁아지면 전류구동능력이 크게 저하되는 단점이 있다. 함몰 채널 소자의 일반적인 특징으로는 게이트 전극이 채널에 대한 제어 능력이 평탄채널 소자에 비해 떨어지는 것이고, 이는 기판 바이어스 효과가 큰 것과 관계가 있다.
상기의 게이트 전극이 채널에 대한 제어 능력이 뛰어난 경우는 게이트가 채널 영역을 감싸는 이중/삼중-게이트 MOS 구조이다. 본 연구팀에 의해 바디 연결형 (body-tied) 이중/삼중-게이트 MOS 구조(출원번호: 2002-5325(한국), JP2003-298051(일본), 10/358981(미국)) 및 플래시 메모리로의 응용(한국특허 등록번호: 0420070, 미국 특허 출원번호:10/751860)이 세계 최초로 발표된 바 있으며, 본 발명에서는 이 구조를 벌크(bulk) FinFET 이라 부른다.
이 구조에서 채널은 함몰되어 있지 않고, 액티브 바디의 윗면과 양쪽 측면에 채널이 형성되거나, 바디의 양쪽 옆에 채널이 형성되도록 하고 있어 채널에 대한 게이트의 제어 능력은 기존의 평탄채널 소자 보다 훨씬 뛰어나고, 기판 바이어스 효과가 거의 없다. 그러나, 짧은 채널 효과를 억제하기 위해서 바디의 폭이 물리적인 게이트 길이의 1/3 정도 되어야 하는데, 이는 최소 게이트 길이에 비해 폭이 좁은 실리콘 바디의 구현을 의미하는데, 공정적인 어려움이 있다.
한편, 100 nm 급 이하의 게이트 길이를 갖는 기존의 기존의 평탄채널 MOS 소자는 축소화에 있어 여러 가지 문제를 보이고 있다. 기존의 평탄채널 소자는 현재 50 nm 이하의 게이트 길이까지도 축소화가 가능한 것으로 보고되고 있으며, 기존의 평탄 채널 MOS 소자 구조를 이용한 축소화는 소위 짧은 채널 효과라는 문제를 겪고 있다. 통상 축소화에 따라 게이트 절연막의 두께도 함께 낮출 수 있어, 짧은 채널 소자를 어느 정도 억제하고 있다. 로직 응용을 위한 MOS 소자는 게이트 산화막의 두께를 2 nm 이하까지 축소화 할 수 있어 게이트 길이 감소에 따른 짧은 채널 효과를 다소 줄일 수 있고, 또한 어느 정도의 짧은 채널 효과를 갖는 MOS 소자는 회로 응용에 적용이 가능하다.
로직 응용을 위한 MOS 구조의 축소화와 더불어 DRAM (Dynamic Random Access Memory) 응용을 위한 소자는 채널 길이가 70 nm 이하가 되면서 축소화에 상대적으로 더 큰 어려움에 직면하고 있다. 통상 DRAM을 위한 MOS 소자는 게이트 절연막의 두께가 5 nm 정도나 그 이상이기 때문에 앞서 언급한 짧은 채널 효과를 줄이는데, 효과적 이지 못하고 더 긴 게이트 길이를 갖는 소자에서 축소화의 한계를 보이고 있다. 향후 DRAM의 동작전압이 낮아지고 게이트 절연막의 두께도 낮아지면 축소화가 70 nm 이하에 게이트 길이에서 좀 더 쉽게 이루어질 것으로 보인다. 그러나, 현재의 평탄 채널을 갖는 MOS 소자구조를 이용한 DRAM 소자는 매우 어려운 것으로 보이고 이를 해결할 소자 구조의 변화가 필요하다.
상기와 같은 문제점을 해결하기 위해 단순히 채널을 식각하여 함몰채널을 만들고 게이트 절연막을 형성한 뒤 게이트 전극을 형성하여 DRAM에 적용하는 경우가 삼성전자에 의해 2003년도에 발표된 바 있다(J. Y. Kim et al., “The breakthrough in data retention time of DRAM using recess-channel-array transistor (RCAT) for 88nm feature size and beyond, ”in Proc. Symp. on VLSI Tech., p. 11, 2003).
도 1에 도시된 바와 같이, 종래의 기술에서는 채널의 함몰 깊이를 깊게 할 수 있다. 이는 유효채널 길이가 길어져 짧은 채널 효과를 크게 억제할 수 있다. 그러나, 유효채널 길이가 길기 때문에, 만약 소자의 채널 폭이 집적도 증가를 위해 줄어들면 소자의 전류 구동능력이 엄청나게 떨어지는 단점이 있다. 또한 함몰된 채널 영역에는 채널 길이 방향으로 2개의 코너가 뚜렷하게 나타나고, 이들 코너 주변에 채널 도우핑 농도가 조금이라도 변하면 문턱전압이 크게 바뀌는 단점이 있다. 이들 소자는 통상 함몰된 채널 부분에만 도우핑을 높이는데, 이 경우 도우핑 농도가 코너 영역에 영향을 줄 수 있음은 당연하다.
일반적으로 함몰채널 소자는 채널의 구조가 오목(concave)하기 때문에 기판 바이어스(back-bias) 효과가 심각하게 일어나고, 음(-)의 기판 바이어스에 대해 NMOS 소자는 문턱전압이 크게 증가하는 문제를 갖고 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로서 본 발명의 목적은 기존의 함몰채널 소자가 갖고 있는 채널의 유효 폭 감소에 따른 전류 구동능력의 감소, 함몰된 채널의 코너 영역의 기판 농도 변화에 따른 문턱전압의 큰 변화, 큰 기판 바이어스 효과 등의 문제를 해결하면서 채널의 유효 폭이 작아지더라도 큰 전류 구동능력과 우수한 역치하 스윙(subthreshold swing)을 갖는 MOS 소자를 제공하는데 있다.
또한, 본 발명은 함몰된 실리콘 채널의 측면을 깨끗하게 드러나게 하기 위해, 실리콘 바디 근처에 형성된 질화막을 함몰된 실리콘 영역에 정렬되게 선택적으로 식각함으로써, 함몰된 실리콘 측면이 정밀하게 드러나게 하여 측면 채널을 형성할 수 있는 MOS 소자를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 기술적 사상으로서 본 발명은
실리콘 기판(1) 위에 기판과 연결되는 담장 형태의 실리콘 바디(2)가 형성되고, 상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)이 형성되며;
상기 제 1절연막(3) 위에 질화막(4)이 형성되고, 상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)이 형성되며;
상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되어 형성되고, 상기 질화막(4)과 제 1절연막(3)이 함몰된 실리콘 바디(2)에 정렬되어 실리콘 바디(2)의 함몰 폭이나 깊이 보다 크게 식각되어 형성되며, 게이트 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되고;
상기 결과물에 게이트 전극(8)과 스페이스(10)가 순차적으로 형성되며, 상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(9)이 형성됨을 특징으로 하는 MOS 소자를 제공한다.
또한 본 발명에 의하면, 실리콘 기판(1)에 기판과 연결되는 담장 형태의 실리콘 바디(2)가 형성되고, 상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)이 형성되며;
상기 제 1절연막(3) 위에 질화막(4)이 형성되고, 상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)이 형성되며;
상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되어 형성되고, 상기 제 2절연막(5)이 필요에 따라 표면으로부터 일정 깊이로 함몰되도록 형성되며;
상기 질화막(4)과 제 1절연막(3)이 함몰된 실리콘 바디(2)에 정렬되어 실리콘 바디(2)의 함몰 폭이나 깊이 보다 크게 식각되어 형성되고, 게이트 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되며;
상기 결과물에 게이트 전극(8)과 스페이서(10)가 순차적으로 형성되고, 상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)이 형성됨을 특징으로 하는 MOS 소자를 제공한다.
이하, 본 발명의 실시 예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면 서 상세히 설명하기로 한다.
도 2는 본 발명에 의한 안장(Saddle)형 MOS 소자의 구조도 이다. 도 2c는 도 2a에서 액티브 영역을 따라 자른 A-A 단면도이다. 도 2d는 도 2a에서 함몰된 채널 영역에 형성된 제어전극을 따라 자른 B-B 단면도이다. 도 2의 (b)에 보인 3차원 소자 구조는 금속배선이나 소스/드레인 접촉 영역을 제외한 핵심 부분만을 나타내었다. 대략, 제어전극 및 소스/드레인이 형성된 직후의 구조를 나타낸 것이고 이후의 공정은 기존의 CMOS 공정기술과 동일하다.
도 2b에서 영역 1은 실리콘 기판이고, 영역 2는 액티브 영역이 형성되는 담장형(Wall-type) 실리콘 바디를 나타낸다. 담장형 실리콘 바디(2)의 두께는 3 nm ~ 100 nm 범위에서 형성된다. 영역 3은 제 1 산화막(혹은 절연막)으로 두께는 1 nm ~ 20 nm 범위에서 형성된다. 영역 4는 질화막으로서 그 두께는 주어진 기술 수준에 따라 조절이 가능하며, 1 nm ~ 200 nm 범위 내에서 변화가 가능하다. 이 질화막이 존재함으로써 이후의 공정단계에서 함몰된 실리콘 바디의 측면을 깨끗하게 드러나게 할 때 유용하게 사용된다. 즉, 실리콘 바디(2)를 함몰한 후 적당한 공정순서에서 선택적으로 영역 4의 질화막을 식각하면 얇은 절연막(3)이 덮여있는 함몰된 실리콘 바디의 측면이 드러나고, 여기서 얇은 절연막(3)을 제거하면 깨끗하게 측면이 드러나게 할 수 있다. 영역 4의 질화막을 없거나 활용하지 못하는 경우, 함몰된 실리콘 바디(2)의 측면을 드러나게 하기 위해서는 함몰된 실리콘 바디(2) 주변의 절연막을 식각해야 한다. 이 경우 절연막의 식각 특성상 드러난 실리콘 바디의 측면에서의 드러난 실리콘과 남아있는 절연막 사이의 경계가 분명하지 않아, 드러나게 하는 측면 채널의 폭을 정확히 제어할 수 없는 문제가 있다.
영역 5는 소자 사이의 격리를 위한 필드 절연막 혹은 격리 절연막에 해당하며, 그 두께는 50 nm ~ 1000 nm 범위에서 형성된다. 영역 7은 함몰된 채널 표면 및 드러난 측면 채널에 형성되는 게이트 절연막으로서 그 두께는 0.5 nm ~ 15 nm 범위에서 형성된다. 영역 8은 게이트 전극(또는 자기정렬형 게이트전극)을 나타내며, 그 두께는 2 nm ~ 500 nm 범위에서 형성되고, 비정질 또는 폴리 실리콘, 비정질 또는 폴리 SiGe, 다양한 일함수의 금속이나 실리사이드 등의 물질과 이들 물질의 적층이 가능하다. 도 2에서는 함몰된 영역이나 그 위 영역에 형성된 게이트 전극(8)의 폭(도 2의 d7)을 같거나 약간 차이 나게 형성할 수 있다.
도 2에서 (a)는 3차원 그림인 (b)의 위쪽 면(평면도)을 나타내었다. 도 2의 (a)에서 거리 d1은 함몰된 액티브 영역의 가장자리를 기준으로 영역 4의 질화막을 식각하여 액티브 실리콘 바디(2)의 함몰영역 폭 보다 더 넓어지게 하여 최종적으로는 게이트 전극이 채널의 측면까지 감싸도록 하는 거리이다. 상기 d1의 범위는 1 ~ 200 nm 사이이다. 도 2의 (c)에서 d2는 액티브 실리콘 표면에서 위로 돌출된 게이트 전극의 높이를 나타내고 있다. 돌출되는 높이의 범위는 1 nm ~ 300 nm 이다.
도 2의 (c)에서 보인 d3는 액티브 영역의 표면에서 함몰된 깊이를 나타내는 것으로서, 깊이 변화는 10 nm ~ 300 nm 사이이다. 도 2의 (d)에서 함몰된 영역의 코너는 필요에 따라 각이 지거나 둥글게 할 수 있다. 도 2의 (d)에서 보인 d4는 영역 4의 질화막의 두께와 관련이 있는 것으로 채널의 측면을 감싸는 게이트 전극의 폭을 나타내며, 그 폭은 3 nm ~ 200 nm 사이이다. 도 2의 (d)에서 d5는 도 2의 (a)에서 d1 과 기본적으로 같은 크기로 형성되며, 함몰된 채널의 측면이 드러나는 거리를 나타낸 것이다. 경우에 따라 표면에서의 거리 d1보다 함몰 채널에서 깊이 방향으로의 측면 채널의 드러난 거리를 더 길게 할 수 있다.
도 2의 (b)에서와 같은 구조 형성 후 스페이서(10)를 게이트 전극(8) 주변에 형성할 수 있다. 상기 스페이서(10)의 폭은 도 2의 (a)에서 보이는 d1 거리와 게이트 절연막(7)의 두께를 합한 두께 보다 크게 형성할 수 있다. 이렇게 되면 이후의 공정에서 절연막을 형성하고 콘택홀을 형성한 후, 금속배선 물질이 콘택홀에 채워지는 과정에서 측면 채널을 둘러싸는 게이트 전극과 단락이 일어나는 것을 방지할 수 있어 효과적으로 집적도를 높일 수 있다.
도 3은 본 발명에서 제안한 소자의 구조를 약간 변형한 구조를 보이고 있다. 차이점은 도 2와 3의 (b)에서 오른쪽 측면에서 보이는 영역 5와 8의 단면 모양이다. 도 3에서는 채널이 형성될 담장형 실리콘 바디(2)를 함몰시키고 옆에 있는 영역 3의 절연막 및 영역 4의 질화막을 제거하여 측면 채널이 드러나게 하고, 영역 5의 필드 절연막까지 함몰시켜 게이트 전극을 함몰된 영역과 자기 정렬형으로 구현하는 것이다.
도 4의 (a)는 도 2의 구조에서 다수의 담장형 실리콘 바디(2)가 형성되는 경우, 가까운 담장형 실리콘 바디(2)와 거리가 먼 바디 사이의 구조를 제어전극을 따라 절단한 단면의 구조를 보이고 있다. 도 4의 (a)에서 오른쪽에 보인 것과 같이 실리콘 바디(2) 사이의 거리가 먼 경우 초기에 형성된 격리 절연막(5)의 두께를 거의 그대로 유지하고 있다. 담장형 실리콘 바디(2) 사이의 거리는 최소 바디의 폭 (3 nm)과 같 고, 설계에 따라 얼마든지 늘어날 수 있다. 도 4 (a)의 좌측부분에 보면 실리콘 바디(2) 사이의 거리가 가까운 것을 볼 수 있는데, 이 경우 실리콘 바디(2) 사이에 존재하는 절연막 전체 폭(도 4의 d8)이 작기 때문에 함몰 후의 식각 과정에서 격리 절연막(5)이 제거되어 격리 절연막(5)의 표면이 함몰된 실리콘 표면보다 낮게 형성된다. 도 4의 (b)는 도 3의 구조에서 생성된 것으로, 영역 5도 함께 적정 깊이로 함몰되어 형성되었기 때문에 그런 구조를 보인다. 여기서, 실리콘 바디(2) 사이의 거리가 가까운 경우, 앞서 설명한 것과 같은 원리에 의해 거리가 가까운 실리콘 바디 사이의 격리 절연막(5)이 식각되어 그 표면이 함몰된 실리콘 바디의 표면보다 낮게 형성된다.
도 5는 도 2의 (a)에서 담장형 실리콘 바디(2)의 옆에 있는 영역 4의 질화막의 중심을 따라 절단한 단면도(도 5b)와 격리 절연막 위에서 게이트 전극을 가로 질러 절단한 단면도(도 5c)를 나타낸 것이다. 도 5의 (b)에서는 영역 4의 질화막의 함몰 폭(도 2의 d9)을 선택적 식각을 통해 실리콘 바디의 함몰 폭(도 2의 d10)에 비해 넓게 형성하였기 때문에 함몰된 질화막 영역에 형성된 게이트 전극의 폭(도 5의 d11)이 돌출된 폭(도 2의 d7) 넓게 형성되어 있다. 공정 조건을 바꾸면 실리콘 바디(2) 표면 위에 형성된 게이트 전극(8)의 폭을 더 크게 할 수 있다.
도 5의 (c)의 경우 영역 5의 격리 절연막이 함몰형태로 의도적으로 식각되지 않았기 때문에 영역 5의 표면 위에만 게이트 전극(8)이 형성되어 있다. 도 5의 (b)와 (c)에는 영역 10의 스페이서가 파선 형태로 표시되어 있는데, 이는 향후에 형성될 구조를 이전 공정단계의 소자 구조에 표현한 것이다. 적절한 스페이서(10)의 폭은 도 5a의 윗면에서 보이는 d1과 게이트 절연막의 두께를 합한 것보다 크게 하는 것이 적 절하다. 도 5의 (b)에서 질화막(4)에 함몰되어 형성된 게이트 전극(8)이 질화막(4)과 스트레스를 유발할 경우 질화막(4)과 게이트 전극(8) 사이에 절연막을 형성할 수 있다.
도 6은 도 2의 구조에서 게이트 전극(8)과 실리콘 바디(2)가 만나는 지점에서 제어전극을 따라 절단한 단면에서 담장형 실리콘 바디(2)의 구조를 보이고 있다. 영역 2의 함몰된 실리콘 바디의 표면을 따라 형성되는 모서리를 둥글게 만들어 게이트 전극(8)으로부터 전계의 집중을 막아 소자의 내구성을 개선할 수 있다. 또한, 모서리를 따라 형성될 수 있는 기생 채널을 제거하여 누설전류를 감소할 수 있다.
여기서, 둥글다고 하는 것은 직각의 모서리를 제외한 모든 각도를 의미한다. 도 6의 (b)에서는 함몰된 실리콘 채널 영역의 모서리가 둥글게 되어 있고, 바디가 영역 1의 기판으로 가면서 점차 넓어져 바디의 저항을 줄일 수 있는 구조를 보이고 있다. 도 6의 (c)의 경우는 함몰된 실리콘 바닥의 모서리가 둥글게 되어 있고, 측면 채널을 포함하는 채널 부근은 거의 수직의 바디를 유지하다가 그 아래에서 점차 영역 2의 바디가 넓어지도록 하였다.
도 7은 도 2에 도시된 MOS 소자 구조를 구현하는 방법의 한 예를 나타낸 것이다. 채널이 형성될 바디와 STI(Shallow Trench Isolation) 형태의 소자 격리가 이루어 지고, 표면이 평탄화되어 있다고 가정하고 주요 공정단계를 보이고 있다. 이 경우 실리콘 바디의 표면에 약간의 산화막이 형성된 상태에서 수행할 수 있다.
도 7의 (a)는 격리 공정 후 평탄화된 상태를 보이고 있다. 도 7의 (b)에서는 게이트 open을 위해 하드(hard) 마스크로서 영역 6의 아몰퍼스 실리콘을 형성하고 그 위에 영역 12의 절연막을 형성한 뒤, 게이트 open 마스크를 이용하여 영역 12와 6을 제거한 공정 후의 구조를 보이고 있다. 필요에 따라 영역 12의 절연막 위에 게이트 open을 위한 포토리지스터가 남아 있는 상태에서 공정을 수행할 수 있다.
도 7의 (c)는 정의된 게이트 open 마스크를 이용하여 함몰될 채널 영역을 위한 영역 2의 실리콘 바디 일부를 식각한 경우를 보이고 있다. 후속 공정에서 표면 보호를 위해 함몰된 실리콘 표면에 1nm ~ 20 nm 사이의 절연막을 선택적으로 형성하고, 도 7의 (d)에 보인 것과 같이 영역 4의 질화막과 절연막(3)을 제거하여 함몰된 실리콘 채널의 표면과 측면이 드러나도록 한다. 채널 함몰 이후에 형성한 선택적 절연막을 제거하고 드러난 실리콘 표면의 질을 향상시키기 위한 공정(적절한 cleaning 공정이나 수소 어닐링)을 수행한 뒤 영역 7의 게이트 절연막을 형성한다.
도 7의 (c) 및 도 7의 (d) 사이의 공정을 수행할 때, 영역 2와 영역 4의 식각 순서를 바꿀 수 있다. 또한, 표시되지 않았지만 도 3의 구조를 구현하기 위해 필드 절연막을 함몰시킬 수 있다. 도 7의 (e)에서는 게이트 전극 물질을 형성하고 평탄화한 구조를 보이고 있다. 도 7의 (f)에서는 영역 6과 12를 선택적으로 제거한 도면을 보이고 있다. 이후의 공정은 스페이서, 실리사이드(필요한 경우), 절연막, 콘택 형성 및 금속 배선 등으로 기존의 공정과 유사하게 진행된다. 도 9의 일례에서 채널 도우핑은 도 (a)나 (c) 또는 도 (d) 후에 수행될 수 있다.
만약 도 7의 (c)나 7의 (d) 공정 후에 이온주입을 통해 채널 도우핑을 하면, 함몰된 영역에만 선택적으로 채널 도우핑을 할 수 있게 된다. 소스/드레인 도우핑은 도 7의 (f) 공정 후에 수행하는 것이 바람직하다. 경우에 따라서는 도 7의 (a)에서 영역 2의 실리콘 바디 전체에 소스/드레인 도우핑을 위한 이온주입을 수행하고, 채널이 될 영역을 선택적으로 식각하면 소스/드레인을 서로 격리하여 구현할 수 있다.
도 7의 단계 (f) 이후에 절연막 스페이서를 형성할 수 있고, 스페이서 물질의 두께는 5 nm ~ 200 nm 사이이다. 적절하게는 스페이서 물질이 도 2의 (a)에 d1으로 표시된 게이트 전극을 완전히 덮도록 형성하고, 절연물질을 형성한 후 콘택 홀(hole)을 형성하고 금속배선을 할 때 게이트 전극과 배선을 위해 콘택 홀에 채워진 금속이 서로 단락 되지 않도록 한다. 도 7에서는 일례로 영역 6과 12 물질을 자기 정렬형 게이트 구조 구현을 위해 적용하였고, 다른 선택비가 있는 물질도 가능하다.
도 8은 도 7의 일례의 제작공정단계에서 도 7(a)와 7(b)를 대신하여 사용될 수 있는 구조를 보이고 있다. 영역 4의 질화막을 평탄화의 기준으로 하여 STI의 소자 격리 영역을 형성한 후 유사한 제작공정을 수행한다.
도 9는 도 7의 일례의 제작공정단계에서 도 7(a)의 구조에서 실리콘 바디의 표면에 얇은 산화막을 형성한 후 유사한 제작공정을 수행하는 경우를 보인다. 예를 들어 도 9의 (a)는 도 8의 (a)에서 영역 5의 절연막을 선택적으로 실리콘 표면 근처까지 식각하고, 영역 4의 질화막을 실리콘 바디의 표면 근처까지 선택적으로 제거하면 도 9의 (a) 구조가 된다.
도 10은 도 7의 (a)에 보이는 구조를 형성하기 위한 하나의 방법을 보이고 있다. 영역 1의 실리콘 기판에 영역 11의 절연막을 형성한 다음 액티브 바디를 정의하기 위한 마스크를 사용하여 절연막을 제거하고 실리콘 기판을 500 nm 이하의 적절한 깊이로 도 10(a)에서와 같이 식각하여 영역 2의 담장형 실리콘 바디를 구현한다. 여 기에 바디의 폭을 줄이기 위한 공정을 추가할 수 있다. 또한 바디의 측면을 개선하는 어닐링 공정을 수행할 수 있다. 모든 절연막을 제거한 후, 1 nm 두께 이상의 영역 3의 절연막을 형성하고 그 위에 영역 4의 질화막을 형성한 다음, 두꺼운 절연막을 덮고 평탄화 공정을 통해 도 10의 (b)에 보인 것과 같이 영역 5의 격리 산화막을 형성한다. 도 9의 설명에 언급된 것을 포함하는 적절한 평탄화 과정을 거치면 도 10의 (c)와 같은 구조를 얻을 수 있다.
이상에서와 같이 본 발명에 의하면, 채널과 게이트 구조가 말 안장(Saddle) 모양을 갖는 고성능/고집적 MOS 소자를 구현할 수 있다.
즉, 본 발명에 의한 안장(Saddle) MOS 소자 구조는 함몰된 채널 구조와 삼중-게이트 구조를 갖고 있기 때문에 기존의 이중/삼중-게이트가 갖는 장점과 함몰 채널 구조가 갖는 장점을 모두 가지고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
기존의 벌크 FinFET에서는 게이트 길이의 1/3에 해당하는 fin 바디 폭을 요구하고 있는데, 본 발명의 구조는 게이트 길이와 같은 바디 폭을 구현해도 문제가 없고, 발명에서 의도한 장점을 얻을 수 있다.
또한, 함몰된 채널 주변에 질화막을 선택적으로 식각함으로써, 함몰된 채널의 측면을 공정의 어려움 없이 정확하게 드러나게 하여 측면 채널을 형성할 수 있는 장점이 있다.
또한, 본 발명은 채널이 함몰되어 있지만 게이트 전극의 채널 제어 능력이 뛰 어나고, 기판 바이어스에 따른 문턱전압의 변화 감소 및 함몰 채널의 코너 부분에서의 불순물 농도 변화에 따른 문턱전압의 변화를 줄일 수 있다. 또한, 본 발명에 의하면 함몰된 채널의 표면 및 측면에도 채널이 형성되어 있어 높은 전류구동능력을 얻을 수 있다.

Claims (24)

  1. 실리콘 기판(1) 위에 기판과 연결되는 담장 형태의 실리콘 바디(2)가 형성되고, 상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)이 형성되며;
    상기 제 1절연막(3) 위에 질화막(4)이 형성되고, 상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)이 형성되며;
    상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되어 형성되고, 상기 질화막(4)과 제 1절연막(3)이 함몰된 실리콘 바디(2)에 정렬되어 실리콘 바디(2)의 함몰 폭이나 깊이 보다 크게 형성되어 상기 실리콘 바디(2)의 함몰된 영역 표면이 소자의 채널이 되고, 동시에 함몰된 채널 표면의 측면이 1 nm ~ 100 nm 범위에서 드러나게 형성되어 측면 채널로 이용되며, 게이트 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되고;
    상기 실리콘 바디(2)의 함몰된 채널 표면과 측면 채널 사이에는 각이 진 형태(모서리)가 존재하며, 상기 각이 진 형태는 직각, 둔각, 예각 혹은 둥글게 형성되고,
    상기 결과물에 게이트 전극(8)과 스페이서(10)가 순차적으로 형성되며,
    상기 스페이서(10)는 실리콘 바디(2)의 표면에서 보이는 측면 게이트 전극(8)을 덮도록 폭을 조절하여 형성되고,
    상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(9)이 형성됨을 특징으로 하는 MOS 소자.
  2. 청구항 1에 있어서,
    단결정 실리콘 재질의 상기 실리콘 바디(2)가 서로 근접하게 형성될 경우, 함몰된 채널의 측면을 드러나게 하는 절연막 식각 과정에서 근접 거리 내에 형성된 실리콘 바디(2) 사이의 제 1절연막(3) 및 제 2절연막(5)과 질화막(4) (또는 절연막(3)과 질화막(4))의 표면이 함몰된 실리콘 바디(2)의 표면 보다 낮은 위치에 존재하도록 형성된 것을 특징으로 하는 MOS 소자.
  3. 실리콘 기판(1)에 기판과 연결되는 담장 형태의 실리콘 바디(2)가 형성되고, 상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)이 형성되며;
    상기 제 1절연막(3) 위에 질화막(4)이 형성되고, 상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)이 형성되며;
    상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되어 형성되고, 상기 제 2절연막(5)이 필요에 따라 표면으로부터 일정 깊이로 함몰된 바디 영역과 정렬되어 함몰되도록 형성되며;
    상기 질화막(4)과 제 1절연막(3)이 함몰된 실리콘 바디(2)에 정렬되어 실리콘 바디(2)의 함몰 폭이나 깊이 보다 크게 형성되어 상기 실리콘 바디(2)의 함몰된 영역 표면이 소자의 채널이 되고, 동시에 함몰된 채널 표면의 측면을 1 nm ~ 100 nm 범위에서 드러나게 형성되어 측면 채널로 이용되고, 게이트 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되며;
    상기 실리콘 바디(2)의 함몰된 채널 표면과 측면 채널 사이에는 각이 진 형태(모서리)가 존재하며, 상기 각이 진 형태는 직각, 둔각, 예각 혹은 둥글게 형성되고,
    상기 결과물에 게이트 전극(8)과 스페이서(10)가 순차적으로 형성되며,
    상기 스페이서(10)는 실리콘 바디(2)의 표면에서 보이는 측면 게이트 전극(8)을 덮도록 폭을 조절하여 형성되고,
    상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)이 형성됨을 특징으로 하는 MOS 소자.
  4. 청구항 3에 있어서,
    상기 게이트 전극(8)에 따라, 실리콘 바디(2), 제 1절연막(3), 질화막(4), 제 2절연막(5)의 함몰되는 깊이나 폭이 서로 다르도록 함몰 시켜 형성된 것을 특징으로 하는 MOS 소자.
  5. 청구항 1 또는 청구항 3에 있어서,
    상기 함몰되는 제 2절연막(5)의 깊이는 5 nm ~ 500 nm 범위에서 형성된 것을 특징으로 하는 MOS 소자.
  6. 청구항 1 또는 청구항 3에 있어서,
    상기 소스/드레인 영역(9)과 채널을 포함하는 실리콘 바디(2)의 폭이 4nm ~ 200 nm 범위에서 형성된 것을 특징으로 하는 MOS 소자.
  7. 청구항 1 또는 청구항 3에 있어서,
    상기 소스/드레인 영역(9)과 채널을 포함하는 실리콘 바디(2)의 높이가 실리콘 기판(1)의 표면으로부터 10 nm ~ 1000 nm 범위에서 형성된 것을 특징으로 하는 MOS 소자.
  8. 청구항 1 또는 청구항 3에 있어서,
    상기 실리콘 바디(2)의 함몰을 위해 열어주는 폭을 적어도 10 nm 이상으로 열어주고, 상기 함몰되는 깊이는 5 nm ~ 500 nm 범위에서 형성된 것을 특징으로 하는 MOS 소자.
  9. 청구항 1 또는 청구항 3에 있어서,
    상기 실리콘 바디(2)에 형성된 함몰된 채널의 아래쪽 코너를 직각, 둔각, 예 각 혹은 둥글게 형성된 것을 특징으로 하는 MOS 소자.
  10. 삭제
  11. 청구항 1 또는 청구항 3에 있어서,
    상기 실리콘 바디(2)의 함몰된 채널 표면과 측면에 형성된 게이트 절연막(7)의 두께는 표면과 측면에서 같거나 다르게 형성하며, 상기 두께는 0.5 nm ~ 11 nm 범위에서 형성된 것을 특징으로 하는 MOS 소자.
  12. 삭제
  13. 청구항 1 또는 청구항 3에 있어서,
    상기 실리콘 바디(2)의 단면 모양이 위쪽은 폭이 좁다가 실리콘 기판 (1)으로 움직이면서 점차 넓어지게 하거나, 채널이 형성되는 부근 까지는 실리콘 바디(2)의 측면을 수직으로 하되, 실리콘 기판(1)에 가까이 가면서 점차 넓어지는 형태를 갖는 것을 특징으로 하는 MOS 소자.
  14. 청구항 1 또는 청구항 3에 있어서,
    상기 게이트 전극(8)의 물질은 폴리 및 아몰퍼스 실리콘, 폴리 및 아몰퍼스 SiGe, 복수의 금속, 복수의 금속 alloy, 복합 조성의 금속을 적용한 실리사이드, 상기 물질을 조합한 적층 구조를 갖도록 형성된 것을 특징으로 하는 MOS 소자.
  15. 청구항 1 또는 청구항 3에 있어서,
    상기 스페이서(13)의 물질은 복수의 절연막 및 상기 절연막의 조합으로 형성되며, 상기 스페이서(13)의 최종 폭은 적어도 5 nm 이상의 두께로 형성된 것을 특징으로 하는 MOS 소자.
  16. 청구항 1 또는 청구항 3에 있어서,
    상기 게이트 전극(8)이 실리콘 바디(2)의 표면과 거의 같은 높이로 형성하거나, 위로는 적어도 500 nm 이내의 높이로 자기 정렬형 형태로 형성된 것을 특징으로 하는 MOS 소자.
  17. 청구항 1 또는 청구항 3에 있어서,
    상기 게이트 전극(8)을 가로지르는 방향에서 볼 때, 실리콘 바디(2) 표면 위로 형성되는 게이트 전극(8)의 폭이 실리콘 바디(2)의 표면 아래에 형성되는 전체 폭 보다 크거나 작게 형성된 것을 특징으로 하는 MOS 소자.
  18. 청구항 1 또는 청구항 3에 있어서,
    상기 소스/드레인 영역(9)의 접합 깊이는 실리콘 바디(2)의 식각되지 않은 표면을 기준으로 적어도 500 nm 이내로 형성하거나 실리콘 바디(2)의 함몰된 깊이 보다 얕게 형성된 것을 특징으로 하는 MOS 소자.
  19. 청구항 1 또는 청구항 3에 있어서,
    상기 소스/드레인 영역(9) 및 스페이서(10)가 형성된 후 절연막 및 콘택 홀이 더 포함되어 형성되며, 상기 콘택홀이 형성될 때 스페이서(10)에 닿도록 형성될 수 있으며, 소스/드레인 영역(9)과 금속배선 사이의 접촉 저항을 줄이기 위해 소스/드레인 영역(9)이 형성된 실리콘 바디(20의 표면 및 적어도 400 nm 미만의 측면에 금속이 접촉할 수 있도록 콘택홀이 형성된 것을 특징으로 하는 MOS 소자.
  20. 청구항 1 또는 청구항 3에 있어서,
    상기 게이트 전극(8)이 함몰된 채널과 자기정렬 되도록 하는데 필요한 하드 마스크(hard mask) 물질로서 폴리실리콘 또는 아몰퍼스 실리콘, 또는 폴리실리콘이나 아몰퍼스 실리콘과 그 위에 형성된 절연막 등을 하드 마스크로 사용하는 것을 특징으 로 하는 MOS 소자.
  21. 청구항 1 또는 청구항 3에 있어서,
    상기 실리콘 바디(2)의 함몰된 채널 표면과 측면에 게이트 절연막(7)이 형성되기 전 실리콘 채널의 표면특성을 개선하기 위한 수소 어닐링을 포함한 표면 처리를 실시하는 것을 특징으로 하는 MOS 소자.
  22. 청구항 1 또는 청구항 3에 있어서,
    상기 실리콘 기판(1)에 실리콘 바디(2), 제 1절연막(3), 질화막(4), 제 2절연막(5)이 순차적으로 형성된 상태에서, 상기 제 1절연막(3), 질화막(4) 및 제 2절연막(5)의 표면을 실리콘 바디(2)의 표면 근처까지 평탄화 시킨 후, 실리콘 바디(2)의 표면에 선택적으로 절연막을 필요에 따라 지우거나 형성한 구조를 갖는 것을 특징으로 하는 MOS 소자.
  23. 청구항 1 또는 청구항 3에 있어서,
    상기 함몰된 질화막(4)에 형성되는 게이트 전극(8)이 질화막(4)과 스트레스를 유발할 경우 질화막(4)과 게이트 전극(8) 사이에 스트레스를 줄이는 절연막을 형성한 구조를 갖는 것을 특징으로 하는 MOS 소자.
  24. 청구항 1 또는 청구항 3에 있어서,
    여분의 마스크 한 장을 추가하여 상기 함몰된 실리콘 바디(2)의 표면 및 측벽까지 드러나게 하여, 채널을 형성하는 안장형 플래시 메모리 소자 구조와 채널이 함몰되지 않은 실리콘 바디(2) 표면에 형성되는 MOS 소자를 같은 칩상에 집적되도록 형성된 것을 특징으로 하는 MOS 소자.
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