KR20140099727A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

게이트 길이가 감소함에 따른 짧은 채널 특성을 확보할 수 있고, 기생 시리즈 저항을 감소시켜 높은 전류 구동 특성을 확보할 수 있는 반도체 소자를 제공하는 것이다. 상기 반도체 소자는 기판 상에 형성된 게이트 패턴, 상기 게이트 패턴 아래에 상기 게이트 패턴과 교차하도록 형성되고, 상기 게이트 패턴과 비오버랩되는 제1 영역과 오버랩되는 제2 영역을 포함하는 다채널 액티브 패턴, 상기 제1 영역의 외곽을 따라 상기 다채널 액티브 패턴 내에 형성되고, 제1 농도를 갖는 제1 불순물을 포함하는 확산층, 및 상기 다채널 액티브 패턴 상에 형성되되, 상기 제1 영역의 측면 상에 형성되고, 상기 제1 영역의 상면 상에 비형성되는 제1 라이너를 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 길이가 감소함에 따른 짧은 채널 특성을 확보할 수 있고, 기생 시리즈 저항을 감소시켜 높은 전류 구동 특성을 확보할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 소자를 제조하는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 일 태양(aspect)은 기판 상에 형성된 게이트 패턴, 상기 게이트 패턴 아래에 상기 게이트 패턴과 교차하도록 형성되고, 상기 게이트 패턴과 비오버랩되는 제1 영역과 오버랩되는 제2 영역을 포함하는 다채널 액티브 패턴, 상기 제1 영역의 외곽을 따라 상기 다채널 액티브 패턴 내에 형성되고, 제1 농도를 갖는 제1 불순물을 포함하는 확산층, 및 상기 다채널 액티브 패턴 상에 형성되되, 상기 제1 영역의 측면 상에 형성되고, 상기 제1 영역의 상면 상에 비형성되는 제1 라이너를 포함한다.
본 발명의 실시예에서, 상기 제1 라이너는 상기 제1 영역의 측면에 균일한 두께로 형성된다.
본 발명의 실시예에서, 상기 제1 라이너는 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함한다.
본 발명의 실시예에서, 상기 확산층은 상기 제1 영역 내에 균일한 깊이로 형성된다.
본 발명의 실시예에서, 상기 제1 불순물은 비소(As), 인(P), 붕소(B) 및 탄소(C) 중 적어도 하나를 포함한다.
본 발명의 실시예에서, 상기 다채널 액티브 패턴은 상기 제1 영역과 상기 제2 영역 사이에 개재되는 제3 영역을 더 포함하고, 상기 확산층은 상기 제3 영역 내에 형성되는 연장부를 포함한다.
본 발명의 실시예에서, 상기 확산층은 상기 제3 영역의 적어도 일부 및 상기 제1 영역에 걸쳐 형성된다.
본 발명의 실시예에서, 상기 확산층의 연장부는 상기 제3 영역의 외곽을 따라 균일한 폭을 가지고 형성된다.
본 발명의 실시예에서, 상기 다채널 액티브 패턴은 상기 제1 영역과 상기 제2 영역 사이에 개재되는 제3 영역을 더 포함하고, 상기 제3 영역의 외측을 따라, 상기 제3 영역 상에 형성되는 제2 라이너를 더 포함한다.
본 발명의 실시예에서, 상기 제2 라이너는 상기 게이트 패턴의 측면을 따라 형성된다.
본 발명의 실시예에서, 상기 제2 라이너는 상기 제1 라이너와 연결되어 형성된다.
본 발명의 실시예에서, 상기 제1 라이너 및 상기 제2 라이너는 동일 레벨에서 형성된다.
본 발명의 실시예에서, 상기 제3 영역의 폭은 상기 제1 라이너의 두께와 동일하다.
본 발명의 실시예에서, 상기 제1 라이너 및 상기 제1 영역의 상면 상에 형성되는 스페이서를 더 포함한다.
본 발명의 실시예에서, 상기 스페이서는 상기 제1 영역의 상면에 접촉하여 형성된다.
본 발명의 실시예에서, 상기 제2 영역의 반대측에서, 상기 제1 영역에 접하여 형성되는 소오스/드레인을 더 포함하고, 상기 소오스/드레인은 상기 제1 농도와 다른 제2 농도를 갖는 제2 불순물을 포함한다.
본 발명의 실시예에서, 상기 제2 불순물의 제2 농도는 상기 제1 불순물의 상기 제1 농도보다 높다.
본 발명의 실시예에서, 상기 다채널 액티브 패턴은 핀 형태를 갖는다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 다른 태양은 기판 상에 형성된 게이트 패턴, 상기 게이트 패턴 아래에 상기 게이트 패턴과 교차하도록 형성되고, 상기 게이트 패턴과 비오버랩되는 제1 영역 및 제2 영역과, 오버랩되는 제3 영역을 포함하는 다채널 액티브 패턴으로, 상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 개재되는 다채널 액티브 패턴, 상기 제1 영역과, 상기 제2 영역에 걸쳐 형성되는 확산층으로, 상기 다채널 액티브 패턴의 외곽을 따라 균일한 폭을 가지고 형성되는 확산층, 상기 제1 영역의 측면 상에 형성되고, 상기 제1 영역의 상면 상에 비형성되는 제1 라이너, 및 상기 제3 영역의 반대측에서, 상기 제1 영역에 접하여 형성되는 소오스/드레인을 포함한다.
본 발명의 실시예에서, 상기 확산층은 상기 제1 영역과 상기 제2 영역의 적어도 일부에 걸쳐 형성된다.
본 발명의 실시예에서, 상기 제2 영역과 오버랩되어 형성되는 제2 라이너를 더 포함하고, 상기 제2 라이너는 상기 확산층의 적어도 일부와 오버랩된다.
본 발명의 실시예에서, 상기 제2 라이너는 상기 게이트 패턴과 접하여 형성된다.
본 발명의 실시예에서, 상기 제2 라이너는 상기 제1 라이너와 연결되어 형성된다.
본 발명의 실시예에서, 상기 제1 라이너 및 상기 제1 영역의 상면 상에 형성되는 스페이서를 더 포함하고, 상기 스페이서는 상기 제2 라이너와 접한다.
본 발명의 실시예에서, 상기 스페이서는 상기 제1 영역의 상면에 접촉하여 형성된다.
본 발명의 실시예에서, 상기 확산층의 불순물 농도는 제1 농도이고, 상기 소오스/드레인의 불순물 농도는 제2 농도이고, 상기 제1 농도는 상기 제2 농도보다 낮다.
본 발명의 실시예에서, 상기 확산층은 비소, 인, 붕소 및 탄소 중 적어도 하나를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양은 소자 분리막 상으로 돌출되는 다채널 액티브 패턴을 형성하고, 상기 다채널 액티브 패턴의 일부와 오버랩되는 더미 게이트 패턴을 상기 다채널 액티브 패턴 상에 형성하고, 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴의 상면에 프리 라이너막을 형성하고, 상기 프리 라이너막을 형성한 후, 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고, 제1 온도에서의 상기 불순물 공급막을 제1 열처리하여, 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴 내에 제1 확산층을 형성하고, 상기 제1 온도보다 높은 제2 온도에서 상기 불순물 공급막 및 제1 확산층을 제2 열처리하여, 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴의 외곽을 따라 상기 다채널 액티브 패턴 내에 제2 확산층을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 프리 라이너막은 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴의 상면 및 측면을 따라 형성되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 다채널 액티브 패턴의 상면 및 상기 다채널 액티브 패턴의 측면 상에 형성되는 상기 프리 라이너막은 균일한 두께를 가지고 형성된다.
본 발명의 몇몇 실시예에서, 상기 다채널 액티브 패턴의 상면에 형성된 상기 프리 라이너막의 두께는 제1 두께이고, 상기 다채널 액티브 패턴의 측면에 형성된 상기 프리 라이너막의 두께는 제2 두께이고, 상기 제1 두께는 상기 제2 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 불순물 공급막을 형성하는 것은 상기 불순물 원소로 형성되는 불순물막을 형성하고, 상기 불순물막을 패시베이션하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 불순물 공급막을 형성하는 것은 아르곤 가스, 네온 가스, 헬륨 가스, 수소 가스, 크립톤 가스 및 제논 가스 중 적어도 하나를 이용하여, 상기 불순물 원소를 상기 더미 게이트 패턴과 비오버랩된 상기 다채널 액티브 패턴 내로 주입하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 불순물 공급막을 형성하는 것은 상기 불순물 원소가 상기 다채널 액티브 패턴 내에 임플란트 되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 확산층은 상기 불순물 원소가 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴 내로 확산되어 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 확산층은 상기 제1 확산층에 포함되는 불순물 원소와 상기 불순물 공급막에 포함되는 불순물 원소가 상기 다채널 액티브 패턴 내로 확산되어 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 확산층은 상기 다채널 액티브 패턴의 외곽을 따라 상기 다채널 액티브 패턴 내에 균일한 두께로 형성되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 확산층의 깊이는 상기 제1 확산층의 깊이보다 깊다.
본 발명의 몇몇 실시예에서, 상기 프리 라이너막은 상기 더미 게이트 패턴의 측면을 따라 형성되는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 확산층은 상기 더미 게이트 패턴의 측면에 형성된 상기 프리 라이너막과 오버랩되는 상기 다채널 액티브 패턴 내로 연장되어 형성되는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2는 도 1의 반도체 소자에서 소오스/드레인을 분리하여 나타낸 사시도이다.
도 3은 도 1의 반도체 소자에서 소오스/드레인과 스페이서를 분리하여 나타낸 사시도이다.
도 4는 도 1의 A-A를 자른 단면도이다.
도 5는 도 1의 B-B를 자른 단면도이다.
도 6은 도 1의 C-C를 자른 단면도이다.
도 7은 도 1의 D-D를 자른 단면도이다.
도 8은 도 1의 E-E를 자른 단면도이다.
도 9 내지 도 20은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 24 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 28 및 도 29는 본 발명의 실시예에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 일 실시예들에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 2는 도 1의 반도체 소자에서 소오스/드레인을 분리하여 나타낸 분해도이다. 도 3은 도 1의 반도체 소자에서 소오스/드레인과 스페이서를 분리하여 나타낸 분해도이다. 도 4는 도 1의 A-A를 자른 단면도이다. 도 5는 도 1의 B-B를 자른 단면도이다. 도 6은 도 1의 C-C를 자른 단면도이다. 도 7은 도 1의 D-D를 자른 단면도이다. 도 8은 도 1의 E-E를 자른 단면도이다.
도 1은 소자 분리막(110) 상에 형성된 층간 절연막을 제외한 게이트 패턴(149)와 소오스/드레인(161)을 도시하였다.
도 1을 참고하면, 반도체 소자(10)은 다채널 액티브 패턴(F), 게이트 패턴(149), 소오스/드레인(161) 및 제1 라이너(132) 등을 포함할 수 있다.
다채널 액티브 패턴(F)은 예를 들어, 핀 또는 나노 와이어 등일 수 있다. 본 발명의 실시예에 따른 반도체 소자에서, 다채널 액티브 패턴(F)은 핀 형태를 갖는 핀으로 설명한다. 따라서, 본 발명의 실시예에 따른 설명에서, 반도체 소자(10)는 핀형 트랜지스터인 것으로 설명한다.
다채널 액티브 패턴(F)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 다채널 액티브 패턴(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(110)은 다채널 액티브 패턴(F)의 측면을 덮을 수 있다.
게이트 패턴(149)은 기판(100) 상에 형성되고, 다채널 액티브 패턴(F)과 교차되어 형성될 수 있다. 예를 들어, 게이트 패턴(149)은 제1 방향(X)을 따라 연장되어 형성될 수 있다. 게이트 패턴(149)은 게이트 전극(147)과 게이트 절연막(145)을 포함할 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(145)은 다채널 액티브 패턴(F)과 게이트 전극(147) 사이에 형성될 수 있다. 도 7을 통해 다시 설명하겠지만, 게이트 절연막(145)은 다채널 액티브 패턴(F)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(145)은 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인(161)은 게이트 패턴(149)의 양측에 형성된다. 소오스/드레인(161)은 소자 분리막(110)에 의해 노출된 다채널 액티브 패턴(F)상에 형성된다. 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)의 상면은 소자 분리막(110)의 상면보다 높을 수 있다. 또한, 소오스/드레인(161)과 게이트 패턴(149)은 스페이서(151) 및 제1 라이너(132)에 의하여 절연될 수 있다.
도 1에서, 소오스/드레인(161)은 육각형 형상으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 소오스/드레인(161)은 예를 들어, 다이아몬드 형상, 원 형상, 직사각형 형상 및 오각형 형상을 가질 수 있음은 물론이다.
반도체 소자(10)가 PMOS 핀형 트랜지스터인 경우, 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 다채널 액티브 패턴(F)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 소자(10)가 NMOS 핀형 트랜지스터인 경우, 제1 소오스/드레인(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 소오스/드레인(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제1 라이너(132)는 게이트 패턴(149)의 양 측면에 형성될 수 있다. 제1 라이너(132)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 저유전율(low-k) 실리콘 질화물 및 저유전율 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 제1 라이너(132)는 단일층으로 도시되었으나, 복수층으로 형성될 수 있음은 물론이다. 제1 라이너(132)는 예를 들어, 불순물을 포함할 수 있다. 이에 관한 설명은 반도체 소자의 제조 방법에 관한 설명에서 자세히 기술한다.
스페이서(151)는 제1 라이너(132)의 측면에 형성될 수 있다. 즉, 게이트 패턴(149)의 양 측면에는 제1 라이너(132)와 스페이서(151)가 순차적으로 형성될 수 있다. 스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
도 2 및 도 3를 참고하면, 반도체 소자(10)은 제2 라이너(130)를 더 포함할 수 있다.
제2 라이너(130)는 다채널 액티브 패턴(F)의 측면 일부에 형성될 수 있고, 다채널 액티브 패턴(F)의 상면에는 비형성될 수 있다. 제2 라이너(130)는 스페이서(151)에 의해 노출되지만, 스페이서(151)로부터 돌출되지 않는다. 제2 라이너(130)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 저유전율 실리콘 질화물 및 저유전율 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 제2 라이너(130)는 제1 라이너(132)와 동일한 물질로 형성될 수 있다. 제2 라이너(130)는 단일층으로 도시되었으나, 복수층으로 형성될 수 있음은 물론이다. 제2 라이너(130)에는 제1 라이너(132)에 포함되는 불순물과 동일한 불순물이 포함될 수 있다.
제1 라이너(132)는 제1 방형(X)과 제3 방향(Z)으로 이뤄진 평면에 형성된 판상 형태일 수 있다. 제2 라이너(130)는 다채널 액티브 패턴(F)의 측면 일부에 형성된 제1 라이너(132)는 제2 방향(Y)으로 돌출되어 형성될 수 있다. 제1 라이너(132) 및 제2 라이너(130)는 동일 레벨에서 형성될 수 있고, 물리적으로 연결되어 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 제2 라이너(130)는 게이트 패턴(149)과 제1 라이너(132)의 폭만큼 이격되어 형성될 수 있다.
도 4는 도 1에서 다채널 액티브 패턴(F)의 가운데 부분을 절단한 단면도이다. 5는 도 1에서 다채널 액티브 패턴(F)과 소자 분리막(110)의 경계 부분을 절단한 단면도이다. 도 6은 도 2에서 제2 라이너 부분(130) 및 다채널 액티브 패턴(F)과 비오버랩되는 게이트 패턴(149) 부분을 절단한 단면도이다. 도 7은 도 1에서 게이트 패턴(149)의 가운데 부분을 절단한 단면도이다. 도 8은 도 1에서 스페이서(151) 부분을 절단한 단면도이다.
도 3, 도 4 및 도 8을 참고하면, 소자 분리막(110) 상으로 돌출되어 형성되는 다채널 액티브 패턴(F)이 제2 방향(Y)로 연장되어 형성된다. 다채널 액티브 패턴(F) 중 소오스/드레인(161)이 형성되는 부분은 소자 분리막(110)과 동일 평면 상에 놓이게 된다. 게이트 패턴(149)은 다채널 액티브 패턴(F)을 가로질러 기판(100) 상에 형성된다.
구체적으로, 소자 분리막(110) 상으로 돌출된 다채널 액티브 패턴(F)은 게이트 패턴(149) 아래에 형성되고, 게이트 패턴(149)과 교차된다. 다채널 액티브 패턴(F)은 게이트 패턴(149)과 오버랩되는 제3 영역(F(III))과, 게이트 패턴(149)과 비오버랩되는 제1 영역(F(I)) 및 제2 영역(F(II))을 포함한다. 제2 영역(F(II))은 제1 영역(F(I))과 제3 영역(F(III))사이에 개재되어 있다. 도 3에서, 게이트 패턴(149) 및 제1 라이너(132)로부터 돌출되어 있는 다채널 액티브 패턴(F)은 다채널 액티브 패턴의 제1 영역(F(I))이다.
제1 영역(F(I))의 외곽을 따라 다채널 액티브 패턴(F) 내에는 확산층(163)이 형성된다. 확산층(163)은 제1 농도를 갖는 제1 불순물을 포함한다. 여기서, "외곽"이라 함은 다른 층과 경계를 이루는 경계 부분을 의미하는 것이다. 즉, 도 3을 참고하여, 다채널 액티브 패턴의 제1 영역(F(I))의 외곽은 제2 라이너(130)와 경계를 이루는 다채널 액티브 패턴(F)의 측면과, 스페이서(151)와 경계를 이루는 다채널 액티브 패턴(F)의 상면을 연결한 부분이다.
다채널 액티브 패턴의 제1 영역(F(I))의 외곽을 따라 형성된 확산층(163)은 제1 영역(F(I))의 측면 및 상면을 따라 연속적으로 형성된다. 확산층(163)은 다채널 액티브 패턴의 제1 영역(F(I))의 상면에서는 제1 깊이(d1)로 형성되고, 다채널 액티브 패턴의 제1 영역(F(I))의 측면에서는 제2 깊이(d2)로 형성될 수 있다. 제1 영역(F(I))의 측면에 형성된 확산층(163)의 깊이는 제1 영역(F(I))의 상면에 형성된 확산층(163)의 깊이와 실질적으로 동일할 수 있다. 제1 깊이(d1)는 제2 깊이(d2)와 실질적으로 동일할 수 있다. 즉, 다채널 액티브 패턴의 제1 영역(F(I))의 외곽을 따라 형성된 확산층(163)은 다채널 액티브 패턴(F) 내에 균일한 깊이로 형성될 수 있다.
확산층(163)에 포함되는 제1 불순물은 예를 들어, 비소(As), 인(P), 붕소(B) 및 탄소(C)중 적어도 하나를 포함할 수 있다. 이하에서 설명되는 본 발명의 실시예들에서, 제1 불순물은 비소인 것으로 설명한다.
확산층(163)은 제1 영역(F(I)) 및 제2 영역(F(II))에 걸쳐 형성될 수 있다. 예를 들어, 확산층(163)은 제1 영역(F(I))과 제2 영역(F(II))의 적어도 일부에 걸쳐 형성될 수 있다. 확산층(163)은 다채널 액티브 패턴(F)의 외곽을 따라 다채널 액티브 패턴(F) 내에 형성된다. 확산층(163)은 제2 영역(F(II))에 연장되어 형성되는 확산층 연장부(163a)를 포함할 수 있다. 확산층(163)은 예를 들어, 낮은 농도로 도핑된 영역(lightly doped region)일 수 있다.
다채널 액티브 패턴(F) 내에, 확산층(163)이 형성된 제1 폭은 w1이고, 확산층 연장부(163a)이 형성된 제2 폭은 w2이다. 즉, 다채널 액티브 패턴의 제2 영역(F(II))과 확산층(163)이 오버랩되는 폭은 w2이다.
본 발명의 실시예에서, 확산층(163)은 제1 영역(F(I))과 제2 영역(F(II))의 적어도 일부에 걸쳐 형성되는 것으로 설명하지만, 이에 제한되는 것은 아니다. 즉, 확산층(163)이 제2 영역(F(II))과 얼마만큼 오버랩되어 형성되는 지는 문제되지 않고, 확산층(163)의 일부는 게이트 패턴(149)과 오버랩될 수 있음은 물론이다.
소오스/드레인(161)은 제2 영역(F(II))의 반대측에서, 다채널 액티브 패턴의 제1 영역(F(I))에 접하여 형성된다. 소오스/드레인(161)은 제2 농도를 갖는 제2 불순물을 포함할 수 있다. 소오스/드레인(161)에 포함되는 제2 불순물의 제2 농도는 확산층(163)에 포함되는 제1 불순물의 제1 농도와 다를 수 있다. 본 발명의 실시예에 따른 반도체 소자에서, 제2 불순물의 제2 농도는 제1 불순물의 제1 농도보다 높을 수 있다. 소오스/드레인(161)은 예를 들어, 높은 농도로 도핑된 영역(highly doped region)일 수 있다.
확산층(163)은 높은 불순물 농도를 갖는 소오스/드레인(161)과 다채널 액티브 패턴의 제1 영역(F(I)) 사이에 높은 전계 집중을 완화시켜주는 역할을 할 수 있다.
소오스/드레인(161)에 포함되는 제2 불순물과 확산층(163)에 포함되는 제1 불순물은 서로 동일할 수 있지만, 이에 제한되는 것은 아니다.
제2 라이너(130)는 다채널 액티브 패턴(F) 상에 구체적으로, 다채널 액티브 패턴(F)의 일부 상에 형성된다. 제2 라이너(130)는 다채널 액티브 패턴의 제1 영역(F(I))의 측면 상에 형성되고, 다채널 액티브 패턴의 제1 영역(F(I))의 상면 상에 비형성된다. 즉, 도 3에서는 게이트 패턴(149) 및 제1 라이너(132)로부터 돌출된 다채널 액티브 패턴의 제1 영역(F(I))의 측면에는 제2 라이너(130)가 형성되어 있지만, 다채널 액티브 패턴의 제1 영역(F(I))의 상면에는 제2 라이너(130)가 비형성되어 있다. 도 4에서, 다채널 액티브 패턴의 제1 영역(F(I))의 상면에 제1 라이너(132)가 형성되지 않고, 스페이서(151)가 형성되어 있다.
제2 라이너(130)는 다채널 액티브 패턴의 제1 영역(F(I)) 상에 접촉하여 형성될 수 있다.
다채널 액티브 패턴의 제1 영역(F(I))의 측면에 형성된 제2 라이너(130)의 제2 두께(t2)는 제1 영역(F(I))의 측면을 따라 균일할 수 있다. 즉, 제2 라이너(130)는 제1 영역(F(I))의 측면에 균일한 두께로 형성되어 있다.
제1 영역(F(I)) 상에 형성된 제2 라이너(130)는 확산층과 전체적으로 오버랩된다. 제2 라이너(130)의 폭은 확산층(163)의 폭에서 확산층 연장부(163a)의 폭을 제외한 w1 ― w2 일 수 있다.
제1 라이너(132)는 제1 영역(F(I))과 제3 영역(F(III)) 사이에 개재되는 제2 영역(F(II))의 외측을 따라, 다채널 액티브 패턴의 제2 영역(F(II)) 상에 형성될 수 있다. 제1 라이너(132)는 제2 영역(F(II))과 오버랩된다. 동시에, 제1 라이너(132)는 게이트 패턴(149)의 측면을 따라 형성될 수 있다. 구체적으로, 제1 라이너(132)는 게이트 패턴(149)의 측면에 접촉하여 형성될 수 있다. 게이트 패턴(149)의 측면에 형성된 제1 라이너(132)는 게이트 패턴(149)의 측면을 따라 제1 두께(t1)로 균일하게 형성될 수 있다.
제1 라이너(132)의 제1 두께(t1)는 다채널 액티브 패턴의 제2 영역(F(II))의 폭과 실질적으로 동일하다. 또한, 제1 라이너(132)와 제2 라이너(130)는 동일 레벨에서 형성될 수 있으므로, 제1 라이너(132)의 제1 두께(t1)와 제2 라이너(130)의 제2 두께(t2)는 실질적으로 동일할 수 있다. 앞에서 설명했던 것과 같이, 제1 라이너(132)는 제2 라이너(130)와 연결된다.
제1 라이너(132)는 다채널 액티브 패턴(F) 내에 형성되는 확산층(163)의 일부와 오버랩된다. 제1 라이너(132)와 확산층(163)이 오버랩되는 폭은 확산층 연장부(163a)의 폭인 w2이다.
본 발명의 실시예에 따른 반도체 소자에서 확산층(163)에 포함되는 제1 불순물이 비소일 경우, 제1 라이너(132) 및 제2 라이너(130)는 막 전체적으로 비소를 포함할 수 있다.
스페이서(151)는 제2 라이너(130) 및 다채널 액티브 패턴의 제1 영역(F(I)) 상에 형성된다. 다채널 액티브 패턴의 제1 영역(F(I))의 측면과 스페이서(151) 사이에는 제2 라이너(130)가 개재되어 있지만, 다채널 액티브 패턴의 제1 영역(F(I))의 상면과 스페이서(151) 사이에는 제2 라이너(130)가 개재되지 않는다. 즉, 다채널 액티브 패턴의 제1 영역(F(I))의 상면과 스페이서(151)는 접촉하여 형성될 수 있다. 동시에, 스페이서(151)는 제1 라이너(132)의 측면 상에 형성될 수 있다. 스페이서(151)는 제1 라이너(132)의 측면, 다채널 액티브 패턴의 제1 영역(F(I))의 상면 및 제2 라이너(130)에 접하여 형성될 있다.
도 4를 참고하면, 다채널 액티브 패턴(F)의 양 측면에는 소오스/드레인(161)이 각각 형성된다. 다채널 액티브 패턴(F)의 상면에는 게이트 패턴(149), 제1 라이너(132) 및 스페이서(151)가 형성된다. 게이트 패턴(149)의 양 측면에는 제1 라이너(132) 및 스페이서(151)가 순차적으로 형성된다.
도 1 및 도 5를 참고하면, 다채널 액티브 패턴(F) 내에 형성되는 확산층(163)은 다채널 액티브 패턴(F)의 외곽을 따라 균일한 폭(w1)을 가지고 형성된다. 확산층(163)의 폭은 제2 방향(Y)를 따라 w1이다. 다채널 액티브 패턴의 제1 영역(F(I)) 내에 형성되는 확산층(163)의 폭은 w1 ― w2이다. 다채널 액티브 패턴의 제1 영역(F(I)) 내에 형성되는 확산층 연장부(163a)의 폭은 w2이다. 따라서, 다채널 액티브 패턴의 제2 영역(F(II)) 내에 형성되는 확산층 연장부(163a)는 다채널 액티브 패턴(F)의 외곽을 따라 균일한 폭(w2)을 가지고 형성된다.
이를 통해, 다채널 액티브 패턴(F)의 외곽을 따라, 다채널 액티브 패턴(F) 내에 형성되는 확산층(163)은 균일한 폭(w2)를 가지고 제1 라이너(132) 및 게이트 패턴(149)과 오버랩되게 된다. 소오스/드레인(161)과 반도체 소자의 채널로 사용되는 제3 영역(F(III)) 사이에 균일한 폭(w1)을 갖는 확산층(163)이 형성되는 것이므로, 높은 전류 구동 특성 및 짧은 채널 특성을 확보할 수 있다.
도 6을 참고하면, 제1 라이너(132)의 일측면에는 게이트 패턴(149)이 형성되고, 제1 라이너(132)의 타 측면에는 제2 라이너(130)와 스페이서(151)가 형성된다. 제1 라이너(132) 및 제2 라이너(130)는 L자 모양을 이루고 있고, 제1 라이너(132) 및 제2 라이너(130)에 접하여 스페이서가 형성된다. 제2 라이너(130)의 높이(h)는 소자 분리막(110) 상으로 돌출된 다채널 액티브 패턴(F)의 높이와 동일하다.
도 7을 참고하면, 기판(100) 상에 형성된 다채널 액티브 패턴(F)의 하부에는 소자 분리막(110)이 형성되어 있다. 소자 분리막(110) 상으로 돌출된 다채널 액티브 패턴(F) 상에는 게이트 절연막(145)이 형성되고, 게이트 절연막(145) 상에 제1 금속층(MG1) 및 제2 금속층(MG2)를 포함하는 게이트 전극(147)이 형성된다.
도 7에서, 게이트 절연막(145)과 오버랩되는 다채널 액티브 패턴(F) 상에는 제1 라이너(132) 및 제2 라이너(130)가 형성되지 않는다.
도 8을 참고하면, 다채널 액티브 패턴의 제1 영역(F(I)) 내에는 균일한 두께(d1, d2)를 갖는 확산층(163)이 형성된다. 다채널 액티브 패턴의 제1 영역(F(I))의 측면 상에는 제2 두께(t2)를 갖는 제2 라이너(130)가 형성되어 있다. 제2 라이너(130)가 측면에만 형성된 다채널 액티브 패턴의 제1 영역(F(I))의 주변에는 스페이서(151)가 전체적으로 형성되어 있다.
도1, 도 9 내지 도 20을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해서 설명한다.
도 9 내지 도 20은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 13b, 도 14b 및 도 15b는 각각 도 13a, 도 14a 및 도 15a의 G-G를 따라 절단한 단면도이다. 도 13c, 도 14c 및 도 15c는 각각 도 13a, 도 14a 및 도 15a의 H-H를 따라 절단한 단면도이다.
도 9를 참고하면, 기판(100) 상에 다채널 액티브 패턴(F)을 형성한다.
구체적으로, 기판(100) 상에 마스크 패턴(2103)을 형성한 후, 식각 공정을 진행하여 다채널 액티브 패턴(F)을 형성한다. 다채널 액티브 패턴(F)은 제2 방향(Y)을 따라 연장될 수 있다. 다채널 액티브 패턴(F) 주변에는 트렌치(121)가 형성된다. 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 10을 참고하면, 트렌치(121)를 채우는 소자 분리막(110)을 형성한다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
평탄화 공정을 통해, 다채널 액티브 패턴(F) 및 소자 분리막(110)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 마스크 패턴(2103)은 제거될 수 있지만, 이에 제한되는 것은 아니다. 즉, 마스크 패턴(2103)은 소자 분리막(110)의 형성 이전에 제거되거나, 도 11을 통해 설명하는 리세스 공정 이후에 제거될 수 있다.
도 11을 참고하면, 소자 분리막(110)의 상부를 리세스하여, 다채널 액티브 패턴(F)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 즉, 소자 분리막(110) 상으로 돌출되는 다채널 액티브 패턴(F)이 형성된다.
한편, 소자 분리막(110) 위로 돌출된 다채널 액티브 패턴(F)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(110) 형성 후, 리세스 공정 없이 소자 분리막(110)에 의하여 노출된 다채널 액티브 패턴(F)의 상면을 씨드로 하는 에피 공정에 의하여 다채널 액티브 패턴(F)의 일부가 형성될 수 있다.
또한, 다채널 액티브 패턴(F)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 소자(10)가 NMOS 핀형 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 소자(10)가 PMOS 핀형 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 12를 참고하면, 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 다채널 액티브 패턴(F)과 교차하여 제1 방향(X)으로 연장되는 더미 게이트 패턴(142)을 형성할 수 있다.
이를 통해, 더미 게이트 패턴(142)은 다채널 액티브 패턴(F) 상에 형성된다. 더미 게이트 패턴(142)은 다채널 액티브 패턴(F)의 일부와 오버랩될 수 있다. 다채널 액티브 패턴(F)은 더미 게이트 패턴(142)에 의해 덮이는 부분과, 더미 게이트 패턴(142)에 의해 노출되는 부분을 포함한다.
더미 게이트 패턴(142)은 더미 게이트 절연막(141)과 더미 게이트 전극(143)을 포함한다. 예를 들어, 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.
도 13a 내지 도 13c를 참고하면, 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))의 상면 상에 프리 라이너막(131) 및 불순물 공급막(133)이 순차적으로 형성될 수 있다. 프리 라이너막(131) 및 불순물 공급막(133)은 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))의 측면 상에도 형성될 수 있다. 덧붙여, 더미 게이트 패턴(142)의 측면 상에 프리 라이너막(131) 및 불순물 공급막(133)이 형성될 수 있다.
더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F)의 상면 및 측면 상에 형성되는 프리 라이너막(131)은 균일한 두께를 가지고 형성될 수 있다. 다시 말하면, 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))의 상면에 형성되는 프리 라이너막(131)의 제3 두께(t3)이고, 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F)의 측면에 형성되는 프리 라이너막(131)의 제4 두께(t4)일 때, 프리 라이너막(131)의 제3 두께(t3)와 프리 라이너막(131)의 제4 두께(t4)는 실질적으로 동일할 수 있다.
더미 게이트 패턴(142)의 측면 및 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V)) 상에 형성된 불순물 공급막(133) 상에 부산물막(135)이 더 형성될 수 있다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 불순물 공급막(133) 상에 부산물막(135)이 더 형성되는 것으로 설명하나, 이에 제한되는 것은 아니다.
구체적으로, 더미 게이트 패턴(142)과 다채널 액티브 패턴(F) 상에 프리 라이너막(131)이 형성된다. 즉, 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))와 더미 게이트 패턴(142)의 측면 상에 프리 라이너막(131)이 형성된다. 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴 중 일부(F(IV))는 더미 게이트 패턴(142)의 측면 상에 형성되는 프리 라이너막(131)과 오버랩된다. 프리 라이너막(131)은 더미 게이트 패턴(142)과 다채널 액티브 패턴(F) 상에 컨포말하게 형성될 수 있다. 다채널 액티브 패턴(F)의 측면 및 상면 상에 형성되는 프리 라이너막(131)은 실질적으로 동일한 두께로 형성될 수 있다. 프리 라이너막(131)은 예를 들어, 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있고, 단층이 아닌 복수층으로 형성될 수 있다. 프리 라이너막(131)은 예를 들어, 원자층 증착법(Atomic Layer Deposition, ALD) 등을 이용하여 형성될 수 있다.
프리 라이너막(131)을 형성한 후, 프리 비결정화 임플란트(PAI, Pre Amorphization Implantation) 공정을 진행할 수 있다. PAI 공정을 통해, 더미 게이트 패턴(142)과 비오버랩된 다채널 액티브 패턴(F(V))부분의 외곽 부분을 비정질화시킬 수 있다.
PAI 공정을 진행한 후, 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F) 상에 제1 불순물 원소를 포함하는 불순물 공급막(133)이 형성된다. 즉, 프리 라이너막(131) 상에 불순물 공급막(133)이 형성된다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 불순물 공급막(133)에 포함되는 제1 불순물은 비소인 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 불순물 공급막(133)에 포함되는 제1 불순물은 예를 들어, 인, 붕소 및 탄소 중 하나를 포함할 수 있다.
이하에서, 불순물 공급막(133)이 형성되는 과정에 대해서 자세히 설명한다.
먼저, 비소를 포함하는 전구체 가스(예를 들어, 할로겐화 비소 또는 수소화 비소)와 희석 가스를 이용하여 비소 플라즈마를 형성한다. 이때, 비소 플라즈마에는 비소 이온과 비소 라디칼이 포함되어 있다. 비소 플라즈마에 포함되는 비소 라디칼에 의해, 프리 라이너막(131) 상에 비소막(미도시)이 컨포말하게 형성될 수 있다. 비소막이 형성될 때, 비소 플라즈마에 포함되는 비소 이온은 프리 라이너막(131)을 관통하여 다채널 액티브 패턴(F) 내에 주입될 수 있다. 이와 같이 주입된 비소 이온에 의해 프리 라이너막(131) 하부에 불순물 주입층(1631)이 형성될 수 있다. 불순물 주입층(1631)은 더미 게이트 패턴(142)과 비오버랩된 다채널 액티브 패턴(F)의 외곽을 따라, 형성될 수 있다. 도 13c에서, 더미 게이트 패턴(142)의 측면 상에 형성된 프리 라이너막(131)과 오버랩되는 다채널 액티브 패턴(F(IV))에는 불순물 주입층(1631)이 형성되지 않는 것으로 도시하였으나, 이에 제한되는 것은 아니다.
비소막은 예를 들어, 공정 압력, 기판에 가해지는 바이어스(bias), 도오즈(dose), 플라즈마 소오스 파워, 전구체 가스의 flow rate 등을 변화시키며 형성하는 다단계 도핑 공정(multi step doping process)에 의해서도 형성될 수 있다.
프리 라이너막(131) 상에 비소막을 형성할 때, 공정 압력이 높게 되면, 비소막의 두께는 증가하고, 비소막은 컨포말하게 형성된다. 덧붙여, 다채널 액티브 패턴(F)내로 주입되는 비소 이온은 증가하게 되고, 비소 이온이 주입되어 형성되는 불순물 주입층(1631)은 컨포말하게 형성될 수 있다.
비소막을 형성한 후, 낙-인(Knock-In) 가스를 이용하여, 비소막에 포함된 비소를 더미 게이트 패턴(142)과 비오버랩된 다채널 액티브 패턴(F) 내로 주입할 수 있다. 즉, 비소는 다채널 액티브 패턴(F) 내로 낙-인될 수 있다. 낙-인 가스는 예를 들어, 아르곤 가스(Ar), 네온 가스(Ne), 헬륨 가스(He), 수소 가스(H2), 크립톤 가스(Kr) 및 제논 가스(Xe) 중 적어도 하나를 포함할 수 있다. 비소를 다채널 액티브 패턴(F) 내로 낙-인하는 공정은 선택적으로 진행할 수 있다.
비소막을 형성한 후, 비소막을 패시베이션할 수 있다. 비소막을 패시베이션하는 이유는 비소는 승화성 물질이기 때문에, 다채널 액티브 패턴(F) 내로 비소를 확산시키기 전에 승화되어 사라질 수 있다. 또한, 비소막이 공기와 접촉하면, 다채널 액티브 패턴(F) 상에 컨포말하게 형성된 비소막 표면에 굴곡이 형성될 수 있어, 다채널 액티브 패턴(F) 내에 확산층이 균일하게 형성되지 않을 수 있기 때문이다. 비소막을 패시베이션하는 방법은 산소 플라즈마를 이용할 수 있다. 산소 플라즈마를 이용하여, 프리 라이너막(131) 상에 형성된 비소막이 산소에 의해 패시베이션될 수 있다. 비소막을 패시베이션하는 과정에서, 비소막 일부와 패시베이션에 사용되는 플라즈마 가스가 화학반응을 할 수 있다. 본 발명의 실시예에서는 패시베이션 플라즈마로 산소 플라즈마를 이용하므로, 산소와 비소가 화학 반응하여 프리 라이너막(131) 상에 산화 비소(AsxOy)가 형성될 수 있다. 이를 통해 프리 라이너막(131) 상에 불순물 공급막(133)이 형성될 수 있다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 불순물 공급막(133)은 비소와 산화 비소를 포함할 수 있다. 산소 패시베이션은 예를 들어, 인-시츄(in-situ)로 할 수 있다.
산소 패시베이션에 의해 불순물 공급막(133)이 형성된 후, 불순물 공급막(133) 상에는 부산물막(135)이 형성될 수 있다. 산소 플라즈마를 이용하여 비소막을 패시베이션했음에도 불구하고, 일부의 비소는 외부의 수소와 반응을 하여 부산물막(135)이 형성될 수 있다. 즉, 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 부산물막(135)은 수소화 비소(AsxHy)를 포함할 수 있다.
결과적으로, 더미 게이트 패턴(142)과 비오버랩된 다채널 액티브 패턴(F) 상에는 프리 라이너막(131), 불순물 공급막(133) 및 부산물막(135)이 순차적으로 형성될 수 있다.
도 14a 내지 도 14c를 참고하면, 제1 온도에서 불순물 공급막(133)을 제1 열처리(1651)하여, 더미 게이트 패턴(142)과 비오버랩된 다채널 액티브 패턴(F) 내에 프리 확산층(1633)을 형성할 수 있다. 프리 확산층(1633)은 불순물 공급막(133)에 포함되어 있는 제1 불순물이 프리 라이너막(131)을 통과하여 다채널 액티브 패턴(F) 내로 확산됨으로써 형성될 수 있다. 즉, 불순물 공급막(133)에 포함되어 있는 비소가 확산을 통해 프리 라이너막(131)을 통과하여, 다채널 액티브 패턴(F) 내로 확산됨으로써, 프리 확산층(1633)이 형성될 수 있다. 프리 확산층(1663)은 다채널 액티브 패턴(F) 내에 제3 깊이(d3)로 형성될 수 있다.
구체적으로, 제1 열처리 공정(1651)이 진행되는 제1 온도는 불순물 공급막(133) 상에 형성된 부산물막(135)이 제거되고, 불순물 공급막(133)에 포함된 제1 불순물의 확산이 용이한 온도일 수 있다. 본 발명의 실시예에서, 제1 온도는 수소화 비소에 포함되는 비소를 승화시킬 수 있는 온도임과 동시에, 불순물 공급막(133)에 포함되는 비소가 프리 라이너막(131) 및 다채널 액티브 패턴(F) 내로 확산될 수 있는 온도이다. 구체적으로, 제1 열처리 공정(1651)이 진행되는 제1 온도는 700℃ 이하일 수 있다.
제1 열처리 공정(1651)은 예를 들어, furnace annealing, RTA, RTO, Plasma Annealing 또는 Micro-wave annealing 중 하나가 사용될 수 있다.
제1 열처리 공정(1651)을 통해, 불순물 공급막(133) 상에 형성된 부산물막(135)은 제거될 수 있다. 즉, 부산물막(135)에 포함된 비소가 승화함으로써, 부산물막(135)은 제거될 수 있다.
제1 열처리 공정(1651)을 통해 부산물막(135)이 제거됨과 동시에, 불순물 공급막(133) 내에 포함된 산화 비소 및 비소는 프리 라이너막(131) 내로 확산되어 들어간다. 또한, 프리 라이너막(131)을 통과한 산화 비소 및 비소는 다채널 액티브 패턴(F) 내로 확산되어 들어간다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 다채널 액티브 패턴(F)이 실리콘으로 형성될 경우, 다채널 액티브 패턴(F) 내로 확산되어 들어간 산화 비소는 다채널 액티브 패턴(F)과 반응하여 SiOx:As를 형성할 수 있다. 즉, 산화 실리콘 매트릭스에 비소가 도핑된 형태가 될 수 있다. 산화 비소 및 비소가 다채널 액티브 패턴(F) 내로 확산됨으로써, 다채널 액티브 패턴(F) 내에 프리 확산층(1633)이 형성될 수 있다.
도 14c에서, 프리 확산층(1633)은 더미 게이트 패턴(142)과 비오버랩된 다채널 액티브 패턴(F(IV), F(V)) 중, 더미 게이트 패턴(142) 측면에 형성된 프리 라이너막(131)과 오버랩되는 영역(F(IV)에는 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도 13a 내지 도 13c에 대한 부분에서 설명하였듯이, 프리 확산층(1633) 일부는 더미 게이트 패턴(142) 측면에 형성된 프리 라이너막(131)과 오버랩될 수 있음은 물론이다.
다채널 액티브 패턴(F) 내에 프리 확산층(1633)이 형성될 때, 프리 라이너막(131) 상에 형성된 불순물 공급막(133)의 적어도 일부는 제거될 수 있다. 즉, 불순물 공급막(133) 중 프리 라이너막(131) 및 다채널 액티브 패턴(F) 내로 확산되어 들어가지 못한 불순물 공급막(133)의 적어도 일부는 제1 열처리 공정(1651)을 통해 제거될 수 있다.
또한, 다채널 액티브 패턴(F) 내에 프리 확산층(1633)이 형성될 때, 다채널 액티브 패턴 상에 형성된 프리 라이너막(131)의 두께는 얇아질 수 있다. 구체적으로, 다채널 액티브 패턴(F)의 측면에 형성된 프리 라이너막(131)보다 다채널 액티브 패턴(F)의 상면에 형성된 프리 라이너막(131)이 더 얇아질 수 있다. 또한, 다채널 액티브 패턴(F)의 측면에 형성된 프리 라이너막(131)의 두께는 실질적으로 변하지 않을 수도 있다.
이후에 진행되는 제2 열처리 공정보다 낮은 온도에서 진행되는 제1 열처리 공정(1651)은 불순물 공급막(133)에 포함되는 제1 불순물을 다채널 액티브 패턴(F) 내로 투입하는 드라이브-인(Drive-In) 열처리 공정이다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 열처리 공정(1651)을 통해, 다채널 액티브 패턴(F) 내로 비소와 산화 비소가 확산되어 들어간다. 제1 열처리 공정(1651)은 PAI로 인하여 결정 격자가 깨진 다채널 액티브 패턴(F)의 고상 성장 속도(Solid Phase Epitaxy rate)을 조절할 수 있고, 그 결과 확산층이 형성되는 접합 깊이(junction depth) 및 활성화 속도(activation rate)을 조절할 수 있다.
도 15a 내지 도 15c를 참고하면, 제1 열처리 공정(1651)이 진행되는 제1 온도보다 높은 제2 온도에서, 불순물 공급막(133) 및 프리 확산층(1633)에 대한 제2 열처리 공정(1653)을 진행한다. 제2 열처리 공정(1653)을 통해, 더미 게이트 패턴(142)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))의 외곽을 따라, 다채널 액티브 패턴(F) 내에 확산층(163)을 형성한다.
확산층(163)은 프리 확산층(1633)에 포함된 제1 불순물 및 불순물 공급막(133)에 포함된 제1 불순물이 다채널 액티브 패턴(F) 내로 확산되어 형성될 수 있다. 즉, 프리 확산층(1633)에 포함된 비소와 불순물 공급막(133)에 포함된 비소가 다채널 액티브 패턴(F) 내로 확산되어, 비소가 도핑된 확산층(163)이 형성될 수 있다.
구체적으로, 제2 열처리 공정(1653)이 진행되는 제2 온도는 제1 열처리 공정(1651)이 진행되는 제1 온도보다 높다. 제2 열처리 공정(1653)이 진행되는 제2 온도는 프리 확산층(1633) 내에 포함된 비소와 불순물 공급막(133) 내에 포함된 비소가 다채널 액티브 패턴(F) 내로 확산될 수 있는 온도이다. 또한, 제2 온도는 비소 또는 산화 비소가 다채널 액티브 패턴(F) 내로 확산되고 남은 불순물 공급막(133)을 승화시킬 수 있는 온도이다. 구체적으로, 제2 열처리 공정(1653)이 진행되는 제2 온도는 1000℃ 이상일 수 있다.
제2 열처리 공정(1653)은 예를 들어, spike RTA, flash RTA 또는 Laser annealing 중 하나를 이용하여 진행될 수 있다.
제2 열처리 공정(1653) 중, 다채널 액티브 패턴(F)의 상면 및 더미 게이트 패턴(142)의 상면에 형성된 프리 라이너막(131)은 제거될 수 있다. 이를 통해, 더미 게이트 패턴(142)의 측면 상에는 제1 라이너(132)가 형성되고, 다채널 액티브 패턴(F)의 측면 상에는 제2 라이너(130)가 각각 형성될 수 있다. 제1 라이너(132) 및 제2 라이너(130)는 프리 라이너막(131)으로부터 형성되기 때문에, 제1 라이너(132) 및 제2 라이너(130) 내에는 전체적으로 제1 불순물이 포함되어 있을 수 있다.
추가적으로, 제2 열처리 공정(1653) 후, 다채널 액티브 패턴(F)의 상면 및 제2 라이너(130) 상에 잔류물 예를 들어, 실리콘-산소-비소 화합물이 남아있을 경우, 잔류물을 애싱/스트립(ashing/strip)할 수 있다. 제2 열처리 공정(1653) 후 애싱/스트립 공정이 진행될 경우, 제2 열처리 공정(1653)과 애싱/스트립 공정은 연속적으로 진행될 수 있다.
다채널 액티브 패턴(F) 내에 형성된 확산층(163)은 다채널 액티브 패턴(F)의 상면에는 제1 깊이(d1)로, 다채널 액티브 패턴(F)의 측면에는 제2 깊이(d2)로 형성된다. 다채널 액티브 패턴(F) 내에 형성된 확산층(163)은 다채널 액티브 패턴(F)의 외곽을 따라 균일한 깊이로 형성될 수 있기 때문에, 제1 깊이(d1)와 제2 깊이(d2)는 실질적으로 동일할 수 있다.
또한, 확산층(163)은 프리 확산층(163)에 포함되는 비소가 일부 확산되어 형성되므로, 확산층(163)이 형성된 깊이(d1)은 프리 확산층(1633)이 형성된 깊이(d3)보다 깊을 수 있다.
확산층(163)은 더미 게이트 패턴(142)의 측면에 형성된 프리 라이너막(131) 즉, 제1 라이너와 오버랩되는 다채널 액티브 패턴(F(II)) 내로 연장되어 형성될 수 있다.
도 16을 참고하면, 더미 게이트 패턴(142)의 측면에 스페이서(151)를 형성한다. 다시 말하면, 스페이서(151)는 제1 라이너(132) 및 제2 라이너(130)의 측면의 일부에 형성된다.
구체적으로, 더미 게이트 패턴(142), 제1 라이너(132) 및 제2 라이너(130)가 형성된 결과물 상에 절연막을 형성한 후 에치백 공정을 진행하여, 스페이서(151)를 형성할 수 있다. 스페이서(151)는 마스크 패턴(2104)의 상면, 다채널 액티브 패턴(F)의 상면을 노출할 수 있다. 스페이서(151)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
이어서, 더미 게이트 패턴(142)의 양측에 노출된 다채널 액티브 패턴(F)의 일부를 제거하여, 리세스를 형성한다. 소자 분리막(110)에 의해 노출되는 다채널 액티브 패턴(F)의 상면은 소자 분리막(110)의 상면과 동일 평면에 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 소자 분리막(110)에 의해 노출되는 다채널 액티브 패턴(F)의 상면은 소자 분리막(110) 상면보다 기판(100) 방향으로 만입되어 리세스가 형성될 수도 있다.
더미 게이트 패턴(142)의 양측에 노출된 다채널 액티브 패턴(F)의 일부를 제거함으로써, 제2 라이너(130)은 스페이서(151)로부터 노출될 수 있다.
도 17을 참고하면, 더미 게이트 패턴(142)의 양측에 노출된 다채널 액티브 패턴(F) 상에 소오스/드레인(161)을 형성한다.
소오스/드레인(161)은 에피 공정에 의해 에피 공정에 의해서 형성될 수 있다. 본 발명의 실시예에 따른 반도체 장치가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 소오스/드레인(161)의 물질이 달라질 수 있다. 또한, 필요에 따라, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
소오스/드레인(161)은 예시적으로 육각형 형상으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 소오스/드레인(161)을 형성하는 에피 공정의 공정 조건을 조절함으로써, 소오스/드레인(161)의 형상은 예를 들어, 다이아몬드 형상, 직사각형 형상, 오각형 형상 등 다양한 형상이 될 수 있다.
도 18을 참고하면, 소오스/드레인(161)이 형성된 결과물 상에, 층간 절연막(155)을 형성한다. 층간 절연막(155)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 더미 게이트 패턴(142)의 상면이 노출될 때까지, 층간 절연막(155)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 패턴(142)의 상면이 노출될 수 있다.
도 19를 참고하면, 더미 게이트 패턴(142) 즉, 더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거한다.
더미 게이트 절연막(141) 및 더미 게이트 전극(143)의 제거함에 따라, 소자 분리막(110) 및 다채널 액티브 패턴(F)의 일부를 노출하는 트렌치(123)가 형성된다.
도 20을 참고하면, 트렌치(123) 내에 게이트 절연막(145) 및 게이트 전극(147)을 형성하여, 게이트 패턴(149)을 형성한다.
게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도 1, 도 9 내지 도 12, 도 14a 내지 도 23을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해서 설명한다. 본 실시예는 프리 라이너막의 두께를 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 21 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 22는 도 21의 G-G를 따라 절단한 단면도이다. 도 23은 도 21의 H-H를 따라 절단한 단면도이다.
도 21 내지 도 23을 참고하면, 더미 게이트 패턴(141, 143)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))의 상면 상에 프리 라이너막(131) 및 불순물 공급막(133)이 순차적으로 형성될 수 있다. 프리 라이너막(131) 및 불순물 공급막(133)은 더미 게이트 패턴(141, 143)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))의 측면 상에도 형성될 수 있다. 덧붙여, 더미 게이트 패턴(141, 143)의 측면 상에 프리 라이너막(131) 및 불순물 공급막(133)이 형성될 수 있다. 불순물 공급막(133) 상에 부산물막(135)이 더 형성될 수 있다.
더미 게이트 패턴(141, 143)의 측면 및 다채널 액티브 패턴(F)에 측면에 형성되는 프리 라이너막(131)의 제4 두께(t4)와, 다채널 액티브 패턴(F)에 상면에 형성되는 프리 라이너막(131)의 제3 두께(t3)는 서로 다를 수 있다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 프리 라이너막(131)의 제3 두께(t3)는 프리 라이너막(131)의 제4 두께(t4)보다 두꺼울 수 있다.
프리 라이너막(131)을 형성한 후, PAI 공정을 진행하여 더미 게이트 패턴(141, 143)과 비오버랩된 다채널 액티브 패턴(F(V))부분의 외곽 부분을 비정질화시킬 수 있다. 이 후, 다채널 액티브 패턴(F) 및 더미 게이트 패턴(141, 143) 상에 불순물 공급막(133)을 형성할 수 있다. 불순물 공급막(133)을 형성하는 방법에 대해서는 도 13a 내지 도 13c에 관한 부분에서 자세히 설명하였으므로, 생략한다.
이 후, 제1 열처리 공정(1651) 및 제2 열처리 공정(1653)을 통해, 더미 게이트 패턴(141, 143)과 비오버랩된 다채널 액티브 패턴(F)의 외곽을 따라 확산층(163)을 형성한다. 확산층을 형성한 후, 스페이서(151), 소오스/드레인(161) 및 게이트 패턴(149)을 순차적으로 형성할 수 있다.
도 1, 도 9 내지 도 12, 도 14a 내지 도 20, 도 24 내지 26을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해서 설명한다. 본 실시예는 프리 라이너막의 두께를 제외하고는 전술한 실시예와 실질적으로 동일하다.
도 24 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 25는 도 24의 G-G를 따라 절단한 단면도이다. 도 26은 도 24의 H-H를 따라 절단한 단면도이다.
도 24 내지 도 26을 참고하면, 더미 게이트 패턴(141, 143)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))의 상면 상에 프리 라이너막(131) 및 불순물 공급막(133)이 순차적으로 형성될 수 있다. 전술한 실시예와 달이, 프리 라이너막(131)은 더미 게이트 패턴(141, 143)의 측면 및 다채널 액티브 패턴(F)의 측면에는 형성되지 않는다. 하지만, 불순물 공급막(133)은 더미 게이트 패턴(141, 143)과 비오버랩되는 다채널 액티브 패턴(F(IV), F(V))의 측면 상에도 형성된다.
프리 라이너막(131)을 형성한 후, PAI 공정을 진행하여 더미 게이트 패턴(141, 143)과 비오버랩된 다채널 액티브 패턴(F(V))부분의 외곽 부분을 비정질화시킬 수 있다. 이 후, 다채널 액티브 패턴(F) 및 더미 게이트 패턴(141, 143) 상에 불순물 공급막(133)을 형성할 수 있다. 불순물 공급막(133)을 형성하는 방법에 대해서는 도 13a 내지 도 13c에 관한 부분에서 자세히 설명하였으므로, 생략한다.
이 후, 제1 열처리 공정(1651) 및 제2 열처리 공정(1653)을 통해, 더미 게이트 패턴(141, 143)과 비오버랩된 다채널 액티브 패턴(F)의 외곽을 따라 확산층(163)을 형성한다. 확산층을 형성한 후, 스페이서(151), 소오스/드레인(161) 및 게이트 패턴(149)을 순차적으로 형성할 수 있다.
도 27은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 28 및 도 29는 본 발명의 실시예에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다. 도 28은 태블릿 PC이고, 도 29는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 실시예에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 소자 F: 다채널 액티브 패턴
130, 132: 제2 라이너/제1 라이너 149: 게이트 패턴
151: 스페이서 161: 소오스/드레인
163: 확산층
F(I): 스페이서 및 제2 라이너와 오버랩되는 다채널 액티브 패턴
F(II): 제1 라이너와 오버랩되는 다채널 액티브 패턴
F(III): 게이트 패턴과 오버랩되는 다채널 액티브 패턴

Claims (20)

  1. 기판 상에 형성된 게이트 패턴;
    상기 게이트 패턴 아래에 상기 게이트 패턴과 교차하도록 형성되고, 상기 게이트 패턴과 비오버랩되는 제1 영역과 오버랩되는 제2 영역을 포함하는 다채널 액티브 패턴;
    상기 제1 영역의 외곽을 따라 상기 다채널 액티브 패턴 내에 형성되고, 제1 농도를 갖는 제1 불순물을 포함하는 확산층; 및
    상기 다채널 액티브 패턴 상에 형성되되, 상기 제1 영역의 측면 상에 형성되고, 상기 제1 영역의 상면 상에 비형성되는 제1 라이너를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 라이너는 상기 제1 영역의 측면에 균일한 두께로 형성되는 반도체 소자.
  3. 제1 항에 있어서,
    상기 확산층은 상기 제1 영역 내에 균일한 깊이로 형성되는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 불순물은 비소(As), 인(P), 붕소(B) 및 탄소(C) 중 적어도 하나를 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 다채널 액티브 패턴은 상기 제1 영역과 상기 제2 영역 사이에 개재되는 제3 영역을 더 포함하고,
    상기 확산층은 상기 제3 영역 내에 형성되는 연장부를 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 확산층은 상기 제3 영역의 적어도 일부 및 상기 제1 영역에 걸쳐 형성되는 반도체 소자.
  7. 제5 항에 있어서,
    상기 확산층의 연장부는 상기 제3 영역의 외곽을 따라 균일한 폭을 가지고 형성되는 반도체 소자.
  8. 제1 항에 있어서,
    상기 다채널 액티브 패턴은 상기 제1 영역과 상기 제2 영역 사이에 개재되는 제3 영역을 더 포함하고,
    상기 제3 영역의 외측을 따라, 상기 제3 영역 상에 형성되는 제2 라이너를 더 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 라이너는 상기 게이트 패턴의 측면을 따라 형성되는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제2 라이너는 상기 제1 라이너와 연결되어 형성되는 반도체 소자.
  11. 제1 항에 있어서,
    상기 제2 영역의 반대측에서, 상기 제1 영역에 접하여 형성되는 소오스/드레인을 더 포함하고,
    상기 소오스/드레인은 상기 제1 농도와 다른 제2 농도를 갖는 제2 불순물을 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제2 불순물의 제2 농도는 상기 제1 불순물의 상기 제1 농도보다 높은 반도체 소자.
  13. 기판 상에 형성된 게이트 패턴;
    상기 게이트 패턴 아래에 상기 게이트 패턴과 교차하도록 형성되고, 상기 게이트 패턴과 비오버랩되는 제1 영역 및 제2 영역과, 오버랩되는 제3 영역을 포함하는 다채널 액티브 패턴으로, 상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 개재되는 다채널 액티브 패턴;
    상기 제1 영역과, 상기 제2 영역에 걸쳐 형성되는 확산층으로, 상기 다채널 액티브 패턴의 외곽을 따라 균일한 폭을 가지고 형성되는 확산층;
    상기 제1 영역의 측면 상에 형성되고, 상기 제1 영역의 상면 상에 비형성되는 제1 라이너; 및
    상기 제3 영역의 반대측에서, 상기 제1 영역에 접하여 형성되는 소오스/드레인을 포함하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 확산층은 상기 제1 영역과 상기 제2 영역의 적어도 일부에 걸쳐 형성되는 반도체 소자.
  15. 제13 항에 있어서,
    상기 제2 영역과 오버랩되어 형성되는 제2 라이너를 더 포함하고,
    상기 제2 라이너는 상기 확산층의 적어도 일부와 오버랩되는 반도체 소자.
  16. 소자 분리막 상으로 돌출되는 다채널 액티브 패턴을 형성하고,
    상기 다채널 액티브 패턴의 일부와 오버랩되는 더미 게이트 패턴을 상기 다채널 액티브 패턴 상에 형성하고,
    상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴의 상면에 프리 라이너막을 형성하고,
    상기 프리 라이너막을 형성한 후, 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴 상에, 불순물 원소를 포함하는 불순물 공급막을 형성하고,
    제1 온도에서의 상기 불순물 공급막을 제1 열처리하여, 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴 내에 제1 확산층을 형성하고,
    상기 제1 온도보다 높은 제2 온도에서 상기 불순물 공급막 및 제1 확산층을 제2 열처리하여, 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴의 외곽을 따라 상기 다채널 액티브 패턴 내에 제2 확산층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  17. 제16 항에 있어서,
    상기 프리 라이너막은 상기 더미 게이트 패턴과 비오버랩되는 상기 다채널 액티브 패턴의 상면 및 측면을 따라 형성되는 것을 포함하는 반도체 소자 제조 방법.
  18. 제17 항에 있어서,
    상기 다채널 액티브 패턴의 상면 및 상기 다채널 액티브 패턴의 측면 상에 형성되는 상기 프리 라이너막은 균일한 두께를 가지고 형성되는 반도체 소자 제조 방법.
  19. 제17 항에 있어서,
    상기 다채널 액티브 패턴의 상면에 형성된 상기 프리 라이너막의 두께는 제1 두께이고, 상기 다채널 액티브 패턴의 측면에 형성된 상기 프리 라이너의 두께는 제2 두께이고,
    상기 제1 두께는 상기 제2 두께보다 두꺼운 반도체 소자 제조 방법.
  20. 제16 항에 있어서,
    상기 불순물 공급막을 형성하는 것은
    상기 불순물 원소로 형성되는 불순물막을 형성하고,
    상기 불순물막을 패시베이션하는 것을 포함하는 반도체 소자 제조 방법.
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