CN105448739B - 具有栅极结构的半导体器件及其制造方法 - Google Patents

具有栅极结构的半导体器件及其制造方法 Download PDF

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Abstract

本发明提供了半导体器件及其制造方法。所述半导体器件包括有源层、栅极结构、间隔件和源极/漏极层。有源层位于衬底上并且包括锗。有源层包括具有第一锗浓度的第一区和位于第一区的两侧的第二区。第二区的顶表面从第二区的邻近第一区的第一部分朝着第二区的远离第一区的第二部分变高，并且第二区具有小于第一锗浓度的第二锗浓度。栅极结构形成在有源层的第一区上。间隔件形成在有源层的第二区上，并且接触栅极结构的侧壁。源极/漏极层邻近有源层的第二区。

Description

具有栅极结构的半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2014年9月23日提交的韩国专利申请的优先权，该申请的内容全文以引用方式整体并入本文中。
技术领域
本发明构思一般涉及半导体器件，更具体地说，涉及包括硅锗沟道的晶体管及其制造方法。
背景技术
鳍式场效应晶体管(FinFET)可用于减小短沟道效应。硅锗沟道区用于提高载流子的迁移率。然而，硅锗沟道的带隙小于硅沟道的带隙，因此，关断状态的漏电流会由于带带遂穿(BTBT)而增大。减小关断状态的漏电流同时保持载流子的高迁移率的改进的方法是被期望的。
发明内容
本发明构思的一些实施例提供了一种半导体器件，其包括有源层、栅极结构、间隔件和源极/漏极层。有源层位于衬底上并且包括锗。有源层包括具有第一锗浓度的第一区和位于第一区的两侧的第二区。第二区的顶表面从第二区的邻近第一区的第一部分朝着第二区的远离第一区的第二部分变高，并且第二区具有小于第一锗浓度的第二锗浓度。栅极结构形成在有源层的第一区上。间隔件形成在有源层的第二区上，并且接触栅极结构的侧壁。源极/漏极层邻近有源层的第二区。
在另一些实施例中，第一锗浓度在第一区中可实质上恒定，并且第二锗浓度可从第二区的第一部分朝着第二部分减小。
在另一些实施例中，源极/漏极层可具有第三锗浓度，并且第三锗浓度的最大值可大于第一锗浓度。
在一些实施例中，间隔件的底表面可从间隔件的邻近第一区的第一部分朝着间隔件的远离第一区的第二部分变高。
在另一些实施例中，间隔件在其接触栅极结构的侧壁的内侧壁上可具有在水平方向上的凹槽。
在另一些实施例中，间隔件可具有接触栅极结构的侧壁的竖直内侧壁。
在一些实施例中，栅极结构可具有包括金属的栅电极以及包围栅电极的底部和侧壁的高k电介质层图案。
在另一些实施例中，栅极结构还可包括在有源层与高k电介质层图案之间的氧化硅层图案。
在另一些实施例中，氧化硅层图案可仅形成在有源层的第一区上。
在一些实施例中，氧化硅层图案不仅可形成在有源层的第一区上，而且还可形成在有源层的第二区的至少一部分上。
在另一些实施例中，栅极结构的侧壁可具有在水平方向上的突起。
在另一些实施例中，栅极结构的侧壁可具有竖直侧壁。
在一些实施例中，有源层和源极/漏极层中的每一个可包括硅锗。
在另一些实施例中，源极/漏极层可重度掺杂有p型杂质，并且有源层的第二区可轻度掺杂有p型杂质。
在另一些实施例中，有源层的第一区的顶表面在一定方向上可以是平坦的，并且可不高于有源层的第二区的顶表面。
在一些实施例中，半导体器件还可包括衬底上的隔离层图案，隔离层图案包围有源层的侧壁。
在另一些实施例中，隔离层图案的顶表面可低于有源层的顶表面。
本发明构思的其它实施例提供了一种半导体器件，其包括有源层、栅极结构、间隔件和源极/漏极层。有源层形成在衬底上并且包括锗。有源层包括具有第一锗浓度的第一区和位于第一区的两侧上的第二区。第二区具有第二锗浓度，第二锗浓度从第二区的邻近第一区的第一部分朝着第二区的远离第一区的第二部分从第一锗浓度减小。栅极结构形成在有源层的第一区上。间隔件形成在有源层的第二区上，并且接触栅极结构的侧壁。源极/漏极层邻近有源层的第二区。
在一些实施例中，有源层的第二区的顶表面可从第一部分朝着第二部分变高。
在另一些实施例中，间隔件的底表面可从间隔件的邻近第一区的第一部分朝着间隔件的远离第一区的第二部分变高。
在另一些实施例中，栅极结构可包括有源层上的氧化硅层图案、氧化硅层图案和间隔件的内侧壁上的高k电介质层图案以及包括金属的栅电极。高k电介质层图案可包围栅电极的底部和侧壁。
在一些实施例中，源极/漏极层可重度掺杂有p型杂质，并且有源层的第二区可轻度掺杂有p型杂质。
本发明构思的其它实施例提供了制造半导体器件的方法，该方法包括在衬底上形成包括硅锗的有源层。将有源层部分地氧化，以在有源层上形成氧化硅层，以使得氧化硅层下方的有源层的第一区具有第一锗浓度，并且使得有源层的第二区具有小于第一锗浓度的第二锗浓度，有源层的第二区邻近氧化硅层下方的第一区。去除氧化硅层以暴露出有源层的第一区和第二区。将源极/漏极层形成在邻近有源层的第二区的有源层上。将栅极结构形成在有源层的暴露的第一区上。
在另一些实施例中，当将有源层部分地氧化以在有源层上形成氧化硅层时，可形成掩模以部分地覆盖有源层，并且可氧化有源层。
在一些实施例中，可通过氧化有源层的步骤对有源层的未被掩模覆盖的一部分和有源层的被有源层覆盖的一部分进行氧化。
在另一些实施例中，有源层的第二区可与掩模竖直地重叠，并且有源层的第一区可不与掩模竖直地重叠。
在另一些实施例中，在去除氧化硅层以暴露出有源层的第一区和第二区之后，可在有源层的暴露的第一区和第二区和掩模上形成伪栅极绝缘层。可在伪栅极绝缘层上形成伪栅电极层以充分覆盖掩模。可将伪栅电极层和伪栅极绝缘层平面化直至可暴露出掩模的顶表面为止，以分别形成伪栅电极和伪栅极绝缘层图案。可将掩模去除，以暴露出有源层。
在一些实施例中，当将掩模去除以暴露出有源层时，可至少部分地去除伪栅电极的侧壁上的伪栅极绝缘层图案的一部分，并且有源层上的伪栅极绝缘层图案的其余部分和伪栅电极可形成伪栅极结构。
在另一些实施例中，可形成覆盖伪栅极结构的侧壁的间隔件。
在另一些实施例中，当去除掩模以暴露出有源层时，可暴露出有源层的第二区，并且在形成覆盖伪栅极结构的侧壁的间隔件之前，可用杂质掺杂暴露的有源层的第二区。
在一些实施例中，可在有源层的第一区上形成伪栅极结构，并且可在有源层的第二区上形成间隔件。
在另一些实施例中，当栅极结构形成在暴露的有源层的第一区上时，可在衬底上形成绝缘隔层以覆盖伪栅极结构和间隔件。可将绝缘隔层平面化直至可暴露出伪栅极结构的顶表面为止，以形成绝缘隔层图案。可去除暴露的伪栅极结构，以形成暴露出有源层的第一区的开口。可形成栅极结构以填充开口。
在另一些实施例中，当形成栅极结构时，可在开口的底部和侧壁以及绝缘隔层图案上形成高k电介质层。可在高k电介质层上形成栅电极层，以充分填充开口。可将栅电极层和高k电介质层平面化直至可暴露出绝缘隔层图案的顶表面为止，以形成包括栅电极和包围栅电极的底部和侧壁的高k电介质层图案的栅极结构。
在一些实施例中，在开口的底部和侧壁以及绝缘隔层图案上形成高k电介质层之前，可在有源层的暴露的第一区上形成氧化硅层图案。可在氧化硅层图案的顶表面、开口的侧壁以及绝缘隔层图案上形成高k电介质层。
在另一些实施例中，当在邻近有源层的第二区的有源层上形成源极/漏极层时，可去除有源层的未被伪栅极结构和间隔件覆盖的上部，以形成凹槽。可执行外延层生长工艺以形成填充凹槽的硅锗层。
在另一些实施例中，当形成硅锗层时，可形成掺有p型杂质的硅锗层。
在一些实施例中，在衬底上形成包括硅锗的有源层之后，可形成至少部分地覆盖有源层的侧壁的隔离层图案。
在本发明构思的另一些实施例中，由于有源层形成为包括硅锗，因此包括该有源层的半导体器件可具有高载流子迁移率。具体地说，用作沟道的有源层的第一区可具有高锗浓度，因此可提高载流子迁移率。用作LDD区的有源层的第二区的锗浓度可小于第一锗浓度，因此可减小关断状态下的漏电流。
附图说明
通过以下结合附图的详细描述，将更清楚地理解示例实施例。图1至图49表示本文所述的非限制性示例实施例。
图1和图2是示出根据本发明构思的一些实施例的半导体器件的剖视图。
图3是示出图1的半导体器件的平面图。
图4是示出根据本发明构思的一些实施例的半导体器件的剖视图。
图5至图32是示出在根据本发明构思的一些实施例的半导体器件的制造中的工艺步骤的平面图和剖视图。
图33至图34是示出在根据本发明构思的一些实施例的半导体器件的制造中的工艺步骤的平面图。
图35是示出根据本发明构思的一些实施例的半导体器件的剖视图。
图36至图38是示出在根据本发明构思的一些实施例的半导体器件的制造中的工艺步骤的剖视图。
图39是示出根据本发明构思的一些实施例的半导体器件的剖视图。
图40至图42是示出在根据本发明构思的一些实施例的半导体器件的制造中的工艺步骤的剖视图。
图43是示出根据本发明构思的一些实施例的半导体器件的剖视图。
图44至图49是在根据本发明构思的一些实施例的半导体器件的制造中的工艺步骤的剖视图。
具体实施方式
下文中，将参照其中示出了一些示例实施例的附图更完全地描述各个示例实施例。然而，本发明构思可按照许多不同形式实现，并且不应理解为限于本文阐述的示例实施例。相反，提供这些示例实施例以使得本说明书将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域技术人员。在附图中，为了清楚起见，可夸大层和区的大小和相对大小。
应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层时，所述一个元件或层可直接位于该另一元件或层上、连接至或结合至该另一元件或层，或者可存在中间元件或层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接结合至”另一元件或层时，不存在中间元件或层。相同的附图标记始终指代相同元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
应该理解，虽然本文中可使用术语例如第一、第二、第三、第四来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离本发明构思的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文所用的术语仅是为了描述特定示例实施例，并且不旨在限制本发明构思。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，当术语“包括”和/或“包括……的”用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
本文参照作为理想示例实施例(和中间结构)的示意图的剖视图描述示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，示例实施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制本发明构思的范围。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
图1至图3是示出根据本发明构思的一些实施例的半导体器件的剖视图和平面图。具体地说，图1和图2是剖视图，并且图3是示出半导体器件的平面图。图1是沿着图3的线I-I'截取的剖视图，而图2是沿着图3的线II-II'截取的剖视图。
现在参照图1至图3，半导体器件可包括衬底100上的有源层110、有源层110上的第一栅极结构272、第一栅极结构272的侧壁上的第一间隔件192和有源层110的邻近第一间隔件192的那一部分上的源极/漏极层210。此外，半导体器件可包括覆盖有源层110的侧壁的衬底100上的第一隔离层图案130和可覆盖源极/漏极层210并且包围第一栅极结构272和第一间隔件192的第一隔离层图案130上的绝缘隔层图案220。
衬底100可包括例如硅、锗等的半导体材料，或III-V化合物半导体材料。在一些实施例中，衬底100可为绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
有源层110可包括锗(Ge)。在一些实施例中，有源层110可为包括硅锗的外延层。
有源层110可包括具有第一锗浓度的第一区112和具有第二锗浓度的第二区114。第二区114可在实质上平行于衬底100的顶表面的第一方向上形成在第一区112的两侧，并且可接触第一区112的两侧。第一区112和第二区114可形成在有源层110的上部，并且有源层110的其它区的锗浓度可小于第一区112和第二区114的锗浓度。
在一些实施例中，第一区112中的第一锗浓度可实质上不变，并且第二锗浓度可从第二区114的邻近第一区112的一部分朝着第二区114的远离第一区112的一部分减小。换句话说，在第二区114的接触第一区112的第一部分，第二锗浓度可具有最大值，并且在第二区114的接触源极/漏极层210的第二部分，第二锗浓度可具有最小值。第二锗浓度可从第二区114的第一部分朝着第二部分逐渐减小。因此，第二锗浓度可一般小于第一锗浓度。
在一些实施例中，有源层110的第一区112可包括在第一方向上具有实质上不变的高度的顶表面，并且有源层110的第二区114可包括从其接触第一区112的第一部分朝着其接触源极/漏极层210的第二部分逐渐变高的顶表面。因此，第二区114的顶表面在其接触第一区112的第一部分可具有可与第一区112的顶表面实质上相同的最小高度，并且在其接触源极/漏极层210的第二部分具有最大高度。第二区114的顶表面可从第二区114的第一部分朝着第二部分逐渐变高。
第一区112和第二区114可从有源层110的其它区突出，并且第一区112和第二区114中的每一个在第二方向上的宽度可从其底部朝着其顶部减小，所述第二方向实质上平行于衬底100的顶表面并且实质上垂直于第一方向。
有源层110可部分掺杂有杂质。在一些实施例中，有源层110的第二区114可轻度掺杂有例如硼、铝等的p型杂质，并且有源层110的第一区112可轻度掺杂有例如磷、砷等的n型杂质。
第一栅极结构272可包括按次序堆叠在有源层110上的第一氧化硅层图案242、第一高k电介质层图案252和第一栅电极262。
在一些实施例中，第一氧化硅层图案242可形成在有源层110的第一区112上，因此包括第一氧化硅层图案242的第一栅极结构272可形成在有源层110的第一区112上。第一高k电介质层图案252可形成在第一氧化硅层图案242上和第一间隔件192的内侧壁上。第一栅电极262可填充由第一高k电介质层图案252形成的内部空间，因此第一高k电介质层图案252可覆盖第一栅电极262的底部和侧壁。
在一些实施例中，第一栅极结构272可具有在其侧壁在第一方向上突出的突起。换句话说，在有源层110的第二区114的顶表面的最大高度左右的高度，第一高k电介质层图案252和第一栅电极262中的每一个可具有在其侧壁的一部分在第一方向上向外突出的突起。
第一高k电介质层图案252可包括例如二氧化铪、氧化钽、氧化锆等的具有高介电常数的金属氧化物，并且第一栅电极262可包括例如，铝、铜、钽等的金属和/或金属氮化物。
在一些实施例中，第一间隔件192可形成在有源层110的第二区114上，因此可在第一方向上形成在第一栅极结构272的两侧，并且可接触第一栅极结构272的两侧。
第一间隔件192的底表面可在第一方向上从第一间隔件192的邻近第一区112的一部分朝着第一间隔件192的远离第一区112的一部分逐渐变高，其可对应于有源层110的第二区114的顶表面。然而，第一间隔件192也可部分地形成在第一区112的邻近第二区114的一部分上，因此第一区112的邻近第二区114的那部分上的第一间隔件192的一部分的底表面可具有实质上不变的高度，其可对应于有源层110的第一区112的顶表面。
在一些实施例中，第一间隔件192在接触第一栅极结构272的侧壁的内侧壁可具有在第一方向上的凹槽。换句话说，在有源层110的第二区114的顶表面的最大高度左右的高度，第一间隔件192在其内侧壁的一部分可具有在第一方向上的凹槽，其可对应于第一栅极结构272的侧壁的突起。
第一间隔件192可包括例如氮化硅的氮化物。
源极/漏极层210可形成在有源层110上，并且接触第二区114和第一间隔件192。因此，源极/漏极层210可形成在第一栅极结构272的两侧，并且可接触第二区114和第一间隔件192。
源极/漏极层210可为硅锗外延层。源极/漏极层210可具有第三锗浓度。
在一些实施例中，第三锗浓度可从源极/漏极层210的邻近第二区114的一部分朝着源极/漏极层210的远离第二区114的一部分增大。换句话说，第三锗浓度在其接触第二区114的第三部分可具有与第二锗浓度的值实质上相同的最小值，并且可从第三部分朝着源极/漏极层210的外侧壁在第一方向上逐渐变高。第三锗浓度的最大值可高于第一锗浓度的值。
在一些实施例中，源极/漏极层210可重度掺杂有例如硼、铝等的p型杂质。
在一些实施例中，第一隔离层图案130的顶表面可低于有源层110的顶表面。换句话说，第一隔离层图案130的顶表面可低于有源层110的第一区112和第二区114的顶表面。因此，有源层110可具有从第一隔离层图案130的顶表面突出的类似鳍的形状，其可被称作有源鳍。第一隔离层图案130可包括氧化物，例如氧化硅。
绝缘隔层图案220可包括例如氧化硅的氧化物。
半导体器件可为晶体管，其在有有源层110上具有第一栅极结构272以及源极/漏极层210的晶体管。第一栅极结构272下方的有源层110的第一区112可用作沟道，并且有源层110的第二区114可形成在沟道与源极/漏极层210之间，以用作轻度掺杂的漏极(LDD)区。
当有源层110是硅锗层时，沟道的载流子的迁移率会高于硅沟道，并且具体地说，沟道可具有高锗浓度，从而可提高载流子迁移率。
锗的带隙小于硅的带隙，因此，关断状态的漏电流会由于带带遂穿(BTBT)而较高。然而，根据一些实施例，用作LDD区的有源层110的第二区114的锗浓度可低于用作沟道的有源层110的第一区112的锗浓度，因此可减小BTBT，并且可减小关断状态的漏电流。
因此，晶体管可具有高载流子迁移率和关断状态的低漏电流二者。
虽然图1至图3示出了晶体管具有衬底100上的单个有源层110和有源层110上的单个第一栅极结构272，但是应该理解，本发明构思的实施例可不限于此。例如，在不脱离本发明构思的范围的情况下，可在第二方向上在衬底100上形成多个有源层110，并且可在第一方向上在各个有源层110上形成多个第一栅极结构272。
参照图4，多个第一栅极结构272中的每一个可在第二方向上延伸。因此，每个第一栅极结构272可覆盖在第二方向上设置的多个有源层110。
应该理解，虽然本文已讨论了包括掺有p型杂质的源极/漏极层210的正沟道金属氧化物半导体(PMOS)晶体管，但是本发明构思的实施例不限于这种构造。例如，负沟道金属氧化物半导体(NMOS)晶体管也可在本发明构思的范围内。换句话说，即使源极/漏极层210掺有n型杂质，硅锗沟道的锗浓度也可高于LDD区的锗浓度，因此可实现高载流子迁移率和低漏电流。
图5至图32是示出根据本发明构思的一些实施例的在半导体器件的制造中的工艺步骤的平面图和剖视图。具体地说，图5至图6、图8至图12、图14、图16至图18、图20至图21、图23、图25、图27、图29和图31是剖视图，并且图7、图13、图15、图19、图22、图24、图26、图28、图30和图32是平面图。剖视图沿着对应的平面图的第一方向截取。
首先参照图5，可在衬底100上按次序形成有源层110和第一掩模120，并且可利用第一掩模120作为蚀刻掩模对有源层110进行蚀刻，以部分地暴露出衬底100的顶表面。
衬底100可包括例如硅、锗等的半导体材料或者III-V化合物半导体材料。在一些实施例中，衬底100可为绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
有源层110可包括锗(Ge)。在一些实施例中，有源层110可为包括硅锗的外延层。
有源层110可形成为包括锗(Ge)。在一些实施例中，可利用包括作为晶种的硅的衬底100的顶表面通过外延生长工艺形成有源层110。在一些实施例中，可利用例如二氯硅烷(SiH2Cl2)气的硅源气和例如甲锗烷(GeH4)气的锗源气执行外延生长工艺，因此可形成单晶硅锗外延层。
在一些实施例中，有源层110可形成为在实质上平行于衬底100的顶表面的第一方向上延伸，并且可在实质上平行于衬底100的顶表面并且实质上垂直于第一方向的第二方向上形成多个有源层110。为了方便解释，图5仅示出了一个有源层110。
在形成第一掩模120之前，可将杂质注入有源层110中以形成阱区。在一些实施例中，当形成PMOS晶体管时，可通过注入例如磷、砷等的n型杂质形成阱区。当形成NMOS晶体管时，可通过注入例如硼、铝等的p型杂质形成阱区。
参照图6和图7，隔离层可形成在衬底100上以覆盖有源层110和第一掩模120，并且可将隔离层平面化直至可暴露出第一掩模120的顶表面为止。在一些实施例中，可通过化学机械抛光(CMP)工艺和/或回蚀工艺执行平面化工艺。在去除第一掩模120之后，可蚀刻隔离层直至可暴露出有源层110的上部侧壁为止，以形成第一隔离层图案130。隔离层可形成为包括例如氧化硅的氧化物。
由于第一隔离层图案130可暴露出有源层110的上部侧壁，有源层110可具有从第一隔离层图案130的顶表面突出的类似鳍的形状，因此可被称作有源鳍。
也可通过参照图8至图11示出的以下工艺形成包括锗的有源层。首先参照图8，可在衬底500上形成第二掩模510，并且可利用第二掩模510作为蚀刻掩模对衬底500的上部进行蚀刻，以形成第一沟槽520。衬底500可包括例如硅、锗等的半导体材料。
参照图9，可利用衬底500的通过第一沟槽520暴露的一部分执行外延生长工艺，以形成填充第一沟槽520的有源层530。有源层530可为硅锗外延层。
参照图10，在去除第二掩模510以暴露出衬底500的顶表面之后，第三掩模540可形成在有源层530上，并且可利用第三掩模540作为蚀刻掩模对衬底500的暴露的部分进行蚀刻，直至可暴露出有源层530的侧壁为止。因此，可在衬底500上按次序形成有源层530和第三掩模540。
参照图11，可执行与参照图6示出的工艺实质上相同或相似的工艺以在衬底500上形成包围有源层530的下部侧壁的第一隔离层图案550。
参照图12和图13，可形成第四掩模140以部分地覆盖有源层110。在一些实施例中，第四掩模140可具有暴露出有源层110的中心顶表面的第一开口145，并且可覆盖有源层110的周边顶表面和在第一方向上的侧壁。换句话说，可在第一方向上在有源层110的两个边缘分别形成两个第四掩模140。第四掩模140可形成为包括例如氮化硅的氮化物。
参照图14和图15，可在其上具有第四掩模140的有源层110上执行氧化工艺，以形成氧化硅层150。
因此，有源层110的未被第四掩模140覆盖的一部分(例如，有源层110的通过第一开口145暴露的上部)可被氧化。通过氧化工艺，包括硅锗的有源层110的硅可与氧键合以形成氧化硅层150，并且其余有源层110的锗浓度可增大。未通过第一开口145直接暴露的有源层110的邻近第一开口145的一部分也可被氧化。
在可通过氧化工艺形成氧化硅层150的同时，具有第一锗浓度的第一区112和具有小于第一锗浓度的第二锗浓度的第二区114可形成在氧化硅层150下方的有源层110的一部分。在一些实施例中，第一区112可为有源层110的与第一开口145竖直地重叠的一部分，并且第二区114可为有源层110的在第一方向上位于第一区112的两侧的一部分，其可接触第一区112的两侧。
在一些实施例中，第一锗浓度在第一区112中可实质上不变，并且第二锗浓度在第二区114的接触第一区112的第一部分可具有最大值，并且可从该第一部分在第一方向上至第二区114的远离第一区112的第二部分逐渐减小。因此，第二锗浓度可通常小于第一锗浓度。
在一些实施例中，有源层110的第一区112可包括在第一方向上具有实质上不变的高度顶表面，并且有源层110的第二区114可包括从其第一部分朝着其第二部分逐渐变高的顶表面。因此，第四掩模140的邻近第一开口145的底部可不接触有源层110的第二区114而是接触氧化硅层150。
有源层110的第二区114的顶表面可具有图14所示的形状，并且还可具有图16和图17所示的形状。也就是说，有源层110的第二区114的顶表面的高度可在第一方向上线性地增加(参照图16)或非线性地增加(参照图14和图17)。
参照图18和图19，可去除氧化硅层150，以形成暴露出有源层110的第一区112和第二区114的顶表面的第二开口155。
第二开口155在有源层110的第二区114的顶表面与第四掩模140彼此接触的那一部分在第一方向上的宽度可大于第二开口155的其它部分的宽度。
通过参照图14至图17示出的氧化工艺形成的第一区112和第二区114当与有源层110的其它区比较时可向上突出，并且第一区112和第二区114中的每一个在第二方向上的宽度从底部朝着其顶部逐渐减小(参照图2)。因此，有源层110的实际用作沟道的一部分的在第二方向上的宽度可小于在图19中可以虚线表示的有源层110的下部的宽度。
参照图20，可在有源层110的第一区112和第二区114、第四掩模140和第一隔离层图案130上形成第一伪栅极绝缘层160，并且可在第一伪栅极绝缘层160上形成伪栅电极层170以充分填充第二开口155。
在一些实施例中，可共形地形成第一伪栅极绝缘层160，因此在有源层110的第二区114的顶表面与第四掩模140彼此接触的位置可具有在第一方向上的弯曲部分，并且伪栅电极层170在邻近第一伪栅极绝缘层160的弯曲部分的位置可具有在第一方向上的突起。
第一伪栅极绝缘层160可形成为包括例如氧化硅的氧化物，并且伪栅电极层170可形成为包括例如多晶硅。
参照图21和图22，可将伪栅电极层170和第一伪栅极绝缘层160平面化直至可暴露出第四掩模140的顶表面为止，以分别形成伪栅电极175和初始伪栅极绝缘层图案162。在一些实施例中，可通过CMP工艺和/或回蚀工艺执行平面化工艺。
伪栅电极175在第二区114的顶表面与第四掩模140彼此接触的位置可具有在第一方向上的突起。
参照图23和图24，可形成覆盖第四掩模140、第四掩模140之间的伪栅电极175的一部分和第四掩模140的侧壁上的初始伪栅极绝缘层图案162的一部分的第五掩模180，并且可利用第五掩模180作为蚀刻掩模对伪栅电极175进行蚀刻。
因此，可将除第四掩模140之间的那部分伪栅电极175以外的伪栅电极175的所有部分去除，并且可暴露出初始伪栅极绝缘层图案162的在伪栅电极175的暴露的部分下方的一部分。
参照图25和图26，在去除第五掩模180以暴露出第四掩模140、第四掩模140之间的那部分伪栅电极175以及第四掩模140的侧壁上的那部分初始伪栅极绝缘层图案162之后，可去除暴露的第四掩模140和第四掩模140的侧壁上的那部分初始伪栅极绝缘层图案162。
因此，初始伪栅极绝缘层图案162可转变为伪栅电极175下方的第一伪栅极绝缘层图案164。在一些实施例中，可通过湿法蚀刻工艺去除第四掩模140的侧壁上的那部分初始伪栅极绝缘层图案162。
第一伪栅极绝缘层图案164可形成在有源层110的第一区112上，并且按次序堆叠的第一伪栅极绝缘层图案164和伪栅电极175可形成第一伪栅极结构。
可将杂质轻度注入到有源层110的未被第一伪栅极结构覆盖的上部中，以形成LDD区。在一些实施例中，在形成覆盖第一伪栅极结构的第六掩模(未示出)之后，可利用第六掩模作为离子注入掩模在有源层110上执行离子注入工艺，以在有源层110的未被第六掩模覆盖的上部形成LDD区。可替换地，可不用离子注入掩模执行离子注入工艺，并且在这些实施例中，可不仅将杂质注入有源层110中而且还注入伪栅电极175中。
LDD区可不形成在有源层110的第一区112中，而是可形成在有源层110的第二区114以及有源层110的在第一方向上邻近第二区114的一部分中。
当形成PMOS晶体管时，可通过注入p型杂质形成LDD区，并且当形成NMOS晶体管时，可通过注入n型杂质形成LDD区。在一些实施例中，可不形成LDD区。
参照图27和图28，第一间隔件192可形成在第一伪栅极结构的侧壁上。在一些实施例中，第一间隔件192可通过以下步骤形成：在第一伪栅极结构、有源层110和第一隔离层图案130上形成间隔件层；以及各向异性地蚀刻该间隔件层。因此，第一间隔件192可形成在第一伪栅极结构的两侧，以接触第一伪栅极结构的两侧。间隔件层可形成为包括例如氮化硅的氮化物。
在一些实施例中，第一间隔件192可形成在有源层110的第二区114上以及有源层110的第一区112的一部分上。由于伪栅电极175具有突起，因此第一间隔件192在内侧壁可具有在第一方向上的凹槽。由于有源层110的第二区114的顶表面在第一方向上从第一部分朝着第二部分变高，因此第一间隔件192的底表面可在第一方向上从邻近有源层110的第一区112的一部分朝着远离有源层110的第一区112的一部分变高。
参照图29和图30，可对有源层110的在第一方向上邻近第一伪栅极结构的两侧的第一间隔件192的部分进行部分地蚀刻，以形成第二沟槽200，并且可利用通过第二沟槽200暴露的有源层110执行选择性外延生长(SEG)工艺，以形成源极/漏极层210，从而填充第二沟槽200。
在一些实施例中，可通过以下步骤形成第二沟槽200：形成覆盖第一伪栅极结构的第七掩模；以及利用第七掩模和第一间隔件192作为蚀刻掩模对有源层110进行蚀刻。可替换地，可不去除在形成LDD区的过程中使用的第六掩模，而是将其保留，并且可利用第六掩模和第一间隔件192作为蚀刻掩模对有源层110进行蚀刻，以形成第二沟槽200。
由于第二沟槽200形成在有源层110上，因此可仅在有源层110的第二区114中保留LDD区。
在一些实施例中，当形成PMOS晶体管时，可利用例如二氯硅烷(SiH2Cl2)气的硅源气和例如甲锗烷(GeH4)气的锗源气执行SEG工艺，因此可形成单晶硅锗外延层。在这些实施例中，也可使用例如乙硼烷(B2H6)气的p型杂质气体来形成重度掺杂有p型杂质的单晶硅锗层。单晶硅锗层可具有第三锗浓度，并且在一些实施例中，第三锗浓度的最大值可大于有源层110的第一区112的第一锗浓度的值。
在一些实施例中，当形成NMOS晶体管时，可利用例如乙硅烷(Si2H6)气的硅源气执行SEG工艺，以形成单晶硅层。在这些实施例中，也可使用例如磷化氢(PH3)气的n型杂质源气，以形成重度掺杂有n型杂质的单晶硅层。可替换地，可利用例如乙硅烷(Si2H6)气的硅源气与例如单甲基硅烷(SiH3CH3)气的碳源气一起执行SEG工艺，以形成单晶碳化硅层。在这些实施例中，也可使用例如磷化氢(PH3)气的n型杂质源气，以形成重度掺杂有n型杂质的单晶碳化硅层。
通过SEG工艺形成的源极/漏极层210可在竖直方向和水平方向二者上生长，并且源极/漏极层210的上部的沿着第二方向截取的截面可具有五边形形状或六边形形状。
在一些实施例中，源极/漏极层210可填充第二沟槽200并且覆盖第一间隔件192的下侧壁。
参照图31和图32，其顶表面高于第一伪栅极结构的顶表面的绝缘隔层可形成在第一伪栅极结构、第一间隔件192、源极/漏极层210和第一隔离层图案130上，并且可将其平面化直至可暴露出第一伪栅极结构的顶表面为止，以形成绝缘隔层图案220。例如，绝缘隔层可形成为包括例如氧化硅的氧化物。
可去除暴露的伪栅电极结构，以形成暴露出有源层110的第一区112的顶表面的第三开口230。因此，可暴露出第一间隔件192的接触第一伪栅极结构的内侧壁。
再参照图1至图3，可形成填充第三开口230的第一栅极结构272。
具体地说，在有源层110的通过第三开口230暴露出的第一区112的顶表面上执行热氧化工艺以形成第一氧化硅层图案242之后，高k电介质层可形成在第一氧化硅层图案242的顶表面、第一间隔件192的内侧壁和绝缘隔层图案220的顶表面上，并且栅电极层可形成在高k电介质层上，以充分填充第三开口230。
高k电介质层可通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成为包括具有高介电常数的金属氧化物，例如二氧化铪、氧化钽、氧化锆等。栅电极层可通过ALD工艺、物理气相沉积(PVD)工艺等形成为包括例如铝、铜、钽等的低电阻金属和/或金属氮化物。在一些实施例中，还可执行例如快速热退火(RTA)工艺、尖峰快速热退火(尖峰RTA)工艺、闪光快速热退火(闪光RTA)工艺或激光退火工艺的热处理工艺。可替换地，第一栅电极层可形成为包括掺杂的多晶硅。
可将栅电极层和高k电介质层平面化，直至可暴露出绝缘隔层图案220的顶表面，以在氧化硅层图案242的顶表面和第一间隔件192的内侧壁上形成第一高k电介质层图案252，并且在第一高k电介质层图案252上形成填充第三开口230的其余部分的第一栅电极262。在一些实施例中，可通过CMP工艺和/或回蚀工艺执行平面化工艺。
按次序堆叠的第一氧化硅层图案242、第一高k电介质层图案252和第一栅电极262可形成第一栅极结构272，并且第一栅极结构272和源极/漏极层210可形成PMOS晶体管或NMOS晶体管。
第一氧化硅层图案242可仅形成在有源层110的第一区112上。第一氧化硅层图案242可提高有源层110与第一高k电介质层图案252之间的粘附力，并且在一些实施例中，可不形成第一氧化硅层图案242。
可通过以上工艺形成半导体器件。在半导体器件的制造过程中，可在第四掩模140之间的有源层110上执行氧化工艺，以在有源层110的上部形成具有相对高的锗浓度的第一区112和具有相对低的锗浓度的第二区114。因此，可提高用作沟道的有源层110的第一区112的载流子迁移率，并且可减小通过用作LDD区的有源层110的第二区114的BTBT。因此，半导体器件可具有高操作速度和低漏电流。
如参照图4示出的，可如下制造包括在第二方向上延伸的第一栅极结构的半导体器件。首先，可执行与参照图5至图22讨论的那些工艺实质上相同或相似的工艺。现在参照图33，可形成覆盖第四掩模140之间的伪栅电极175的第一部分、伪栅电极175在第二方向上邻近其第一部分的第二部分和第四掩模140的侧壁上的那一部分初始伪栅极绝缘层图案162的第八掩模185，并且可利用第八掩模185作为蚀刻掩模对伪栅电极175进行蚀刻。
因此，可去除伪栅电极175的除其第一部分和第二部分以外的所有部分，并且可暴露出初始伪栅极绝缘层图案162的位于伪栅电极175的去除的部分下方的一部分。
参照图34，在去除第八掩模185以暴露出第四掩模140、伪栅电极175的第一部分和第二部分以及第四掩模140的侧壁上的那部分初始伪栅极绝缘层图案162之后，可去除暴露的第四掩模140和第四掩模140的侧壁上的那部分初始伪栅极绝缘层图案162。
因此，初始伪栅极绝缘层图案162可转变为伪栅电极175下方的第一伪栅极绝缘层图案164。第一伪栅极绝缘层图案164可形成在有源层110的第一区112和第一隔离层图案130上，伪栅电极175可在第一伪栅极绝缘层图案164上在第二方向上延伸。因此，按次序堆叠的第一伪栅极绝缘层图案164和伪栅电极175可形成第一伪栅极结构。
然后，可执行与以上参照图27至图32讨论的那些工艺实质上相同或相似的工艺，以制造半导体器件。
图35是示出根据本发明构思的一些实施例的半导体器件的剖视图。除栅极结构和间隔件的形状以外，该半导体器件与参照图1至图3示出的半导体器件可实质上相同或相似。因此，相同的附图标记指代相同的元件，并且为了简洁起见，可省略详细描述。
参照图35，半导体器件可包括衬底100上的有源层110、有源层110上的第二栅极结构274、第二栅极结构274的侧壁上的第二间隔件194以及有源层110的邻近第二间隔件194的一部分上的源极/漏极层210。此外，半导体器件可包括：衬底100上的第一隔离层图案130，其覆盖有源层110的侧壁；和第一隔离层图案130上的绝缘隔层图案220，其可覆盖源极/漏极层210，并且包围第二栅极结构274和第二间隔件194。
第二栅极结构274可包括按次序堆叠在有源层110上的第二氧化硅层图案244、第二高k电介质层图案254和第二栅电极264。
在一些实施例中，第二氧化硅层图案244不仅可形成在有源层110的第一区112上，而且可形成在有源层110的第二区114的一部分上。第二高k电介质层图案254可形成在第二氧化硅层图案244和第二间隔件194的内侧壁上。第二栅电极264可填充由第二高k电介质层图案254形成的内部空间，因此第二高k电介质层图案254可覆盖第二栅电极264的底部和侧壁。
在一些实施例中，第二栅极结构274的下部在第一方向上的宽度可大于第二栅极结构274的上部的宽度。换句话说，第二栅极结构274的下部可在第一方向上从其上部突出。
在一些实施例中，第二间隔件194可形成在有源层110的第二区114和第二栅极结构274的下部上，因此可不接触第二栅极结构274的整个侧壁。第二间隔件194的底表面可高于第二栅极结构274的底表面。
第二栅极结构274的下部上的第二间隔件194的一部分的底表面可为平坦的，并且有源层110的第二区114上的第二间隔件194的一部分的底表面可在第一方向上从第二间隔件194的邻近第一区112的一部分朝着第二间隔件194的远离第一区112的一部分逐渐变高。
图36至图38是示出根据本发明构思的一些实施例的在半导体器件的制造中的工艺步骤的剖视图。可执行与以上参照图5至图32讨论的那些工艺步骤相同或相似的工艺步骤。因此，相同的附图标记指代相同的元件，为了简洁起见，可省略对其的详细描述。
首先，可执行与参照图5至图24示出的那些工艺实质上相同或相似的工艺。现在参照图36，可执行与参照图25和图26示出的那些工艺实质上相同或相似的工艺。然而，当去除第四掩模140和第四掩模140的侧壁上的那一部分初始伪栅极绝缘层图案162时，可不完全去除第四掩模140的侧壁上的那一部分初始伪栅极绝缘层图案162。
换句话说，可不去除有源层110的第二区114上的初始伪栅极绝缘层图案162的大部分，而是将其保留以形成第二伪栅极绝缘层图案166，其不仅可形成在有源层110的第一区112上，而且可形成在有源层110的第二区114的一部分上。在一些实施例中，可通过湿法蚀刻工艺执行该去除。在湿法蚀刻工艺中，初始伪栅极绝缘层图案162可具有在有源层110的第二区114上的突起，因此蚀刻溶液可不容易渗透到该突起下方，从而可形成第二伪栅极绝缘层图案166。
因此，包括第二伪栅极绝缘层图案166和伪栅电极175的第二伪栅极结构在其下部可具有突起，因此第二伪栅极结构的下部在第一方向上的宽度可大于其上部的宽度。
参照图37，可执行与以上参照图27和图28讨论的那些工艺实质上相同或相似的工艺。因此，第二间隔件194可形成在第二伪栅极结构的侧壁和下部上，并且形成在有源层110的第二区114上。第二间隔件194可不覆盖第二伪栅极结构的整个侧壁，并且第二间隔件194的底表面可高于第二伪栅极结构的底表面。
参照图38，可执行与以上参照图29至图32讨论的那些工艺实质上相同或相似的工艺。因此，可形成暴露出有源层110的第一区112的顶表面和有源层110的第二区114的顶表面的一部分的第三开口230。
再次参照图35，可执行与以上参照图1至图3讨论的那些工艺实质上相同或相似的工艺以完成半导体器件。
现在参照图39，将讨论示出根据本发明构思的一些实施例的半导体器件的剖视图。除栅极结构和间隔件的形状以外，该半导体器件与参照图1至图3示出的半导体器件可实质上相同或相似。因此，相同的附图标记指代相同的元件，为了简洁起见，可省略对其的详细描述。
如图39所示，半导体器件可包括衬底100上的有源层110、有源层110上的第三栅极结构276、第三栅极结构276的侧壁上的第三间隔件196以及有源层110的邻近第三间隔件196的一部分上的源极/漏极层210。此外，半导体器件可包括：衬底100上的第一隔离层图案130，其覆盖有源层110的侧壁；和第一隔离层图案130上的绝缘隔层图案220，其可覆盖源极/漏极层210并且包围第三栅极结构276和第三间隔件196。
第三栅极结构276可包括按次序堆叠在有源层110上的第三氧化硅层图案246、第三高k电介质层图案256和第三栅电极266。
在一些实施例中，第三氧化硅层图案246可形成在有源层110的第一区112上。第三高k电介质层图案256可形成在第三氧化硅层图案246和第三间隔件196的内侧壁上。第三栅电极266可填充由第三高k电介质层图案256形成的内部空间，因此第三高k电介质层图案256可覆盖第三栅电极266的底部和侧壁。
在一些实施例中，第三栅极结构276可具有竖直侧壁。换句话说，第三栅极结构276在其侧壁可不具有突起或凹槽。
在一些实施例中，第三间隔件196可形成在有源层110的第二区114和有源层110的第一区112的一部分上，并且可接触第三栅极结构276的整个侧壁。
有源层110的第一区112上的第三间隔件196的一部分的底表面可为平坦的，并且有源层110的第二区114上的第三间隔件196的一部分的底表面可在第一方向上从第三间隔件196的邻近第一区112的一部分朝着第三间隔件196的远离第一区112的一部分逐渐变高。
图40至图42是示出根据本发明构思的一些实施例的在半导体器件的制造中的工艺步骤的剖视图。可执行与以上参照图5至图32讨论的那些工艺步骤实质上相同或相似的工艺步骤。因此，相同的附图标记指代相同的元件，为了简洁起见，可省略对其的详细描述。
首先，可执行与以上参照图5至图19讨论的那些工艺实质上相同或相似的工艺。
现在参照图40，可执行与以上参照图20讨论的工艺实质上相同或相似的工艺。然而，第二伪栅极绝缘层161可形成在有源层110的第一区112和第二区114、第四掩模140和第一隔离层图案130上，以具有足够厚的厚度，使得即使在有源层110的第二区114的顶表面与第四掩模140彼此接触的位置具有在第一方向上向外突出的突起时，第二伪栅极绝缘层161也可不具有凹槽。因此，填充第二伪栅极绝缘层161上的第二开口155的伪栅电极层170可形成为在第二开口155中具有竖直侧壁。
参照图41，可执行与以上参照图21和图26讨论的那些工艺实质上相同或相似的工艺。因此，可形成包括按次序堆叠在有源层110的第一区112上的第三伪栅极绝缘层图案163和伪栅电极175的第三伪栅极结构。第三伪栅极结构可具有竖直侧壁。
参照图42，可执行与以上参照图27至图32讨论的那些工艺实质上相同或相似的工艺。因此，第三间隔件196可形成在有源层110的第二区114和有源层110的第一区112的一部分上，以具有竖直内侧壁，并且可形成第三开口230以暴露出有源层110的第一区112的顶表面。有源层110的第一区112上的第三间隔件196的底表面可为平坦的，并且有源层110的第二区114上的第三间隔件196的底表面可在第一方向上从第三间隔件196的邻近第一区112的一部分朝着第三间隔件196的远离第一区112的一部分变高。
再次参照图39，可执行与以上参照图1至图3讨论的那些工艺实质上相同或相似的工艺以完成半导体器件。
现在参照图43，将讨论示出根据本发明构思的一些实施例的半导体器件的剖视图。除隔离层图案的高度之外，半导体器件与参照图1至图3示出的半导体器件可实质上相同或相似。因此，相同的附图标记指代相同的元件，为了简洁起见，可省略对其的详细描述。
如图43所示，半导体器件可包括衬底100上的有源层110、有源层110上的第一栅极结构272、第一栅极结构272的侧壁上的第一间隔件192以及有源层110的邻近第一间隔件192的一部分上的源极/漏极层210。此外，半导体器件可包括：衬底100上的第二隔离层图案135，其覆盖有源层110的侧壁；以及第二隔离层图案135上的绝缘隔层图案220，其可覆盖源极/漏极层210并且包围第一栅极结构272和第一间隔件192。
在一些实施例中，第二隔离层图案135的顶表面与有源层110的第二区114的顶表面的最高部分可实质上共面。因此，图1至图3的半导体器件可为有源鳍上的finFET，而图43的半导体器件是平面晶体管。
现在参照图44至图49，将讨论示出根据本发明构思的一些实施例的在半导体器件的制造中的工艺步骤的剖视图。可执行与以上参照图5至图32讨论的那些工艺步骤实质上相同或相似的工艺步骤。因此，相同的附图标记指代相同的元件，为了简洁起见，可省略对其的详细描述。
首先，可执行与以上参照图5讨论的那些工艺实质上相同或相似的工艺。参照图44，可执行与以上参照图6和图7讨论的那些工艺实质上相同或相似的工艺。然而，可蚀刻隔离层，直至可暴露出有源层110的顶表面为止，从而可形成其顶表面具有与有源层110的顶表面实质上共面的第二隔离层图案135。
参照图45，可执行与以上参照图12和图13讨论的那些工艺实质上相同或相似的工艺。然而，可形成第四掩模140，其不覆盖有源层100的侧壁而是部分地覆盖有源层110的顶表面。
参照图46，可执行与以上参照图14至图19讨论的那些工艺实质上相同或相似的工艺。因此，可形成暴露出第一区112和有源层110的第二区114的第二开口155。
参照图47，可执行与以上参照图20讨论的工艺实质上相同或相似的工艺。然而，第二隔离层图案135可具有高的顶表面，因此在有源层110的上部与第二隔离层图案135的上部之间可不存在高度差。
参照图48，可执行与以上参照图21和图22讨论的那些工艺实质上相同或相似的工艺。因此，可形成伪栅电极175和初始伪栅极绝缘层图案162。
参照图49，可执行与以上参照图23至图26讨论的那些工艺实质上相同或相似的工艺。因此，可形成包括按次序堆叠在有源层110的第一区112上的第一伪栅极绝缘层图案164和伪栅电极175的第一伪栅极结构。
再次参照图43，可执行与以上参照图27至图32和图1至图3讨论的那些工艺实质上相同或相似的工艺，以完成半导体器件。
如以上简单讨论的那样，本发明构思的一些实施例提供可具有低锗浓度的邻近沟道区的有源鳍区，同时沟道区可具有高锗浓度。因此，根据本文讨论的一些实施例，可减小漏电流，并且可提高载流子迁移率。此外，为了实现沟道区和与其邻近的有源鳍区中的不同的锗浓度，在形成暴露出硅锗有源鳍上的沟道区的掩模之后，可将沟道区氧化以形成氧化硅层。因此，根据本文讨论的实施例，沟道区可具有相对高的锗浓度，并且邻近沟道区的区可具有相对低的锗浓度。
可将以上半导体器件应用于包括具有硅锗沟道的晶体管的各种存储器装置。例如，可将半导体器件应用于诸如中央处理单元(CPU)，主处理单元(MPU)或应用处理器(AP)等的逻辑装置。此外，可将半导体器件应用于诸如DRAM装置或SRAM装置的易失性存储器装置，或者应用于诸如闪速存储器装置、PRAM装置、MRAM装置、RRAM装置等的非易失性存储器装置。
以上是示例实施例的说明，而不应被理解为其限制。虽然已经描述了几个示例实施例，但是本领域技术人员应该容易理解，在不显著脱离本发明构思的新颖教导和优点的情况下，示例实施例中的许多修改都是可以的。因此，所有这种修改形式旨在被包括在权利要求限定的本发明构思的范围内。在权利要求中，功能性限定条款旨在覆盖在本文中描述为执行所陈述的功能的结构，不只是结构等同物，而且还有等同结构。因此，应该理解，以上是各个示例实施例的说明，并且不应理解为限于公开的特定示例实施例，并且公开的示例实施例的修改以及其它示例实施例旨在被包括在权利要求的范围内。

Claims (23)

1.一种半导体器件，包括：
衬底上的包括锗的有源层，该有源层包括：
第一区，其具有第一锗浓度；以及
第二区，其位于第一区的两侧，第二区的顶表面高于第一区的顶表面，第二区具有邻近第一区的第一部分和高于第一区的顶表面的第二部分，并且第二区的第二锗浓度小于第一锗浓度；
栅极结构，其位于有源层的第一区上；
间隔件，其位于有源层的第二区上，间隔件接触栅极结构的侧壁；以及
源极/漏极层，其邻近有源层的第二区，
其中，间隔件的底表面从间隔件的邻近第一区的第一部分朝着间隔件的远离第一区的第二部分变高。
2.根据权利要求1所述的半导体器件，其中，第一锗浓度在第一区中实质上恒定，而第二锗浓度从第二区的第一部分朝着第二部分减小。
3.根据权利要求1所述的半导体器件，其中，源极/漏极层具有第三锗浓度，并且第三锗浓度的最大值大于第一锗浓度。
4.根据权利要求1所述的半导体器件，其中，间隔件在其接触栅极结构的侧壁的内侧壁上具有在水平方向上的凹槽。
5.根据权利要求1所述的半导体器件，其中，间隔件具有接触栅极结构的侧壁的竖直内侧壁。
6.根据权利要求1所述的半导体器件，其中，栅极结构具有包括金属的栅电极，以及包围栅电极的底部和侧壁的高k电介质层图案。
7.根据权利要求6所述的半导体器件，其中，栅极结构还包括在有源层与高k电介质层图案之间的氧化硅层图案。
8.根据权利要求7所述的半导体器件，其中，氧化硅层图案仅形成在有源层的第一区上。
9.根据权利要求7所述的半导体器件，其中氧化硅层图案不仅形成在有源层的第一区上，而且还形成在有源层的第二区的至少一部分上。
10.根据权利要求6所述的半导体器件，其中，栅极结构的侧壁具有在水平方向上的突起。
11.根据权利要求6所述的半导体器件，其中，栅极结构的侧壁具有竖直侧壁。
12.根据权利要求1所述的半导体器件，其中，有源层和源极/漏极层中的每一个包括硅锗。
13.根据权利要求1所述的半导体器件，其中，源极/漏极层重度掺杂有p型杂质，并且有源层的第二区轻度掺杂有p型杂质。
14.根据权利要求1所述的半导体器件，其中，有源层的第一区的顶表面平坦，并且不高于有源层的第二区的顶表面。
15.根据权利要求1所述的半导体器件，还包括衬底上的隔离层图案，隔离层图案包围有源层的侧壁。
16.根据权利要求15所述的半导体器件，其中，隔离层图案的顶表面低于有源层的顶表面。
17.一种半导体器件，包括：
衬底上的包括锗的有源层，该有源层包括：
第一区，其具有第一锗浓度；以及
第二区，其位于第一区的两侧，第二区具有第二锗浓度，第二锗浓度从第二区的邻近第一区的第一部分朝着第二区的远离第一区的第二部分从第一锗浓度减小；
栅极结构，其位于有源层的第一区上；
间隔件，其位于有源层的第二区上，间隔件接触栅极结构的侧壁；以及
源极/漏极层，其邻近有源层的第二区，
其中，间隔件的底表面从间隔件的邻近第一区的第一部分朝着间隔件的远离第一区的第二部分变高。
18.根据权利要求17所述的半导体器件，其中，有源层的第二区的顶表面高于第一区的顶表面。
19.根据权利要求17所述的半导体器件，其中，栅极结构包括：
位于有源层上的氧化硅层图案；
位于氧化硅层图案和间隔件的内侧壁上的高k电介质层图案；以及
包括金属的栅电极，高k电介质层图案包围了栅电极的底部和侧壁。
20.根据权利要求19所述的半导体器件，
其中，源极/漏极层重度掺杂有p型杂质；并且
其中，有源层的第二区轻度掺杂有p型杂质。
21.一种制造半导体器件的方法，包括步骤：
在衬底上形成包括硅锗的有源层；
部分地氧化有源层以在有源层上形成氧化硅层，以使得氧化硅层下方的有源层的第一区具有第一锗浓度，并且使得有源层的第二区具有小于第一锗浓度的第二锗浓度，有源层的第二区邻近氧化硅层下方的第一区；
去除氧化硅层，以暴露出有源层的第一区和第二区；
在邻近有源层的第二区的有源层上形成源极/漏极层；以及
在有源层的暴露的第一区上形成栅极结构。
22.根据权利要求21所述的方法，其中，部分地氧化有源层以在有源层上形成氧化硅层的步骤包括：
形成掩模以部分地覆盖有源层；以及
根据掩模氧化有源层。
23.根据权利要求22所述的方法，其中，通过氧化有源层的步骤对有源层的未被掩模覆盖的一部分进行氧化。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472628B2 (en) * 2014-07-14 2016-10-18 International Business Machines Corporation Heterogeneous source drain region and extension region
KR102502885B1 (ko) * 2015-10-06 2023-02-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108292674B (zh) * 2015-12-24 2022-05-13 英特尔公司 形成掺杂源极/漏极触点的方法及由其形成的结构
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
US11437497B2 (en) * 2018-06-29 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10916633B2 (en) 2018-10-23 2021-02-09 International Business Machines Corporation Silicon germanium FinFET with low gate induced drain leakage current
US10998338B2 (en) * 2018-11-13 2021-05-04 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with heterostructure active regions
US11855093B2 (en) * 2021-07-09 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1518127A (zh) * 2003-01-16 2004-08-04 三星电子株式会社 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990018279A (ko) * 1997-08-27 1999-03-15 윤종용 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자 및 그 제조방법
US6867428B1 (en) * 2002-10-29 2005-03-15 Advanced Micro Devices, Inc. Strained silicon NMOS having silicon source/drain extensions and method for its fabrication
US7119417B2 (en) * 2003-09-25 2006-10-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and fabrication method thereof
US7449782B2 (en) * 2004-05-04 2008-11-11 International Business Machines Corporation Self-aligned metal to form contacts to Ge containing substrates and structure formed thereby
JP2008117838A (ja) 2006-11-01 2008-05-22 Elpida Memory Inc 半導体装置及びその製造方法
US7538387B2 (en) * 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
JP2008282901A (ja) 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
US7687337B2 (en) * 2007-07-18 2010-03-30 Freescale Semiconductor, Inc. Transistor with differently doped strained current electrode region
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8779530B2 (en) * 2009-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a field effect transistor
US8211772B2 (en) 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8796788B2 (en) * 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US20130237026A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region
US8883570B2 (en) 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
US20140030876A1 (en) 2012-07-27 2014-01-30 Globalfoundries Inc. Methods for fabricating high carrier mobility finfet structures
US20140167163A1 (en) * 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains
KR102024572B1 (ko) 2013-04-24 2019-09-24 (주)아모레퍼시픽 진세노사이드 Rf를 함유하는 피부 외용제 조성물
FR3023972B1 (fr) * 2014-07-18 2016-08-19 Commissariat Energie Atomique Procede de fabrication d'un transistor dans lequel le niveau de contrainte applique au canal est augmente

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1518127A (zh) * 2003-01-16 2004-08-04 三星电子株式会社 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法

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