JP2012049286A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 側壁部及び上部の平面部を持つ立体凹凸部分を形成した三次元デバイスとしての半導体装置において側壁部及び上部の平面部へ均一に高濃度の不純物を低エネルギードーピングできる方法を提供する。
【解決手段】 シリコン基板１の表面上に加工によりシリコンFin部１１を形成した後、該シリコンFin部の側壁及び上部の平面部へドナーもしくはアクセプターとなる不純物原子を含む不純物薄膜を、堆積膜として上部の平面部には厚く、側壁には薄く堆積する工程と、前記シリコンFin部における前記堆積膜の斜め上方から斜め方向のイオン注入と反対側の斜め上方から斜め方向のイオン注入を行なうとともに、該イオン注入によって、前記不純物原子を堆積膜内部からシリコン基板の前記シリコンFin部の側壁内部及び上部の平面部内にリコイルして導入させる工程と、を含む。
【選択図】 図１

Description

本発明は半導体装置の製造方法に関し、立体三次元構造デバイスの水平面と垂直壁への不純物原子のドーピング方法に関するものである。
本発明に関連する立体三次元構造デバイスの一例としてFin（フィンあるいはヒレ）型FET（電界効果トランジスタ）を図２を参照して説明する。
シリコン基板１上にFin型に形成したシリコンFin部１１に、ドレイン部Ｄ、チャンネル部、ソース部Ｓからなるものを形成し、ソース部Ｓとドレイン部Ｄの間のチャンネル部の表面を覆うようにゲート絶縁膜９を介してゲート電極Ｇのポリシリコンあるいはメタルからなる部分を形成する。ソース部Ｓ、ドレイン部Ｄには、1020cm-3を超える高濃度の不純物を導入して抵抗を下げる必要がある。１６は絶縁層である。
このような三次元構造のFin型FETのソース部とドレイン部の垂直の壁に対してドーピングする方法として、本発明者らは図３に示す方法を提案した（但し、未公開である）。図３は、図２に破線で示す領域を断面図で示している。
図３において、シリコン基板１にSiO2やSiNのようなハードマスク１２を用いてエッチング加工によりシリコンFin部１１を形成する。次にシリコン基板１の平面部（シリコンFin部１１以外の平面部）をSiO2等の絶縁層１６で被覆すると共に、上記のエッチング加工で用いたハードマスク１２を残したままシリコンFin部１１の両側壁に、ボロンBを含む堆積膜２をプラズマでもって堆積させる（図３ａ）。その際、堆積膜２は絶縁膜である絶縁層１６上にも形成されるが、後で除去される。
次にシリコンFin部１１の左上側から斜めにイオンビーム５を照射してGeやXeのような重イオンを注入する。すると、後述するノックオン効果で堆積膜２の中にある、シリコン中で電気活性な不純物がシリコンFin部１１の左側壁内へ導入される（図３ａ）。続いてシリコンFin部１１の右上側から斜めにイオンビーム５を照射してGeやXeのような重イオンを注入する。すると、堆積膜２の中にある、シリコン中で電気活性な不純物がシリコンFin部１１の右側壁内へ導入される（図３ｂ）。その結果、シリコンFin部１１の両側壁内に不純物拡散層３が形成される（図３ｃ）。その後、堆積膜２は除去される（図３ｄ）。なお、シリコンFin部１１の側壁に対するイオンビーム５の入射角度（鉛直線に対して為す角度）は、２０度以内で１０度程度が好ましい。
本方法によって作成したFin型FETでは、シリコンFin部１１の上部の部分をトランジスタのチャンネル領域として使う形にはなっていない。しかしシリコンFin部１１の上部もチャンネルとして使うことは、シリコンFin部１１の高さを低くしてFin幅（図３の左右方向のサイズ）を厚く形成することが可能となり、作成上有利となる。またドライブ電流の増加をもたらすことができ特性を改善することができる。この形のFin型FETをTriFETと称する。その場合、シリコンFin部１１の上部の側壁、すなわちシリコンFin部１１の上部の平面部にもそれよりも下側の側壁とほぼ同レベルの濃度の不純物を導入する必要がある。
しかし、本発明者らによる上記提案の方法では、シリコンFin部の上部の平面部への不純物導入を考えていない。そのため、シリコンFin部の上部を有効に使うことができず、ドライブ電流が劣るFin型FETになる。
本発明の課題は、三次元構造デバイスの立体凹凸部分の平面部と側壁部への不純物原子のドーピング方法について改善を図ることにある。
本発明の具体的な課題は、三次元構造デバイス、例えばFin型FETにおけるシリコンFin部の上部の平面部へも側壁部と同様の濃度の不純物拡散を行う方法を提供することにある。
本発明の半導体装置の製造方法は、エッチング等の加工により半導体装置の基体となる半導体基板に立体凹凸部分を形成し、半導体基板の内部においてドナーもしくはアクセプターとなるキャリア不純物原子となりうる不純物原子を含んだ薄膜を、立体凹凸部分の上部の平面部には厚く堆積する一方、立体凹凸部分の側壁部には薄く堆積し、半導体基板内で電気的なキャリアとなる不純物原子より原子量の大きい原子（重い原子）のイオンを立体凹凸部分の斜め上方から斜め方向に注入することにより、イオン注入のノッキングオンによるリコイル効果を利用して不純物原子を立体凹凸部分の上部を含む側壁部内に導入する。その際、不純物原子の導入量を薄膜、すなわち堆積膜の厚さで調整し堆積膜厚の大きい部分では不純物原子の導入量が少なくなるという現象を利用することで立体凹凸部分の側壁部と上部の平面部の不純物原子導入量を同じ量にするというものである。このために、立体凹凸部分の斜め上方から斜め方向のイオン注入を、互いに反対向きの２つの斜め方向から２回行い、１回あたりの注入で立体凹凸部分の上部の平面部には、側壁部のほぼ半分の量の不純物原子がノックオンされる堆積膜厚を選択する原理を使う。イオン注入角度（上部の平面部に直角な方向との間の角度）が例えば10°とすると、立体凹凸部分の側壁面に対するイオン注入角度（側壁面に直角な方向との間の角度）は80°となり、後で詳しく説明するように、立体凹凸部分の上面（上部の平面部）に比べcos80°/cos10°で規定される17．6％の実質ドーズ量になってしまうので、立体凹凸部分の上面には、それに見合った十分厚い膜厚で堆積する。一般的にプラズマによる堆積膜は、立体凹凸部分の側壁と上面への膜堆積のカバレッジをコントロールできるために立体凹凸部分の上面に厚く、側壁に薄く堆積することは自然であり任意の形成が容易である。
本発明の態様によれば、半導体装置の基体となる半導体基板の表面上に加工により側壁部及び上部の平面部を有する立体凹凸部分を形成した該半導体基板の内部においてドナーもしくはアクセプターとなる不純物原子を含む不純物薄膜を、半導体基板の表面上に堆積する工程により、立体凹凸部分の側壁部に比べて立体凹凸部分の上部の平面部には前記不純物薄膜を厚く堆積させ、更に、前記立体凹凸部分の前記堆積させた不純物薄膜の斜め上方から斜め方向のイオン注入と反対側の斜め上方から斜め方向のイオン注入を行なうとともに、該イオン注入によって、前記不純物原子を不純物薄膜内部から半導体基板の前記立体凹凸部分の側壁部及び上部の平面部の内部にリコイルさせる工程を含むことを特徴とする半導体装置の製造方法が提供される。一回のイオン注入において概ね側壁部に導入される不純物量の半分の不純物量が上部の平面部に導入されることが重要である。上部の左右両側からのイオン注入において、結論として側壁部と上部の平面部の不純物導入量がほぼ同じとする。
以下に、好ましい幾つかの態様を記載する。
前記立体凹凸部分の側壁部と上部の平面部との堆積厚さ比率の調節により、立体凹凸部分の側壁部と上部の平面部への不純物導入比率を調節するよう構成する。
イオン注入の斜め上方からの斜め方向の注入角度の調節により、立体凹凸部分の側壁部と上部の平面部への不純物導入比率を調節するよう構成する。
前記立体凹凸部分の側壁部と上部の平面部との堆積厚さ比率の調節、及び、イオン注入の斜め上方からの斜め方向の注入角度の調節により、立体凹凸部分の側壁部と上部の平面部への不純物導入比率を調節するよう構成する。
前記立体凹凸部分の側壁部と上部の平面部との堆積厚さ比率の調節、及び、イオン注入の斜め上方からの斜め方向の注入角度の調節により、立体凹凸部分の側壁部と上部の平面部に実質上２対１の比率で不純物が導入される構成とする。
一方の斜め上方からのイオン注入及び反対側の斜め上方からのイオン注入による両注入により、立体凹凸部分の側壁部と上部の平面部に実質上同じ量の不純物を導入するよう構成する。
前記立体凹凸部分の側壁部と上部の平面部の堆積厚さ比率は、前記上部の平面部の堆積厚さが前記立体凹凸部分の側壁部の堆積厚さの少なくとも２倍以上であることが好ましい。
前記不純物薄膜の、側壁膜厚、及び上部の平面部膜厚、不純物堆積物質種の設定調整、前記イオン注入の、注入イオン種、注入角度、注入エネルギー、注入ドーズ量の設定調整により、リコイル条件、注入ドーズ量相当のドーズ原子量をコントロールするよう構成する。
前記不純物薄膜の不純物原子をB、P、Asのいずれか１つとする。
前記不純物薄膜として、ジボランB2H6、あるいはBF3を含むガスによるプラズマ処理によって、Bを含む不純物薄膜を堆積する。
前記不純物薄膜として、フォスフィンPH3を含むガスによるプラズマ処理によって、Pを含む不純物薄膜を堆積する。
前記不純物薄膜として、アルシンAsH3を含むガスによるプラズマ処理によって、Asを含む不純物薄膜を堆積する。
イオン注入工程において、注入イオンを、前記不純物薄膜の不純物原子であるB、P、Asのいずれかよりも原子量の大きい、重い原子のイオンとする。
イオン注入工程において、注入するイオンを、Si、As、Ge、In、Sb若しくはXe、Arのいずれかとする。
半導体基板の前記立体凹凸部分の表面に対する前記イオン注入の斜め上方からのビーム入射角度を実質上20°以下の傾斜角度とする。
半導体基板の前記立体凹凸部分の表面部分において、前記不純物薄膜内から前記半導体基板内に、前記不純物薄膜の不純物原子を、表面と実質上直交する方向(実質上垂直な方向)において、注入イオンによる不純物原子への衝突たたき込みノッキングオンにより表面内部にリコイルさせる。
前記イオン注入を5keV以下の低エネルギー注入とする。
前記イオン注入を2E15cm-2以下の低ドーズ注入原子量とする。
前記半導体基板表面上であって前記立体凹凸部分以外の表面上の平面の部分に、前記不純物薄膜を厚く堆積する。
前記プラズマ処理によって堆積する不純物薄膜の前記立体凹凸部分以外の半導体基板平面での堆積レートは大きく、前記立体凹凸部分側面での堆積レートを前記半導体基板平面より小さくすることにより前記半導体基板平面に厚く不純物薄膜を堆積する。
この時、プラズマ処理によって堆積する堆積膜の半導体基板平面での堆積レートが大きく、立体凹凸部分側壁での堆積レートが前記半導体基板平面より小さくなるように構成することにより、立体凹凸部分以外の半導体基板の表面上には、立体凹凸部分の両側壁に形成された堆積膜よりも厚い堆積膜が形成される。
その後、立体凹凸部分の段差の両側壁にイオンビームを二つの斜め上方方向から注入することによって、立体凹凸部分の段差の両側壁には、ソース／ドレインとして十分なドーズ量を均一に入れた不純物拡散層を形成することが可能となる。なお、二つの斜め上方方向というのは、半導体基板の平面に対して垂直な垂線からのイオン注入角度θが実質上20°以下の傾斜角度（鋭角）で規定される方向である。
本発明によれば、半導体基板に形成された立体凹凸部分の上部の平面部へも立体凹凸部分の側壁部とほぼ同じ量の不純物をドーピングすることができる。
本発明の実施形態によるイオン注入プロセスフローを示した図である。 本発明が適用されるFin型FETについて説明するための斜視図である。 本発明者らの提案によるFin型FETの製造方法のプロセスフローを説明するための図である。 不純物拡散量を同じにするためのイオン注入角度とシリコンFin部の上部平面部及び側壁に形成される堆積膜厚との関係を説明するための図である。 イオン注入角度と堆積膜厚とシリコン（半導体基板）へ導入される不純物量の関係を示した特性図である。 本発明をCMOS FETの製造に適用した場合の実施例の製造方法のプロセスフローを説明するための図である。 本発明のイオン注入によるリコイル作用を説明するための図である。 図７のリコイル作用を拡大して示した図である。
本発明の実施形態によるイオン注入プロセスフローについて図１を参照して説明する。図１は、図３と同様、図２に破線で示す領域を断面図で示している。
はじめに、シリコン基板１の表面上に、エッチング等の加工により前に説明したようなシリコンFin部１１が形成される。次に、図１（ａ）に示すように、シリコンFin部１１以外のシリコン基板１の平面部をSiO2等による絶縁膜である絶縁層６でカバーし、図３で説明したのと同じプラズマ処理等の手法でシリコンFin部１１の側壁に、P型あるいはN型不純物、例えばＢを含む堆積膜２を堆積する一方、シリコンFin部１１の上部の平面部には堆積膜２よりも厚い堆積膜２’を堆積する。続いて堆積膜２、２’中の不純物よりも質量の重い（原子量の大きい）不純物、例えばXe、Ge等による重イオンのイオンビーム５を、シリコンFin部１１の左上側から斜めに照射して重イオンを注入することにより、後述するノックオン効果で堆積膜２、２’の中にある、シリコン中で電気活性な不純物をシリコンFin部１１の左側壁部内、シリコンFin部１１の上部の平面部内へ導入する。その結果、シリコンFin部１１の左側壁部内には不純物拡散層３が形成されるが、シリコンFin部１１の上部の平面部内に形成されるのは不純物拡散層３に比べて約半分のドーズ量の低い不純物拡散層４である。その理由は後で説明する。
続いて図１（ｂ）に示すように、図１（ａ）で用いた不純物、例えばXe、Ge等による重イオンのイオンビーム５を、シリコンFin部１１の右上側から斜めに照射して重イオンを注入することにより、堆積膜２、２’の中にある、シリコン中で電気活性な不純物をシリコンFin部１１の右側壁部内、シリコンFin部１１の上部の平面部内へ導入する。その結果、シリコンFin部１１の両側壁部内に不純物拡散層３が形成され、シリコンFin部１１の上部の平面部内には不純物拡散層３’が形成される。
ここで、イオンビーム５照射によるシリコンFin部１１の両側壁部内への不純物ドーズ量（不純物拡散層３のドーズ量）と、シリコンFin部１１の上部の平面部内への不純物ドーズ量（不純物拡散層３’のドーズ量）は等しいことが望ましい（コンフォーマルドーピング）。言い換えれば、図１（ａ）又は図１（ｂ）でシリコンFin部１１の側壁部内へ導入される不純物量と、その際にシリコンFin部１１の上部の平面部内へ導入される不純物量が実質上２対１の比率になることが好ましい。このためには、イオンビーム５の入射角度（鉛直線あるいはシリコンFin部１１の側壁面に対して為す角度）と、堆積膜２の厚さｔ１及び堆積膜２’の厚さｔ２（図４参照）の関係が以下のように設定されるのが望ましい。
図４を参照して、シリコンFin部１１の側壁面に対するイオンビーム５の入射角度（鉛直線に対して為す角度）は、図１（ａ）、（ｂ）のいずれにおいても２０度以内にされ、１０度程度が好ましい。イオンビーム５の入射角度を１０度とした場合、シリコンFin部１１の側壁面へのイオン注入角度は８０度であり、シリコンFin部１１の上部の平面部へのイオン注入角度１０度と比較すると、ドーズ量についてはｃｏｓ８０°／ｃｏｓ１０°＝０．１７４となる。つまり、シリコンFin部１１の側壁へドーズ量Ｎｄ＝１Ｅ１４だけ必要ならば、シリコンFin部１１の上部の平面部へのドーズ量は５．６４Ｅ１４となる。そこで、シリコンFin部１１の上部の堆積膜２’の厚さｔ２を、堆積膜２の厚さｔ１に比べ、シリコンFin部１１の上部の平面部内へのドーズ量がシリコンFin部１１の側壁へのドーズ量の１／２となるような値を選択して設定し、重イオンのイオンビームによるイオン注入を行うことにより、コンフォーマルドーピングを行なうことが可能となる。堆積膜２’の厚さｔ２は堆積膜２の厚さｔ１の少なくとも２倍以上が望ましく、ｔ２：ｔ１＝１０：３が好ましい。一方、重イオンはGeよりもXeの方が好ましい。
図５には、シリコンFin部の側壁に対するイオン注入角度（９０−θ）と堆積膜厚及びシリコン基板への不純物ドーズ量の関係と、シリコンFin部の上部の平面部に対するイオン注入角度θと堆積膜厚及びシリコン基板への不純物ドーズ量の関係を示す。
図１に戻って、図１（ｂ）の処理後、堆積膜２、２’は除去される（図１ｃ）。
プラズマ処理による堆積膜の形成に際しては、シリコンFin部以外のシリコン基板１の平面部は絶縁層でカバーされているので、絶縁層の上に堆積膜が形成される。この場合、イオンビーム照射による重イオン注入を行うことによって絶縁層の内部に不純物が導入されたとしても、絶縁層でありデバイスの電気特性に何ら影響が無く問題は発生しない。またシリコン基板の平面部に形成される堆積膜の厚さは、シリコンFin部の側壁に形成される堆積膜の厚さより大きくなるが、これも何ら問題は無い。以上の点は、後述される実施例でも同様である。
次に本発明の実施例について図６を参照して説明する。
本実施例は、CMOS（Complementary Metal Oxide Semiconductor）FETを形成するプロセスフローを示す。この場合、N型、P型の各デバイス領域に対して、選択的にP（リン）、B（ボロン）を含む堆積膜をそれぞれ形成し、２回のマスク合わせでN型、P型のMOSFET（以下、それぞれN型MOS部、P型MOS部という）の両タイプのエクステンション領域をN型-Fin部、P型-Fin部、として同一基板上に形成する方法である。
図６では、便宜上、図２で説明したように、シリコン基板１上にエッチング加工等により、Fin型に形成されたシリコンFin部に、ドレインFin部（図２にＤで示した部分）、チャンネルFin部（図２にＧで示した内の部分）、ソースFin部（図２にＳで示した部分）からなるCMOSFETを、N型MOS部、P型MOS部としてそれぞれ形成する場合を断面図で示している。図６は特に、N型MOS部、P型MOS部のソースあるいはドレインの一方となるFin部と、N型MOS部、P型MOS部のソースあるいはドレインの他方となるFin部を断面図で示している。
図６の工程（１）（左上図）では、あらかじめP型MOS部となるP-Fin部（P-Fin）表面及びN型MOS部となるN-Fin部（N-Fin）表面以外の平面部が絶縁層６でカバーされる。続いて、一方の、N型MOS部となるN-Fin部（N-Fin）をレジスト６１で覆った状態で、他方の、P型MOS部となるP-Fin部（P-Fin）表面（側壁部、上部の平面部）にB（ボロン）を持った堆積膜２、２’を、図１と同様に、プラズマ２２でもって堆積させる。
次に、工程（２）（図６の右上図）では、N型MOS部となるN-Fin部をレジスト６１で覆ったままの状態で、P型MOS部側のP-Fin部にXe（又はGe）によるイオンビーム５を右上（又は左上）の斜め方向、左上（又は右上）の斜め方向から順に照射して重イオンを注入する。
工程（３）（図６の左下図）では、まず、N型MOS部のレジスト６１を除去する。同時に、P型MOS部の堆積膜２、２’も除去される。その後P型MOS部となるP-Fin部をレジスト６１’で覆った状態で、N型MOS部となるN-Fin部表面（側壁部、上部の平面部）にP（リン）を持った堆積膜２−１、２−１’を、図１と同様に、プラズマ２２’でもって堆積させる。
次に、工程（４）（図６の右下図）では、P型MOS部となるP-Fin部をレジスト６１’で覆ったままの状態で、N型MOS部側のN-Fin部にXe（又はGe）によるイオンビーム５’を右上（又は左上）の斜め方向、左上（又は右上）の斜め方向から順に照射して重イオンを注入する。この後、N型MOS部側の堆積膜２−１、２−１’はレジスト６１’の除去とともに除去される。
以上のようにして、N-Fin部（N-Fin）の側壁部及び上部の平面部にドーズ量を均一にした不純物拡散層３−１及び３−１’を持つN型MOS部と、P-Fin部（P-Fin）の側壁部及び上部の平面部にドーズ量を均一にした不純物拡散層３及び３’を持つP型MOS部とを形成することにより、一組のソース−ドレインが形成される。
図７、図８は、本発明の実施形態によるリコイル作用について説明するための図である。ここでは、図６の右上の工程（２）の場合について説明するが、図７、図８のいずれも説明に必要な部分のみを示している。
図７において、シリコンFin部に対する左上側からの斜め方向のイオンビーム照射により、シリコン基板１のシリコンFin部１１の表面部分において、堆積膜２内からシリコンFin部１１内に、堆積膜２の不純物原子Bを、表面と実質上直交する方向(実質上垂直な方向)において、衝突たたき込みノッキングオンによりシリコンFin部１１内部にリコイルさせる。
通常、高速に加速された粒子（原子/イオン）が、固体または液体の物質内に入ると、物質を構成している原子と衝突しながら、徐々にエネルギーを失っていき、最終的には物質が作り出しているポテンシャルより小さいエネルギーまで入射粒子のエネルギーが下がったところで停止する。この間、通常のイオン注入に利用されるエネルギー領域では、数十から数千の物質内原子がエネルギーを受けることになる。
図７は上記の原理に基づくリコイル作用を理解し易くするために、入射粒子１個の動きを示しているが、実際には図８に拡大図で示すように、堆積膜２内では多重多段の玉突き衝突が起こっている。
特に入射粒子の質量が堆積膜の物質構成原子より重い場合はより多くの構成原子にエネルギーを与えることが可能で、入射粒子数よりもかなり多くの目的原子を半導体基板内に導入することができる。更に、注入するイオンのエネルギーは目的原子に与えるエネルギーよりもより高く設定できるため、空間電荷効果が直接注入より低く抑えられ、ビーム電流を高く取ることが可能になる。
［実施形態の効果］
以上のように本発明の実施形態によれば、プラズマによる堆積薄膜とイオン注入によるリコイル（ノッキングオン効果）作用により、立体的構造物の壁と上部の平面部のすべてに均一に不純物を導入することができる。
本発明を好ましい実施形態について説明したが、本発明は上記の実施形態に制限されるものでないことは言うまでもない。
例えば、半導体装置の基体となる固体物質は、固体珪素(シリコン〜単結晶（シングルクリスタル））またはポリ（多結晶）)、GaAs、Ge、SiC、化合物半導体等である。
また、不純物薄膜（堆積膜）の、膜厚、不純物堆積物質種の設定調整や、イオン注入の、注入イオン種、注入角度、注入エネルギー、注入ドーズ量の設定調整により、リコイル条件、すなわち不純物薄膜の不純物の注入相当のエネルギー（注入深さ相当の深さ〜プロファィル）、注入ドーズ量相当のドーズ原子量をコントロールするよう構成することが望ましい。
この場合、注入するイオン自体は、半導体基板の加工により形成した立体凹凸部分にはほとんど導入されず不純物薄膜に留まるように、前記不純物薄膜の膜厚、不純物堆積物質種、注入イオン種、イオン注入角度、注入エネルギー、注入ドーズ量の設定調整を行うことにより、非注入の条件を設定調整するよう構成しても良い。
不純物薄膜の不純物原子としては、B、Pの他に、Asが用いられても良い。
プラズマ処理によって、Bを含む不純物薄膜を堆積するために使用されるガスは、ジボランB2H6に代えてBF3を含むガスが用いられても良い。
一方、プラズマ処理によって、Pを含む不純物薄膜を堆積するために使用されるガスの好ましい例としては、フォスフィンPH3を含むガスがある。
また、プラズマ処理によって、Asを含む不純物薄膜を堆積するために使用されるガスの好ましい例としては、アルシンAsH3を含むガスがある。
イオン注入工程における注入イオンとしては、Si、As、Ge、In、Sb若しくはXe、Arのいずれかを用いることができる。
なお、B2H6によるプラズマ処理によりBを含む堆積膜を形成後、半導体基板の表面上全体をレジスト保護膜で覆うとともに選択的にレジスト保護膜を除去して露出させ、該露出させた部分の前記Bを含む堆積膜を除去し、次にその除去した部分にPH3によるプラズマ処理によりPを含む堆積膜を形成し、全体のレジスト保護膜除去を行った後にGe、Si、As、In、SbあるいはXe、Arイオンを半導体基板の表面上全体に注入するプロセスを構成しても良い。
１ シリコン基板
２、２’ 堆積膜
３、３’、４ 不純物拡散層
５ イオンビーム
６、１６ 絶縁層
１１ シリコンFin部
１２ ハードマスク

Claims (20)

  1. 半導体装置の基体となる半導体基板の表面上に加工により側壁部及び上部の平面部を有する立体凹凸部分を形成した該半導体基板において、
    該半導体基板の内部においてドナーもしくはアクセプターとなる不純物原子を含む不純物薄膜を、半導体基板の表面上に堆積する工程により、立体凹凸部分の側壁部に比べて立体凹凸部分の上部の平面部には前記不純物薄膜を厚く堆積させ、
    更に、立体凹凸部分の前記堆積させた不純物薄膜の斜め上方から斜め方向のイオン注入と反対側の斜め上方から斜め方向のイオン注入を行なうとともに、
    該イオン注入によって、前記不純物原子を不純物薄膜内部から半導体基板の立体凹凸部分の側壁部及び上部の平面部の内部にリコイルさせる工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記立体凹凸部分の側壁部と上部の平面部との堆積厚さ比率の調節により、立体凹凸部分の側壁部と上部の平面部への不純物導入比率を調節するよう構成したことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. イオン注入の斜め上方からの斜め方向の注入角度の調節により、立体凹凸部分の側壁部と上部の平面部への不純物導入比率を調節するよう構成したことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記立体凹凸部分の側壁部と上部の平面部との堆積厚さ比率の調節、及び、イオン注入の斜め上方からの斜め方向の注入角度の調節により、立体凹凸部分の側壁部と上部の平面部への不純物導入比率を調節するよう構成したことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記立体凹凸部分の側壁部と上部の平面部との堆積厚さ比率の調節、及び、イオン注入の斜め上方からの斜め方向の注入角度の調節により、立体凹凸部分の側壁部と上部の平面部に実質上２対１の比率で不純物が導入される構成としたことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 一方の斜め上方からのイオン注入及び反対側の斜め上方からのイオン注入による両注入により、立体凹凸部分の側壁部と上部の平面部に実質上同じ量の不純物を導入するよう構成したことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記立体凹凸部分の側壁部と上部の平面部の堆積厚さ比率は、前記上部の平面部の堆積厚さが前記立体凹凸部分の側壁部の堆積厚さの少なくとも２倍以上であることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置の製造方法。
  8. 前記不純物薄膜の、側壁膜厚、及び上部の平面部膜厚、不純物堆積物質種の設定調整、前記イオン注入の、注入イオン種、注入角度、注入エネルギー、注入ドーズ量の設定調整により、リコイル条件、注入ドーズ量相当のドーズ原子量をコントロールするよう構成したことを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記不純物薄膜の不純物原子をB、P、Asのいずれか１つとすることを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記不純物薄膜として、ジボランB2H6、あるいはBF3を含むガスによるプラズマ処理によって、Bを含む不純物薄膜を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 前記不純物薄膜として、フォスフィンPH3を含むガスによるプラズマ処理によって、Pを含む不純物薄膜を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
  12. 前記不純物薄膜として、アルシンAsH3を含むガスによるプラズマ処理によって、Asを含む不純物薄膜を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
  13. 前記イオン注入工程において、注入イオンを、前記不純物薄膜の不純物原子であるB,P,Asのいずれかよりも原子量の大きい、重い原子のイオンとすることを特徴とする請求項１に記載の半導体装置の製造方法。
  14. 前記イオン注入工程において、注入イオンを、Si、As、Ge、In、Sb若しくはXe、Arのいずれか１つとすることを特徴とする請求項１に記載の半導体装置の製造方法。
  15. 半導体基板の前記立体凹凸部分の表面に対する前記イオン注入の斜め上方からのビーム入射角度を実質上20°以下の傾斜角度とすることを特徴とする請求項８に記載の半導体装置の製造方法。
  16. 半導体基板の前記立体凹凸部分の表面部分において、前記不純物薄膜内から前記半導体基板内に、前記不純物薄膜の不純物原子を、表面と実質上直交する方向において、注入イオンによる不純物原子への衝突たたき込みノッキングオン効果により表面内部にリコイルさせることを特徴とする請求項１に記載の半導体装置の製造方法。
  17. 前記イオン注入を5keV以下の低エネルギー注入とすることを特徴とする請求項８に記載の半導体装置の製造方法。
  18. 前記イオン注入を2E15cm-2以下の低ドーズ注入原子量とすることを特徴とする請求項８に記載の半導体装置の製造方法。
  19. 前記半導体基板表面上であって前記立体凹凸部分以外の表面上の平面の部分に、前記不純物薄膜を厚く堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
  20. 前記プラズマ処理によって堆積する不純物薄膜の前記立体凹凸部分以外の半導体基板平面での堆積レートは大きく、前記立体凹凸部分側面での堆積レートを前記半導体基板平面より小さくすることにより前記半導体基板平面に厚く不純物薄膜を堆積することを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
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