JPH03190221A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03190221A JPH03190221A JP33044889A JP33044889A JPH03190221A JP H03190221 A JPH03190221 A JP H03190221A JP 33044889 A JP33044889 A JP 33044889A JP 33044889 A JP33044889 A JP 33044889A JP H03190221 A JPH03190221 A JP H03190221A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000013078 crystal Substances 0.000 claims abstract description 24
- 230000007547 defect Effects 0.000 claims abstract description 24
- 150000002500 ions Chemical class 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 2
- 238000000137 annealing Methods 0.000 abstract description 10
- 230000005465 channeling Effects 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000009826 distribution Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000005280 amorphization Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910015900 BF3 Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＯＳトランジスタの浅いソース・ドレイン領域の形成
方法あるいはバイポーラトランジスタの浅いベース領域
の形成方法に関し、 不純物元素をイオン注入し、その後アニールする場合に
アニール後の残留欠陥をできるだけ少な（することを目
的とし、 半導体基板上に半導体装置を製造する方法において、該
半導体基板上に膜を被着する工程と、該半導体基板中に
おいて電気的に不活性な元素をイオン注入する工程と、
続いて、基板と反対導電型不純物をイオン注入する工程
と、続いて、熱処理により該不純物を活性化する工程を
含み、前記半導体基板中において電気的に不活性な元素
をイオン注入する工程において半導体基板中に形成され
る結晶欠陥密度が該半導体基板表面でほぼ最大となるよ
うに前記膜被着工程において該膜のに厚さを定めるよう
に構成する。
方法あるいはバイポーラトランジスタの浅いベース領域
の形成方法に関し、 不純物元素をイオン注入し、その後アニールする場合に
アニール後の残留欠陥をできるだけ少な（することを目
的とし、 半導体基板上に半導体装置を製造する方法において、該
半導体基板上に膜を被着する工程と、該半導体基板中に
おいて電気的に不活性な元素をイオン注入する工程と、
続いて、基板と反対導電型不純物をイオン注入する工程
と、続いて、熱処理により該不純物を活性化する工程を
含み、前記半導体基板中において電気的に不活性な元素
をイオン注入する工程において半導体基板中に形成され
る結晶欠陥密度が該半導体基板表面でほぼ最大となるよ
うに前記膜被着工程において該膜のに厚さを定めるよう
に構成する。
［産業上の利用分野］
本発明は、半導体基板上に半導体装置を製造する方法に
関するものであり、より詳しく述べるならばＭＯＳトラ
ンジスタの浅いソース・ドレイン領域の形成方法あるい
はバイポーラトランジスタの浅いベース領域の形成方法
に関する。
関するものであり、より詳しく述べるならばＭＯＳトラ
ンジスタの浅いソース・ドレイン領域の形成方法あるい
はバイポーラトランジスタの浅いベース領域の形成方法
に関する。
近年の半導体装置の微細化、高速化の要求に伴い、浅い
イオン注入領域を精度良く形成することが要求されてい
る。
イオン注入領域を精度良く形成することが要求されてい
る。
例えば、ＭＯＳ）ランジスタでは、ソース、ドレインの
接近に伴い、しきい値電圧が低下する現象、所謂、短チ
ヤネル効果を回避する為に、ソース・ドレイン領域の接
合面がチャネル領域に進入しない構造、すなわち、ソー
ス・ドレイン拡散層の浅い構造が要求されている。
接近に伴い、しきい値電圧が低下する現象、所謂、短チ
ヤネル効果を回避する為に、ソース・ドレイン領域の接
合面がチャネル領域に進入しない構造、すなわち、ソー
ス・ドレイン拡散層の浅い構造が要求されている。
高い精度をもって選択的にイオン注入領域を得るために
は、低加速エネルギをもって浅いイオン注入領域を形成
すれば良いが、特にホウ素（Ｂ）の様なイオン半径の小
さいイオンにおいては、結晶中に入射後、運動エネルギ
が低下すると、比較的低指数の結晶軸あるいは結晶面に
囲まれた空間（チャネル）を格子原子と著しく衝突する
ことなくイオンが通り抜けるチャネリング現象が起きや
すいので、注入エネルギを低下させるだけでは接合深さ
の縮小には限界がある。
は、低加速エネルギをもって浅いイオン注入領域を形成
すれば良いが、特にホウ素（Ｂ）の様なイオン半径の小
さいイオンにおいては、結晶中に入射後、運動エネルギ
が低下すると、比較的低指数の結晶軸あるいは結晶面に
囲まれた空間（チャネル）を格子原子と著しく衝突する
ことなくイオンが通り抜けるチャネリング現象が起きや
すいので、注入エネルギを低下させるだけでは接合深さ
の縮小には限界がある。
［従来の技術］
上記チャネリング現象は、イオン注入がなされる結晶の
規則正しい格子原子の周期性に由来し、この周期性を破
壊してこの現象を回避する方法が報告されている（Ｂ、
−Ｙ、 Ｔｓａｕｒ ｅｔ ａｌ、、 Ｅｘｔｅｎｄｅ
ｄＡｂｓｔｒａｃｔｓ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍ
ｉｃａｌ ５ｏｃｉｅｔｙ８３−２．１９８３．ｐ、
４９６）。この方法は、ドーピングしようとする不純物
イオンの注入に先立ち、例えばシリコン（Ｓｉ）イオン
を注入するものであり、これによって半導体結晶の表面
がアモルファス化されるため、第２図に示すＢの濃度分
布のように従来の如きチャネリング現象■を無視した、
はぼ理論値０通りの不純物分布■が得られる。
規則正しい格子原子の周期性に由来し、この周期性を破
壊してこの現象を回避する方法が報告されている（Ｂ、
−Ｙ、 Ｔｓａｕｒ ｅｔ ａｌ、、 Ｅｘｔｅｎｄｅ
ｄＡｂｓｔｒａｃｔｓ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍ
ｉｃａｌ ５ｏｃｉｅｔｙ８３−２．１９８３．ｐ、
４９６）。この方法は、ドーピングしようとする不純物
イオンの注入に先立ち、例えばシリコン（Ｓｉ）イオン
を注入するものであり、これによって半導体結晶の表面
がアモルファス化されるため、第２図に示すＢの濃度分
布のように従来の如きチャネリング現象■を無視した、
はぼ理論値０通りの不純物分布■が得られる。
上記の技術は、確かにチャネリング現象の有効な対策と
なりつる。
なりつる。
しかしながら、事前にシリコン（Ｓｔ）イオン注入によ
ってアモルファス化するということは、結晶中に欠陥を
生成することであって、これをチャネル領域や空乏層領
域内に残留させると、却って素子の特性を大幅に劣化さ
せることになる。
ってアモルファス化するということは、結晶中に欠陥を
生成することであって、これをチャネル領域や空乏層領
域内に残留させると、却って素子の特性を大幅に劣化さ
せることになる。
第３図は、注入Ｂイオンの密度（ｃａｂ−”）およびＳ
ｉ結晶と衝突するＢのエネルギ密度（ｅＶ−ｃｒ’）を
Ｓｔ結晶基板表面からの深さの関数として示したグラフ
であって、図中に、アニール前のアモルファス化領域都
、アニール後の欠陥残留位置を示す。同図から分かるよ
うに、熱処理によって回復しきらない所謂残留欠陥は、
被アモルファス化領域全体に一様に存在するわけではな
く、特にイオン注入によるアモルファス化領域のほぼ中
央の深さに、一般に転位ループなどの形で局在している
。この局在する残留欠陥が、例えばＭＯＳトランジスタ
のドレインの空乏層領域に存在すると、トランジスタと
してリーク電流を発生させていた。
ｉ結晶と衝突するＢのエネルギ密度（ｅＶ−ｃｒ’）を
Ｓｔ結晶基板表面からの深さの関数として示したグラフ
であって、図中に、アニール前のアモルファス化領域都
、アニール後の欠陥残留位置を示す。同図から分かるよ
うに、熱処理によって回復しきらない所謂残留欠陥は、
被アモルファス化領域全体に一様に存在するわけではな
く、特にイオン注入によるアモルファス化領域のほぼ中
央の深さに、一般に転位ループなどの形で局在している
。この局在する残留欠陥が、例えばＭＯＳトランジスタ
のドレインの空乏層領域に存在すると、トランジスタと
してリーク電流を発生させていた。
したがりて１本発明は、電気的に不活性な元素を、次に
不純物元素をイオン注入し、その後アニールする場合に
アニール後の残留欠陥をできるだけ少なくすることを目
的とする。
不純物元素をイオン注入し、その後アニールする場合に
アニール後の残留欠陥をできるだけ少なくすることを目
的とする。
本発明は、″半導体基板上に半導体装置を製造する方法
において、該半導体基板上に膜を被着する工程と、該半
導体基板中において電気的に不活性な元素をイオン注入
する工程と、続いて、基板と反対導電型不純物をイオン
注入する工程と、続いて、熱処理により該不純物を活性
化する工程を含み、前記半導体基板中において電気的に
不活性な元素をイオン注入する工程において半導体基板
中に形成される結晶欠陥密度が該半導体基板表面でほぼ
最大となるように前記膜被着工程において該膜のに厚さ
を定めることを特徴とする半導体装置の製造方法を提供
することによって、上記課題を克服するものである。
において、該半導体基板上に膜を被着する工程と、該半
導体基板中において電気的に不活性な元素をイオン注入
する工程と、続いて、基板と反対導電型不純物をイオン
注入する工程と、続いて、熱処理により該不純物を活性
化する工程を含み、前記半導体基板中において電気的に
不活性な元素をイオン注入する工程において半導体基板
中に形成される結晶欠陥密度が該半導体基板表面でほぼ
最大となるように前記膜被着工程において該膜のに厚さ
を定めることを特徴とする半導体装置の製造方法を提供
することによって、上記課題を克服するものである。
〔作用Ｊ
まず、なぜ被アモルファス領域のほぼ中心位置に熱アニ
ール後の欠陥が残留するかを以下に説明する。
ール後の欠陥が残留するかを以下に説明する。
第３図は、結晶基板中にイオンを加速して表面より注入
した場合のイオンの深さ方向の分布と生成される基板の
構成原子との衝突エネルギー密度を示す図である。一般
エネルギー密度が高いほど欠陥密度が高い関係にある。
した場合のイオンの深さ方向の分布と生成される基板の
構成原子との衝突エネルギー密度を示す図である。一般
エネルギー密度が高いほど欠陥密度が高い関係にある。
注入イオンの分布と衝突エネルギー密度は、どちらも基
板のある深さを中心にしたガウス分布に近似される。ま
た、経験的にその衝突エネルギー密度のピーク位置は、
注入イオンの平均飛程のほぼ７０〜８０％となる。イオ
ン注入の注入量を増大させるとこの衝突エネルギー密度
最大である深さの領域からアモルファス化が始まり、こ
の領域の原子配列の乱れにより隣接領域の原子配列が乱
れることにより深さ方向と表面方向両方にアモルファス
層が拡大する。一般のイオン注入条件においては、完全
に表面までアモルファス化することは難しく、ごく浅い
領域は結晶層として残存する。一般に、結晶性物質は結
晶状態すなわち欠陥密度が低いほうが熱力学的に安定な
ので、この状態で熱アニールを施すと、結晶成長が下側
の基板領域からと表面からの両方より欠陥密度が最大領
域に向かって進行し、アモルファス化領域のほぼ中心で
成長した結晶どうしがぶつかり、これらの結晶で格子の
不整合が起こり、結晶欠陥となる。
板のある深さを中心にしたガウス分布に近似される。ま
た、経験的にその衝突エネルギー密度のピーク位置は、
注入イオンの平均飛程のほぼ７０〜８０％となる。イオ
ン注入の注入量を増大させるとこの衝突エネルギー密度
最大である深さの領域からアモルファス化が始まり、こ
の領域の原子配列の乱れにより隣接領域の原子配列が乱
れることにより深さ方向と表面方向両方にアモルファス
層が拡大する。一般のイオン注入条件においては、完全
に表面までアモルファス化することは難しく、ごく浅い
領域は結晶層として残存する。一般に、結晶性物質は結
晶状態すなわち欠陥密度が低いほうが熱力学的に安定な
ので、この状態で熱アニールを施すと、結晶成長が下側
の基板領域からと表面からの両方より欠陥密度が最大領
域に向かって進行し、アモルファス化領域のほぼ中心で
成長した結晶どうしがぶつかり、これらの結晶で格子の
不整合が起こり、結晶欠陥となる。
本発明によると、基板表面の上に厚めの膜を被着させ、
アモルファス化するための基板に対して不活性な元素を
、その膜を通して注入し、欠陥密度の中心位置がその膜
の中に存在するようにイオン注入を行う。熱アニールに
よる結晶成長は基板下側から基板表面に向かう一方から
しか進行せず、転位ループなどの欠陥が基板に残留する
ことを防ぐので、チャネリング現象を防ぎつつ、かつリ
ーク電流の小さいトランジスタの形成が可能となる。
アモルファス化するための基板に対して不活性な元素を
、その膜を通して注入し、欠陥密度の中心位置がその膜
の中に存在するようにイオン注入を行う。熱アニールに
よる結晶成長は基板下側から基板表面に向かう一方から
しか進行せず、転位ループなどの欠陥が基板に残留する
ことを防ぐので、チャネリング現象を防ぎつつ、かつリ
ーク電流の小さいトランジスタの形成が可能となる。
前に述べたように、欠陥のピーク深さは注入イオンの平
均飛程のほぼ７０〜８０％となるから、この厚さ以上の
厚さの膜を被着すればよい。例えば、シリコンを７０ｋ
ｅＶ、ｌＸｌ０”ｃｍ−”の条件でイオン注入する場合
、シリコン基板あるいはシリコン酸化膜中の飛程は約１
１００ｎ程度であるので、これ以上の膜厚のシリコン酸
化膜を被着すればよい。この条件のとき、シリコン基板
は７００〜８００ｎｍ程度まで非晶質化されている。
均飛程のほぼ７０〜８０％となるから、この厚さ以上の
厚さの膜を被着すればよい。例えば、シリコンを７０ｋ
ｅＶ、ｌＸｌ０”ｃｍ−”の条件でイオン注入する場合
、シリコン基板あるいはシリコン酸化膜中の飛程は約１
１００ｎ程度であるので、これ以上の膜厚のシリコン酸
化膜を被着すればよい。この条件のとき、シリコン基板
は７００〜８００ｎｍ程度まで非晶質化されている。
以下に本発明の一実施例を第１図（ａ）〜（ｇ）を参照
して詳細に説明する。
して詳細に説明する。
本実施例はＭＯＳ）ランジスタの作製において、発明を
適用したものであり、第１図はそれを工程順に示した断
面図である。同図（ａ）において、ｎ型単結晶基板１に
通常のＬＯＣＯＳ法、により、素子分離を施し、フィー
ルド酸化膜２を形成する。続いて同図（ｂ）において、
全面に３０ｎｍのシリコン窒化膜３、続いてＣＶＤ法に
よるシリコン酸化膜４を１１００ｎ堆積する。本実施例
のように膜を２層構造としたのは、基板結晶とフィール
ド酸化膜に対してエツチングの選択性を確保するためで
あり、本発明の効果に対し本質的なことではない。続い
て同図（Ｃ）において、シリコン（Ｓｔ）イオンを７０
ｋｅＶ、１ｘｌＯ’・ｃｍ−”の条件で注入し、基板表
面にアモルファス領域１０を形成する。このとき、基板
あるいは膜の構成原子に衝突により与えるエネルギー密
度のピークは膜３．４の内部にあり、はぼシリコン酸化
膜４とシリコン窒化膜３の界面近傍にある。したがって
、半導体結晶基板においては欠陥密度はその表面で最大
となっている（同図（ｇ）参照）。
適用したものであり、第１図はそれを工程順に示した断
面図である。同図（ａ）において、ｎ型単結晶基板１に
通常のＬＯＣＯＳ法、により、素子分離を施し、フィー
ルド酸化膜２を形成する。続いて同図（ｂ）において、
全面に３０ｎｍのシリコン窒化膜３、続いてＣＶＤ法に
よるシリコン酸化膜４を１１００ｎ堆積する。本実施例
のように膜を２層構造としたのは、基板結晶とフィール
ド酸化膜に対してエツチングの選択性を確保するためで
あり、本発明の効果に対し本質的なことではない。続い
て同図（Ｃ）において、シリコン（Ｓｔ）イオンを７０
ｋｅＶ、１ｘｌＯ’・ｃｍ−”の条件で注入し、基板表
面にアモルファス領域１０を形成する。このとき、基板
あるいは膜の構成原子に衝突により与えるエネルギー密
度のピークは膜３．４の内部にあり、はぼシリコン酸化
膜４とシリコン窒化膜３の界面近傍にある。したがって
、半導体結晶基板においては欠陥密度はその表面で最大
となっている（同図（ｇ）参照）。
続いて同図（ｄ）において、シリコン酸化膜４およびシ
リコン窒化膜３をエツチングにより除去し、低温のプラ
ズマＣＶＤ法あるいは光ＣＶＤ法によりゲート酸化膜５
を形成する。続いて同図（ｅ）において、ポリシリコン
膜６をやはり光ＣＶＤ法を用いて室温にて２００ｎｍの
膜厚で堆積し、パターニングし、ゲート電極６°とする
。ボロンフロライド（ＢＦ、）を２５ｋｅＶ、２×１０
１１０１Ｓ”の条件で注入し、ｐ型のソース・ドレイン
領域を例えば深さ０．１ｔＬｍにて形成する。
リコン窒化膜３をエツチングにより除去し、低温のプラ
ズマＣＶＤ法あるいは光ＣＶＤ法によりゲート酸化膜５
を形成する。続いて同図（ｅ）において、ポリシリコン
膜６をやはり光ＣＶＤ法を用いて室温にて２００ｎｍの
膜厚で堆積し、パターニングし、ゲート電極６°とする
。ボロンフロライド（ＢＦ、）を２５ｋｅＶ、２×１０
１１０１Ｓ”の条件で注入し、ｐ型のソース・ドレイン
領域を例えば深さ０．１ｔＬｍにて形成する。
続いて同図（ｆ）において、ボロン（Ｂ）の活性化と結
晶回復を兼ねて、１０００℃、５秒のＲＴＡ（Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行い、
以下保護膜形成と金属配線を施し完成する。
晶回復を兼ねて、１０００℃、５秒のＲＴＡ（Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行い、
以下保護膜形成と金属配線を施し完成する。
上記実施例ではアモルファス化のためのイオン注入時に
おけるイオン種をシリコン（Ｓｉ）としたが、その他の
不純物であっても基板に対し不活性な元素であればこれ
に限定されるものではない。基板がシリコン（Ｓｉ）で
ある場合は、上述したシリコンの他に例えばゲルマニウ
ム（Ｇｅ）を用いても同様の効果が期待できる。
おけるイオン種をシリコン（Ｓｉ）としたが、その他の
不純物であっても基板に対し不活性な元素であればこれ
に限定されるものではない。基板がシリコン（Ｓｉ）で
ある場合は、上述したシリコンの他に例えばゲルマニウ
ム（Ｇｅ）を用いても同様の効果が期待できる。
また、上記実施例ではＭＯＳトランジスタのソース・ド
レインに応用した場合について説明したが、この他バイ
ポーラトランジスタのベースを形成する際にもほぼ同様
の手法で適用可能である。
レインに応用した場合について説明したが、この他バイ
ポーラトランジスタのベースを形成する際にもほぼ同様
の手法で適用可能である。
以上説明したように、本発明によるとアモルファス化に
よる残留欠陥がソース・ドレインの空乏層中に存在しな
いために、浅いソース・ドレイン拡散層を形成でき、か
つリーク電流の低いトランジスタを製作することができ
、集積回路の高性能化に寄与するところ大である。
よる残留欠陥がソース・ドレインの空乏層中に存在しな
いために、浅いソース・ドレイン拡散層を形成でき、か
つリーク電流の低いトランジスタを製作することができ
、集積回路の高性能化に寄与するところ大である。
第１図（ａ）〜（ｆ）は発明の一実施例を説明する図、
第１図（ｇ）は同図（Ｃ）におけるＳｔ”イオンの衝突
エネルギの深さ分布を模式的に示すグラフ、第２図はア
モルファス化による不純物濃度分布の変化を説明する図
、 第３図はアモルファス領域と熱アニール後の残留欠陥の
位置関係を説明する図である。 パμ゛（１，） −ＨしＦ：血如ヒ朕形ハエ及 第１図（Ｑ） 廣簾１工履 第１図（ｂ） Ｓｉ＋ 第１図（ｅ） １１１１＋＋＋＋＋１ Ｓｉ”４オＪ注人工λ≠。 第１図（Ｃ） 第１図（ｆ） ４頭突・エフＷキ′°−Σ度４Ｌヤ 第１図崎） 不ｍｌＪ刺餐けと１応８月ｔづ図 第２図
エネルギの深さ分布を模式的に示すグラフ、第２図はア
モルファス化による不純物濃度分布の変化を説明する図
、 第３図はアモルファス領域と熱アニール後の残留欠陥の
位置関係を説明する図である。 パμ゛（１，） −ＨしＦ：血如ヒ朕形ハエ及 第１図（Ｑ） 廣簾１工履 第１図（ｂ） Ｓｉ＋ 第１図（ｅ） １１１１＋＋＋＋＋１ Ｓｉ”４オＪ注人工λ≠。 第１図（Ｃ） 第１図（ｆ） ４頭突・エフＷキ′°−Σ度４Ｌヤ 第１図崎） 不ｍｌＪ刺餐けと１応８月ｔづ図 第２図
Claims (1)
- 【特許請求の範囲】 １、半導体基板にイオン注入を行い半導体装置を製造す
る方法において、 該半導体基板上に膜を被着する工程と、 該半導体基板中において電気的に不活性な元素をイオン
注入する工程と、 続いて、基板と反対導電型不純物をイオン注入する工程
と、 続いて、熱処理により該不純物を活性化する工程を含み
、前記半導体基板中において電気的に不活性な元素をイ
オン注入する工程において半導体基板中に形成される結
晶欠陥密度が該半導体基板表面でほぼ最大となるように
前記膜被着工程において該膜の厚さを定めることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33044889A JPH03190221A (ja) | 1989-12-20 | 1989-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33044889A JPH03190221A (ja) | 1989-12-20 | 1989-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03190221A true JPH03190221A (ja) | 1991-08-20 |
Family
ID=18232733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33044889A Pending JPH03190221A (ja) | 1989-12-20 | 1989-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03190221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2323703A (en) * | 1997-03-13 | 1998-09-30 | United Microelectronics Corp | Method to inhibit the formation of ion implantation induced edge defects |
| JP2005026442A (ja) * | 2003-07-02 | 2005-01-27 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1989
- 1989-12-20 JP JP33044889A patent/JPH03190221A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2323703A (en) * | 1997-03-13 | 1998-09-30 | United Microelectronics Corp | Method to inhibit the formation of ion implantation induced edge defects |
| GB2323703B (en) * | 1997-03-13 | 2002-02-13 | United Microelectronics Corp | Method to inhibit the formation of ion implantation induced edge defects |
| JP2005026442A (ja) * | 2003-07-02 | 2005-01-27 | Renesas Technology Corp | 半導体装置の製造方法 |
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